CN105262488A - 高速线阵cmos图像传感器的列级adc及实现方法 - Google Patents

Abstract

本发明涉及模数转换技术，针对高扫描速度的线阵CIS，为在不大幅度增加面积和功耗的条件下，减小列级单斜ADC的转换时间。为此，本发明采取的技术方案是，高速线阵CMOS图像传感器的列级ADC,由串接的模拟电压到世间转换器ATC、时间到数字转换器TDC构成，模拟电压到世间转换器ATC结构为：输入信号经开关S4、S/H、连接到同相端；电流源正端经电容连接到OPA放大器反相端，电流源正端还通过开关S1连接偏置电压和OPA放大器同相端，电流源负端接地，OPA放大器输出端连接反相端，OPA放大器输出端和反相端之间设置有开关S2，OPA放大器输出端和电流源正端之间设置有C1。本发明主要应用于模数转换场合。

Description

高速线阵CMOS图像传感器的列级ADC及实现方法

技术领域

本发明属电学领域，涉及一种模数转换方法，尤其涉及一种高速线阵CMOS图像传感器的列级ADC及实现方法。

背景技术

线阵图像传感器通过对一个方向或者全部方向扫描目标对象来获得连续的图像。因此,他们通常用于工业检测、航空摄影和卫星成像。越来越多的应用需要高速扫描来提高检测效率,而在某些情况下,目标对象可能快速移动。两种情况下都提出了对高帧率线阵图像传感器的需求。其中，高速ADC是高帧率线阵图像传感器的关键。

阵列级ADC在功耗、帧速率、硅片面积、填充因子中达到一个很好的折中。因此，阵列级ADC在线阵CMOS图像传感器(CIS)中有着广泛的应用。但是列级A/D转换器也面临着以下挑战：

(一)列级A/D转换器在芯片面积，尤其是列宽上，受限于像素尺寸。因此，列级ADC的设计必须在满足列宽指标要求的情况下，版图面积应尽可能的小。

(二)列级A/D转换器中列与列之间的不匹配会引入列级固定模式噪声。因此，为了提高精度还需尽量减小失配造成的影响。

现有的列级ADC中常见的实现方式有：逐次逼近ADC(SARADC)、循环ADC(CyclicADC)和单斜ADC(SSADC)。对于大像素阵列的CIS，每列SARADC处理电路中都需要引入一个DAC，以致芯片面积较大。CyclicADC虽然在转换速率和面积上优于SARADC，但每列转换电路中都需引入一个高速运算放大器，导致了功耗和列级间失配的增加。SSADC通过共用斜坡发生器，每列只需要一个比较器和一个计数器进行数据处理，因此设计简单、功耗低、每列版图面积小且易于实现。此外，单斜ADC相对简单地确保列级间的一致性，电路中只有比较器需要补偿，并可通过自动补偿技术完成。因此，单斜ADC被广泛应用于列级架构的CIS中。

对于N位精度的模数转换，逐次逼近ADC和循环ADC只需要N个周期即可完成，而单斜ADC需要2N个周期完成。可见，随着转换精度的提高，转换时间呈指数趋势增长，这极大地限制了CMOS图像传感器的读出速率。因此，在传统单斜ADC的基础上提高转换速率,以更好地适用于高速线阵CIS,是十分有必要的。

发明内容

为克服现有技术的不足，针对高扫描速度的线阵CIS，在不大幅度增加面积和功耗的条件下，减小列级单斜ADC的转换时间。为此，本发明采取的技术方案是，高速线阵CMOS图像传感器的列级ADC,由串接的模拟电压到世间转换器ATC、时间到数字转换器TDC构成，模拟电压到世间转换器ATC结构为：输入信号经开关S4、S/H、连接到同相端；电流源正端经电容连接到OPA放大器反相端，电流源正端还通过开关S1连接偏置电压和OPA放大器同相端，电流源负端接地，OPA放大器输出端连接反相端，OPA放大器输出端和反相端之间设置有开关S2，OPA放大器输出端和电流源正端之间设置有C1，OPA放大器输出端通过开关S3接偏置电压。

时间到数字转换器TDC由一个锁相环电路(PLL)、一个分频电路(Divider)、两个反相器、一个与门电路、两个D触发器、一个计数器(CoarseCounter)、一个延迟锁相环电路(DLL)、一条游标延迟链(VDL)和一个码值运算器(CodeProcessingCircuit)组成；锁相环电路输出到延迟锁相环电路再输出到游标延迟链，锁相环电路还经过分频器后为计数器、D触发器提供时钟；用于粗量化的计数器负责完成时间到数字转换过程的粗量化，游标卡尺延迟线则负责完成对余量部分的细量化；除了两个输入脉冲信号，即代表时间间隔Tin开始的start信号和代表时间间隔Tin终止的stop信号，在转换过程中还需产生三个控制信号：counter_En信号、ST1和ST2信号，其中，counter_En信号是将start和stop反相信号进行与操作而产生的计数器使能控制信号，ST1信号是stop信号到达时通过D触发器DFF1产生的用来作为VDL所要量化时间间隔的起始信号，ST2信号则是stop信号与其之后的下一个时钟上升沿通过D触发器DFF2产生的，并用来作为VDL所要量化时间间隔的终止信号。

高速线阵CMOS图像传感器的列级ADC实现方法，借助于前述ATC完成模拟电压到时间的转换，借助于前述TDC实现时间到数字的转换，且两步TDC量化的具体过程为：当start信号上升沿到来时，其输出信号经过反相器的反相后，为计数器提供计数时钟Clk，同时counter_En信号被拉高，计数器开始计数；当stop信号到达时，先通过反相器得到stop反相信号，随后将counter_En信号拉低，使得计数器停止粗量化；与此同时，stop信号通过D触发器DFF1，将产生一个细量化的初始信号ST1，而stop信号与其之后的下一个Clk上升沿通过D触发器DFF2将产生细量化的终止信号ST2；在进行细量化的过程中，VDL中的两条延迟线分别对ST1信号和ST2信号进行延迟传递，并通过VDL中D触发器的采样与检测来对ST1和ST2信号是否重合进行判断，以得到温度计码值“00…0011…1”；然后，通过一个温度计码到二进制码的码制转换电路，得到相应的细量化码值；最后，通过码值运算器将细量化结果与粗量化结果进行逻辑结合，以完成整个量化过程。

两步TDC的工作时序是，将start与ST2两信号间的时间间隔定义为Tm，ST1和ST2两信号间的时间间隔定义为Tl，在对Tm完成粗量化之后，再将Tl送入游标延迟链以完成精细测量；则实际输入时间间隔Tin＝Tm-Tl；如果设定模数转换的位数为Nbit，则N＝Nm+Nl；其中，Nm为粗量化的位数，Nl为细量化的位数；则对时间间隔Tin量化结果的数字表达式为：

$T_{in}=D_m\·T_{clk}-D_l\·T_{clk}/2^{N_1}$

其中，Dm为粗量化的计数结果，Dl为游标延迟链对时间间隔Tl细量化结果的数字输出；通过上式，则完成了时间到数字的全部转换。

在细量化转换过程中，为了能够使VDL中固定的延迟差值△τ保持稳定，以保证高精度的转换,需要通过延迟锁相环DLL提供一个跟随工艺、电压、温度(PVT)变化的延迟线控制电压VCtrl来精确控制延迟差值△τ，从而达到抑制PVT的作用。

本发明的特点及有益效果是：

本发明提出了一种用于高速线阵CMOS图像传感器的基于TDC的列级ADC用以解决传统列级ADC在有限面积下无法提高转换速率。

N位列级ADC中，其中TDC的粗量化位数为Nm，细量化位数为Nl。

与传统单斜ADC的速度比较：

传统单斜ADC的速度：2^N·T_clk

本发明提出的ADC的速度：

$T_c=2^{N_m}\·T_{clk}+2^{N_1}\·T_{clk}/16\≈2^{N_m}\·T_{clk}$

由此可见，相比于传统单斜ADC转换速度呈指数提升。

附图说明：

图1ADC整体结构图。

图2ATC结构图。

图3ATC的时序图。

图4TDC的整体结构图。

图5TDC的工作时序图。

具体实施方式

本发明的基本思想是利用时间到数字转换(TDC)技术，将模拟到数字的转化过程分为两部分，图1为本发明的整体架构图。第一部分为模拟到时间的转化(ATC),由斜坡发生器和比较器组成，可将输入模拟电压转换为成正比例关系的时间量。第二部分则通过TDC来对时间间隔宽度进行量化，以完成时间量到数字量的转换。

ATC由斜坡发生器和比较器组成，如图2所示，用来产生一个与模拟输入电压成正比例关系的时间信号。作为整个ADC转换的前端，其线性度的好坏将直接影响整个ADC的转换精度。本发明中为提升线性度，斜坡发生器采用电流源对跨接电容积分实现。ATC时序图如图3所示，开关S1、S2、S3均由start信号控制，start信号由时序电路产生。当start信号变为高电平时，斜坡V_ramp开始从Vth逐渐上升。开关S4由采样信号V_sample控制，V_sample的会比start提前到来，以保证其在斜坡上升前完成采样。当V_ramp和V_sample达到相等时，比较器翻转，得到截止脉冲信号stop。假设斜率是常数，那么start和stop之间的时间间隔Tin与输入电压呈正比。这样，ATC完成了模拟电压到时间的转换。

图4显示了TDC的整体结构，由一个锁相环电路(PLL)、一个分频电路、两个反相器、一个与门电路、两个D触发器、一个计数器、一个延迟锁相环电路(DLL)、一条游标延迟链(VDL)和一个码值运算器组成。其中粗量化计数器负责完成时间到数字转换过程的粗量化，游标卡尺延迟线则负责完成对余量部分的细量化。除了两个输入脉冲信号，即代表时间间隔Tin开始的start信号和代表时间间隔Tin终止的stop信号，在转换过程中还需产生三个控制信号：counter_En信号、ST1和ST2信号。其中，counter_En信号是将start和stop反相信号进行与操作而产生的计数器使能控制信号，ST1信号是stop信号到达时通过D触发器DFF1产生的用来作为VDL所要量化时间间隔的起始信号，ST2信号则是stop信号与其之后的下一个时钟上升沿通过D触发器DFF2产生的，并用来作为VDL所要量化时间间隔的终止信号。

两步TDC量化的具体过程为：当start信号上升沿到来时，其输出信号经过反相器的反相后，为计数器提供计数时钟Clk，同时counter_En信号被拉高，计数器开始计数。当stop信号到达时，先通过反相器得到stop反相信号，随后将counter_En信号拉低，使得计数器停止粗量化。与此同时，stop信号通过D触发器DFF1，将产生一个细量化的初始信号ST1，而stop信号与其之后的下一个Clk上升沿通过D触发器DFF2将产生细量化的终止信号ST2。在进行细量化的过程中，VDL中的两条延迟线分别对ST1信号和ST2信号进行延迟传递，并通过VDL中D触发器的采样与检测来对ST1和ST2信号是否重合进行判断，以得到温度计码值“00…0011…1”。然后，通过一个温度计码到二进制码的码制转换电路，得到相应的细量化码值。最后，通过码值运算器将细量化结果与粗量化结果进行逻辑结合，以完成整个量化过程。

两步TDC的工作时序如图5所示，将start与ST2两信号间的时间间隔定义为Tm，ST1和ST2两信号间的时间间隔定义为Tl。在对Tm完成粗量化之后，再将Tl送入游标延迟链以完成精细测量。则实际输入时间间隔Tin＝Tm-Tl。如果设定模数转换的位数为Nbit，则N＝Nm+Nl。其中，Nm为粗量化的位数，Nl为细量化的位数。则对时间间隔Tin量化结果的数字表达式为：

$T_{in}=D_m\·T_{clk}-D_l\·T_{clk}/2^{N_1}$

其中，Dm为粗量化的计数结果，Dl为游标延迟链对时间间隔Tl细量化结果的数字输出。通过上式，则完成了时间到数字的全部转换。

在细量化转换过程中，为了能够使VDL中固定的延迟差值△τ保持稳定，以保证高精度的转换,需要通过延迟锁相环DLL提供一个跟随工艺、电压、温度(PVT)变化的延迟线控制电压VCtrl来精确控制延迟差值△τ，从而达到抑制PVT的作用。

为使本发明的目的、技术方案和优点更加清晰，下面将结合实例给出本发明实施方式的具体描述。以10位精度的列级ADC为例，其粗量化的位数为6位，细量化的位数为4位。整个ADC的转换在0.5μs的时间内完成，转换速度达到了2M/s。在完成对电路的整体复位后，在0.1μs内完成对信号的采集过程，同时对斜坡发生器的积分电容进行复位。其后0.4μs内，完成对信号的两步量化。为了能在0.4μs内完成6位粗量化，则主时钟周期(即计数器的计数时钟周期TCLK)应为6.25ns。为此，对于PLL提供2M的输入频率产生160M的输出振荡频率。当起始信号Start触发斜坡发生器产生斜坡信号时，同时计数器开始计数时钟振荡次数；当比较器产生结束信号stop时，通过使能控制端，使计数器停止粗量化，同时产生细量化开始信号ST1，在Clk下一个时钟沿到来时产生细量化结束信号ST2。4位细量化由游标延迟链完成，需要16个D触发器和32个延迟单元。由于细量化测量的结果为温度计码，所以需要先将其转换为二进制码，再与粗量化结果通过码值运算进行结合，以完成整个量化过程。期间，斜坡结束将触发复位信号，比较器开始采集下一个模拟信号。

Claims (5)

1.一种高速线阵CMOS图像传感器的列级ADC，其特征是，由串接的模拟电压到世间转换器ATC、时间到数字转换器TDC构成，模拟电压到世间转换器ATC结构为：输入信号经开关S4、S/H、连接到同相端；电流源正端经电容连接到OPA放大器反相端，电流源正端还通过开关S1连接偏置电压和OPA放大器同相端，电流源负端接地，OPA放大器输出端连接反相端，OPA放大器输出端和反相端之间设置有开关S2，OPA放大器输出端和电流源正端之间设置有C1，OPA放大器输出端通过开关S3接偏置电压。

2.如权利要求1所述的高速线阵CMOS图像传感器的列级ADC，其特征是，时间到数字转换器TDC由一个锁相环电路(PLL)、一个分频电路(Divider)、两个反相器、一个与门电路、两个D触发器、一个计数器(CoarseCounter)、一个延迟锁相环电路(DLL)、一条游标延迟链(VDL)和一个码值运算器(CodeProcessingCircuit)组成；锁相环电路输出到延迟锁相环电路再输出到游标延迟链，锁相环电路还经过分频器后为计数器、D触发器提供时钟；用于粗量化的计数器负责完成时间到数字转换过程的粗量化，游标卡尺延迟线则负责完成对余量部分的细量化；除了两个输入脉冲信号，即代表时间间隔Tin开始的start信号和代表时间间隔Tin终止的stop信号，在转换过程中还需产生三个控制信号：counter_En信号、ST1和ST2信号，其中，counter_En信号是将start和stop反相信号进行与操作而产生的计数器使能控制信号，ST1信号是stop信号到达时通过D触发器DFF1产生的用来作为VDL所要量化时间间隔的起始信号，ST2信号则是stop信号与其之后的下一个时钟上升沿通过D触发器DFF2产生的，并用来作为VDL所要量化时间间隔的终止信号。

3.一种高速线阵CMOS图像传感器的列级ADC实现方法，其特征是，借助于权利要求1所述ATC完成模拟电压到时间的转换，借助于权利要求2所述TDC实现时间到数字的转换，且两步TDC量化的具体过程为：当start信号上升沿到来时，其输出信号经过反相器的反相后，为计数器提供计数时钟Clk，同时counter_En信号被拉高，计数器开始计数；当stop信号到达时，先通过反相器得到stop反相信号，随后将counter_En信号拉低，使得计数器停止粗量化；与此同时，stop信号通过D触发器DFF1，将产生一个细量化的初始信号ST1，而stop信号与其之后的下一个Clk上升沿通过D触发器DFF2将产生细量化的终止信号ST2；在进行细量化的过程中，VDL中的两条延迟线分别对ST1信号和ST2信号进行延迟传递，并通过VDL中D触发器的采样与检测来对ST1和ST2信号是否重合进行判断，以得到温度计码值“00…0011…1”；然后，通过一个温度计码到二进制码的码制转换电路，得到相应的细量化码值；最后，通过码值运算器将细量化结果与粗量化结果进行逻辑结合，以完成整个量化过程。

4.如权利要求3所述的高速线阵CMOS图像传感器的列级ADC实现方法，其特征是，两步TDC的工作时序是，将start与ST2两信号间的时间间隔定义为Tm，ST1和ST2两信号间的时间间隔定义为Tl，在对Tm完成粗量化之后，再将Tl送入游标延迟链以完成精细测量；则实际输入时间间隔Tin＝Tm-Tl；如果设定模数转换的位数为Nbit，则N＝Nm+Nl；其中，Nm为粗量化的位数，Nl为细量化的位数；则对时间间隔Tin量化结果的数字表达式为： $T_{in}=D_m\·T_{clk}-D_l\·T_{clk}/2^{N_1}$

其中，Dm为粗量化的计数结果，Dl为游标延迟链对时间间隔Tl细量化结果的数字输出；通过上式，则完成了时间到数字的全部转换。

5.如权利要求3所述的高速线阵CMOS图像传感器的列级ADC实现方法，其特征是，在细量化转换过程中，为了能够使VDL中固定的延迟差值△τ保持稳定，以保证高精度的转换,需要通过延迟锁相环DLL提供一个跟随工艺、电压、温度(PVT)变化的延迟线控制电压VCtrl来精确控制延迟差值△τ，从而达到抑制PVT的作用。