CN103546695B - 应用于tdi-cis的时域累加方法及累加器 - Google Patents

Abstract

本发明涉及微电子学的模拟集成电路设计领域，为消除模拟域电路累加过程中的非理想效应，减小累加器电路的复杂度，降低整体电路的芯片面积和功耗，使累加器电路可应用在低功耗环境中，本发明采用的技术方案是，应用于TDI-CIS的时域累加器，包括像素阵列，还包括：采样保持开关S/H，采样开关Sn、VCDL压控延时线、PD相位检测电路、TDC电路、两个D触发器、三个反相器、计数器和寄存器；采用电路采样模拟电压信号和参考电压信号进行转换累加，转换累加的过程在时间域内完成，在完成预期累加级数之后由相位检测器完成累加时间的输出；随后计数器和TDC电路对此时间信号进行量化。本发明主要应用于模拟集成电路设计。

Description

应用于TDI-CIS的时域累加方法及累加器

技术领域

本发明涉及微电子学的模拟集成电路设计领域，特别涉及一种应用于TDI-CIS的时域累加方法及累加器。

背景技术

TDI（TimeDelayandIntegration时间延迟积分）成像技术是一种线阵扫描方式，其原理为利用多级像素单元对同一运动目标进行多次曝光，等效为延长光信号积分时间。现有CIS(CMOSImageSensorCMOS图像传感器)的TDI工作方式分为模拟域累加和数字域累加。

参见图1，模拟域累加是通过积分器将每次像素输出的信号进行累加，累加是以模拟信号相加的方式进行的，最后将累加后的信号进行ADC(模数转换)量化得到对应的数字码制。参见图2，数字域累加是将每次像素输出的信号直接进行ADC量化，然后以数字码的方式对同步信号进行累加，最终再对累加后的数字码除以TDI-CIS累加级数以还原为最终的信号编码。

上述技术至少存在以下缺点和不足：

模拟域累加器电路由大量电容和开关以及运放构成。电容失配、开关亚阈值漏电、开关电容KTC噪声以及运放失调等非理想因素都会影响累加器的精度和速度。数字域累加器对于ADC的要求较高，对于高累加级数的TDI-CIS电路，累加电路需要消耗很大的芯片面积。现有解决上述非理想因素的技术都会增加整体电路的复杂度，进而导致电路的面积和功耗的增加。

发明内容

为克服现有技术的不足，本发明旨在消除模拟域电路累加过程中的非理想效应，减小累加器电路的复杂度，降低整体电路的芯片面积和功耗，使累加器电路可应用在低功耗环境中，本发明采用的技术方案是，应用于TDI-CIS的时域累加器，包括像素阵列，还包括：采样保持开关S/H，采样开关Sn、VCDL压控延时线、PD相位检测电路、TDC电路、两个D触发器、三个反相器、计数器和寄存器；

像素阵列曝光信号和复位信号分别与各自的采样保持开关S/H一端相连，采样保持开关S/H的另一端均和VCDL的控制端相连，模拟信号的大小决定VCDL的延迟时间；VCDL的输出端和下一级VCDL的输入端相连，两个VCDL完成一次时间量的累加，完成N级累加需级联N个VCDL；最后一级的VCDL的输出端均和采样开关Sn的一端相连，采样开关Sn为累加完成开关；Sn的另一端和PD相位检测器的一端相连；PD相位检测器完成累加时间量的输出。

所述PD相位检测电路的输出端和所述TDC电路的输入端相连，输出低位有效位；所述PD相位检测电路的输出端和第一个D触发器的输入端相连，第一个D触发器的输出端和第二个D触发器的输入端相连，输出控制信号；第二个D触发器的输出端分别与TDC的输入端和寄存器的输入端相连，寄存器输出低位有效位；时钟信号分别和第一个D触发器的输入端相连，与计数器的输入端相连，与一个反相器的输入端相连，反相器的输出端和第二个D触发器的输入端相连；计数器的输出端和寄存器的输入端相连。

TDC电路由若干Q触发器、放大器、译码器构成，若干放大器依次串接，每个放大器的输出端对应连接一个Q触发器D端，第一个Q触发器的Q端接译码器，第二个Q触发器的端接译码器，其余Q触发器依次类推，且所有Q触发器的时钟端连接在一起。

应用于TDI-CIS的时域累加方法，借助于前述累加器实现，并包括如下步骤：在应用于TDI-CIS的时域累加器工作时，采用电路采样模拟电压信号和参考电压信号进行转换累加，转换累加的过程在时间域内完成，在完成预期累加级数之后由相位检测器完成累加时间的输出；随后计数器和TDC电路对此时间信号进行量化，从而完成时间到数字的转换。

本发明具备下列技术效果：

本发明实施例提供了一种应用于TDI-CIS电路的时域累加器，模拟电压信号被转换为时间量进行累加操作，在完成期望的累加级数后，由TDC电路将最终得到的时间量进行数字转换。此累加过程不涉及模拟域电压操作，消除了模拟域电路的非理想效应。在保证累加精度的同时，可以减小电路的复杂度使其在版图上更加易于实现，不仅能够完成CDS相关双采样,同时能进一步降低功耗，而且时域电路转换的速度快,使的累加器读出电路可应用在低功耗高速环境中。上述电路和具体的实现方法，实现了对模拟信号的量化累加，满足了实际应用中的需要。

附图说明

图1是现有技术提供的TDI-CIS模拟域累加电路原理示意图；

图2是现有技术提供的TDI-CIS数字域累加电路原理示意图；

图3是本发明提供的TDI-CIS时域累加读出电路原理示意图；

图4是VCDL压控延时线的电路结构图；

图5是子TDC电路结构图；

图6是累加操作时序图；

附图中，各标号所代表的部件列表如下：

VCDL:压控延时线；S/H：采样保持开关；

Sn：n级累加完成开关；PD:相位检测器；

TDC：时间数字转换器；MSBs:最高有效位；LSBs:最低有效位；

Vsig(nm):第n行m列像素积分信号；Vrst(nm):第n行m列像素复位信号。

具体实施方式

模拟电压信号由累加器电路的压控延迟单元进行转换，得到与模拟电压对应的时间差量，此时间差量继续和下一模拟电压对应的时间差量相加，得到累加时间量。在完成期望的累加级数后，由TDC（TimeDigitalConverter时间数字转换器）电路将最终得到的时间量进行数字转换。此累加过程不涉及模拟域电压操作，消除了模拟域的非理想效应。在保证累加精度的同时，为了消除模拟域电路累加过程中的非理想效应，减小累加器电路的复杂度，降低整体电路的芯片面积和功耗，使累加器电路可应用在低功耗环境中，本发明提供了一种应用于TDI-CIS的时域累加器。

参见图3，实现电路包括：采样保持开关S/H，Sn、VCDL压控延时线、PD相位检测电路、TDC电路、两个D触发器、三个反相器、计数器和寄存器。

像素曝光信号和复位信号分别与各自的采样保持开关S/H一端相连，采样保持开关S/H的另一端均和VCDL的控制端相连，VCDL的电路原理图参见图4。模拟信号的大小决定VCDL的延迟时间。VCDL的输出端和下一级VCDL的输入端相连，两个VCDL完成一次时间量的累加，完成N级累加需级联N个VCDL。最后一级的VCDL的输出端均和采样开关Sn的一端相连，Sn为累加完成开关。Sn的另一端和PD相位检测器的一端相连。PD完成累加时间量的输出。具体时序操作参见图6。

所述PD相位检测电路的输出端和所述TDC电路的输入端相连，输出低位有效位，TDC的电路原理图参见图5；所述PD相位检测电路的输出端和第一个D触发器的输入端相连，第一个D触发器的输出端和第二个D触发器的输入端相连，输出控制信号；第二个D触发器的输出端分别与TDC的输入端和寄存器的输入端相连，寄存器输出低位有效位；时钟信号分别和第一个触发器的输入端相连，与计数器的输入端相连，与一个反相器的输入端相连，反相器的输出端和第二个D触发器的输入端相连；计数器的输出端和寄存器的输入端相连。

应用于TDI-CIS的时域累加器在工作时，电路采样模拟电压信号和参考电压信号进行转换累加，转换累加的过程在时间域内完成，在完成预期累加级数之后由相位检测器完成累加时间的输出。随后计数器和TDC电路对此时间信号进行量化，从而完成时间到数字的转换。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

以图3对该图工作方法进行说明，详见下文描述：

该整体电路分为时间累加阶段和T-D（时间-数字）转换阶段组成。时间累加阶段由两组压控延迟线完成，T-D转换由计数器和TDC电路完成。

一、时间累加阶段

以图3所示电路中虚线框中的一行时间累加读出电路为例，采样保持开关S/H分别对像素曝光信号Vsig和复位信号Vrst进行采样，这两种信号分别控制各自的VCDL。VCDL的输入端和输出端的信号传输存在延时，延时时间和所采样的信号大小有关。两组VCDL传输延时分别为TVsigo=TVsigi+GVsig+b,TVrsto=TVrsti+GVrst+b。则这两个时间延时差量为ΔT=TVrsto-TVsigo=ΔTIN+G(Vrst-Vsig)=ΔTIN+GΔVIN,完成了CDS相关双采样。第一组输出信号Vsig（11）和Vrst(11)上升沿同时到达时，ΔTIN(1)=0。第二组S/H再次对像素进行曝光信号Vsig（12）和复位信号Vrst（12）采样，前一级VCDL输出的信号进入第二级的VCDL，则第二次的输出结果为ΔT(2)=TVrsto-TVsigo=ΔTIN(1)+GΔVIN(2)。依次进行，第三次输出结果为T(3)=TVrsto-TVsigo=ΔTIN(2)+GΔVIN(3)。第N次输出结果为T(N)=TVrsto-TVsigo=ΔTIN(N-1)+GΔVIN(N)。在完成特定级数的累加后，Sn开关闭合，由PD相位检测器将此时间量输出交由后续电路量化为数字码值。在图3所示电路中，当Vsig（18）和复位信号Vrst（18）采样完毕后即完成八级时间累加。其余行时间累加方式类似。

二、T-D转换阶段

时间累加阶段完成后，由PD相位检测器输出特定累加级数所对应的时间脉冲信号。在时间脉冲信号的上升沿，clk信号接入第一个D触发器、反相器和计数器的输入端。计数器同时开始计算时钟脉冲个数。PD相位检测器的输出端接入子TDC的输入端，作为子TDC的启动信号。PD相位检测器的输出端接入第一个D触发器的输入端，作为延迟信号的启动信号。反相器的输出信号进入第二个D触发器的输入端作为时钟脉冲。第二个D触发器的输出端连接子TDC的输入端和寄存器的输入端，作为子TDC的停止信号和寄存器启动信号。寄存器存储计数器的脉冲个数，完成高位时间量的高位数据转换。子TDC输出完成时间量的低位数据转换。对于特定参考时钟，计数器和子TDC完成各N位数据转换。得到最终的2N位数据。

下面以一种应用于TDI-CIS的时域累加器为例，分析其工作原理，详见下文描述：

仍以一行时间累加电路为例进行说明，参见图6所示时序原理图。第一组S/H开关闭合，Vsig(11)和Vrst(11)分别控制各自压控延迟线产生相应频率的脉冲，随后第一组S/H断开,得到ΔT(11)=0。接下来进行第一次累加过程，第二组S/H闭合，Vsig(12)和Vrst(12)分别控制压控延迟线产生相应频率的脉冲,随后第二组S/H再断开，得到ΔT(2)=GΔV(2)。第二次累加过程中，第三组S/H闭合，Vsig(13)和Vrst（13）控制压控延迟线产生相应频率的脉冲,第三组S/H再断开，得到ΔT(3)=ΔT(2)+GΔV(3)。依次进行8级累加，假设得到累加8级后的时间为106ns。此时间量由相位检测器输出并由TDC进行转换。

T-D转换阶段包含高位转换和低位转换。clk频率为100MHz,时间分辨率为10ns。首先进行累加时间量的高位转换，高位转换进行5位数据转换，由计数器计算时钟脉冲个数。106ns由计数器计数，由于时间分辨率为10ns,10*10=100ns,所以共计10个整数脉冲，得到的对应码值为01010，此结果存储在寄存器中以便和低位转换结果相加。

接下来进行低位转换，低位转换阶段进行5位数据转换。高位转换阶段后的时间余差为106-100=6ns,TDC电路对此时间余差进行转换。TDC电路中单个反向器延时为1ns，启动信号启动延迟链，停止信号在传输6ns的时间后，由译码器记录各个触发器的状态，并输出5位编码值。6ns余差转换后的数字码为10011。将高位转换阶段和低位转换阶段得到的数字码直接相加，得到最终的10位数字码101010011。

可见，应用于TDI-CIS的时域累加器在保证精度的同时不仅明显提升了累加、转换和读出速度，在使用多列共享读出电路结构中这一优点变的更加突出。

Claims (2)

1.一种应用于TDI-CIS的时域累加器，包括：像素阵列，其特征是，还包括：采样保持开关S/H，采样开关Sn、VCDL压控延时线、PD相位检测电路、TDC电路、两个D触发器、三个反相器、计数器和寄存器；

像素阵列曝光信号和复位信号分别与各自的采样保持开关S/H一端相连，采样保持开关S/H的另一端均和VCDL的控制端相连，模拟信号的大小决定VCDL的延迟时间；VCDL的输出端和下一级VCDL的输入端相连，两个VCDL完成一次时间量的累加，完成N级累加需级联N个VCDL；最后一级的VCDL的输出端均和采样开关Sn的一端相连，采样开关Sn为累加完成开关；Sn的另一端和PD相位检测器的一端相连；PD相位检测器完成累加时间量的输出；

所述PD相位检测电路的输出端和所述TDC电路的输入端相连，输出低位有效位；所述PD相位检测电路的输出端和第一个D触发器的输入端相连，第一个D触发器的输出端和第二个D触发器的输入端相连，输出控制信号；第二个D触发器的输出端分别与TDC的输入端和寄存器的输入端相连，寄存器输出低位有效位；时钟信号分别和第一个D触发器的输入端相连，与计数器的输入端相连，与一个反相器的输入端相连，反相器的输出端和第二个D触发器的输入端相连；计数器的输出端和寄存器的输入端相连；其中，TDC电路由若干Q触发器、放大器、译码器构成，若干放大器依次串接，每个放大器的输出端对应连接一个Q触发器D端，第一个Q触发器的Q端接译码器，第二个Q触发器的端接译码器，其余Q触发器依次类推，且所有Q触发器的时钟端连接在一起。

2.一种应用于TDI-CIS的时域累加方法，其特征是，借助于权利要求1所述累加器实现，并包括如下步骤：在应用于TDI-CIS的时域累加器工作时，采用电路采样模拟电压信号和参考电压信号进行转换累加，转换累加的过程在时间域内完成，在完成预期累加级数之后由相位检测器完成累加时间的输出；随后计数器和TDC电路对此时间信号进行量化，从而完成时间到数字的转换。