CN104682958A

CN104682958A - 一种带噪声整形的并行逐次逼近模数转换器

Info

Publication number: CN104682958A
Application number: CN201510037426.9A
Authority: CN
Inventors: 樊华; 乔志亮; 李强
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2015-01-26
Filing date: 2015-01-26
Publication date: 2015-06-03
Anticipated expiration: 2035-01-26
Also published as: CN104682958B

Abstract

该发明公开了一种带噪声整形的并行逐次逼近模数转换器，属于微电子学与固体电子学领域。该发明模数转换器由前级Flash ADC和后级的SAR ADC共同组成，前级Flash ADC的输入电压为后级SAR ADC的输入与后级SAR ADC的模拟输出之差，再与输入电压Vin求和得到的电压，前级Flash ADC的数字输出为D_out,1；后级SAR ADC的输入电压为前级Flash ADC的输入与前级Flash ADC的模拟输出之差，再经过单位延迟模块后的电压，后级SAR ADC的数字输出为D_out,2；最后将D_out,1和D_out,2错位相加，得到转换结果。该发明一方面减小了模拟电路设计的复杂度,另一方面避免了构建G和H(z)之间的函数关系。

Description

一种带噪声整形的并行逐次逼近模数转换器

技术领域

“一种带噪声整形的并行逐次逼近模数转换器”(Noise-Shaping Flash SuccessiveApproximation Register Analog-to-Digital Converter，缩写为Noise-Shaping Flash-SARADC)涉及一种新型的电路结构，直接应用的技术领域是微电子学与固体电子学领域的中高速、中高精度模拟集成电路设计等。

背景技术

ADC一般分为全并行模数转换器(Flash ADC)、流水线模数转换器(Pipeline ADC)、过采样模数转换器(ΣΔADC)以及逐次逼近模数转换器(SAR ADC)。品质因数(FOM)表示ADC每步转换需要的能量，是衡量ADC设计水平的重要指标。图1总结了不同结构的ADC普遍适用的精度-速度范围。Flash ADC一般用于高速、低精度的领域。SAR ADC在所有ADC中模拟元件最少、数字化程度最高，因此，SAR ADC是消耗能量最少、FOM最低的ADC。在ISSCC 2014会议上，文献[Hung-Yen Tai,Yao-Sheng Hu,Hung-Wei Chen and Hsin-Shu Chen,“A0.85fJ/conversion-step 10b 200kS/s Subranging SAR ADC in 40nm CMOS”,Digest ofTechnical Papers of IEEE International Solid-State Circuits Conference(ISSCC),pp.196-198,2014.]设计的10位200kS/s SAR ADC，FOM值仅0.85fJ/step，为目前世界上最低的FOM值。SAR ADC的FOM值大约为其它类型ADC的1/10～1/100。但是SAR ADC受限于比较器失调和电容失配，精度普遍在12位以下，速度受限于二进制搜索算法的串行比较，传统N位SAR ADC需要(N+1)个时钟周期进行转换。ΣΔADC精度集中在12～24位，虽然ΣΔADC能够实现极高的线性度，但随着速率要求的提高，其模拟电路设计的复杂度大大增加，导致功耗增加，恶化能量效率。高精度的Pipeline ADC由于其受限于模拟高精度运算放大器的设计，很难实现14位及以上的转换精度，而且随着工艺进步，电源电压和晶体管本征增益不断下降，使得依赖于高性能运放的Pipeline ADC面临越来越严峻的挑战。

综上所述，单一的ADC结构很难实现高速、高精度以及低功耗的性能指标，而以SAR ADC为基本结构的混合型ADC，利用其他类型ADC的精度、速度优势弥补SAR ADC的缺陷，在高速、高精度以及低功耗设计领域取得了很大进展，是近年来的研究热点。

文献[Ying-Zu Lin,Chun-Cheng Liu,Guan-Ying Huang,Ya-Ting Shyu,Yen-Ting Liu andSoon-Jyh Chang,“A 9-Bit 150-MS/s subrange ADC based on SAR architecture in 90-nmCMOS”,IEEE Transactions on Circuits and Systems I:Regular Papers,pp.570-581,2013.]提出一种新型的混合型ADC，由Flash ADC和SAR ADC组成，即Flash-SAR ADC，其工作原理如下：Flash ADC和SAR ADC同时对输入电压进行采样，Flash ADC进行粗转换，产生高4位转换结果，之后从输入电压中减去高四位转换结果对应的模拟电压，即产生余差，SAR ADC再对余差进行转换，产生低4位的转换结果，之后，SAR ADC输出的低4位的转换结果和FlashADC输出的高4位转换结果错位相加，得到最终的7位转换结果。Flash-SAR ADC利用Flash ADC的高速优势来弥补SAR ADC的低速缺陷，从整体上提高了ADC的能量效率比。但是该Flash-SARADC的缺陷在于：Flash-SAR ADC中的Flash ADC所含比较器个数较多，随精度呈指数增长，限制了Flash-SAR ADC在高精度领域的应用。

文献[Omid Rajaee，Seiji Takeuchi,Mitsuru Aniya,Koichi Hamashita and Un-Ku Moon,“Low-OSR over-ranging hybrid ADC incorporating noise-shaped two-step quantizer”,IEEE Journal of Solid-State Circuits,pp.2458-2468,2011.]中提出了一种新颖的噪声整形技术，如图2所示。后一级对前一级的量化噪声进行提取，提取之后通过传输函数H(z)反馈到输入端，反馈路径提供的信号反映在数字输出端，经过该反馈网络之后，前级的量化噪声被抵消，后级的量化噪声E₂被整形。该文献基于两步ADC构造噪声整形功能，两级之间需要引入余差放大器G，使其余差范围为[－VREF～+VREF]，而随着工艺进步，电源电压和晶体管尺寸的不断降低使得放大器的设计日趋困难。同时，传输函数H(z)和余差放大器增益G之间必须满足一定的关系才能达到噪声整形的效果。此外，前级和后级均需要延迟模块z^－0.5，增加了时序的复杂度。

发明内容

本发明针对背景技术的不足解决的技术问题是提出一种具有高精度、高线性度、带噪声整形的并行逐次逼近模数转换器。

本发明的技术方案是一种带噪声整形的并行逐次逼近模数转换器，该模数转换器由前级Flash ADC和后级的SAR ADC共同组成，前级Flash ADC的输入电压为后级SAR ADC的输入与后级SAR ADC的模拟输出之差，再与输入电压Vin求和得到的电压，前级Flash ADC的数字输出为D_out,1；后级SAR ADC的输入电压为前级Flash ADC的输入与前级Flash ADC的模拟输出之差，再经过单位延迟模块后的电压，后级SAR ADC的数字输出为D_out,2；最后将D_out,1和D_out,2错位相加，得到转换结果。

本发明提出一种带噪声整形的并行逐次逼近模数转换器，与传统的Flash-SAR ADC相比，具有精度更高、线性度更好的效果。相比文献[Omid Rajaee，Seiji Takeuchi,Mitsuru Aniya,Koichi Hamashita and Un-Ku Moon,“Low-OSR over-ranging hybrid ADC incorporatingnoise-shaped two-step quantizer”,IEEE Journal of Solid-State Circuits,pp.2458-2468,2011.]基于两步ADC构造噪声整形功能，本发明基于Flash-SAR ADC构造噪声整形功能，其特点在于：两级之间不需要引入余差放大器G，一方面可以减小模拟电路设计的复杂度,另一方面可以避免构建G和H(z)之间的函数关系；本发明的另一特点是只有前级需要延迟模块z^－1，后级不需要延迟模块，因此简化了时序。

附图说明

图1为不同结构的ADC普遍适用的精度-速度范围。

图2为Omid Rajaee提出的基于两步ADC构造的噪声整形结构框图。

图3为噪声RMS功率谱密度。

图4为传统Flash-SAR ADC结构框图。

图5为传统9位Flash-SAR ADC模型仿真结果。

图6为本发明提出的带噪声整形的Flash-SAR ADC结构框图。

图7为本发明提出的带噪声整形的Flash-SAR ADC模型仿真结果。

具体实施方式

本发明通过构建系统传递函数来消除前级Flash ADC的量化噪声Q₁，并对后级量化噪声Q₂进行一阶噪声整形，推导过程如下：

D_out,1＝V_in+Q₁-Q₂ (1)

D_out,2＝Q₂-z^-1Q₁ (2)

D_out＝D_out,1z^-1+D_out,2 (3)

将上述(1)和(2)式代入(3)式，可以得出系统传输函数为：

D_out＝V_inz^-1+Q₂(1-z^-1) (4)

可见，前级Flash ADC的量化噪声Q₁被消除，后级SAR ADC的量化噪声Q₂经过了一阶噪声整形，噪声传输函数为1-z^-1，而输入信号Vin只是经过一个延时，信号传输函数为z^-1，即信号与噪声有着不同的传输函数。如图3所示：对于传统Nyquist ADC的均匀分布的量化噪声，可以通过构造传输函数，将带内噪声转移至有效带宽之外，提高有效带宽的带内信噪比，从而整体提高Nyquist ADC的精度和线性度。

图4是传统Flash-SAR ADC结构框图，以9位Flash-SAR ADC为例。假设9位Flash-SARADC由5位Flash ADC和5位SAR ADC共同组成，Flash ADC和SAR ADC同时对输入电压Vin进行采样，Flash ADC对输入电压Vin进行粗转换，得到高5位转换结果，之后从输入电压Vin中减去高5位转换结果对应的模拟电压，即产生余差，SAR ADC再对余差进行转换，产生低5位的细转换结果，最终，9位Flash-SAR ADC的转换结果由Flash ADC产生的高5位粗转换结果以及SAR ADC产生的低5位细转换结果错位相加得到。

用Simulink对传统9位Flash-SAR ADC进行建模并仿真，如图5所示：工作在20MHz带宽，输入7.37MHz信号的信号噪声失真比(Signal to Noise Distortion Ratio，缩写为SNDR)为55.88dB，信号噪声比(Signal to Noise Ratio，缩写为SNR)为56.22dB，无杂散动态范围(Spurious-Free Dynamic Range，缩写为SFDR)为74.58dB，有效位数(Effective Numberof Bits，缩写为ENOB)为8.99，该仿真结果也表明：传统Nyquist ADC的有效位数永远不可能超过其设计精度。

本发明在文献“A 9-Bit 150-MS/s subrange ADC based on SAR architecture in 90-nmCMOS”,发明的传统Nyquist Flash-SAR ADC的基础上，引入噪声整形技术，使得带噪声整形的Flash-SAR ADC的有效位数可超过其设计精度。

图6为本发明提出的带一阶噪声整形的Flash-SAR ADC结构框图。后级的5位SAR ADC对前级5位Flash ADC的量化噪声进行量化，通过构造系统传递函数不仅可以消除前级5位FlashADC的量化噪声Q₁，还可以对后级5位SAR ADC的量化噪声Q₂进行一阶噪声整形，从而达到从整体上提高Flash-SAR ADC的精度和线性度的目的。

在Simulink中，对图6所示的带一阶噪声整形的Flash-SAR ADC进行建模并仿真，仿真的输入信号带宽设定为20MHz，过采样率OSR设定为64，输入7.37MHz信号的功率谱密度PSD如图7所示：SNDR为79.20dB，SNR为79.24dB，SFDR为99.91dB，ENOB为12.86。该仿真结果表明：相比传统Nyquist Flash-SAR ADC，带噪声整形的Flash-SAR ADC的优势在于：对于同等精度ADC而言，由于噪声整形的协助，可以获得超过其设计精度的有效位数，并且可

以在很大程度上简化硬件结构。表1为传统Flash-SAR ADC与噪声整形Flash-SARADC的性能对比，可见，在传统Nyquist Flash-SAR ADC中引入噪声整形之后，SNR、SNDR和SFDR提高约25dB，ENOB约提高4bit。

表1：传统Flash-SAR ADC与噪声整形Flash-SAR ADC的性能对比

Claims

1.一种带噪声整形的并行逐次逼近模数转换器，该模数转换器由前级Flash ADC和后级的SARADC共同组成，前级Flash ADC的输入电压为后级SAR ADC的输入与后级SAR ADC的模拟输出之差，再与输入电压Vin求和得到的电压，前级Flash ADC的数字输出为D_out,1；后级SAR ADC的输入电压为前级Flash ADC的输入与前级Flash ADC的模拟输出之差，再经过单位延迟模块后的电压，后级SAR ADC的数字输出为D_out,2；最后将D_out,1和D_out,2错位相加，得到转换结果。