CN104993831B - 时间交织Pipeline‑SAR型ADC电路 - Google Patents

Abstract

本发明提供了一种时间交织Pipeline‑SAR型ADC电路。该时间交织Pipeline‑SAR型ADC电路通过两通道间共享比较器来减小两通道之间失调电压的失配；另外，通过共享比较器的方式减少了电路所需要的硬件资源和时钟信号驱动电路，进而降低了系统的功耗和面积。

Description

时间交织Pipeline-SAR型ADC电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种时间交织Pipeline-SAR型ADC电路。

背景技术

随着集成电路技术的飞速发展，全球高新技术领域数字化的程度在不断加深。如今电子产业己经形成了以数字技术为主体的格局，半导体技术的数字化和集成化的日益提高推动了微控制器(MCU)、数字信号处理器(DSP)、微机械电子系统(MEMS)的不断发展，也推动模数转换技术朝着高精度、高速度的发展方向前进。近年来，由于数字信号处理技术的迅速发展，新理论、新算法的不断涌现，数字信号处理器件性能得到了全面提高，相应的使得实际系统对模数转换器的要求越来越高。在实际的应用中，诸如雷达、声纳、高分辨率视频和图像显示、医疗成像、高性能控制器和传动器，以及包括无线电话和基站接收机在内的现代数字通讯系统等应用，一般都要求模数转换器必须同时具备很高的采样率和转换精度且相对较低的功耗。

在传统应用中，流水线(Pipeline)类型ADC因其较高的精度以及较高的转换速率而在这些应用场合占据主导地位。然而随着工艺节点的不断进步，电源电压的不断降低，作为Pipeline类型ADC的核心元件，高性能放大器的实现难度却在不断增加。传统Pipeline类型ADC较低的功耗效率也变得越发的明显，进而限制了其在现代诸多领域的应用。

逐次逼近型(SAR)模数转换器作为奈奎斯特模数转换器的一大分支，具有电路结构简单，功耗小，且易于集成的特点，而被广泛应用于移动便携设备、电池供电仪表、工业控制、数据采集系统等领域。尽管其应用领域广泛，但是传统的SAR ADC因其逐次逼近的工作逻辑而被局限于中低速的应用场合，高速的应用领域则主要由Flash和流水线类型的ADC所占据。可是随着现代工艺节点的不断进步，SAR ADC因其独特的电路结构使得其性能在不断的攀升，更小的功耗，更小的芯片面积，以及更高的转换速率。未来逐次逼近类型的ADC大有统领整个奈奎斯特类型ADC应用领域的趋势。

其中时间交织Pipeline-SAR ADC即为现代高速、高精度SAR ADC的一种实现方式。图1为现有技术时间交织Pipeline-SAR ADC的电路原理图。如图1所示。它结合了Pipeline类型ADC高速的特点，同时也兼容了SAR ADC的低功耗特性，形成了一种具有较高功耗效率的高速、高精度ADC类型。然而由于时间交织Pipeline-SAR ADC由两个通道组成，其通道间的失配，包括采样时间的失配、失调电压的失配以及增益失配等，都会导致系统性能的下降。为了避免这些问题，人们通常会采用各种复杂的校正电路去校正这些误差，这些校正电路通常会需要额外的硬件资源和时钟相，进而增加系统功耗，降低转换速率。

在实现本发明的过程中，申请人发现上述时间交织Pipeline-SAR ADC电路中，较多的比较器数目以及时钟控制电路导致较大的数字功耗以及硬件资源。同时，采用校正的方式处理两通道间的失调电压的失配，增加了电路的复杂程度和功耗。

发明内容

(一)要解决的技术问题

鉴于上述技术问题，本发明提供了一种共享比较器的时间交织Pipeline-SAR型ADC电路。

(二)技术方案

本发明时间交织Pipeline-SAR型ADC电路包括两个相同的通道，两个通道间以二分之一的采样速率进行交替流水工作，两个通道输出的结果由二选一选择器(Mux)选择输出，进而得到模数转换结果；其中，两个通道共享比较器。

(三)有益效果

本发明时间交织Pipeline-SAR型ADC电路通过两通道间共享比较器来减小两通道之间失调电压的失配；通过共享比较器的方式减少了电路所需要的硬件资源和时钟信号驱动电路，进而降低了系统的功耗和面积。

附图说明

图1为现有技术时间交织Pipeline-SAR ADC的电路原理图；

图2为根据本发明实施例时间交织Pipeline-SAR型ADC电路的电路原理图；

图3为图2所示时间交织Pipeline-SAR型ADC电路的工作时序图；

图4为图2所示时间交织Pipeline-SAR型ADC电路中第一共享比较器的结构示意图；

图5为图2所示时间交织Pipeline-SAR型ADC电路中第二共享比较器的结构示意图。

具体实施方式

本发明时间交织Pipeline-SAR型ADC电路通过两通道间共享比较器来减小两通道之间失调电压的失配。

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

在本发明的一个示例性实施例中，提供了一种时间交织Pipeline-SAR型ADC电路。图2为根据本发明实施例时间交织Pipeline-SAR型ADC电路的电路原理图。

请参照图1和图2，本实施例时间交织Pipeline-SAR型ADC电路与图1所示时间交织Pipeline-SAR型ADC电路结构类似，均由上下两个相同的通道组成，两个通道间以二分之一的采样速率进行交替流水工作，两个通道输出的结果由二选一选择器Mux选择输出，进而得到模数转换结果。

每个通道又分为一个第一级的M位的粗量化ADC和一个第二级的(N-M+1)位的精量化ADC。该粗量化ADC和精量化ADC均为SAR ADC类型，多出的一位用作冗余来实现误差的校正工作。

对于第一通道和第二通道而言，其数字控制与冗余校正逻辑与现有技术中的相同，不再详细描述。

由于上下两通道间采用交替流水的工作方式，即当第一通道的M位粗量化ADC采样和转换时，第二通道的M位粗量化ADC进行余差放大工作，由于余差放大不需要比较器的参与，因而两粗量化ADC的比较器(CM1)可以共享，比较器(CM1)的输入端通过开关分别连接到两粗量化ADC的电容阵列，输出则分别连接到两粗量化ADC的控制逻辑(SAR Controller)上，交替工作时再由该控制逻辑产生相应的控制信号以控制M位的电容阵列(M-bit CDAC)，同时也产生相应的高M位的数字转换结果送给数字控制和冗余校正逻辑。

同样两通道第二级精量化ADC也复用了比较器(CM2)，来产生相应的控制信号和低位的数字输出送给数字控制和冗余校正逻辑以产生最终的N位数字输出。

请参照图2，在第一通道中，粗量化ADC包括：M位的电容阵列(M-bit CDAC)，其输入端通过采样开关输入待转换的模拟信号；控制逻辑(SAR Controller)，其输入端连接至第一共享比较器CM1的输出端，其第一输出端将粗量化后的数字信号输出，其第二输出端向所述M位的电容阵列反馈控制逻辑。精量化ADC包括：N-M+1位的电容阵列((N-M+1)-bitCDAC)；控制逻辑(SAR Controller)，其输入端连接至第二共享比较器的输出端，其第一输出端将粗量化后的数字信号输出，其第二输出端向所述N-M+1位的电容阵列反馈控制逻辑。

其中，粗量化ADC中，M位的电容阵列的输出端通过第一组开关S1连接至第一共享比较器CM1的输入端。精量化ADC中，N-M+1位的电容阵列的输出端通过第三组开关S3连接至第二共享比较器CM2的输入端。该第一组开关S1和第三组开关S3和在时钟信号φω1的控制下导通和关闭。

请参照图2，在第二通道中，粗量化ADC包括：M位的电容阵列(M-bit CDAC)，其输入端通过采样开关输入待转换的模拟信号；控制逻辑(SAR Controller)，其输入端连接至第一共享比较器CM1的输出端，其第一输出端将粗量化后的数字信号输出，其第二输出端向所述M位的电容阵列反馈控制逻辑。精量化ADC包括：N-M+1位的电容阵列(M-bit CDAC)；控制逻辑(SAR Controller)，其输入端连接至第二共享比较器的输出端，其第一输出端将粗量化后的数字信号输出，其第二输出端向所述N-M+1位的电容阵列反馈控制逻辑。

其中，粗量化ADC中，M位的电容阵列的输出端通过第二组开关S2连接至第一共享比较器CM1的输入端。精量化ADC中，N-M+1位的电容阵列的输出端通过第四组开关S4连接至第二共享比较器CM2的输入端。该第一组开关S2和第三组开关S4和在时钟信号φω2的控制下导通和关闭。

系统中交替流水工作模式以及复用所需要的时钟控制信号φω1、φω2均由时钟产生电路(Clk generation)来产生。

图3为图2所示时间交织Pipeline-SAR型ADC电路的工作时序图。以一个10位的ADC实现为例，其中第一级粗量化ADC为4位，第二级精量化ADC为7位，多余的1位用作冗余位，实现冗余信号范围的补偿。当第一通道的粗量化ADC采样并转换信号时，该通道的精量化ADC在进行之前第一级余差信号的转换工作；而第二通道的粗量化ADC在进行余差放大工作，精量化ADC进行相应的余差采样工作。完成后，第二通道的粗量化ADC开始进行输入信号的采样和转换工作，而精量化ADC则进行先前采样到的余差的转换工作；而第一通道的粗量化ADC则进入了余差放大工作，精量化ADC进行相应的余差采样工作。两通道间按这种方式以二分之一的采样速率进行交替流水工作，最终的结果由一个选择器Mux选择输出，进而得到正确的转换结果。

本实施例中，第一通道的粗量化ADC和精量化ADC、第二通道的粗量化ADC和精量化ADC均为差分形式的模数转换器。

图4为图2所示时间交织Pipeline-SAR型ADC电路中第一共享比较器的结构示意图。为了减小由比较器所引入的通道间失调电压的失配，电路采用了两通道间比较器共享的技术。电路通过采用两对开关管去切换比较器的输入信号，使得比较器能够在不同的时钟相完成不同通道的比较。当时钟信号φω1为高时，第一通道的开关对管导通，相应第一通道的信号给到共享比较器的输入端，输出结果对应的去控制第一通道的后续控制逻辑；而当时钟信号φω2为高时，第二通道的开关对管导通，相应第二通道的信号给到共享比较器的输入端，输出结果对应的去控制第二通道的后续控制逻辑。时钟信号φω1和φω2按二分之一采样速率交替导通，进而实现两通道间交替流水的工作方式。共享比较器比较得到的结果送给第一通道和第二通道中的SAR Controller来分别得到相应的控制信号和低位转换结果。

图5为图2所示时间交织Pipeline-SAR型ADC电路中第二共享比较器的结构示意图。和前一级类似，电路通过采用两对开关管去切换比较器的输入信号，使得比较器能够在不同的时钟相完成不同通道的比较，不同的是前后两级的控制时序相反。即当时钟信号φω1为高时，第二通道的开关对管导通，相应第二通道的信号给到比较器的输入端，输出结果对应的去控制第二通道的后续控制逻辑；而当时钟信号φω2为高时，第一通道的开关对管导通，相应第一通道的信号给到比较器的输入端，输出结果对应的去控制第一通道的后续控制逻辑。时钟信号φω1和φω2按二分之一采样速率交替导通，进而实现两通道间交替流水的工作方式。共享比较器比较得到的结果送给第一通道和第二通道中的SARController来分别得到相应的控制信号和高位转换结果。

至此，已经结合附图对本实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明减小通道失配的时间交织Pipeline-SAR型ADC电路有了清楚的认识。

需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。

本发明提出了一种比较器共享技术来减小通道间的失配，而不是采用额外的校正电路，进而减小了电路所需要的硬件资源和功耗。本发明的ADC可以实现宽带范围的模拟信号到数字信号的转换功能，可应用在无线或者是有线通信系统中，具有较高的精度和较好的功耗效率。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种时间交织Pipeline-SAR型ADC电路，其特征在于，包括两个相同的通道，两个通道间以二分之一的采样速率进行交替流水工作，两个通道输出的结果由二选一选择器(Mux)选择输出，进而得到模数转换结果；其中，两个通道共享比较器；

每个通道又分为一个第一级的M位的粗量化ADC和一个第二级的(N-M+1)位的精量化ADC；其中，第一通道的粗量化ADC和第二通道的粗量化ADC复用第一共享比较器(CM1)；第一通道的精量化ADC和第二通道的精量化ADC复用第二共享比较器(CM2)；

所述第一通道和第二通道中，粗量化ADC包括：M位的电容阵列(M-bit CDAC)，其输入端通过采样开关输入待转换的模拟信号；控制逻辑(SAR Controller)，其输入端连接至第一共享比较器(CM1)的输出端，其第一输出端将粗量化后的数字信号输出，其第二输出端向所述M位的电容阵列反馈控制逻辑；其中，第一通道中M位的电容阵列的输出端通过第一组开关(S1)连接至第一共享比较器(CM1)的输入端；第二通道中M位的电容阵列的输出端通过第二组开关(S2)连接至第一共享比较器(CM1)的输入端。

2.根据权利要求1所述的时间交织Pipeline-SAR型ADC电路，其特征在于，所述第一通道和第二通道中，精量化ADC包括：

N-M+1位的电容阵列((N-M+1)-bit CDAC)；

控制逻辑(SAR Controller)，其输入端连接至第二共享比较器的输出端，其第一输出端将精量化后的数字信号输出，其第二输出端向所述N-M+1位的电容阵列反馈控制逻辑；

其中，第一通道中N-M+1位的电容阵列的输出端通过第三组开关(S3)连接至第二共享比较器(CM2)的输入端；第二通道中N-M+1位的电容阵列的输出端通过第四组开关(S4)连接至第二共享比较器(CM2)的输入端。

3.根据权利要求2所述的时间交织Pipeline-SAR型ADC电路，其特征在于，

当第一通道的粗量化ADC采样并转换信号时，该通道的精量化ADC在进行之前第一级余差信号的转换工作，此时，所述第一组开关(S1)和第三组开关(S3)连通；第二组开关(S2)和第四组开关(S4)关闭；

当第二通道的粗量化ADC采样并转换信号时，该通道的精量化ADC在进行之前第一级余差信号的转换工作，此时，所述第一组开关(S1)和第三组开关(S3)关闭；第二组开关(S2)和第四组开关(S4)连通。

4.根据权利要求3所述的时间交织Pipeline-SAR型ADC电路，其特征在于，所述第一组开关(S1)和第三组开关(S3)在时钟信号φω1的控制下导通和关闭，第二组开关(S2)和第四组开关(S4)在时钟信号φω2的控制下导通和关闭。

5.根据权利要求4所述的时间交织Pipeline-SAR型ADC电路，其特征在于，所述时钟信号φω1和φω2按二分之一采样速率交替导通。

6.根据权利要求4所述的时间交织Pipeline-SAR型ADC电路，其特征在于，第一通道的粗量化ADC和精量化ADC、第二通道的粗量化ADC和精量化ADC均为差分形式的模数转换器，其中：

第一通道中粗量化ADC的两输出端分别通过第一组开关(S1)中的两开关连接至第一共享比较器的两输入端；

第一通道中精量化ADC的两输出端分别通过第三组开关(S3)中的两开关连接至第二共享比较器的两输入端；

第二通道中粗量化ADC的两输出端分别通过第二组开关(S2)中的两开关连接至第一共享比较器的两输入端；

第二通道中精量化ADC的两输出端分别通过第四组开关(S4)中的两开关连接至第二共享比较器的两输入端。