JP5825603B2

JP5825603B2 - アナログデジタル変換器及び変換方法

Info

Publication number: JP5825603B2
Application number: JP2011151483A
Authority: JP
Inventors: ニザムユーカバーモハマド; エー．ギャリティダグラス; ブラスウェルブラント
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2010-07-09
Filing date: 2011-07-08
Publication date: 2015-12-02
Anticipated expiration: 2031-07-08
Also published as: CN102315850A; JP2012019522A; US8264393B2; KR20120005962A; CN102315850B; EP2405579A2; TW201223169A; US20120007762A1; KR101861059B1; EP2405579A3; TWI528728B

Description

本発明は、一般にアナログ−デジタル（Ａ／Ｄ）変換器、特に、電流を減少する冗長符号桁Ａ／Ｄ変換器に関する。

集積回路技術の進歩の結果は、無線通信及びデジタルカメラのような様々な用途のために複雑「システムオンチップ」ＩＣの発展を可能にした。このような用途は、低電力及び小さい回路面積は重要なデザインファクターをなされるポータブル電子装置に具現化する。必要な電池電力を低下するために、低電力、低電圧回路は必要であって、これによって、より小さいな数の電池またはより小さな電池を使用するデザインができ、装置のサイズ、重量、作動温度を減少することも可能になる。

しかし、このような装置はデジタル信号に通常に変換するようにアナログ入力信号を受信する。比較的に低い電力作動及び比較的に十分高い分解能を達成した様々な従来循環型（アルゴリズム）Ａ／Ｄ変換器が達成した。

米国特許第６５３５１５７号明細書

必要な分解能を達成しながらより低い電力を達成する引き続く要望がある。従って、電力をさらに低減するのは望ましい。従って、必要な分解能を達成しながらより低電力を達成する必要がある。

一実施例による変換器は、
アナログ入力信号をデジタル出力信号に変換する変換器において、
前記アナログ入力信号を受信するアナログ入力端子と、
前記アナログ入力端子に接続された冗長符号桁（ＲＳＤ）段とを有し、
前記ＲＳＤ段は、
前記アナログ入力端子で該アナログ入力信号を受信し、
第１クロックサイクルの前半の間に前記アナログ入力信号から第１ビット数のデジタル出力を生成し、
第１クロックサイクルの後半の間に前記アナログ入力端子において前記アナログ入力信号の残留フィードバック信号を供給し、
第２クロックサイクルの前半の間に前記残留フィードバック信号から前記第１ビット数より少ない第２ビット数のデジタル出力を生成し、
当該変換器は前記デジタル出力を受けるデジタル部分を有し、前記デジタル部分は、前記第１ビット数及び前記第２ビット数についてデジタルアライメント及び修正を実行し、前記デジタル出力信号を生成する、変換器である。

代表的実施形態に従って、一段ＲＳＤ方式のＡ／Ｄ変換器の概略的ブロック図である。一段ＲＳＤ方式のＡ／Ｄ変換器の代表的実施形態の概略的ブロック図である。図２の多ビット／単一ビットＲＳＤ段に実行可能な代表的ｓｕｂ−ＡＤＣを示す概略的ブロック図である。図２の多ビット／単一ビットＲＳＤ段に実行可能な代表的ＭＤＡＣを示す概略的ブロック図である。図４のＭＤＡＣ及び図３のｓｕｂ−ａｄｃを使用する代表的１０ビットＡ／Ｄ変換工程の実行に使用される制御信号を示す代表的タイミング図である。前記代表的１０ビットＡ／Ｄ変換工程の第１クロック位相時、図４のＭＤＡＣ及び図３のｓｕｂ−ａｄｃの構成を示す簡略化された回路図である。前記代表的１０ビットＡ／Ｄ変換工程の第２クロック位相時、図４のＭＤＡＣ及び図３のｓｕｂ−ａｄｃの構成を示す簡略化された回路図である。前記代表的１０ビットＡ／Ｄ変換工程の第３クロック位相時、図４のＭＤＡＣ及び図３のｓｕｂ−ａｄｃの構成を示す簡略化された回路図である。前記代表的１０ビットＡ／Ｄ変換工程の第４クロック位相時、図４のＭＤＡＣ及び図３のｓｕｂ−ａｄｃの構成を示す簡略化された回路図である。前記代表的１０ビットＡ／Ｄ変換工程の第５クロック位相時、図４のＭＤＡＣ及び図３のｓｕｂ−ａｄｃの構成を示す簡略化された回路図である。前記代表的１０ビットＡ／Ｄ変換工程の第６クロック位相時、図４のＭＤＡＣ及び図３のｓｕｂ−ａｄｃの構成を示す簡略化された回路図である。前記代表的１０ビットＡ／Ｄ変換工程の第７クロック位相時、図４のＭＤＡＣ及び図３のｓｕｂ−ａｄｃの構成を示す簡略化された回路図である。前記代表的１０ビットＡ／Ｄ変換工程の第８クロック位相時、図４のＭＤＡＣ及び図３のｓｕｂ−ａｄｃの構成を示す簡略化された回路図である。前記代表的１０ビットＡ／Ｄ変換工程の第９クロック位相時、図４のＭＤＡＣ及び図３のｓｕｂ−ａｄｃの構成を示す簡略化された回路図である。代表的実施形態に従ってＡ／Ｄ変換工程の方法に含まれた代表的工程を示すフローチャートである。

以下の詳細な説明は、単に代表形態及び関連図を示すものであり、本発明の全ての可能な実施形態を規定するものではない。又、先の技術分野、背景、要約、又は以降の詳細な説明で紹介する理論の表現又は示唆に制約されることを意図するものでもない。異なる実施形態によって同一または同等機能を達成できることを理解されたい。

第１、第２などの用語が、様々な要素、構成要素、領域、層、および／またはセクションについて述べるために本明細書で使用される可能性があるが、これらの要素、構成要素、領域、層、および／またはセクションは、これらの用語によって限定されるべきでない。さらに、「含む」および／または「含んでいる」という用語は、本明細書において使用される場合、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明記するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を除外しないことも理解されるであろう。

図１は、一段ＲＳＤ方式のＡ／Ｄ変換器の概略ブロック図を示す。Ａ／Ｄ変換器２００は単一多ビット／単一ビットＲＳＤ段２１０、デジタル部分２２０を含む。デジタル部分２２０はアライメントと同時化ブロック２３０、修正ブロック２４０を有する。アナログ入力信号（すなわち電圧）２０５は第１スイッチ２１２によって単一多ビット／単一ビットＲＳＤ段２１０の入力に供給する。ＲＳＤ段２１０はデジタル出力信号をデジタル部分２２０に供給する。ＲＳＤ段２１０も、第１スイッチ２１２によってＲＳＤ段の入力に供給する残竜電圧信号（ＶＲ）を生成する。第１スイッチ２１２は第１サイクルで閉じられ、アナログ入力信号２０５を受信し、第１スイッチ２１２はその後にアナログ信号をデジタル信号に完全変換するまでのサイクルの残りの数の間開けられている。比較器のような介在回路機構がないようにＲＳＤ段２１０のフィードバックループはＲＳＤ段出力から第１スイッチ２１２へ直接的に接続されるのは好ましい。アナログ入力信号をデジタル出力信号のＡ／Ｄ変換工程を完了するようにサイクルの数はデジタル出力信号のビットの数に依存する。ＲＳＤ段２１０から出力したデジタルビットはデジタル部分２２０へ送信し、ここで、標準フォーマットバイナリ出力コードを送信するように出力したデジタルビットが整合され、同期化され、組み合わせる。

図１の設計は、総合キャパシタンス、面積、電力の実質的な低減ができる。なぜなら、本発明の代表的実施形態によって、単一多ビット／単一ビットはＡ／Ｄ変換工程の第１クロック位相時に少なくとも２．５ビットの分解能を有するように初期的に構成し、その後に、Ａ／Ｄ変換工程の後のクロック位相のときに、１．５ビットの分解能を有するように再構成される。

図２は、図１の単一多ビット／単一ビットＲＳＤ段の代表的実施形態３００の概略ブロック図を示す。ＲＳＤ段３００は入力端子２０５を含み、入力端子２０５でアナログ入力信号（ＶＩＮ）が適用される及び使用された第１スイッチ３０５がアナログ入力信号（ＶＩＮ）をノード３０７に選択的に適用する。ＲＳＤ段３００も、残留電圧フィードバック信号（ＶＲ）をノード３０７に選択的に適用するために使用されたフィードバックスイッチ３１５を含む。

ＲＳＤ段３００は、それぞれの第１、第２、第３、第４、第５、第６、比較器３０２、３０４、３０６、３０８、３１０、３１２をさらに含む。ＲＳＤ段は六つの比較器を有するので、２．５ビットの最大分解能が達成可能がある。図３示す六つの比較器構成が好ましいが、代替実施形態は六つより多くの比較器を有しても良い。つまり、代替実施形態は２．５ビットより高い分解能が達成可能がある。各比較器３０２、３０４、３０６、３０８、３１０、３１２は、ノード３０７に接続された陽極入力端子を有する。フィードバックスイッチ３１５及び第１スイッチ３０５の状態によって、比較器３０２、３０４、３０６、３０８、３１０、３１２の陽極入力端子はアナログ入力信号または残留電圧フィードバック信号を受信しても良い。すなわち、選択されたアナログ入力信号または残留電圧フィードバック信号は、スイッチ３０５、３１５の使用を介して第１至第６比較器３０２、３０４、３０６、３０８、３１０、３１２の陽極入力端子に入力する。図２示すように、残留電圧フィードバック信号ＶＲは、直接フィードバック信号経路を介して比較器３０２、３０４、３０６、３０８、３１０、３１２に供給するのは好ましい（すなわち、サンプル／ホールド回路のような介在回路機構がない）。

各比較器３０２、３０４、３０６、３０８、３１０、３１２も、それぞれの第１、第２、第３、第４、第５、第６所定電圧信号（すなわち、ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３、ＶＲＥＦ４、ＶＲＥＦ５、ＶＲＥＦ６）を受信する陰極入力端子を有する。比較器出力信号を生成するように各第１、第２、第３、第４、第５、第６比較器３０２、３０４、３０６、３０８、３１０、３１２が、比較器出力信号を生成するようにそれぞれの比較器の入力端子に適用された信号を比較する。

代表的実施形態に従って、ＲＳＤ段３００は、順番的クロック位相を渡ってアナログ入力信号のＡ／Ｄ変換工程を実行する間に、各クロック位相において所定電圧信号（すなわち、ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３、ＶＲＥＦ４、ＶＲＥＦ５、ＶＲＥＦ６）の値を選択的に変化できるように構成される。例えば、アナログーデジタル変換工程の第１クロック位相の間に、第１、第２、第３、第４、第５、第６の各所定電圧信号（ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３、ＶＲＥＦ４、ＶＲＥＦ５、ＶＲＥＦ６）は独特な値に設定できる。アナログーデジタル変換工程の第２ｋロック位相及びその後のクロック位相の間に、いくつかまたは全ての第１、第２、第３、第４、第５、第６の各所定電圧信号（ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３、ＶＲＥＦ４、ＶＲＥＦ５、ＶＲＥＦ６）は直前クロック位相に対して異なる値を有するように変化しても良い。

代表的実施形態に従って、第１クロック位相後にＡ／Ｄ変換工程のクロック位相の間に、ＲＳＤ段３００は全てよりも少ない比較器３０２、３０４、３０６、３０８、３１０、３１２の出力を使用する。つまり、第１クロック位相後のクロック位相において、多ビット／単一ビットＲＳＤ段３００から達成した分解能は第１クロック位相の分解能に比較的に低減される。代表的実施形態のアスペクトは以下により詳細に説明する。

第１、第２、第３、第４、第５、第６比較器３０２、３０４、３０６、３０８、３１０、３１２の出力がロジック回路３２０に接続する。Ａ／Ｄ変換工程のクロック位相の間に、ロジック回路３２０は、残留電圧フィードバック信号またはアナログ入力信号のいずれの選択された一つを代表するデジタル出力信号を生成可能がある。代表的実施形態では、Ａ／Ｄ変換工程のクロック位相の間に、比較器３０２、３０４、３０６、３０８、３１０、３１２の出力に基いてロジック回路３２０がデジタル出力信号として三つの生のデジタルビット（Ｄ０、Ｄ１、Ｄ２）を生成する。代表的実施形態では、全てよりも少ない比較器３０２、３０４、３０６、３０８、３１０、３１２の出力に基いてロジック回路３２０がデジタル出力信号として二つの生のデジタルビット（Ｄ０、Ｄ１）を生成する。本発明の好ましい実施形態では、Ａ／Ｄ変換工程の第１クロック位相の間に、三つのデジタルビット（Ｄ０、Ｄ１、Ｄ２）を生成される。Ａ／Ｄ変換工程のいずれのクロック位相の間に生成されたデジタルビットはデジタル部分２２０で整合され、同期化され、その後にＡ／Ｄ変換工程の他のクロック位相からのデジタルビットと組み合わせて、フォーマットされたバイナリ出力コードを形成する。

Ａ／Ｄ変換工程のクロック位相の間に、比較器３０２、３０４、３０６、３０８、３１０、３１２から少なくとも二つの出力に基いてロジック回路３２０は高スイッチ制御信号３３３、中スイッチ制御信号３５３、低スイッチ制御信号３４３を生成できる。

多ビット／単一ビットＲＳＤ段３００は、プログラム制御可能ゲイン／加算要素３２５を追加的含む。プログラム制御可能ゲイン／加算要素３２５が残留フィードバック信号ＶＲを生成する。プログラム制御可能ゲイン／加算要素３２５に関連する実際伝達関数はデザインに依存するが、一般に、残留電圧フィードバック信号ＶＲは二つの積の加算として考えても良い。Ａ／Ｄ変換器の特定クロック位相に依存して、第１積はアナログ入力信号または残留電圧フィードバック信号の直前生成された値を第１ゲイン率に掛ける。第２積は基準電圧（ＶＲＥＦＰ、ＶＲＥＦＭ、またはゼロ）の選択された一つを第２ゲイン率に掛ける。

フィードバックスイッチ３１５は、比較器３０２、３０４、３０６、３０８、３１０、３１２及びプログラム制御可能ゲイン／加算要素３２５の入力として残留フィードバック信号を選択するために設けられる。フィードバックスイッチ３１５は、ノード３０７とプログラム制御可能ゲイン／加算要素３２５の出力との間に配置される。フィードバックスイッチ３１５が閉じられた時、残留電圧フィードバック信号がプログラム制御可能ゲイン／加算要素３２５及び比較器３０２、３０５、３０６、３０８、３１０、３１２に入力するように第１スイッチ３０５を開く。上述説明したように、第１スイッチ３０５は第１クロックサイクルの時に閉じられ、第１スイッチ３０５はアナログ入力信号を変換するために後のサイクルで開く。

図３、４は、代表的実施形態に従って、図３の多ビット／単一ビットＲＳＤ段３００をより詳細に示す概略回路図である。図３は、代表的実施形態に従ってｓｕｂ−ＡＤＣ４００を示し、図４は、乗算型アナログ−デジタル変換器（ＭＤＡＣ）と呼ばれるゲイン／加算要素３２５をより詳細に示す。図２示す多ビット／単一ビットＲＳＤ段３００は図３のｓｕｂ−ＡＤＣ４００及び図４のＭＤＡＣ３２５と共に実行しても良い。

図３を参考すると、ｓｕｂ−ＡＤＣ４００は、アナログ入力信号（ＶＩＮ）を受信する入力端子２０５を含む。第１スイッチ３０５は、入力端子２０５と第１ノード４０５との間に配置される。第１スイッチが閉じられた時、第１スイッチ３０５がアナログ入力信号を第１ノード４０５に選択的に適用するように作動できる。フィードバックスイッチ３１５は、第１ノード４０５と第２ノード４１０との間に配置される。フィードバック３１５が閉じられた時、フィードバック３１５は残留電圧フィードバック信号（ＶＲ）を第１ノード４０５に選択的に適用するように作動できる。上述説明したように、第１スイッチ３０５が閉じられた時、フィードバックスイッチ３１５が開けられて、第１スイッチ３０５が開らけた時、フィードバックスイッチ３１５が閉じられる。Ａ／Ｄ変換工程の第１クロック位相の間に、第１スイッチ３０５が閉じて、Ａ／Ｄ変換工程の後のクロック位相の間に、フィ−ドバックスイッチ３１５が閉じられる。

ｓｕｂ−ＡＤＣ４００はそれぞれの第１、第２、第３、第４、第５、第６、比較器３０２、３０４、３０６、３０８、３１０、３１２をさらに含む。比較器３０２、３０４、３０６、３０８、３１０、３１２の作動は同様に図３で説明した。ｓｕｂ−ＡＤＣ４００がロジック回路３２０をさらに含む。ロジック回路３２０は第１至第６比較器３０２、３０４、３０６、３０８、３１０、３１２に接続し、第１至第６比較器３０２、３０４、３０６、３０８、３１０、３１２の出力を受信する。

Ａ／Ｄ変換工程の第１クロック位相の間に、ロジック回路３２０は、各第１至第６比較器３０２、３０４、３０６、３０８、３１０、３１２の出力に基いて三つの生のデジタルビット（Ｄ０、Ｄ１、Ｄ２）を生成する。代表的実施形態に従って、Ａ／Ｄ変換工程のその後の一つまたはそれ以上のクロック位相の間に、全てよりも少ない比較器３０２、３０４、３０６、３０８、３１０、３１２の出力に基いてロジック回路３２０が二つの生のデジタルビット（Ｄ０、Ｄ１）を生成する。ロジック回路３２０も、ＭＤＡＣ３２５のいくつかのスイッチを制御するために使用された制御信号（ｈ、ｌ、ｍ）を生成する。これは以下により詳細に説明する。それぞれの制御信号ｈ、ｌ、ｍは図３の高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号に相当する。

図３のプログラム制御可能ゲイン／加算要素３２５は、図４のＭＤＡＣの使用によって実行される。図４を参考すると、ＭＤＡＣ３２５は演算増幅器（ｏｐ−ａｍｐ）５５５、ｏｐ−ａｍｐ６０６、キャパシター５２１、５２３、５２５、５２７、５８１、スイッチ５０２、５０４、５０６、５０８、５１２、５１４、５２２、５２４、５３２、５３４、５３６、５４２、５４４、５４６、５５２、５５４、５５６、５６２、５６４、５７２、５７４、５８２、５８４、５８６、５８８、５９０、５９２、５９４、６０１、６０２、６０３、６０４、６０５を含み、上記全てのスイッチは図４で示すように配置される。完全性のために、図２のプログラム制御可能ゲイン／加算要素３２５を実行する他のＭＤＡＣデザインは、当業者より構造的に異なるＭＤＡＣ３２５考えるが、それに関わらず、同一の機能を達成する。図４示すスイッチはトランジスタの使用によって実行できる。

図４で示す回路接続を説明する。ノード５０２であるアナログ入力信号は、それぞれのスイッチ５０２、５０４、５０６、５０８によってノード５１１、５１３、５１５、５１７に選択的に接続する。ノード５０３である残留電圧フィードバック信号は、それぞれのスイッチ５１２、５１４、５２２、５２４によってノード５１１、５１３、５１５、５１７に選択的に接続する。ノード５１３、５１５、５１７は、それぞれのスイッチ５３２、５３４、５３６によって所定高基準電圧ソース（ＶＲＥＦＰ）に選択的に接続する。ノード５１３、５１５、５１７は、それぞれのスイッチ５５２、５５４、５５６に選択接続する。ノード５１１はスイッチ５６２によってノード５０３に選択的に接続する。キャパシタ５２１はノード５１７、５３３との間に接続する。キャパシタ５２３はノード５１５、５３３との間に接続する。キャパシタ５２５はノード５１１、５３１との間に接続する。ノード５３１はスイッチ５９０によって所定ゼロ電圧に選択的に接続する。ノード５３３はスイッチ５９２によって所定ゼロ電圧に選択的に接続する。ノード５３１はスイッチ５８２によってノード５３３に選択的に接続する。ノード５３１は、スイッチ５６４、６０１、６０３によってｏｐ−ａｍｐ５５５またはｏｐ−ａｍｐ６０６の陰極入力端子に選択的に接続しながら、ノード５３３はスイッチ５７４、６０１、６０３によってｏｐ−ａｍｐ５５５またはｏｐ−ａｍｐ６０６の陰極入力端子に選択的に接続する。ノード５１５はスイッチ５７２を通してノード５０３に選択的に接続する。ｏｐ−ａｍｐ５５５またはｏｐ−ａｍｐ６０６の陰極入力端子はスイッチ５９４、６０１、６０３によってノード５０３に選択的に接続する。キャパシタ５８１は、スイッチ５８８によってノード５０３、５８３との間に選択的に接続する。ノード５０３はスイッチ６０２、６０５によってｏｐ−ａｍｐ５５５またはｏｐ−ａｍｐ６０６の出力に選択的に接続する。ｏｐ−ａｍｐ６０６の出力はスイッチ６０４によってｏｐ−ａｍｐ６０６の陽極入力端子に接続する。ノード５８３はスイッチ５８４によって所定ゼロ電圧に選択的に接続する。

代表的実施形態に従って、基準電圧（ＶＲＥＦＰ、ＶＲＥＦＭ、またはゼロ）の選択された一つにおいて０、１、２、または３の選択された第２ゲイン率及びアナログ入力信号において４の第１ゲイン率を供給するようにＭＤＡＣ３２５はＡ／Ｄ変換工程のクロック位相の間に、作動できる。代表的実施形態に従って、基準電圧（ＶＲＥＦＰ、ＶＲＥＦＭ、またはゼロ）の選択された一つにおいて０または１の選択された第２ゲイン率及びアナログ入力信号において２の第１ゲイン率を得られるようにＭＤＡＣ３２５はＡ／Ｄ変換工程のその後のクロック位相の間に、作動できる。

図４のスイッチ３０５、３１５及び図４のＭＤＡＣ３２５に含まれたスイッチが多ビット／単一ビットＲＳＤ段３００の作動を制御する。以下の段落で明確になるように、ＭＤＡＣ３２５に含まれたいくつかのスイッチは共通クロック信号から得られた制御信号の使用によって制御されるが、他のスイッチはｓｕｂ−ＡＤＣ４００のロジック回路３２０生成された高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号によって制御される。代表的実施形態を理解するために重要ではないので、クロック信号から一つまたはいくつかの制御信号に関連する説明はより詳細に説明しない。

図４のＭＤＡＣ３２５に含まれたスイッチは以下の表１の左コラムに示す。制御信号は表１の右コラムに示す。左コラムに示す各スイッチまたはスイッチの組は右コラムに示すスイッチまたはスイッチの組の状態を決定する制御信号に相当する。スイッチ５９０、５９２において「ＯＲ」の表示は「ＯＲ」の論理機能を意味する。

表１

図５は、図４のＭＤＡＣ３２５及び図３のｓｕｂ−ＡＤＣ４００を使用する代表的１０ビットＡ／Ｄ変換工程を実行するために使用された制御信号を示す代表的タイミング図である。図６は、クロック信号及び該クロック信号から得られた表１に示した制御信号を示す。図５では、一つのクロックサイクルはクロック信号の隣接した上昇エッジとの間に定義される。クロック位相はクロック信号の各「上」または「下」期間である。従って、図６は、十つの順番的クロック位相または五つのクロックサイクルにおいて表IIから制御信号を示す。

以下の段落で示す表IIは、図６に示した１０個のクロック位相各々の間に図５の信号によって制御されたスイッチの状態を示す。表IIでは、「X」は関連したスイッチが閉じたことを指定し、「X」がないのはスイッチが閉じたことを指定する。表IIは表１及び図５から得られる。例えば、表１に従って、スイッチ５９２の状態は論理表現ＳＷＶＩＮＯＲＳＷＦＢ２に基いて制御される。これらの信号は補足物を有する可能であって、補足物は信号名の前に「ＮＯＴ」が示す。図５は、制御信号ＳＷＶＩＮまたはＳＷＦＢ２は第１、第４、第６、第８のクロック位相の間に「高」の論理状態であることを示す。従って、表ＩＩはスイッチ５９２は第１、第４、第６、第８のクロック位相の間に閉じる。他のスイッチの状態は同様に得られる。従って、表ＩＩが、図５示す十つのクロック位相の間に図４示したスイッチの状態を要約する便利な方法を提供する。

表２

図６〜１４は図３のｓｕｂ−ＡＤＣ４００の構成及び図５を示す制御信号を使用する代表的１０ビットＡ／Ｄ変換工程の第１の九つのクロック位相において図４のＭＤＡＣ３２６の構成を示す簡略された回路図を示す。図７〜１５の簡略された回路図は、表ＩＩに要約したように１０ビットＡ／Ｄ変換工程の各位相の間にスイッチの状態の使用から得られる。従って、図６は第１クロック位相に相当し、図７は第２クロック位相に相当し、図８は第３クロック位相に相当し、図９〜１４は同様に第９クロック位相まで。表ＩＩ示すように第１０クロック位相のスイッチは全て開けられて、ＭＤＡＣ３２５の構成は面白くない構成を結果になるので、第１０クロック位相の図が除いた。明確さを上昇するために、図４示すスイッチは図６〜１４の簡略された回路図で示していなく、特定クロック位相の間に両側に接地したいずれのキャパシタ５２１、５２３、５２５、５２７、５８１はそのクロック位相に相当する図で示していない。以下の段略では、図４のＭＤＡＣ３２５及び図３のｓｕｂ−ＡＤＣ４００によって実行された代表的１０ビットＡ／Ｄ変換工程はより詳細に説明する。

図６は、代表的１０ビット変換工程の第１クロック位相の間にｓｕｂ−ＡＤＣ４００の構成及びＭＤＡＣ３２５の構成を示す簡略された回路図である。第１クロック位相の間に、スイッチ６０１、６０２、６０４が閉じられ、スイッチ６０３、６０５が開けられて、それによってｏｐ−ａｍｐ５５５をアクティブにし、ｏｐ−ａｍｐ６０６を減結合することを結果になる。ｏｐ−ａｍｐが減結合された時、電流を使用することを回避するようにｏｐ−ａｍｐもパワーを落とす。これはバイアスを不可能にすることによって便利的に達成する。第１クロック位相の間に、アナログ入力はＭＤＡＣ３２５及びｓｕｂ−ＡＤＣ４００によってサンプルされ、図１のデジタル部分２２０へ送信された三つのビットの生のデジタルデータを生成するようにアナログ入力が全ての比較器３０２、３０４、３０６、３０８、３１０、３１２の出力を使用する。第１クロック位相の間に、レセット信号は図４のスイッチ５９４の近くにアサートされ、ｏｐ−ａｍｐ５５５のリセットを結果になる。他の実施形態に従って、ｏｐ−ａｍｐ５５５はいずれのｎビットＡ／Ｄ変換工程において第１クロック位相の間にリセットしても良い。

図７は、代表的１０ビットＡ／Ｄ変換工程の第２クロック位相の間にｓｕｂ−ＡＤＣ４００の構成及びＭＤＡＣ３２５の構成を示す簡略された回路図である。第２クロック位相の間に、スイッチ６０１、６０２、６０４が閉じられ、スイッチ６０３、６０５が開けられ、それによって、ｏｐ−ａｍｐ５５５をアクティブにし、ｏｐ−ａｍｐ６０６を減結合することを結果になる。第２クロック位相の間に、第１クロック位相から完全ｓｕｂ−ＡＤＣ４００の結果に基いてｏｐ−ａｍｐ５５５が残留電圧フィードバック信号ＶＲ_１を生成する。上述説明したように、４をアナログ入力信号において第１ゲイン率として使用され、２を所定基準電圧ソース（ＶＲＥＦＰ、ＲＥＦＭ、ゼロ）の選択された一つにおいて第２ゲイン率として使用されることによって、ＶＲ_１を生成する。キャパシタ５２１、５２３、５２５は、高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号（ｈ、ｌ、ｍ）に基く所定高基準電圧ソース（ＶＲＥＦＰ）、所定中基準電圧ソース（ＶＲＥＦＭ）、または所定ゼロ基準電圧ソースに対応する。上述説明したように、高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号（ｈ、ｌ、ｍ）がＭＤＡＣ３２５のスイッチ５３２、５３４、５３６、５４２、５４４、５４６、５５２、５５４、５５６（図４）の状態を決定する。第２クロック位相の間に、残留電圧フィードバック信号ＶＲ_１はキャパシタ５８１でサンプルされた。第２クロック位相の間に、ｓｕｂ−ＡＤＣ４００が一つまたはそれ以上の生のデジタルビットのデジタル出力信号を生成しないことを注意されたい。他の実施形態に従って、いずれｎビットＡ／Ｄ変換工程の間に、ｓｕｂ−ＡＤＣ４００がデジタル出力信号を生成しない。

図８は、代表的１０ビットＡ／Ｄ変換工程の第３クロック位相の間に、ＭＤＡＣ３２５の構成及びｓｕｂ−ＡＤＣ４００の構成を示す簡略された回路図である。第３クロック位相の間に、スイッチ６０１、６０２、６０４が開けられて、スイッチ６０３、６０５が閉じられ、ソレによってｏｐ−ａｍｐ６０６をアクティブにし、ｏｐ−ａｍｐ５５５を減結合されることを結果になる。第３クロック位相の間に、第２クロック位相の間にから生成された残留電圧フィードバック信号ＶＲ_１はキャパシタ５２５、５２７でホールドされ、サンプルされ、ｓｕｂ−ＡＤＣ４００の比較器３０２、３０４によってサンプルされる。第３クロック位相の間に、第１所定電圧信号（ＶＲＥＦ１）は、第１比較器３０２の陰極入力端子に適用される所定高電圧（ＶＨ）にしても良い。第３クロック位相の間に、第２所定電圧信号（ＶＲＥＦ２）は第２比較器３０４の陰極入力端子に適用する所定低電圧（ＶＬ）にしても良い。ＶＨ及びＶＬは電源電圧を限定する可能があるのでＶＨ及びＶＬの実際電圧値は処理技術の機能である。しかし、一つの代表的実施形態では、ＶＨは約１．５ボルト（Ｖ）、またより好ましくは約１．４７５Ｖ、ＶＬは約１．２Ｖ、またより好ましくは１．２２５Ｖである。比較器３０２、３０４の出力に基づいて、ｓｕｂ−ＡＤＣ４００のロジック回路３２０は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号（ｈ、ｌ、ｍ）の新値を生成できる。第３クロック位相の終わりでｓｕｂ−ＡＤＣ４００も図１のデジタル部分２２０へ送信する二つの生のデジタルビットを生成する。ｓｕｂ−ＡＤＣ４００の二つの比較３０２、３０４のみを使用するのでクロック位相の間に、多ビット／単一ビット段３００によって達成した分解能は１．５ビットのみことを当業者であるなる理解されたい。第３クロック位相で、分解能の必要は４の関数で減少する。分解能の減少した必要の利点を利用することによって電力を節約するためにｏｐ−ａｍｐ６０６を使用され、ｏｐ−ａｍｐ５５５を減結合される。より低い電流は、約同一の因数によって分解能を減少する効果を有する。分解能の必要が減少されたので、電力の低減もできる。ｏｐ−ａｍｐを切換することの代替として、最初二つのクロック位相の間に、４の分解能の総合因数があるように約３対１率の分解能を有する二つの増幅器を並列型に接続しても良い。第３クロック位相で、３の因数のｏｐ−ａｍｐが減結合する。効果は同様であって分解能が４の因数で減少させられ、電流は相当する低減である。期待はｏｐ−ａｍｐ変化は少なくとも約４の因数によってｏｐ−ａｍｐ作動で消費された電力を減少する。ｏｐ−ａｍｐ６６６を有しなくて、第３クロック位相でｏｐ−ａｍｐ５５５のバイアス電流を変化することは電流の少なくとも４倍を減少する別の可能な方法。

図９は、代表的１０ビットＡ／Ｄ変換工程の第４クロック位相の間に、ＭＤＡＣ３２５の構成及びｓｕｂ−ＡＤＣ４００の構成を示す簡略された回路図である。第４クロック位相の間に、直前第３クロック位相から制御信号（ｈ、ｌ、ｍ）に基づいてｏｐ−ａｍｐ５５５が直前残留電圧フィードバック信号ＶＲ_１から新残留電圧フィードバック信号ＶＲ_２を生成する。残留電圧フィードバック信号ＶＲ_２はキャパシタ５２１、５２３でホルドされ、サンプルされ、ｓｕｂ−ＡＤＣ４００の比較器３０６、３０８によってサンプルされる。第４クロック位相の間に、第３所定電圧信号（ＶＲＥＦ３）は第３比較器３０６の陰極入力端子に適用する所定高電圧（ＶＨ）にしても良い。第４クロック位相で、第４所定電圧信号（ＶＲＥＦ４）は第４比較器３０８の陰極入力端子に適用する所定低電圧（ＶＬ）にしても良い。比較器３０６、３０８から出力信号に基づいて、ｓｕｂ−ＡＤＣ４００は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号（ｈ、ｌ、ｍ）において新た値を生成できる。第４クロック位相の終わりで、ｓｕｂ−ＡＤＣ４００も、図１のデジタル部分２２０へ送信する二つの生のデジタルビットを生成する。

図１０は、代表的１０ビットＡ／Ｄ変換工程の第５クロック位相の間に、ＭＤＡＣ３２５の構成及びｓｕｂ−ＡＤＣ４００の構成を示す簡略された回路図である。第５クロック位相の間に工程、ｏｐ−ａｍｐ５５５は、直前第４クロック位相から制御信号（ｈ、ｌ、ｍ）に基づいて直前残留電圧フィードバック信号ＶＲ_２から新残留電圧フィードバック信号ＶＲ_３を生成する。残留電圧フィ−ドバック信号ＶＲ_３はキャパシタ５２５、５２７でホルドされ、サンプルされ、ｓｕｂ−ＡＤＣ４００の比較器３１０、３１２によってサンプルされる。第５クロック位相の間に、第５所定電圧信号（ＶＲＥＦ５）は第５比較器３１０の陰極電圧端子に適用する所定高電圧（ＶＨ）にしても良い。第５クロック位相の間に、第６所定電圧信号（ＶＲＥＦ６）は第６比較器３１２の陰極電圧端子に適用する所定低電圧（ＶＬ）にしても良い。比較器３１０、３１２から出力信号に基づいて、ｓｕｂ−ＡＤＣ４００は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号の新たな値を生成できる。第５クロック位相の終わりので、ｓｕｂ−ＡＤＣ４００も、図１のデジタル部分２２０へ送信する二つの生のデジタルビットを生成する。

図１１は、代表的１０ビットＡ／Ｄ変換工程の第６クロック位相の間に、ＭＤＡＣ３２５の構成及びｓｕｂ−ＡＤＣ４００の構成を示す簡略された回路図である。第６クロック位相の間に、ｏｐ−ａｍｐ５５５は、直前第５クロック位相から制御信号（ｈ、ｌ、ｍ）に基づいて直前残留電圧フィードバック信号ＶＲ_３から新残留電圧フィードバック信号ＶＲ_４を生成する。残留電圧フィードバック信号ＶＲ_４はキャパシタ５２１、５２３でホルドされ、サンプルされ、ｓｕｂ−ＡＤＣ４００の比較器３０２、３０４によってサンプルされる。第６クロック位相の間に、第１所定電圧信号（ＶＲＥＦ１）は第１比較器３０２の陰極入力端子に適用する所定高電圧（ＶＨ）にしても良い。第６クロック位相の間に、第２所定電圧信号（ＶＲＥＦ２）は第６比較器３０４の陰極入力端子に適用する所定低電圧（ＶＬ）にしても良い。比較器３０２、３０４から出力信号に基づいて、ｓｕｂ−ＡＤＣ４００は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号の新たな値を生成できる。第６クロック位相の終わりので、ｓｕｂ−ＡＤＣ４００も、図１のデジタル部分２２０へ送信する二つの生のデジタルビットを生成する。

図１２は、代表的１０ビットＡ／Ｄ変換工程の第７クロック位相の間に、ＭＤＡＣ３２５の構成及びｓｕｂ−ＡＤＣ４００の構成を示す簡略された回路図である。第７クロック位相の間に、ｏｐ−ａｍｐ５５５は、直前第６クロック位相から制御信号（ｈ、ｌ、ｍ）に基づいて直前残留電圧フィードバック信号ＶＲ_４から新残留電圧フィードバック信号ＶＲ_５を生成する。残留電圧フィードバック信号ＶＲ_３はキャパシタ５２５、５２７でホルドされ、サンプルされ、ｓｕｂ−ＡＤＣ４００の比較器３０６、３０８によってサンプルされる。第７クロック位相の間に、第３所定電圧信号（ＶＲＥＦ３）は第４比較器３０４の陰極入力端子に適用する所定高電圧（ＶＨ）にしても良い。第７クロック位相の間に、第４所定電圧信号（ＶＲＥＦ４）は第４比較器３０８の陰極入力端子に適用する所定低電圧（ＶＬ）にしても良い。比較器３０６、３０８から出力信号に基づいて、ｓｕｂ−ＡＤＣ４００は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号の新たな値を生成できる。第６クロック位相の終わりので、ｓｕｂ−ＡＤＣ４００も、図１のデジタル部分２２０へ送信する二つの生のデジタルビットを生成する。

図１３は、代表的１０ビットＡ／Ｄ変換工程の第７クロック位相の間に、ＭＤＡＣ３２５の構成及びｓｕｂ−ＡＤＣ４００の構成を示す簡略された回路図である。第８クロック位相の間に、ｏｐ−ａｍｐ５５５は、直前第７クロック位相から制御信号（ｈ、ｌ、ｍ）に基づいて直前残留電圧フィードバック信号ＶＲから新残留電圧フィードバック信号ＶＲ_６を生成する。残留電圧フィードバック信号ＶＲ_６はキャパシタ５２１、５２３でホルドされ、サンプルされ、ｓｕｂ−ＡＤＣ４００の比較器３１０、３１２によってサンプルされる。第８クロック位相の間に、第５所定電圧信号（ＶＲＥＦ５）は第５比較器３１０の陰極入力端子に適用する所定高電圧（ＶＨ）にしても良い。第８クロック位相の間に、第６所定電圧信号（ＶＲＥＦ６）は第６比較器３１２の陰極入力端子に適用する所定低電圧（ＶＬ）にしても良い。比較器３１０、３１２から出力信号に基づいて、ｓｕｂ−ＡＤＣ４００は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号の新たな値を生成できる。第８クロック位相の終わりので、ｓｕｂ−ＡＤＣ４００も、図１のデジタル部分２２０へ送信する二つの生のデジタルビットを生成する。

図１４は、代表的１０ビットＡ／Ｄ変換工程の第７クロック位相の間に、ＭＤＡＣ３２５の構成及びｓｕｂ−ＡＤＣ４００の構成を示す簡略された回路図である。第９クロック位相の間に、ｏｐ−ａｍｐ５５５は、直前第８クロック位相から制御信号（ｈ、ｌ、ｍ）に基づいて直前残留電圧フィードバック信号ＶＲ_６から新残留電圧フィードバック信号ＶＲ_７を生成する。残留電圧フィードバック信号ＶＲ_７はキャパシタ５２７、５２５でホルドされ、サンプルされ、ｓｕｂ−ＡＤＣ４００の比較器３０２、３０４、３０６、３０８によってサンプルされる。第９クロック位相の間に、第１と第３所定電圧信号（ＶＲＥＦ１、ＶＲＥＦ３）は第１と第３比較器３０２、３０６の陰極入力端子に適用する所定高電圧（ＶＨ）にしても良い。第８クロック位相の間に、第２と第４所定電圧信号（ＶＲＥＦ２、ＶＲＥＦ４）は第２と第４比較器３０４、３０８の陰極入力端子に適用する所定低電圧（ＶＬ）にしても良い。比較器３０２、３０４、３０６、３０８から出力信号に基づいて、ｓｕｂ−ＡＤＣ４００は高スイッチ制御信号、中スイッチ制御信号、低スイッチ制御信号の新たな値を生成できる。第９クロック位相の終わりので、ｓｕｂ−ＡＤＣ４００も、図１のデジタル部分２２０へ送信する二つの生のデジタルビットを生成する。

上述説明したように、第１クロック位相及び第３至第９クロック位相の間に代表的１０ビットＡ／Ｄ変換工程でｓｕｂ−ＡＤＣ４００から得られた生のデジタルビットは図１のデジタル部分２２０へ送信する。特に、生のデジタルビットは図１のアライメント及び同期化ブロック２３０へ送信し、ここで、生のデジタルはアライメントされ、同期化される。代表的１０ビットＡ／Ｄ変換工程の第１０クロック位相の間に、第１０クロック位相の終わりで１０ビットバイナリワードを得られるようにデジタル修正は修正ブロック２４０で実行され、代表的１０ビットＡ／Ｄ変換を完了する。厳守的読者は、上述説明した実際の代用的１０ビットＡ／Ｄ変換工程でｓｕｂ−ＡＤＣ４００から得られた生のデジタルビットの数は、１０ビットより以上であることを気付く。各クロック位相でｓｕｂ−ＡＤＣ４００から出力した生のデジタルビットの一つは二重であって、そのデジタルビットはデジタル部分２０の処理の間に捨てるのでこの差異も考慮した。従って、一つのクロック位相の間にｓｕｂ−ＡＤＣ４００から三つの生のデジタルビットは１０ビットＡ／Ｄ変換工程において二つのビットを得られ、一つのクロック位相の間にｓｕｂ−ＡＤＣ４００から二つの生のデジタルビットは１０ビットＡ／Ｄ変換工程において一つのビットを得られる。

上述説明した代表的１０ビットＡ／Ｄ変換工程に従って、１０ビットバイナリワードを生成するのは五つのクロックサイクルが必要。従って、いかなるｎは偶数のｎビットＡ／Ｄ変換工程を一般化すると、ｎビットバイナリワードはｎ／２クロックサイクルで得られる。代替実施形態では、ｓｕｂ−ＡＤＣ４００及びＭＤＡＣ３２５は、例えば上述第９クロック位相の間に代表的１０ビットＡ／Ｄ変換工程において三つの生のデジタルビットを得られるように二つの生のデジタルビットを得られるように構成可能である。従って、いかなるｎは奇数のｎビットＡ／Ｄ変換工程を一般化すると、ｎビットバイナリワードは（ｎ＋１）／２クロックサイクルで得られる。

上述説明した代表的１０ビット変換工程で使用されたクロックサイクルの必要数は米国特許番号６５３５１５７で記載された各クロックサイクルの一つのクロック位相の間に二つのデジタルを得られる単一ビット／多ビットＡ／Ｄ変換器のクロックサイクルの必要数と重大に異なれない。しかし、当業者は、代表的実施形態のｓｕｂ−ＡＤＣ４００及びＭＤＡＣ３２５は初期クロックサイクルの後のクロックサイクルの各クロック位相の間に二つの生のデジタルビットを得られるように継続的に再構成できるので代表的実施形態は減少された熱雑音、面積、電力で同一性能を達成できることを理解する。

例えば、上述説明した１０ビット変換工程では、ｓｕｂ−ＡＤＣ４００から三つの生のデジタルビットを得られるように第１クロックサイクルの第１クロック位相及び第５クロックサイクルの第９クロック位相が使用された。ｓｕｂ−ＡＤＣ４００は第１クロックサイクルの第２クロック位相の間に使用されない。第２至第４クロックサイクルでは、異なる機能を実行するためにＭＤＡＣ３２５内回路機構を効率的に再構成することによってｓｕｂ−ＡＤＣ４００は、各クロック位相で二つの生のデジタルビットを得られるように各クロック位相の間に使用された。従って、代表的実施形態に従って、単一ＲＳＤ方式のＡ／Ｄ変換構成段は、初期変換クロックサイクル時少なくとも三つの生のビットを出力するように初期的に構成でき、その後に、減少されたキャパシタンス、減少された面積、低減された電力要求を有するＡ／Ｄ変換工程の残りのビットを決定するために後の変換クロックサイクルの各クロック位相の間に二つの生のビットを得られるように後に再構成できる。

上述に基づいて、代表的実施形態は、Ａ／Ｄ変換工程の異なるクロックサイクルまたは異なるクロック位相の間に異なるビット分解能を有するように選択的に再構成できる単一ＲＳＤ段を含む。上述説明した特定引例では、初期分解能は２．５ビットであって、後の分解能は１．５ビットである。

上述説明した代表的実施形態は米国特許番号６５３５１５７記載された設計のサンプルレート及び分解能を達成できるが、減少された熱雑音及び面積や電力の約２５％減少するため上述説明したように第１変換クロックサイクル２．５ビット分解能段から後のクロックサイクルの１．５ビット分解能段の再構成は総合キャパシタンスを約４０％減少することを可能にさせる。

図１５は、代表的実施形態に従う方法に含まれたいくつかの代表的工程を示すフローチャートである。図１５を参考すると、代表的実施形態に従う方法１６００は工程１６１０から開始する。工程１６１０は、アナログ信号のＡ／Ｄ変換工程の第１クロック位相の間に単一ＲＳＤ段と共に少なくとも三つのビットの生のデジタルデータを生成することを含む。工程１６２０は、工程１６２０の後に実行し、Ａ／Ｄ変換工程の第２クロック位相の間に単一ＲＳＤ段と共に少なくとも二つのビットの生のデジタルデータを生成することを含む。

図１５示す工程１６１０、１６２０の順番は好ましいが、代替実施形態はむしろ順番を逆にし、工程１６２０を工程１６１０の前に並ぶ。代替実施形態では、
アナログ信号のＡ／Ｄ変換工程の第１クロック位相と第２クロック位相との間に少なくとも開示クロック位相に配置する。つまり、工程１６２０の第２クロック位相は、工程１６１０の第１クロック位相の後に必ずしも実行しない。工程１６１０の第１クロック位相はいずれの特定Ａ／Ｄ変換工程において順番的に第１クロック位相にする必要ではないが、これは好ましい。

従って、電力節約は分解能が減少された時ＭＤＡＣ内増幅器の減少された電流により達成することが理解されたい。いかなるサンプルをデジタル信号に変換工程において、増幅器は比較的により高い電流要求で初期分解能を有し、その後に、分解能要求でドロップする時により低い電流要求でより低い分解能に切換する。いかなるサンプルをデジタル信号に変換工程の間に、これは一回のみの変化である。

今まで、アナログ入力信号をデジタル出力信号に変換するようにとなっている変換気が開示することは明確である。変換器はアナログ入力信号を受信するアナログ端子を含む。変換器はアナログ入力端子に接続した冗長符号桁（ＲＳＤ）段を含む。ＲＳＤ段は、アナログ入力端子でアナログ入力信号を受信するように構成され、第１クロックサイクルの第１半分の間にアナログ入力信号からデジタル出力でビットの第１の数を生成し、第１クロックサイクルの第１半分の間にアナログ入力端子でアナログ入力信号の残留フィードバック信号を生成し、第２クロックサイクルの第１半分の間に残留フィードバック信号からデジタル出力でビットの第１の数未満のビットの第２の数を生成する。変換器は、デジタル出力に接続したデジタル部分を含み、前記デジタル部分は、ビットの第１の数及びビットの第２の数でデジタルアライメントやデジタル修正を実行するためにデジタル出力信号を生成ように構成される。変換器は、残留フィードバック信号を生成するように乗算型アナログ−デジタル変換器（ＭＤＡＣ）、残留フィードバック信号に基づいてビットの第２の数を生成し、アナログ入力信号に基づいてビットの第１の数を生成するように補助アナログ−デジタル変換器（ｓｕｂ−ＡＤＣ）をさらに含める。変換器は、アナログ入力端子に接続し、残留電圧信号を複数の所定電圧に比較するように構成された複数の比較器、該複数の比較に接続し、少なくとも第１セットの比較器から出力に基づいてビットの第１の数を生成するように構成されたロジック回路をさらに含んでも良く、該ロジック回路は少なくとも第１セットの比較器のサブセットの第２セットの比較器から出力に基づいてビットの第２の数を生成するように構成される。変換器は、残留フィードバック信号を生成するように作動する演算増幅器（ｏｐ−ａｍｐ）、第１ノードに接続した第１キャパシタ、第１ノードに接続した第２キャパシタ、第２ノードに接続した第３キャパシタ、第２ノードに接続した第４キャパシタ、第１ノード及びｏｐ−ａｍｐの入力との間に接続した第１スイッチ、第２ノード及びｏｐ−ａｍｐの入力との間に接続した第２スイッチをさらに含んでも良い。変換器は、第１ノードと第２ノードとの間に接続した第３スイッチをさらに含んでも良い。変換器は、第２クロックサイクルの第２半分の間にビットの第２の数を生成するようにさらに構成することを特徴としても良く、該ビットの第３の数は第２の数と同等である。変換器は、第１の数は三及び第２の数は二をさらに特徴としても良い。

循環型冗長符号桁（ＲＳＤ）アナログ−デジタル（Ａ／Ｄ）変換器も開示された。変換器はアナログ入力信号を受信する入力端子を含む。変換器はアナログ入力端子と第１ノードとの間に接続した第１スイッチを含み、第１スイッチはアナログ入力信号を第１ノードに適用するように作動可能である。変換器は、第１ノードと第２ノードとの間に接続した第２スイッチを含み、第２スイッチは残留電圧フィードバック信号を第１ノードに適用するように作動でき、第２スイッチが開らけた時第１スイッチは閉じるように作動でき、第１スイッチが開らけた時第２スイッチは閉じるように作動できる。変換器は第２ノードに接続した出力端子を有する演算増幅器を含み、該演算増幅器は第２ノードに適用する残留電圧フィードバック信号を生成するように作動できる。変換器は比較器を含み、各比較器は第１ノードと出力に接続する第１入力を有し、アナログ入力信号と残留電圧フィードバック信号の選択された一つを所定電圧信号に比較するように作動できる。比較器は、該比較器の出力に接続したロジック回路を含み、該ロジック回路はＡ／Ｄ変換工程の第１クロック位相の間に第１デジタル出力信号を生成するように作動でき、Ａ／Ｄ変換工程の第１クロック位相の間に第２デジタル出力信号を生成するように作動できる。該第１デジタル出力信号は該比較器の第１セットに基づく、該第２デジタル出力信号は比較器の第２セットに基づく。変換器は三つのデジタルビットを含む第１デジタル出力信号と二つのデジタルビットを含む第２デジタル出力信号をさらに特徴としても良い。変換器は第２クロック位相は第１クロック位相の後にあることをさらに特徴としても良いであって、第１クロック位相と第２クロック位相との間に少なくとも一つの介在クロック位相がある。変換器は、比較器の第２セットは比較器の第２セットのサブセットであることをさらに特徴としても良い。変換器は三つのデジタルビットを含む第１デジタル出力信号と二つのデジタルビットを含む第２デジタル出力信号をさらに特徴としても良い。比較器は、Ａ／Ｄ変換工程のクロックサイクルは第１クロック位相と第２クロック位相を含むことを特徴としても良い。

アナログーデジタル（Ａ／Ｄ）変換器の単一冗長符号桁（ＲＳＤ）を使用する複数のクロックサイクルの間にアナログ入力信号を複数のデジタルビットに変換する方法も開示された。該方法はアナログ入力信号を受信するステップを含む。該方法はクロックサイクルの一つの間に第１分解能で複数のデジタルビットの第１の数を生成するステップと別のクロックサイクルの間に第２分解能で複数のデジタルビットの第２の数を生成するステップを含む。該方法は
該複数のデジタルビットの第１の数及び第２の数を生成するステップは第１クロックサイクルの第１半分の間にアナログ入力信号からデジタルビットの第１の数を生成するステップ、第１クロックサイクルの第２半分の間にアナログ入力信号から第１残留電圧を生成するステップ、第２クロックサイクルの第１半分の間に第１残留電圧からデジタルビットの第２の数を生成するステップを含むことをさらに特徴としても良い。該方法は、第１分解能は少なくとも２．５ビットことをさらに特徴としても良いであって、第２分解能は第１分解能より小さい。該方法は、第２クロックサイクルの第１半分は第１クロックサイクルの第２半分の後にあることをさらに特徴としてもよい。該方法は第２クロックサイクルの第２半分の間に第１残留電圧から第２残留電圧を生成するステップをさらに含む。該方法は、第２クロックサイクルの第２半分の間に第２残留電圧からデジタルビットの第３の数を生成するステップをさらに含む。

当業者は、上述代表的実施形態の限定された数に基づいて、記載された代表的実施形態に関連する一つまたはそれ以上の発明原理を含む他の実施形態が存在することを理解されたい。下術の段落では、限定されない代表的実施形態が提供された。

本発明をどのように実現し実施するかの理解を容易にするために、本発明の幾つかの特定の実施形態を更に説明する。実施形態は、本発明の実施において良好に機能することが分ったので、好ましい実施形態と考えることができる。しかしながら、以下の実施形態では、本発明の精神から逸脱せずに、多数の変更を行なって、同じ又は同様の結果が得られることが明らかであろう。従って、以下の実施形態は、本発明を限定するものではないとみなすべきである。

Claims

巡回冗長符号（ＲＳＤ）型のアナログデジタル変換器（ＡＤＣ）であって、ゲイン回路を有し、該ゲイン回路は、
入力端子と第１のノードとの間に結合され、前記第１のノードに入力信号を与える第１のスイッチと、
前記第１のノードと第２のノードとの間に結合され、前記第１のノードに残留電圧フィードバック信号を与える第２のスイッチと、
第１の入力端子と、第２の入力端子と、前記第２のノードに選択的に結合される出力端子とを有する第１の増幅器と、
第１の入力端子と、第２の入力端子と、前記第２のノードに選択的に結合される出力端子とを有する第２の増幅器と、
少なくとも第１、第２、第３及び第４のキャパシタであって、前記第１、第２、第３及び第４のキャパシタの各々は、複数のクロックサイクルを含むアナログディジタル変換の際に、前記第１及び第２の増幅器の双方の第１の入力端子と前記第１のノードとの間に選択的に結合されることが可能である、第１、第２、第３及び第４のキャパシタと
を有し、前記ゲイン回路は前記第１の増幅器を利用して少なくとも４のゲイン因子を生成し、かつ前記ゲイン回路は前記第２の増幅器を利用して少なくとも２のゲイン因子を生成し、
前記複数のクロックサイクルのうちの第１のクロックサイクルの間に、前記第１の増幅器が前記残留電圧フィードバック信号を増幅する処理を行う一方、前記第２の増幅器が前記第１のノードから分離され、前記第１のクロックサイクルに続く第２のクロックサイクルの間に、前記第２の増幅器が前記残留電圧フィードバック信号を増幅する一方、前記第１の増幅器が前記第１のノードから分離される、ＲＳＤ型のアナログデジタル変換器。
前記第１及び第２の増幅器が演算増幅器である、請求項１に記載のＲＳＤ型のアナログデジタル変換器。
前記入力端子に結合され、前記残留電圧フィードバック信号を複数の所定の電圧と比較する複数の比較器と、
前記複数の比較器に結合される論理回路であって、第１群の複数の比較器からの出力に少なくとも基づいて第１数のビットを生成し、第１群の複数の比較器からの出力に少なくとも基づいて第１数のビットを生成し、前記第１群の複数の比較器のうちの一部である第２群の複数の比較器からの出力に少なくとも基づいて第２数のビットを生成するように形成される論理回路と、
前記論理回路に結合されたデジタル選択部であって、前記第１数のビット及び前記第２数のビットについてデジタルアライメント及び修正を実行し、デジタル出力信号を生成するデジタル選択部と
を有する請求項１に記載のＲＳＤ型のアナログデジタル変換器。
前記論理回路が、前記複数の比較器からの出力に基づいて、高、中及び低のスイッチ制御信号を生成する、請求項３に記載のＲＳＤ型のアナログデジタル変換器。
前記ゲイン回路が、乗算型ディジタルアナログ変換器（ＭＤＡＣ）として機能する請求項１に記載のＲＳＤ型のアナログデジタル変換器。
当該アナログデジタル変換器が５つのクロックサイクルを使用する、請求項１に記載のＲＳＤ型のアナログデジタル変換器。
前記ＲＳＤ型のアナログデジタル変換器が単一のＲＳＤ段を有する請求項１に記載のＲＳＤ型のアナログデジタル変換器。
前記第１のスイッチが閉じられている場合には前記第２のスイッチが開放され、前記第２のスイッチが閉じられている場合には前記第１のスイッチが開放される、請求項１に記載のＲＳＤ型のアナログデジタル変換器。
アナログ入力信号をデジタル出力信号に変換する巡回冗長符号（ＲＳＤ）型のアナログデジタル変換器（ＡＤＣ）であって、
アナログ入力信号を受信するアナログ入力端子と、
前記アナログ入力端子に結合されたＲＳＤ段と
を有し、前記ＲＳＤ段は、
前記アナログ入力端子に結合され、残留電圧フィードバック信号を複数の所定の電圧と比較する複数の比較器と、
前記複数の比較器に結合される論理回路であって、第１群の複数の比較器からの出力に少なくとも基づいて第１数のビットを生成し、前記第１群の複数の比較器のうちの一部である第２群の複数の比較器からの出力に少なくとも基づいて第２数のビットを生成するように形成される論理回路と、
第１の入力端子と、第２の入力端子と、第２のノードに選択的に結合される出力端子とを有する第１の増幅器と、
第１の入力端子と、第２の入力端子と、前記第２のノードに選択的に結合される出力端子とを有する第２の増幅器と、
少なくとも第１、第２、第３及び第４のキャパシタであって、前記第１、第２、第３及び第４のキャパシタの各々は、複数のクロックサイクルを含むアナログディジタル変換の際に、前記第１及び第２の増幅器の双方の第１の入力端子と第１のノードとの間に選択的に結合されることが可能である、第１、第２、第３及び第４のキャパシタと
を有し、前記ＲＳＤ段は前記第１の増幅器を利用する場合には少なくとも４のゲイン因子を有し、かつ前記ＲＳＤ段は前記第２の増幅器を利用する場合には少なくとも２のゲイン因子を有し、
前記複数のクロックサイクルのうちの第１のクロックサイクルの間に、前記第１の増幅器が前記残留電圧フィードバック信号を増幅する処理を行う一方、前記第２の増幅器が前記第１のノードから分離され、前記第１のクロックサイクルに続く第２のクロックサイクルの間に、前記第２の増幅器が前記残留電圧フィードバック信号を増幅する一方、前記第１の増幅器が前記第１のノードから分離され、前記複数のクロックサイクルのうちの残りの全てのクロックサイクルにおいて、前記第２の増幅器が前記残留電圧フィードバック信号を増幅する処理を行い、
当該ＲＳＤ型のアナログデジタル変換器は、前記論理回路に結合されたデジタル選択部であって、前記第１数のビット及び前記第２数のビットについてデジタルアライメント及び修正を実行し、デジタル出力信号を生成するデジタル選択部を有する、ＲＳＤ型のアナログデジタル変換器。
単独のＲＳＤ段を有する請求項９に記載のＲＳＤ型のアナログデジタル変換器。
前記ＲＳＤ段が乗算型ディジタルアナログ変換器（ＭＤＡＣ）を有する、請求項９に記載のＲＳＤ型のアナログデジタル変換器。
前記論理回路が、前記複数の比較器からの出力に基づいて、高、中及び低のスイッチ制御信号を生成する、請求項９に記載のＲＳＤ型のアナログデジタル変換器。
前記第１及び第２の増幅器が演算増幅器である、請求項９に記載のＲＳＤ型のアナログデジタル変換器。