JP2014131216A

JP2014131216A - アナログ／デジタル変換器

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Publication number: JP2014131216A
Application number: JP2012288479A
Authority: JP
Inventors: Yanfei Chen; ヤンフェイチェン
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2012-12-28
Filing date: 2012-12-28
Publication date: 2014-07-10
Anticipated expiration: 2032-12-28
Also published as: US8947286B2; CN103916127A; CN103916127B; JP6111662B2; US20140184434A1

Abstract

【課題】各アナログ／デジタル変換ユニット間の増幅器を無くして、消費電力および占有面積を低減することができるアナログ／デジタル変換器の提供を図る。
【解決手段】第１アナログ入力電圧Ｖinを受け取って第１期間でデジタル変換する第１アナログ／デジタル変換ユニット１と、第２アナログ入力電圧Ｖrs1を受け取って前記第１期間とは異なる第２期間でデジタル変換する第２アナログ／デジタル変換ユニット２と、前記第１アナログ／デジタル変換ユニット１と前記第２アナログ／デジタル変換ユニット２を接続する第１結合容量Ｃ01と、を有し、前記第２アナログ／デジタル変換ユニット２は、前記第１結合容量Ｃ01を介して前記第１アナログ／デジタル変換ユニット１でデジタル変換した残りの第１残差電圧Ｖrs1を前記第２アナログ入力電圧として受け取る。
【選択図】図２

Description

本明細書で言及する実施例は、アナログ／デジタル変換器(Ａ／Ｄ変換器：ＡＤＣ：Analog-to-Digital Converter)に関する。

Ａ／Ｄ変換器は、様々な分野で幅広く使用されており、例えば、電池駆動による携帯電子機器、或いは、様々な電子装置で利用されるマイクロコントローラ(ＭＣＵ)等にも内蔵されるようになってきている。そのため、Ａ／Ｄ変換器に対しては、消費電力および占有面積の低減が望まれている。

従来、例えば、低消費電力のＡ／Ｄ変換器として、容量Ｄ／Ａコンバータ(容量ＤＡＣ：ＣＤＡＣ：Capacitor Digital-to-Analog Converter)を用いた逐次比較型Ａ／Ｄ変換器(ＳＡＲ：Successive Approximation Register ADC)が知られている。

この逐次比較型Ａ／Ｄ変換器は、容量ＤＡＣ，コンパレータおよび制御ロジック(ＳＡＲ論理回路)を含み、コンパレータによる比較処理を複数回繰り返すことで分解能を向上させるようになっている。

また、従来、例えば、複数のＡ／Ｄ変換ユニット(アナログ／デジタル変換ユニット：ステージ)を多段接続してパイプライン動作させることで、動作速度を維持しつつコンパレータの数を削減したパイプライン型Ａ／Ｄ変換器も提案されている。

さらに、近年、それまでのパイプライン型Ａ／Ｄ変換器の消費電力およびＡ／Ｄ変換処理速度を改善するものとして、パイプラン式逐次比較型Ａ／Ｄ変換器(Pipelined Successive Approximation Register (SAR) ADC)も提案されている。

ところで、従来、パイプライン式逐次比較型Ａ／Ｄ変換器、並びに、使用する容量ＤＡＣ(スイッチトキャパシタ回路)の容量ミスマッチを低減した逐次比較型Ａ／Ｄ変換器といった、様々なＡ／Ｄ変換器の提案がなされている。

C. P. Hurrell et al., "An 18 b 12.5 MS/s ADC With 93 db SNR," IEEE Journal of Solid-State Circuits, vol. 45, No. 12, December 2010 M. Furuta et al., "A 10-bit, 40-MS/s, 12.1 mW Pipelined SAR ADC Using Single-Ended 1.5-bit/cycle Conversion Technique," IEEE Journal of Solid-State Circuits, vol. 46, No. 6, June 2011 Y. Chen et al., "Split Capacitor DAC Mismatch Calibration in Successive Approximation ADC," IEEE 2009 Custom Integrated Circuits Conference (CICC), pp.279-282, September 2009

従来、複数段のＡ／Ｄ変換ユニットを有するパイプライン式逐次比較型Ａ／Ｄ変換器が提案されているが、パイプライン処理を行うＡ／Ｄ変換ユニットの各ステージ間には、増幅器が設けられている。

この各ステージ間に設けられた増幅器(残差アンプ)は、前段のＡ／Ｄ変換ユニットで所定ビットまでデジタル変換した残りのアナログ信号(残差電圧)を入力として受け取り、その残差電圧を増幅して、次段のＡ／Ｄ変換ユニットに出力するものである。

しかしながら、各ステージ間に設けられた残差アンプは、消費電力および占有面積を増大することになるため、例えば、電池駆動による携帯電子機器やＭＣＵ等に内蔵されるＡ／Ｄ変換器において、問題になってきている。

本実施例によれば、第１アナログ／デジタル変換ユニットと、第２アナログ／デジタル変換ユニットと、第１結合容量と、を有するアナログ／デジタル変換器が提供される。

前記第１アナログ／デジタル変換ユニットは、第１アナログ入力電圧を受け取って第１期間でデジタル変換し、前記第２アナログ／デジタル変換ユニットは、第２アナログ入力電圧を受け取って前記第１期間とは異なる第２期間でデジタル変換する。

前記第１結合容量は、前記第１アナログ／デジタル変換ユニットと前記第２アナログ／デジタル変換ユニットを接続する。前記第２アナログ／デジタル変換ユニットは、前記第１結合容量を介して前記第１アナログ／デジタル変換ユニットでデジタル変換した残りの第１残差電圧を前記第２アナログ入力電圧として受け取る。

開示のアナログ／デジタル変換器(Ａ／Ｄ変換器)は、各アナログ／デジタル変換ユニット(Ａ／Ｄ変換ユニット)間の増幅器を無くして、消費電力および占有面積を低減することができるという効果を奏する。

図１は、パイプライン式逐次比較型Ａ／Ｄ変換器の一例を示すブロック図である。図２は、第１実施例のＡ／Ｄ変換器を示す回路図である。図３は、図２に示すＡ／Ｄ変換器の動作を説明するための回路図である。図４は、図３に示すＡ／Ｄ変換器の動作を説明するためのタイミング図である。図５は、第２実施例のＡ／Ｄ変換器を示す回路図である。図６は、図５に示すＡ／Ｄ変換器の動作を説明するためのタイミング図である。図７は、第３実施例の変換器を示す回路図である。図８は、図７に示すＡ／Ｄ変換器の第２ステージで使用する参照電圧を生成する回路の一例を示す図である。図９は、第４実施例のＡ／Ｄ変換器を示す回路図である。図１０は、図９に示すＡ／Ｄ変換器の動作を説明するためのタイミング図である。

まず、Ａ／Ｄ変換器(アナログ／デジタル変換器)の実施例を詳述する前に、パイプライン式逐次比較型Ａ／Ｄ変換器の一例、並びに、そのＡ／Ｄ変換器が有する課題を、図１を参照して説明する。

図１は、パイプライン式逐次比較型Ａ／Ｄ変換器の一例を示すブロック図であり、２つのパイプラインステージ(アナログ／デジタル変換ユニット：Ａ／Ｄ変換ユニット)を有するものを示している。図１において、参照符号１０１は１段目のＡ／Ｄ変換ユニット、１０２は２段目のＡ／Ｄ変換ユニット、１０３は増幅器(残差アンプ：Ａｍｐ)、そして、１０４は論理回路部を示す。

図１に示されるように、１段目のＡ／Ｄ変換ユニット１０１は、容量Ｄ／Ａコンバータ(容量ＤＡＣ)１１１，コンパレータ１１２および論理回路(ＳＡＲ論理回路)１１３を含む。同様に、２段目のＡ／Ｄ変換ユニット１０２は、容量ＤＡＣ１２１，コンパレータ１２２およびＳＡＲ論理回路１２３を含む。

１段目のＡ／Ｄ変換ユニット１０１は、入力アナログ信号(電圧)Ｖinを受け取って所定ビットのデジタルデータに変換する。また、２段目のＡ／Ｄ変換ユニット１０２は、増幅器１０３を介して１段目のＡ／Ｄ変換ユニット１０１の出力を受け取る。

すなわち、２段目のＡ／Ｄ変換ユニット１０２は、入力アナログＶinから、１段目のＡ／Ｄ変換ユニット１０１で変換されたデジタルデータに対応した電圧を差し引いた残りの電圧(残差電圧)を増幅器１０３で増幅したものを受け取る。

そして、２段目のＡ／Ｄ変換ユニット１０２は、増幅器１０３で増幅した１段目のＡ／Ｄ変換ユニット１０１の残差電圧に対して、Ａ／Ｄ変換処理を行う。

なお、１段目および２段目のＡ／Ｄ変換ユニット１０１および１０２によりデジタル値に変換されたデータは、論理回路部１０４において増幅器１０３の利得等を考慮した論理処理が行われ、デジタル出力Ｄoutとして出力される。

ここで、各１段目および２段目のＡ／Ｄ変換ユニット１０１，１０２において行われるＡ／Ｄ変換処理は、逐次比較型Ａ／Ｄ変換器，或いは，電荷再分配逐次比較型Ａ／Ｄ変換器と呼ばれるＡ／Ｄ変換器の処理と同様である。

図１を参照して説明したＡ／Ｄ変換器では、１段目のＡ／Ｄ変換ユニット１０１と２段目のＡ／Ｄ変換ユニット１０２の間に、１段目のＡ／Ｄ変換ユニット１０１の残差電圧を増幅して２段目のＡ／Ｄ変換ユニット１０２に出力する増幅器１０３が設けられている。

前述したように、Ａ／Ｄ変換器は、例えば、電池駆動による携帯電子機器やＭＣＵ等に内蔵されるようになってきており、消費電力および占有面積の低減が望まれている。

なお、本明細書では、主として、２段および３段のパイプライン式逐次比較型Ａ／Ｄ変換器を説明するが、本実施例の適用は、図示のものに限定されず、様々なＡ／Ｄ変換器に適用することができる。

例えば、本実施例は、２段のＡ／Ｄ変換ユニット(パイプラインステージ)と、その前段または後段に設けられた他の形式のＡ／Ｄ変換部を有するＡ／Ｄ変換器に対しても適用することが可能である。

以下、アナログ／デジタル変換器(Ａ／Ｄ変換器)の実施例を、添付図面を参照して詳述する。図２は、第１実施例のＡ／Ｄ変換器を示す回路図であり、２つのパイプラインステージ(アナログ／デジタル変換ユニット)を有するパイプライン式逐次比較型Ａ／Ｄ変換器の例を示している。

図２において、参照符号１は１段目のアナログ／デジタル変換ユニット(Ａ／Ｄ変換ユニット)、２は２段目のＡ／Ｄ変換ユニット、そして、４は論理回路部を示す。

図２に示されるように、１段目のＡ／Ｄ変換ユニット１は、容量Ｄ／Ａコンバータ(容量ＤＡＣ)１１，コンパレータ１２および論理回路（ＳＡＲ論理回路）１３を含む。また、２段目のＡ／Ｄ変換ユニット２は、容量ＤＡＣ２１，コンパレータ２２およびＳＡＲ論理回路２３を含む。

１段目のＡ／Ｄ変換ユニット１と２段目のＡ／Ｄ変換ユニット２の間には、結合容量Ｃ01が設けられている。すなわち、１段目のＡ／Ｄ変換ユニット１と２段目のＡ／Ｄ変換ユニット２の間には、図１を参照して説明した残差アンプ(増幅器１０３)は設けられておらず、代わりに、結合容量Ｃ01が挿入されている。

１段目のＡ／Ｄ変換ユニット１における容量ＤＡＣ１１は、容量Ｃ11，Ｃ12，Ｃ13、並びに、スイッチＳ111〜Ｓ113，Ｓ121〜Ｓ123，Ｓ131〜Ｓ133およびＳ10を含む。容量Ｃ11，Ｃ12，Ｃ13の一端(Top Plate)は、ノードＮ10で共通接続され、このノードＮ10には、スイッチＳ10を介してバイアス電圧Ｖbが印加される。

各容量Ｃ11，Ｃ12，Ｃ13の他端(Bottom Plate)には、それぞれスイッチＳ111，Ｓ121，Ｓ131を介して入力電圧(入力信号)Ｖin、Ｓ112，Ｓ122，Ｓ132を介して正の参照電圧Ｖrp、或いは、Ｓ113，Ｓ123，Ｓ133を介して負の参照電圧Ｖrmが選択的に印加される。

２段目のＡ／Ｄ変換ユニット２における容量ＤＡＣ２１は、容量Ｃ21，Ｃ22，Ｃ23およびＣ20、並びに、スイッチＳ211，Ｓ212，Ｓ221，Ｓ222，Ｓ231，Ｓ232およびＳ20を含む。

容量Ｃ21，Ｃ22，Ｃ23の一端(Top Plate)は、ノードＮ21で共通接続され、このノードＮ21には、一端がノードＮ20に接続された容量(参照電圧調整容量)Ｃ20の他端が接続されている。なお、ノードＮ20には、スイッチＳ20を介してバイアス電圧Ｖbが印加されるようになっている。

各容量Ｃ21，Ｃ22，Ｃ23の他端(Bottom Plate)には、それぞれスイッチＳ211，Ｓ221，Ｓ231を介して正の参照電圧Ｖrp、或いは、Ｓ212，Ｓ222，Ｓ232を介して負の参照電圧Ｖrmが選択的に印加される。

以上において、スイッチＳ111〜Ｓ113，Ｓ121〜Ｓ123，Ｓ131〜Ｓ133およびＳ10は、ＳＡＲ論理回路１３により制御され、また、スイッチＳ211，Ｓ212，Ｓ221，Ｓ222，Ｓ231，Ｓ232およびＳ20は、ＳＡＲ論理回路２３により制御される。

１段目および２段目のＡ／Ｄ変換ユニット１および２の間、すなわち、１段目のＡ／Ｄ変換ユニット１における容量ＤＡＣ１１のノードＮ10と２段目のＡ／Ｄ変換ユニット２における容量ＤＡＣ２１のノードＮ20の間には、結合容量Ｃ01が挿入されている。

このように、本第１実施例のＡ／Ｄ変換器は、図１を参照して説明したパイプライン式逐次比較型Ａ／Ｄ変換器における増幅器は設けられておらず、１段目のＡ／Ｄ変換ユニット１と２段目のＡ／Ｄ変換ユニット２は、結合容量Ｃ01を介して接続されている。

ここで、容量Ｃ11，Ｃ12，Ｃ13は、例えば、その容量値が２の巾乗(バイナリ)に設定され、また、容量Ｃ21，Ｃ22，Ｃ23は、例えば、その容量値が２の巾乗に設定されている。

なお、容量Ｃ11，Ｃ12，Ｃ13および容量Ｃ21，Ｃ22，Ｃ23の容量値は、２の巾乗に限定されず、知られている様々な逐次比較型Ａ／Ｄ変換器(電荷再分配逐次比較型Ａ／Ｄ変換器)のアーキテクチャに従って決めることができる。

さらに、容量ＤＡＣ１１および１２は、図示のものに限定されず、例えば、ダミー容量を含む容量値の重みが１：１：２：４：８：…になる複数の容量を有するものを始めとして様々なものを適用することが可能である。

図３は、図２に示すＡ／Ｄ変換器の動作を説明するための回路図であり、図４は、図３に示すＡ／Ｄ変換器の動作を説明するためのタイミング図である。

ここで、図３は、１段目のＡ／Ｄ変換ユニット１および２段目のＡ／Ｄ変換ユニット２を、各スイッチＳ111〜Ｓ113，Ｓ121〜Ｓ123，Ｓ131〜Ｓ133およびＳ10、並びに、Ｓ211，Ｓ212，Ｓ221，Ｓ222，Ｓ231，Ｓ232およびＳ20の動作状態と共に示している。

容量ＤＡＣ１１において、スイッチＳ111，Ｓ121，Ｓ131は動作状態ＳＴａに従って動作し、スイッチＳ112，Ｓ122，Ｓ132は動作状態ＳＴｂに従って動作し、そして、スイッチＳ113，Ｓ123，Ｓ133は動作状態ＳＴｃに従って動作する。また、スイッチＳ10は、動作状態ＳＴｘに従って動作する。

同様に、容量ＤＡＣ２１において、スイッチＳ211，Ｓ221，Ｓ231は動作状態ＳＴｄに従って動作し、さらに、スイッチＳ212，Ｓ222，Ｓ232は動作状態ＳＴｅに従って動作する。また、スイッチＳ20は、動作状態ＳＴｙに従って動作する。

すなわち、図４に示されるように、１段目のＡ／Ｄ変換ユニット(１段目のパイプラインステージ)１がサンプリング処理を行うサンプリング状態のとき、スイッチＳ10はオン(ＳＴｘ)し、スイッチＳ111，Ｓ121，Ｓ131も全てオン(ＳＴａ)する。このとき、スイッチＳ112，Ｓ122，Ｓ132およびＳ113，Ｓ123，Ｓ133は、全てオフ(ＳＴｂ，ＳＴｃ)する。

これにより、各容量Ｃ11，Ｃ12，Ｃ13の両端には、バイアス電圧Ｖbおよびアナログ入力電圧(入力信号)Ｖinが印加され、容量Ｃ11，Ｃ12，Ｃ13により入力電圧のサンプリングおよび保持が行われる。

ここで、１段目のＡ／Ｄ変換ユニット１がサンプリング状態のとき、２段目のＡ／Ｄ変換ユニット(２段目のパイプラインステージ)２はデジタル変換処理を行う変換状態(前半)およびリセット処理を行うリセット状態(後半)になる。

すなわち、２段目のＡ／Ｄ変換ユニット２が最終段の場合、２段目のＡ／Ｄ変換ユニット２でデジタル(例えば、下位３ビット)変換した残りの残差電圧(第２残差電圧Ｖrs2)は、後段のＡ／Ｄ変換ユニットが存在しないので、リセット処理される。

１段目のＡ／Ｄ変換ユニット１(容量Ｃ11，Ｃ12，Ｃ13)による入力アナログ信号のサンプリングおよび保持が終了すると、１段目のＡ／Ｄ変換ユニット１は、デジタル変換処理を行う変換状態(前半)および残差電圧の移動処理を行う残差電圧移動状態(後半)になる。なお、１段目のＡ／Ｄ変換ユニット１が変換状態および残差電圧移動状態のとき、後に詳述するように、２段目のＡ／Ｄ変換ユニット２はサンプリング状態になる。

１段目のＡ／Ｄ変換ユニット１が変換状態になると、スイッチＳ10はオフ(ＳＴｘ)し、スイッチＳ111，Ｓ121，Ｓ131も全てオフ(ＳＴａ)する。これにより、各容量Ｃ11，Ｃ12，Ｃ13の一端が共通接続されたノードＮ10は、フローティング(高インピーダンス)状態になる。

このとき、各スイッチＳ112，Ｓ122，Ｓ132およびＳ113，Ｓ123，Ｓ133は、それぞれ正の参照電圧Ｖrp(Ｓ112，Ｓ122，Ｓ132がオン)、または、負の参照電圧Ｖrm(Ｓ113，Ｓ123，Ｓ133がオン)を選択するようにスイッチング制御される。

これにより、各容量Ｃ11，Ｃ12，Ｃ13の他端には、それぞれ入力電圧Ｖinに従って規定されたデジタル値(図３では、上位３ビットの値)に従って選択されたアナログ電圧(ＶrpまたはＶrm)が印加され、１段目のＡ／Ｄ変換ユニット１は、残差電圧移動状態になる。

ここで、１段目のＡ／Ｄ変換ユニット１が変換状態および残差電圧移動状態のとき、２段目のＡ／Ｄ変換ユニット２はサンプリング状態で、スイッチＳ20はオン(ＳＴｙ)し、スイッチＳ211，Ｓ221，Ｓ231，Ｓ212，Ｓ222，Ｓ232は全てオフ(ＳＴｄ，ＳＴｅ)する。

従って、一端がノードＮ10に接続された結合容量Ｃ01の他端(ノードＮ20)には、バイアス電圧Ｖbが印加され、この結合容量Ｃ01により、１段目のＡ／Ｄ変換ユニット１における残差電圧がサンプリングおよび保持される。

すなわち、１段目のＡ／Ｄ変換ユニット１で所定ビット(上位３ビット)までデジタル変換された残りのアナログ信号(残差電圧Ｖrs1)が結合容量Ｃ01に移動して、サンプリングおよび保持されることになる。

１段目のＡ／Ｄ変換ユニット１は、変換状態および残差電圧移動状態の後、再びサンプリング状態になり、上述したように、スイッチＳ10およびＳ111，Ｓ121，Ｓ131は全てオンし、スイッチＳ112，Ｓ122，Ｓ132およびＳ113，Ｓ123，Ｓ133は全てオフする。

１段目のＡ／Ｄ変換ユニット１がサンプリング状態のとき、２段目のＡ／Ｄ変換ユニット２は変換状態およびリセット状態になる。このとき、スイッチＳ20はオフし、各スイッチＳ211，Ｓ221，Ｓ231，Ｓ212，Ｓ222，Ｓ232は、それぞれ正の参照電圧Ｖrp(Ｓ211，Ｓ221，Ｓ231がオン)、または、負の参照電圧Ｖrm(Ｓ212，Ｓ222，Ｓ232がオン)を選択するようにスイッチング制御される。

これにより、各容量Ｃ21，Ｃ22，Ｃ23の他端には、それぞれ結合容量Ｃ01に保持された残差電圧(Ｖrs1)で規定されたデジタル値(図３では、下位３ビットの値)に従って選択されたアナログ電圧(ＶrpまたはＶrm)が印加される。

ここで、結合容量Ｃ01の他端(ノードＮ20)と、容量Ｃ21，Ｃ22，Ｃ23の共通接続ノードＮ21の間に設けられた容量Ｃ20は、１段目のＡ／Ｄ変換ユニット１と２段目のＡ／Ｄ変換ユニット２で同じ参照電圧Ｖrp，Ｖrmを使用可能とするために設けられている。従って、容量Ｃ20は、参照電圧を調整するための参照電圧調整容量として機能する。

すなわち、容量Ｃ20の容量値は、容量ＤＡＣ１１により上位３ビットのデジタル値を規定するために使用する正および負の参照電圧Ｖrp，Ｖrmを、容量ＤＡＣ２１により下位３ビットのデジタル値を規定するためにも使用できるような値に設定されている。

具体的に、結合容量Ｃ01の容量値をCC01、容量Ｃ20の容量値をCC20、容量Ｃ21，Ｃ22，Ｃ23の合計の容量値をCC2a、そして、結合容量Ｃ01にサンプリングおよび保持された電荷(ノードＮ20の電荷)をＱ20とする。

このとき、２段目のＡ／Ｄ変換ユニット２のサンプリング状態におけるノードＮ20の電荷Ｑ20sは、１段目のＡ／Ｄ変換ユニット１の残差電圧をＶrs1とすると、次の式(１)で表すことができる。
Ｑ20s＝(Ｖrs1−Ｖb)×CC01＋(Ｖrm−Ｖb)×｛(CC20×CC2a)／(CC20＋CC2a)｝ (１)

また、２段目のＡ／Ｄ変換ユニット２の変換状態が終了するタイミングにおけるノードＮ20の電荷Ｑ20eは、次の式(２)で表すことができる。
Ｑ20e＝(Ｖrp−Ｖb)×｛(CC20×CC2a)／(CC20＋CC2a)｝ (２)

ここで、１段目のＡ／Ｄ変換ユニット１の残差電圧Ｖrsは、１段目のＡ／Ｄ変換ユニット１においてデジタル変換される最下位ビット(例えば、最上位ビットから３ビット目)の電圧(Ｖ_1LSB)に等しくなる。

従って、Ｖrs1＝Ｖ_1LSBになり、電荷変換の原理から、次の式(３)が得られる。
Ｑ20s＝Ｑ20e ⇒
(Ｖ_1LSB−Ｖb)×CC01＝(Ｖrp−Ｖrm)×｛(CC20×CC2a)／(CC20＋CC2a)｝ (３)

このように、２段目のＡ／Ｄ変換ユニット２における容量Ｃ20は、上記式(３)を満たす容量値CC20に設定される。

なお、図２〜図４に示す第１実施例では、容量ＤＡＣ１１が容量Ｃ11，Ｃ12，Ｃ13を含み、容量ＤＡＣ２１が容量Ｃ20，Ｃ21，Ｃ22，Ｃ23を含み、入力信号を６ビットのデジタル値に変換しているが、これは単なる例であり、適宜変更することができる。

図５は、第２実施例のＡ／Ｄ変換器(パイプライン式逐次比較型Ａ／Ｄ変換器)を示す回路図であり、図６は、図５に示すＡ／Ｄ変換器の動作を説明するためのタイミング図である。

すなわち、上述した第１実施例は、２つのＡ／Ｄ変換ユニット１，２を有しているが、本第２実施例は、３つ以上のパイプラインステージ(Ａ／Ｄ変換ユニット)１，２，３，…を有するものを示している。

図５において、参照符号１は１段目のＡ／Ｄ変換ユニット、２は２段目のＡ／Ｄ変換ユニット、３は３段目のＡ／Ｄ変換ユニット、そして、４は論理回路部を示す。ここで、ｋを３以上の整数とすると、例えば、第ｋアナログ／デジタル変換ユニットが３段目のＡ／Ｄ変換ユニット３の場合、第ｋ−１アナログ／デジタル変換ユニットは、２段目のＡ／Ｄ変換ユニット２になる。

図５と図３の比較から明らかなように、本第２実施例における１段目のＡ／Ｄ変換ユニット１および２段目のＡ／Ｄ変換ユニット２は、前述した第１実施例と同様である。また、３段目のＡ／Ｄ変換ユニット３は、２段目のＡ／Ｄ変換ユニット２と同様であり、さらに、４段目以降のＡ／Ｄ変換ユニットも２段目或いは３段目のＡ／Ｄ変換ユニットと同様である。

ここで、２段目のＡ／Ｄ変換ユニット２と３段目のＡ／Ｄ変換ユニット３の間には、結合容量Ｃ02が設けられている。すなわち、２段目のＡ／Ｄ変換ユニット２と３段目のＡ／Ｄ変換ユニット３の間には、残差アンプ(増幅器)は設けられておらず、代わりに、結合容量Ｃ02が挿入されている。

なお、４段目以降のＡ／Ｄ変換ユニットについても、隣接するＡ／Ｄ変換ユニットの間には、結合容量が挿入されることになる。

３段目のＡ／Ｄ変換ユニット３において、結合容量Ｃ02の他端(ノードＮ30)と、容量Ｃ31，Ｃ32，Ｃ33の共通接続ノードＮ31の間には、容量Ｃ30が設けられている。この容量Ｃ30は、３段目のＡ／Ｄ変換ユニット３においても、１段目および２段目のＡ／Ｄ変換ユニット１および２と同じ参照電圧Ｖrp，Ｖrmを使用可能とするためのもので、参照電圧調整容量として機能する。

なお、４段目以降のＡ／Ｄ変換ユニットにおいても、例えば、１段目および２段目のＡ／Ｄ変換ユニットと同じ参照電圧Ｖrp，Ｖrmを使用可能とするには、結合容量の他端と、デジタル値の判定を行う容量の共通接続ノードの間に容量を設けることになる。

図６と図４の比較から明らかなように、図５に示すＡ／Ｄ変換器における１段目および２段目のＡ／Ｄ変換ユニット１および２の動作は、前述した第１実施例のＡ／Ｄ変換器の動作と同様である。

図６に示されるように、本第２実施例のＡ／Ｄ変換器における３段目のＡ／Ｄ変換ユニット３の動作は、２段目のＡ／Ｄ変換ユニット２の動作を、サンプリング周期分だけずらしたものに対応する。

ここで、３段目のＡ／Ｄ変換ユニット３が最終段の場合、３段目のＡ／Ｄ変換ユニット３では、残差電圧(第３残差電圧)Ｖrs3の移動処理は行わずに、第１実施例の２段目のＡ／Ｄ変換ユニット２と同様にリセット処理を行うことになる。

すなわち、最下位ビットＬＳＢを求める最終段のＡ／Ｄ変換ユニットは、次段のＡ／Ｄ変換ユニットが存在しないため、残差電圧を、結合容量を介して次段のＡ／Ｄ変換ユニットに移動させることがないため、単にリセットを行えばよいことになる。

なお、４段目以降のＡ／Ｄ変換ユニットの動作は、偶数段目のＡ／Ｄ変換ユニットの動作は、２段目のＡ／Ｄ変換ユニット２と同様になり、奇数段目のＡ／Ｄ変換ユニットの動作は、３段目のＡ／Ｄ変換ユニット３と同様になる。なお、上述のように、最終段のＡ／Ｄ変換ユニットにおける残差電圧の移動処理は、リセット処理になる。

図７は、第３実施例のＡ／Ｄ変換器(パイプライン式逐次比較型Ａ／Ｄ変換器)を示す回路図であり、図８は、図７に示すＡ／Ｄ変換器の第２ステージで使用する参照電圧を生成する回路の一例を示す図である。

図７と図３の比較から明らかなように、本第３実施例における２段目のＡ／Ｄ変換ユニット２は、前述した第２実施例における容量Ｃ20を有しておらず、正および負の参照電圧Ｖrp'，Ｖrm'は、１段目のＡ／Ｄ変換ユニット１のＶrp，Ｖrmとは異なっている。

すなわち、図８に示されるように、２段目のＡ／Ｄ変換ユニット２で使用する正の参照電圧Ｖrp'および負の参照電圧Ｖrm'は、両端に電圧ＶrpおよびＶrmを印加して抵抗分割により生成するようになっている。

従って、本第３実施例のＡ／Ｄ変換器は、２段目のＡ／Ｄ変換ユニット２における容量Ｃ20を不要とすることができる代わりに、２段目のＡ／Ｄ変換ユニット２で専用に用いる参照電圧Ｖrp'，Ｖrm'を用意する。これは、３段目以降のＡ／Ｄ変換ユニットでも同様であり、各段のＡ／Ｄ変換ユニット専用の参照電圧を準備しておくことになる。

図９は、第４実施例のＡ／Ｄ変換器(パイプライン式逐次比較型Ａ／Ｄ変換器)を示す回路図であり、図１０は、図９に示すＡ／Ｄ変換器の動作を説明するためのタイミング図である。

図９に示されるように、本第４実施例のＡ／Ｄ変換器では、１段目のＡ／Ｄ変換ユニット１を容量ＤＡＣ１１のみとし、２段目のＡ／Ｄ変換ユニット２を容量ＤＡＣ２１のみとし、コンパレータ２０およびＳＡＲ論理回路３０を共用するようになっている。

なお、共用とされたコンパレータ２０およびＳＡＲ論理回路３０は、スイッチＳ１およびＳ２によって、１段目のＡ／Ｄ変換ユニット１(ノードＮ10)または２段目のＡ／Ｄ変換ユニット２(ノードＮ20)を交互に選択して接続するようになっている。

すなわち、１段目のＡ／Ｄ変換ユニット１と２段目のＡ／Ｄ変換ユニット２は、それぞれ異なるタイミング(位相)で、サンプリング処理と、変換および残差電圧移動(リセット)処理を行うため、コンパレータおよびＳＡＲ論理回路を共用することが可能である。

これは、１段目と２段目のＡ／Ｄ変換ユニットに限定されるものではなく、同じ動作を行わない２つのＡ／Ｄ変換ユニットにおいて、コンパレータ２０およびＳＡＲ論理回路３０を共用することができることを意味する。

具体的に、偶数段のＡ／Ｄ変換ユニットと奇数段のＡ／Ｄ変換ユニットによりコンパレータ２０およびＳＡＲ論理回路３０を共用することができる。ただし、実際の配線や配置等を考慮すると、隣接する２つのＡ／Ｄ変換ユニットによりコンパレータ２０およびＳＡＲ論理回路３０を共用するのが好ましい。

図１０に示されるように、本第４実施例のＡ／Ｄ変換器において、１段目のＡ／Ｄ変換ユニット１がサンプリング状態でサンプリング処理を行うとき、２段目のＡ／Ｄ変換ユニット２は、変換およびリセット処理を行うためスイッチＳ２がオンする。

一方、２段目のＡ／Ｄ変換ユニット２がサンプリング処理を行うとき、１段目のＡ／Ｄ変換ユニット１は、変換および残差電圧移動処理を行うためスイッチＳ１がオンする。従って、スイッチＳ１は、２段目のＡ／Ｄ変換ユニット２におけるスイッチＳ20と同様にスイッチング制御され、スイッチＳ２は、１段目のＡ／Ｄ変換ユニット１におけるスイッチＳ10と同様にスイッチング制御されるおとになる。

このように、本第４実施例のＡ／Ｄ変換器によれば、２つのＡ／Ｄ変換ユニット１，２でコンパレータ２０およびＳＡＲ論理回路３０を共用することができるため、回路規模および占有面積を低減することが可能になる。

以上において、上述した第１〜第４実施例の適用は、２段および３段のパイプライン式逐次比較型Ａ／Ｄ変換器に限定されるものではない。例えば、上述した第１〜第４実施例は、２段のＡ／Ｄ変換ユニット(パイプラインステージ)と、その前段または後段に設けられた他の形式のＡ／Ｄ変換部を有するＡ／Ｄ変換器に対しても適用することができる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１アナログ入力電圧を受け取って第１期間でデジタル変換する第１アナログ／デジタル変換ユニットと、
第２アナログ入力電圧を受け取って前記第１期間とは異なる第２期間でデジタル変換する第２アナログ／デジタル変換ユニットと、
前記第１アナログ／デジタル変換ユニットと前記第２アナログ／デジタル変換ユニットを接続する第１結合容量と、を有し、
前記第２アナログ／デジタル変換ユニットは、前記第１結合容量を介して前記第１アナログ／デジタル変換ユニットでデジタル変換した残りの第１残差電圧を前記第２アナログ入力電圧として受け取る、
ことを特徴とするアナログ／デジタル変換器。

（付記２）
前記第２アナログ／デジタル変換ユニットは、前記第１アナログ／デジタル変換ユニットでデジタル変換したビットに連続する下位のビットをデジタル変換する、
ことを特徴とする付記１に記載のアナログ／デジタル変換器。

（付記３）
前記第１期間において、
前記第１アナログ／デジタル変換ユニットは、前記第１アナログ入力電圧のデジタル変換処理を行った後、前記第１残差電圧を前記第１結合容量に移動する処理を行うと共に、
前記第２アナログ／デジタル変換ユニットは、前記第１結合容量に保持された前記第１残差電圧のサンプリング処理を行い、
前記第２期間において、
前記第１アナログ／デジタル変換ユニットは、前記第１アナログ入力電圧のサンプリング処理を行うと共に、
前記第２アナログ／デジタル変換ユニットは、前記第１残差電圧のデジタル変換処理を行う、
ことを特徴とする付記１または付記２に記載のアナログ／デジタル変換器。

（付記４）
前記第２期間において、
前記第２アナログ／デジタル変換ユニットが最終段のアナログ／デジタル変換ユニットのとき、前記第２アナログ／デジタル変換ユニットは、前記第１残差電圧のデジタル変換処理を行った後、リセット処理を行う、
ことを特徴とする付記３に記載のアナログ／デジタル変換器。

（付記５）
前記第１および第２アナログ／デジタル変換ユニットは、それぞれ
複数の容量およびスイッチを含む容量Ｄ／Ａコンバータと、
前記容量Ｄ／Ａコンバータによる電圧を比較するコンパレータと、
前記コンパレータの比較結果を受け取って前記容量Ｄ／Ａコンバータのスイッチを制御し、デジタル値を出力する論理回路と、を有する、
ことを特徴とする付記１乃至付記４のいずれか１項に記載のアナログ／デジタル変換器。

（付記６）
前記第２アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータは、前記第１アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータの参照電圧とは異なる参照電圧を使用する、
ことを特徴とする付記５に記載のアナログ／デジタル変換器。

（付記７）
前記第２アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータは、前記第１結合容量に対して直列に接続された参照電圧調整容量を含み、
前記第２アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータは、前記第１アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータと共通の参照電圧を使用する、
ことを特徴とする付記５に記載のアナログ／デジタル変換器。

（付記８）
さらに、
ｋを３以上の整数として、
第ｋ−１アナログ入力電圧を受け取ってデジタル変換する第ｋ−１アナログ／デジタル変換ユニットと、
第ｋアナログ入力電圧を受け取ってデジタル変換する第ｋアナログ／デジタル変換ユニットと、
前記第ｋ−１アナログ／デジタル変換ユニットと前記第ｋアナログ／デジタル変換ユニットを接続する第ｋ−１結合容量と、を有し、
前記第ｋアナログ／デジタル変換ユニットは、前記第ｋ−１結合容量を介して前記第ｋ−１アナログ／デジタル変換ユニットでデジタル変換した残りの第ｋ−１残差電圧を前記第ｋアナログ入力電圧として受け取る、
ことを特徴とする付記１乃至付記７のいずれか１項に記載のアナログ／デジタル変換器。

（付記９）
前記第ｋアナログ／デジタル変換ユニットは、前記第ｋ−１アナログ／デジタル変換ユニットでデジタル変換したビットに連続する下位のビットをデジタル変換する、
ことを特徴とする付記８に記載のアナログ／デジタル変換器。

（付記１０）
前記第ｋ−１アナログ／デジタル変換ユニットが、第ｋ−１アナログ入力電圧のサンプリング処理を行った後、前記第ｋ−１残差電圧を前記第ｋ−１結合容量に移動する処理を行う期間、
前記第ｋアナログ／デジタル変換ユニットは、前記第ｋ−１残差電圧のデジタル変換処理を行う、
ことを特徴とする付記８または付記９に記載のアナログ／デジタル変換器。

（付記１１）
前記第ｋアナログ／デジタル変換ユニットが最終段のアナログ／デジタル変換ユニットのとき、前記第ｋアナログ／デジタル変換ユニットは、前記第ｋ−１残差電圧のデジタル変換処理を行った後、リセット処理を行う、
ことを特徴とする付記１０に記載のアナログ／デジタル変換器。

（付記１２）
前記第ｋ−１および第ｋアナログ／デジタル変換ユニットは、それぞれ
複数の容量およびスイッチを含む容量Ｄ／Ａコンバータと、
前記容量Ｄ／Ａコンバータによる電圧を比較するコンパレータと、
前記コンパレータの比較結果を受け取って前記容量Ｄ／Ａコンバータのスイッチを制御し、デジタル値を出力する論理回路と、を有する、
ことを特徴とする付記８乃至付記１１のいずれか１項に記載のアナログ／デジタル変換器。

（付記１３）
前記第ｋアナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータは、前記第ｋ−１アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータの参照電圧とは異なる参照電圧を使用する、
ことを特徴とする付記１２に記載のアナログ／デジタル変換器。

（付記１４）
前記第ｋアナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータは、前記第ｋ−１結合容量に対して直列に接続された参照電圧調整容量を含み、
前記第ｋアナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータは、前記第ｋ−１アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータと共通の参照電圧を使用する、
ことを特徴とする付記１２に記載のアナログ／デジタル変換器。

（付記１５）
デジタル変換処理を異なる期間で行う２つのアナログ／デジタル変換ユニットにおける前記コンパレータおよび前記論理回路を共用するようにした、
ことを特徴とする付記１２乃至付記１４のいずれか１項に記載のアナログ／デジタル変換器。

（付記１６）
前記コンパレータおよび前記論理回路を共用する前記アナログ／デジタル変換ユニットは、隣接する２つのアナログ／デジタル変換ユニットであり、
前記コンパレータおよび前記論理回路は、スイッチにより前記異なる期間で切り替えて、前記隣接する２つのアナログ／デジタル変換ユニットで共用するようになっている、
ことを特徴とする付記１５に記載のアナログ／デジタル変換器。

（付記１７）
前記第１アナログ／デジタル変換ユニットは、外部からの入力アナログ信号を受け取る１段目のアナログ／デジタル変換ユニットである、
ことを特徴とする付記１６に記載のアナログ／デジタル変換器。

（付記１８）
さらに、
それぞれの前記アナログ／デジタル変換ユニットにおける前記論理回路の出力を受け取って、前記入力アナログ信号をデジタル変換したデジタル信号を出力する論理回路部を有する、
ことを特徴とする付記１６または付記１７に記載のアナログ／デジタル変換器。

（付記１９）
前記アナログ／デジタル変換器は、パイプライン式逐次比較型アナログ／デジタル変換器である、
ことを特徴とする付記１乃至１８に記載のアナログ／デジタル変換器。

１，１０１１段目のアナログ／デジタル変換ユニット(Ａ／Ｄ変換ユニット)
２，１０２２段目のＡ／Ｄ変換ユニット
３３段目のＡ／Ｄ変換ユニット
４，１０４論理回路部
１１，２１，３１，１１１，１２１容量Ｄ／Ａコンバータ(容量ＤＡＣ)
１２，２０，２２，３２，１１２，１２２コンパレータ
１３，２３，３０，３３，１１３，１２３論理回路(ＳＡＲ論理回路)
１０３増幅器(残差アンプ)

Claims

第１アナログ入力電圧を受け取って第１期間でデジタル変換する第１アナログ／デジタル変換ユニットと、
第２アナログ入力電圧を受け取って前記第１期間とは異なる第２期間でデジタル変換する第２アナログ／デジタル変換ユニットと、
前記第１アナログ／デジタル変換ユニットと前記第２アナログ／デジタル変換ユニットを接続する第１結合容量と、を有し、
前記第２アナログ／デジタル変換ユニットは、前記第１結合容量を介して前記第１アナログ／デジタル変換ユニットでデジタル変換した残りの第１残差電圧を前記第２アナログ入力電圧として受け取る、
ことを特徴とするアナログ／デジタル変換器。
前記第２アナログ／デジタル変換ユニットは、前記第１アナログ／デジタル変換ユニットでデジタル変換したビットに連続する下位のビットをデジタル変換する、
ことを特徴とする請求項１に記載のアナログ／デジタル変換器。
前記第１期間において、
前記第１アナログ／デジタル変換ユニットは、前記第１アナログ入力電圧のデジタル変換処理を行った後、前記第１残差電圧を前記第１結合容量に移動する処理を行うと共に、
前記第２アナログ／デジタル変換ユニットは、前記第１結合容量に保持された前記第１残差電圧のサンプリング処理を行い、
前記第２期間において、
前記第１アナログ／デジタル変換ユニットは、前記第１アナログ入力電圧のサンプリング処理を行うと共に、
前記第２アナログ／デジタル変換ユニットは、前記第１残差電圧のデジタル変換処理を行う、
ことを特徴とする請求項１または請求項２に記載のアナログ／デジタル変換器。
前記第１および第２アナログ／デジタル変換ユニットは、それぞれ
複数の容量およびスイッチを含む容量Ｄ／Ａコンバータと、
前記容量Ｄ／Ａコンバータによる電圧を比較するコンパレータと、
前記コンパレータの比較結果を受け取って前記容量Ｄ／Ａコンバータのスイッチを制御し、デジタル値を出力する論理回路と、を有する、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のアナログ／デジタル変換器。
前記第２アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータは、前記第１アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータの参照電圧とは異なる参照電圧を使用する、
ことを特徴とする請求項４に記載のアナログ／デジタル変換器。
前記第２アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータは、前記第１結合容量に対して直列に接続された参照電圧調整容量を含み、
前記第２アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータは、前記第１アナログ／デジタル変換ユニットにおける前記容量Ｄ／Ａコンバータと共通の参照電圧を使用する、
ことを特徴とする請求項４に記載のアナログ／デジタル変換器。
さらに、
ｋを３以上の整数として、
第ｋ−１アナログ入力電圧を受け取ってデジタル変換する第ｋ−１アナログ／デジタル変換ユニットと、
第ｋアナログ入力電圧を受け取ってデジタル変換する第ｋアナログ／デジタル変換ユニットと、
前記第ｋ−１アナログ／デジタル変換ユニットと前記第ｋアナログ／デジタル変換ユニットを接続する第ｋ−１結合容量と、を有し、
前記第ｋアナログ／デジタル変換ユニットは、前記第ｋ−１結合容量を介して前記第ｋ−１アナログ／デジタル変換ユニットでデジタル変換した残りの第ｋ−１残差電圧を前記第ｋアナログ入力電圧として受け取る、
ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のアナログ／デジタル変換器。
前記第ｋ−１および第ｋアナログ／デジタル変換ユニットは、それぞれ
複数の容量およびスイッチを含む容量ＤＡＣと、
前記容量ＤＡＣによる電圧を比較するコンパレータと、
前記コンパレータの比較結果を受け取って前記容量ＤＡＣのスイッチを制御し、デジタル値を出力する論理回路と、を有する、
ことを特徴とする請求項７に記載のアナログ／デジタル変換器。
デジタル変換処理を異なる期間で行う２つのアナログ／デジタル変換ユニットにおける前記コンパレータおよび前記論理回路を共用するようにした、
ことを特徴とする請求項８に記載のアナログ／デジタル変換器。
さらに、
それぞれの前記アナログ／デジタル変換ユニットにおける前記論理回路の出力を受け取って、前記入力アナログ信号をデジタル変換したデジタル信号を出力する論理回路部を有する、
ことを特徴とする請求項９に記載のアナログ／デジタル変換器。