JPH0514199A - Ａｄ変換器 - Google Patents
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- JPH0514199A JPH0514199A JP3165358A JP16535891A JPH0514199A JP H0514199 A JPH0514199 A JP H0514199A JP 3165358 A JP3165358 A JP 3165358A JP 16535891 A JP16535891 A JP 16535891A JP H0514199 A JPH0514199 A JP H0514199A
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- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】高速な変換レートを実現する新しいパイプライ
ン型ＡＤ変換器の構成を提供することを目的とする。 【構成】イプライン型ＡＤ変換器において、サブＡＤ変
換器とＤＡ変換器との間にラッチ回路を挿入し、サブＡ
Ｄ変換器が働くタイミングと、ＤＡ変換器が働くタイミ
ングを分ける。また、サンプルホールド回路と誤差増幅
アンプとの間に第２のサンプルホールド回路を設け、Ｄ
Ａ変換器の整定に必要な時間とアンプの増幅時間とを分
ける。 【効果】それぞれの回路の動作タイミングを分けること
により、クリティカルパスを短くできる。それによりク
ロック周波数を上げることができ、高速な変換レートを
実現できる。
ン型ＡＤ変換器の構成を提供することを目的とする。 【構成】イプライン型ＡＤ変換器において、サブＡＤ変
換器とＤＡ変換器との間にラッチ回路を挿入し、サブＡ
Ｄ変換器が働くタイミングと、ＤＡ変換器が働くタイミ
ングを分ける。また、サンプルホールド回路と誤差増幅
アンプとの間に第２のサンプルホールド回路を設け、Ｄ
Ａ変換器の整定に必要な時間とアンプの増幅時間とを分
ける。 【効果】それぞれの回路の動作タイミングを分けること
により、クリティカルパスを短くできる。それによりク
ロック周波数を上げることができ、高速な変換レートを
実現できる。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をディジタ
ル信号に変換するＡ／Ｄ変換器に関し、特に高速，高分
解能の変換を可能にするパイプライン型Ａ／Ｄ変換器に
関する。
ル信号に変換するＡ／Ｄ変換器に関し、特に高速，高分
解能の変換を可能にするパイプライン型Ａ／Ｄ変換器に
関する。
【０００２】
【従来の技術】従来、高速な変換レートを実現するＡＤ
変換方式として、パイプライン型ＡＤ変換器が知られて
いる。例えばアイ・エス・エス・シー・シー，１９８７
年210頁から２１１頁(International Solid-State Circ
uits Conference １９８７)にパイプライン型ＡＤ変換
器が報告されている。この変換器は、並列型ＡＤ変換器
のように変換を全ビット一斉に行なうのではなく、いく
つかのサブＡＤ変換ブロックを用いて、上位のビットか
ら下位のビットにかけて、順次、数ビットずつ変換結果
を得て行く変換器である。各サブＡＤ変換ブロックは、
それぞれサンプルホールド回路に保持された上位ビット
から下位ビットに相当するアナログデータに対する変換
を、同時に行っている。あるアナログサンプル値の変換
にかかる時間は、そのサンプル値が全ブロックを通過す
るに必要な時間になるが、一方、変換レートは１ブロッ
クの変換時間で決まるため、非常に高速である。サブＡ
Ｄ変換器として小ビットの並列型ＡＤ変換器を用いれ
ば、変換レートをかなり高速にすることが出来る。ま
た、電圧比較器の数が膨大になる並列型ＡＤ変換器に比
べ、電圧比較器の数を大幅に少なくできるので低消費電
力化できる。このためこの方式は、順次データを変換し
続け、高速な変換レートが必要な、低電力ビデオ用ＡＤ
変換器に適した方式である。
変換方式として、パイプライン型ＡＤ変換器が知られて
いる。例えばアイ・エス・エス・シー・シー，１９８７
年210頁から２１１頁(International Solid-State Circ
uits Conference １９８７)にパイプライン型ＡＤ変換
器が報告されている。この変換器は、並列型ＡＤ変換器
のように変換を全ビット一斉に行なうのではなく、いく
つかのサブＡＤ変換ブロックを用いて、上位のビットか
ら下位のビットにかけて、順次、数ビットずつ変換結果
を得て行く変換器である。各サブＡＤ変換ブロックは、
それぞれサンプルホールド回路に保持された上位ビット
から下位ビットに相当するアナログデータに対する変換
を、同時に行っている。あるアナログサンプル値の変換
にかかる時間は、そのサンプル値が全ブロックを通過す
るに必要な時間になるが、一方、変換レートは１ブロッ
クの変換時間で決まるため、非常に高速である。サブＡ
Ｄ変換器として小ビットの並列型ＡＤ変換器を用いれ
ば、変換レートをかなり高速にすることが出来る。ま
た、電圧比較器の数が膨大になる並列型ＡＤ変換器に比
べ、電圧比較器の数を大幅に少なくできるので低消費電
力化できる。このためこの方式は、順次データを変換し
続け、高速な変換レートが必要な、低電力ビデオ用ＡＤ
変換器に適した方式である。
【０００３】この変換器の原理を、図２を用いて、たと
えば１０ビット変換のために上位４ビット，中位３ビッ
ト，下位３ビットと分けて変換を行うときを例に、さら
に説明する。
えば１０ビット変換のために上位４ビット，中位３ビッ
ト，下位３ビットと分けて変換を行うときを例に、さら
に説明する。
【０００４】図２の第１のブロック１−１は上位４ビッ
トの変換を行なうブロックである。その機能は、変換す
べきアナログ信号を入力し、上位４ビットの変換結果を
出力すると同時に、入力アナログ信号と４ビットの変換
結果との差の信号を作りだして、それを次のブロックへ
（増幅して）出力するものである。すなわち、このブロ
ックへ入力された信号は、サンプルホールド回路１１で
まずサンプルされ、次のタイミングでホールドされて１
１から出力される。このホールドされた出力は、サブＡ
Ｄ変換器１２で４ビットのＡＤ変換をされ、上位４ビッ
トのディジタル出力となる。同時にこの変換結果はＤＡ
変換器１３でアナログ値に戻され、ホールドされて１１
から出力されている入力アナログ信号から、減算器１４
で、引き算される。引き算されて作られた差信号は、ア
ンプ１５で増幅され、次のブロックへ出力される。
トの変換を行なうブロックである。その機能は、変換す
べきアナログ信号を入力し、上位４ビットの変換結果を
出力すると同時に、入力アナログ信号と４ビットの変換
結果との差の信号を作りだして、それを次のブロックへ
（増幅して）出力するものである。すなわち、このブロ
ックへ入力された信号は、サンプルホールド回路１１で
まずサンプルされ、次のタイミングでホールドされて１
１から出力される。このホールドされた出力は、サブＡ
Ｄ変換器１２で４ビットのＡＤ変換をされ、上位４ビッ
トのディジタル出力となる。同時にこの変換結果はＤＡ
変換器１３でアナログ値に戻され、ホールドされて１１
から出力されている入力アナログ信号から、減算器１４
で、引き算される。引き算されて作られた差信号は、ア
ンプ１５で増幅され、次のブロックへ出力される。
【０００５】ここで、引き算されて作られた差信号は、
残余信号と呼ばれる。残余信号とは、入力アナログ信号
を４ビットで粗く量子化したときに、変換されずに残っ
た信号成分である。すなわち入力信号は、４ビットで粗
く量子化すると、いくつかの量子化ステップと、その余
りの成分になる。これは、割算にたとえれば、入力信号
を量子化レベルで割算し、そのときの商と余りの、余り
に相当するものである。
残余信号と呼ばれる。残余信号とは、入力アナログ信号
を４ビットで粗く量子化したときに、変換されずに残っ
た信号成分である。すなわち入力信号は、４ビットで粗
く量子化すると、いくつかの量子化ステップと、その余
りの成分になる。これは、割算にたとえれば、入力信号
を量子化レベルで割算し、そのときの商と余りの、余り
に相当するものである。
【０００６】この余りは、はじめの４ビット量子化の１
量子化レベルをフルスケールとして、さらに細かい量子
化レベルで再び量子化すればさらに細かく量子化するこ
とができる。この二番目の量子化を行なうのが次のブロ
ックである。
量子化レベルをフルスケールとして、さらに細かい量子
化レベルで再び量子化すればさらに細かく量子化するこ
とができる。この二番目の量子化を行なうのが次のブロ
ックである。
【０００７】次のブロック１−２では、ブロック１−１
で行ったと同じ処理を、前のブロックの出力信号すなわ
ち残余信号に対して行う。このブロックのＡＤ変換器を
３ビットとし、フルスケールを前の量子化の１レベルと
同じくすれば、残余信号を更に３ビットに量子化してデ
ィジタル出力を得られる。これは前の４ビットの下位３
ビットに相当する。従ってこのブロックの出力信号は初
めのアナログ値を７ビットで量子化したときの残余信号
となる。
で行ったと同じ処理を、前のブロックの出力信号すなわ
ち残余信号に対して行う。このブロックのＡＤ変換器を
３ビットとし、フルスケールを前の量子化の１レベルと
同じくすれば、残余信号を更に３ビットに量子化してデ
ィジタル出力を得られる。これは前の４ビットの下位３
ビットに相当する。従ってこのブロックの出力信号は初
めのアナログ値を７ビットで量子化したときの残余信号
となる。
【０００８】最後のブロック１−３では残余信号を３ビ
ットＡＤ変換して最下位の３ビットを得る。
ットＡＤ変換して最下位の３ビットを得る。
【０００９】このようにして、１０ビットの変換結果を
３ブロックの処理で得ることが出来る。各ブロックはサ
ンプルホールド機能を持つため、順次続く入力に対する
変換を各ブロックが順次行っており、高速な変換レート
の処理が可能になる。すなわち、ブロック１−１が新し
いサンプル値の上位４ビット変換を行っている時、ブロ
ック１−２は、一つ前のサンプル値に対する中位３ビッ
トの変換を同時に行っており、ブロック１−３は、さら
にその一つ前のサンプル値に対する下位３ビットの変換
を同時に行っている。
３ブロックの処理で得ることが出来る。各ブロックはサ
ンプルホールド機能を持つため、順次続く入力に対する
変換を各ブロックが順次行っており、高速な変換レート
の処理が可能になる。すなわち、ブロック１−１が新し
いサンプル値の上位４ビット変換を行っている時、ブロ
ック１−２は、一つ前のサンプル値に対する中位３ビッ
トの変換を同時に行っており、ブロック１−３は、さら
にその一つ前のサンプル値に対する下位３ビットの変換
を同時に行っている。
【００１０】このようにしてかなり高速な変換レートの
ＡＤ変換器を実現できる。
ＡＤ変換器を実現できる。
【００１１】
【発明が解決しようとする課題】ところが、従来のパイ
プラインＡＤ変換器の構成では、サブＡＤ変換とＤＡ変
換，差信号を作り出す減算器、およびアンプを一体とし
て働かせているため、この信号パスが長く、これがクリ
ティカルパスとなって、クロック周波数を充分に高くす
ることが出来ないという問題があった。このため、変換
レートがデバイスの限界で決まる比較的低い周波数に限
定されていた。
プラインＡＤ変換器の構成では、サブＡＤ変換とＤＡ変
換，差信号を作り出す減算器、およびアンプを一体とし
て働かせているため、この信号パスが長く、これがクリ
ティカルパスとなって、クロック周波数を充分に高くす
ることが出来ないという問題があった。このため、変換
レートがデバイスの限界で決まる比較的低い周波数に限
定されていた。
【００１２】また、変換レートを高くするために、サブ
ＡＤ変換器，ＤＡ変換器，差信号を作り出す減算器、お
よびアンプをそれぞれ高速にしなければならず、電流を
多く流して高速動作させると、消費電力が大きいという
問題もあった。
ＡＤ変換器，ＤＡ変換器，差信号を作り出す減算器、お
よびアンプをそれぞれ高速にしなければならず、電流を
多く流して高速動作させると、消費電力が大きいという
問題もあった。
【００１３】
【課題を解決するための手段】そこで本発明では、サブ
ＡＤ変換器とＤＡ変換器，減算器，アンプを別のクロッ
クタイミングで動作させることが出来るように、デジタ
ル回路にラッチを挿入し、アナログ信号には、アナログ
信号のラッチに相当するサンプルホールド回路を挿入し
た。これによって、変換結果を得るために必要な時間は
より多くのクロックタイミングが必要になるため長くな
るけれども、逆に、クロック周期は短くできるため、高
速な変換レートを実現できるようになる。また、サブＡ
Ｄ変換器，ＤＡ変換器，差信号を作り出す減算器、およ
びアンプが従来の速度のままでも、変換レートを高速に
できるので、消費電力を大きくする必要が無く、低電力
で高速な変換レートのＡＤ変換器を実現できる。
ＡＤ変換器とＤＡ変換器，減算器，アンプを別のクロッ
クタイミングで動作させることが出来るように、デジタ
ル回路にラッチを挿入し、アナログ信号には、アナログ
信号のラッチに相当するサンプルホールド回路を挿入し
た。これによって、変換結果を得るために必要な時間は
より多くのクロックタイミングが必要になるため長くな
るけれども、逆に、クロック周期は短くできるため、高
速な変換レートを実現できるようになる。また、サブＡ
Ｄ変換器，ＤＡ変換器，差信号を作り出す減算器、およ
びアンプが従来の速度のままでも、変換レートを高速に
できるので、消費電力を大きくする必要が無く、低電力
で高速な変換レートのＡＤ変換器を実現できる。
【００１４】
【作用】本発明では、サブＡＤ変換器とＤＡ変換器のあ
いだのデジタルデータに、ラッチを挿入し、ＡＤ変換器
が働くタイミングとＤＡ変換器が働くタイミングを分け
た。これにより、ＤＡ変換器が働くクロックをＡＤ変換
器が働くクロックの次のクロックとし、サブＡＤ変換と
ＤＡ変換，差信号を作り出す減算、およびアンプからな
るクリティカルパスを、サブＡＤ変換のパスと、ＤＡ変
換，差信号を作り出す減算、およびアンプからなるパス
の、二つに分けた。このように、パスを分割することに
よって、クロック周波数を上げることができ、高速な変
換レートにすることができる。
いだのデジタルデータに、ラッチを挿入し、ＡＤ変換器
が働くタイミングとＤＡ変換器が働くタイミングを分け
た。これにより、ＤＡ変換器が働くクロックをＡＤ変換
器が働くクロックの次のクロックとし、サブＡＤ変換と
ＤＡ変換，差信号を作り出す減算、およびアンプからな
るクリティカルパスを、サブＡＤ変換のパスと、ＤＡ変
換，差信号を作り出す減算、およびアンプからなるパス
の、二つに分けた。このように、パスを分割することに
よって、クロック周波数を上げることができ、高速な変
換レートにすることができる。
【００１５】さらに、サンプルホールド回路のアナログ
出力と、差信号を作り出す減算回路の間に、アナログラ
ッチすなわちサンプルホールド回路を挿入することによ
り、ＤＡ変換，差信号を作り出す減算、およびアンプか
らなるパスをさらに、ＤＡ変換のパスと、差信号を作り
出す減算、およびアンプからなるパスの、二つに分け
た。このように、パスをさらに分割することによって、
クロック周波数をさらに上げることができ、より高速な
変換レートにすることができる。
出力と、差信号を作り出す減算回路の間に、アナログラ
ッチすなわちサンプルホールド回路を挿入することによ
り、ＤＡ変換，差信号を作り出す減算、およびアンプか
らなるパスをさらに、ＤＡ変換のパスと、差信号を作り
出す減算、およびアンプからなるパスの、二つに分け
た。このように、パスをさらに分割することによって、
クロック周波数をさらに上げることができ、より高速な
変換レートにすることができる。
【００１６】
【実施例】図３に、本発明の第一の実施例を示す。本実
施例ではＡＤ変換器とＤＡ変換器の間にデジタル信号の
ラッチ回路１６をおいている。これにより、ＡＤ変換器
の動作タイミングとＤＡ変換器の動作タイミングを分け
ることができ、信号のクリティカルパスを短くできるの
で、クロック周波数を上げることができ、高速な変換レ
ートにすることができる。
施例ではＡＤ変換器とＤＡ変換器の間にデジタル信号の
ラッチ回路１６をおいている。これにより、ＡＤ変換器
の動作タイミングとＤＡ変換器の動作タイミングを分け
ることができ、信号のクリティカルパスを短くできるの
で、クロック周波数を上げることができ、高速な変換レ
ートにすることができる。
【００１７】本発明のタイミングを説明するために、ま
ず、図２に示す従来のパイプライン型ＡＤ変換器のタイ
ミングを図４で説明する。
ず、図２に示す従来のパイプライン型ＡＤ変換器のタイ
ミングを図４で説明する。
【００１８】図４はパイプライン型ＡＤ変換器の部分回
路がどのタイミングで動作を行なっているかを示すタイ
ミング図である。クロック周期を１，２，３，…、で示
し、φ1，φ2は２相クロックの前半と後半を示すものと
する。一般的には２相クロックである必要はなく、１−
φ1，１−φ2，２−φ1，２−φ2，…と言うクロックタ
イミングに分けて考えれば良い。
路がどのタイミングで動作を行なっているかを示すタイ
ミング図である。クロック周期を１，２，３，…、で示
し、φ1，φ2は２相クロックの前半と後半を示すものと
する。一般的には２相クロックである必要はなく、１−
φ1，１−φ2，２−φ1，２−φ2，…と言うクロックタ
イミングに分けて考えれば良い。
【００１９】図４に示すように、１−φ1 のタイミング
では、ブロック１−１のサンプルホールド回路ＳＨ１
（１−１−１１）がアナログ信号をサンプルする。次
に、１−φ2 のタイミングでは、（１）ＳＨ１が信号を
ホールドして出力し、（２）ＡＤ変換器ＡＤ１（１−１
−１２）がそのホールドされた信号をＡＤ変換し、
（３）ＤＡ変換器ＤＡ１（１−１−１３）が、引き続き
そのＡＤ変換のディジタル出力をアナログ値に変換し
て、（４）Ａｍｐ１（１−１−１４，１５）が、ホール
ドされて１１から出力されている入力アナログ信号か
ら、ＤＡ変換器で作られたアナログ信号を引き算し、同
時に引き算されて作られた差信号は、アンプで増幅さ
れ、次のブロックへ出力される。（５）最後に、次のブ
ロックのサンプルホールド回路ＳＨ２（１−２−１１）
が、前のブロックが出力した信号をサンプルする。次の
クロック２−φ1 では、第二のブロック１−２に含まれ
ているサンプルホールド回路ＳＨ２，サブＡＤ変換器Ａ
Ｄ２（１−２−１２），ＤＡ変換器ＤＡ２（１−２−１
３），差信号を作り出す減算器およびアンプＡｍｐ２
（１−２−１４，１５）、および、次のブロックのサン
プルホールド回路ＳＨ３（１−３−１１）が、１−φ2
のタイミングで第一のブロックが行なったと全く同様な
処理を行う。
では、ブロック１−１のサンプルホールド回路ＳＨ１
（１−１−１１）がアナログ信号をサンプルする。次
に、１−φ2 のタイミングでは、（１）ＳＨ１が信号を
ホールドして出力し、（２）ＡＤ変換器ＡＤ１（１−１
−１２）がそのホールドされた信号をＡＤ変換し、
（３）ＤＡ変換器ＤＡ１（１−１−１３）が、引き続き
そのＡＤ変換のディジタル出力をアナログ値に変換し
て、（４）Ａｍｐ１（１−１−１４，１５）が、ホール
ドされて１１から出力されている入力アナログ信号か
ら、ＤＡ変換器で作られたアナログ信号を引き算し、同
時に引き算されて作られた差信号は、アンプで増幅さ
れ、次のブロックへ出力される。（５）最後に、次のブ
ロックのサンプルホールド回路ＳＨ２（１−２−１１）
が、前のブロックが出力した信号をサンプルする。次の
クロック２−φ1 では、第二のブロック１−２に含まれ
ているサンプルホールド回路ＳＨ２，サブＡＤ変換器Ａ
Ｄ２（１−２−１２），ＤＡ変換器ＤＡ２（１−２−１
３），差信号を作り出す減算器およびアンプＡｍｐ２
（１−２−１４，１５）、および、次のブロックのサン
プルホールド回路ＳＨ３（１−３−１１）が、１−φ2
のタイミングで第一のブロックが行なったと全く同様な
処理を行う。
【００２０】このように従来のパイプライン型ＡＤ変換
器では（１）から（５）の仕事を１クロック期間に全て
つめ込んで実行している。このため、この長い信号パス
がクリティカルパスとなってクロックを高速化すること
ができなかった。
器では（１）から（５）の仕事を１クロック期間に全て
つめ込んで実行している。このため、この長い信号パス
がクリティカルパスとなってクロックを高速化すること
ができなかった。
【００２１】図５は、図３の本発明のパイプライン型Ａ
Ｄ変換器の動作タイミングを示す図である。１−φ1 の
タイミングでは、ブロック１−１のサンプルホールド回
路ＳＨ１（１−１−１１）がアナログ信号をサンプルす
る。これは従来のパイプライン型ＡＤ変換器と同様であ
る。次に、１−φ2 のタイミングでは、サンプルホール
ド回路ＳＨ１がホールド出力を出し、これをＡＤ変換器
ＡＤ１（１−１−１２）がＡＤ変換する。ここまでをこ
のタイミングでの仕事とする。従来のパイプライン変換
器よりもこのタイミングにおける仕事は２／５に少なく
なっている。次に、２−φ1 のタイミングでは、前のタ
イミングで得たディジタル値を、挿入したラッチ回路１
６から、ＤＡ変換器ＤＡ１（１−１−１３）に供給して
ＤＡ変換させる。この信号はサンプルホールド機能のつ
いたアンプＡｍｐ１（１−１−１５）に供給され、Ａｍ
ｐ１がこのブロックへのアナログ入力信号とＤＡ変換出
力との差信号を作りだし増幅して出力する。この信号は
次段のサンプルホールド回路ＳＨ２（１−２−１１）が
サンプルする。ここまでがタイミング２−φ1 の仕事で
あり、従来のパイプライン変換器よりも仕事量は３／５
に少ない。
Ｄ変換器の動作タイミングを示す図である。１−φ1 の
タイミングでは、ブロック１−１のサンプルホールド回
路ＳＨ１（１−１−１１）がアナログ信号をサンプルす
る。これは従来のパイプライン型ＡＤ変換器と同様であ
る。次に、１−φ2 のタイミングでは、サンプルホール
ド回路ＳＨ１がホールド出力を出し、これをＡＤ変換器
ＡＤ１（１−１−１２）がＡＤ変換する。ここまでをこ
のタイミングでの仕事とする。従来のパイプライン変換
器よりもこのタイミングにおける仕事は２／５に少なく
なっている。次に、２−φ1 のタイミングでは、前のタ
イミングで得たディジタル値を、挿入したラッチ回路１
６から、ＤＡ変換器ＤＡ１（１−１−１３）に供給して
ＤＡ変換させる。この信号はサンプルホールド機能のつ
いたアンプＡｍｐ１（１−１−１５）に供給され、Ａｍ
ｐ１がこのブロックへのアナログ入力信号とＤＡ変換出
力との差信号を作りだし増幅して出力する。この信号は
次段のサンプルホールド回路ＳＨ２（１−２−１１）が
サンプルする。ここまでがタイミング２−φ1 の仕事で
あり、従来のパイプライン変換器よりも仕事量は３／５
に少ない。
【００２２】図７にサンプルホールド機能のついたアン
プの一例を示す。第一のタイミングで入力の容量にアナ
ログ信号をサンプルし、第二のタイミングでサンプルし
たアナログ信号と次に印加するアナログ信号との差を増
幅する回路である。ＡＤ変換を行わせるタイミング１−
φ2で入力容量にアナログ信号をサンプルし、２−φ1の
タイミングでサンプルしたアナログ信号と次に印加する
アナログ信号との差を増幅する。
プの一例を示す。第一のタイミングで入力の容量にアナ
ログ信号をサンプルし、第二のタイミングでサンプルし
たアナログ信号と次に印加するアナログ信号との差を増
幅する回路である。ＡＤ変換を行わせるタイミング１−
φ2で入力容量にアナログ信号をサンプルし、２−φ1の
タイミングでサンプルしたアナログ信号と次に印加する
アナログ信号との差を増幅する。
【００２３】２−φ1 のタイミングでは、ブロック１−
２のサンプルホールド回路ＳＨ２（１−２−１１）がア
ナログ信号をサンプルしているので、以下、第二のブロ
ックは第一のブロックと全く同じ動作を行ない、残余信
号をＡＤ変換できる。
２のサンプルホールド回路ＳＨ２（１−２−１１）がア
ナログ信号をサンプルしているので、以下、第二のブロ
ックは第一のブロックと全く同じ動作を行ない、残余信
号をＡＤ変換できる。
【００２４】以上タイミング図で詳細に説明したよう
に、クロックでの仕事の量が従来型のパイプラインＡＤ
変換器に比べ、最小で３／５に減少しているので、クロ
ック周波数を約５／３倍でき、高速化できる。
に、クロックでの仕事の量が従来型のパイプラインＡＤ
変換器に比べ、最小で３／５に減少しているので、クロ
ック周波数を約５／３倍でき、高速化できる。
【００２５】図１は本発明の第２の実施例である。この
実施例では、第一の実施例にさらにアナログのラッチ回
路、すなわちサンプルホールド回路（１−１−１７）
を、図１に示すように、第一のサンプルホールド回路
（１−１−１１）と差信号を作り出す減算器（１−１−
１４）との間に挿入した。こうすることにより、ＤＡ変
換器の出力が整定した後のクロックタイミングで、サン
プルホールドしていたアナログ信号とＤＡ変換器の出力
を減算器に供給できる。従って、ＤＡ変換器の整定にか
かる時間と減算器及びアンプにかかる時間を別のクロッ
クタイミングに分けることができ、クロックを高速化で
きる。
実施例では、第一の実施例にさらにアナログのラッチ回
路、すなわちサンプルホールド回路（１−１−１７）
を、図１に示すように、第一のサンプルホールド回路
（１−１−１１）と差信号を作り出す減算器（１−１−
１４）との間に挿入した。こうすることにより、ＤＡ変
換器の出力が整定した後のクロックタイミングで、サン
プルホールドしていたアナログ信号とＤＡ変換器の出力
を減算器に供給できる。従って、ＤＡ変換器の整定にか
かる時間と減算器及びアンプにかかる時間を別のクロッ
クタイミングに分けることができ、クロックを高速化で
きる。
【００２６】図６に第２の実施例の動作タイミングを示
す。１−φ1 のタイミングでは、ブロック１−１のサン
プルホールド回路ＳＨ１（１−１−１１）がアナログ信
号をサンプルする。１−φ2 のタイミングでは、サンプ
ルホールド回路ＳＨ１Ａ（１−１−１１）がホールド出
力を出力する。同時にＡＤ変換器ＡＤ１がＡＤ変換を行
う。新しく挿入したサンプルホールド回路ＳＨ１Ｂ(１
−１−１７)はＳＨ１Ａのホールド出力をサンプルす
る。ＡＤ変換の動作とサンプル動作は同時に行なえるの
で、速度を制限する要因にはならない。次のタイミング
２−φ1 では、ＤＡ変換器が出力を出し始める。同時に
サンプルホールド回路ＳＨ１Ｂはホールド出力を出し始
め、この出力は次のサンプルホールド機能のあるアンプ
Ａｍｐ１にサンプルされる。次のタイミング２−φ2 で
は、ＤＡ変換器の出力は引き続き同じ出力を出させる。
ＤＡ変換器の出力が整定するには、ある時間が必要であ
るが、このタイミングでは既に出力は整定している。サ
ンプルホールド機能のあるアンプＡｍｐ１が減算器とア
ンプの機能を兼ねているが、減算器は整定後のＤＡ変換
出力を入力するため、減算の演算は高速になる。減算し
て増幅された信号は、このタイミングで、次のサンプル
ホールド回路ＳＨ２Ａ（１−２−１１）にサンプルされ
る。以後、第二のサブＡＤ変換ブロックでは第一のサブ
ＡＤ変換ブロックと同じ動作を実行し、詳細な量子化を
実行する。
す。１−φ1 のタイミングでは、ブロック１−１のサン
プルホールド回路ＳＨ１（１−１−１１）がアナログ信
号をサンプルする。１−φ2 のタイミングでは、サンプ
ルホールド回路ＳＨ１Ａ（１−１−１１）がホールド出
力を出力する。同時にＡＤ変換器ＡＤ１がＡＤ変換を行
う。新しく挿入したサンプルホールド回路ＳＨ１Ｂ(１
−１−１７)はＳＨ１Ａのホールド出力をサンプルす
る。ＡＤ変換の動作とサンプル動作は同時に行なえるの
で、速度を制限する要因にはならない。次のタイミング
２−φ1 では、ＤＡ変換器が出力を出し始める。同時に
サンプルホールド回路ＳＨ１Ｂはホールド出力を出し始
め、この出力は次のサンプルホールド機能のあるアンプ
Ａｍｐ１にサンプルされる。次のタイミング２−φ2 で
は、ＤＡ変換器の出力は引き続き同じ出力を出させる。
ＤＡ変換器の出力が整定するには、ある時間が必要であ
るが、このタイミングでは既に出力は整定している。サ
ンプルホールド機能のあるアンプＡｍｐ１が減算器とア
ンプの機能を兼ねているが、減算器は整定後のＤＡ変換
出力を入力するため、減算の演算は高速になる。減算し
て増幅された信号は、このタイミングで、次のサンプル
ホールド回路ＳＨ２Ａ（１−２−１１）にサンプルされ
る。以後、第二のサブＡＤ変換ブロックでは第一のサブ
ＡＤ変換ブロックと同じ動作を実行し、詳細な量子化を
実行する。
【００２７】以上タイミング図で詳細に説明したよう
に、クロックでの仕事の量が従来型のパイプラインＡＤ
変換器に比べ、最小で２／５に減少しているので、クロ
ック周波数を約５／２倍でき、高速化できる。
に、クロックでの仕事の量が従来型のパイプラインＡＤ
変換器に比べ、最小で２／５に減少しているので、クロ
ック周波数を約５／２倍でき、高速化できる。
【００２８】以上の説明において回路図は全てシングル
エンドの形式で記述したが、これらは全て差動型でも実
現することが出来、耐雑音性の面からは差動型のほうが
好ましい。
エンドの形式で記述したが、これらは全て差動型でも実
現することが出来、耐雑音性の面からは差動型のほうが
好ましい。
【００２９】
【発明の効果】本発明によれば、サブＡＤ変換器とＤＡ
変換器，減算器，アンプをそれぞれ別個のクロックタイ
ミングで動作させることができるため、クロック周期を
短くすることができ、高速な変換レートを実現できる。
変換器，減算器，アンプをそれぞれ別個のクロックタイ
ミングで動作させることができるため、クロック周期を
短くすることができ、高速な変換レートを実現できる。
【００３０】また、サブＡＤ変換器，ＤＡ変換器，差信
号を作り出す減算器、およびアンプが従来の速度のまま
でも、変換レートを高速にできるので、消費電力を大き
くする必要が無く、低電力で高速な変換レートのＡＤ変
換器を実現できる。
号を作り出す減算器、およびアンプが従来の速度のまま
でも、変換レートを高速にできるので、消費電力を大き
くする必要が無く、低電力で高速な変換レートのＡＤ変
換器を実現できる。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のパイプライン型ＡＤ変換器を示すブロッ
ク図である。
ク図である。
【図３】本発明の別の実施例を示すブロック図である。
【図４】従来のパイプライン型ＡＤ変換器の動作タイミ
ングを示す図である。
ングを示す図である。
【図５】本発明の図３の実施例の動作タイミングを示す
図である。
図である。
【図６】本発明の図１の実施例の動作タイミングを示す
図である。
図である。
【図７】本発明の図１および図３の実施例に用いられる
サンプルホールド型アンプの一例を示す図である。
サンプルホールド型アンプの一例を示す図である。
１…サブＡＤ変換ブロック、１−１…第１のサブＡＤ変
換ブロック、１−２…第２のサブＡＤ変換ブロック、１
−３…第３のサブＡＤ変換ブロック、１−ｎ…第ｎのサ
ブＡＤ変換ブロック、２…信号入力端子、３…補正論理
回路、４…ＡＤ変換器出力、１１…サンプルホールド回
路、１２…サブＡＤ変換器、１３…サブＤＡ変換器、１
４…減算器、１５…誤差増幅アンプ、１６…ラッチ回
路、１７…第２のサンプルホールド回路、２１…サンプ
ルホールド型アンプの第一の入力端子、２２…サンプル
ホールド型アンプの第二の入力端子、２３…第一の入力
端子の信号をサンプルするスイッチ、２４…第二の入力
端子の信号をサンプルするスイッチ、２５…アンプリセ
ットスイッチ、２６…入力側容量Ｃｉ、２７…帰還容量
Ｃｆ、２８…オペアンプ。
換ブロック、１−２…第２のサブＡＤ変換ブロック、１
−３…第３のサブＡＤ変換ブロック、１−ｎ…第ｎのサ
ブＡＤ変換ブロック、２…信号入力端子、３…補正論理
回路、４…ＡＤ変換器出力、１１…サンプルホールド回
路、１２…サブＡＤ変換器、１３…サブＤＡ変換器、１
４…減算器、１５…誤差増幅アンプ、１６…ラッチ回
路、１７…第２のサンプルホールド回路、２１…サンプ
ルホールド型アンプの第一の入力端子、２２…サンプル
ホールド型アンプの第二の入力端子、２３…第一の入力
端子の信号をサンプルするスイッチ、２４…第二の入力
端子の信号をサンプルするスイッチ、２５…アンプリセ
ットスイッチ、２６…入力側容量Ｃｉ、２７…帰還容量
Ｃｆ、２８…オペアンプ。
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フロントページの続き
(72)発明者 今泉 栄亀
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 臼井 邦彦
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
Claims (5)
- 【請求項１】サブＡＤ変換器，ＤＡ変換器，差信号を作
り出す減算器、およびアンプからなるサブＡＤ変換ブロ
ックを、複数個縦続に接続したパイプライン型ＡＤ変換
器において、サブＡＤ変換ブロック内の、サブＡＤ変換
器の出力とＤＡ変換器の入力との間にラッチ回路を設
け、あるクロックタイミングにおいてＡＤ変換を行わせ
た後、次のクロックタイミング、又はＡＤ変換を行わせ
るタイミングとは別のクロックタイミングにおいて、Ｄ
Ａ変換を動作させることを特徴としたパイプライン型Ａ
Ｄ変換器。 - 【請求項２】請求項１のパイプライン型ＡＤ変換器にお
いて、差信号を作り出す減算器をサンプルホールド機能
のあるアンプ回路で実現することを特徴としたパイプラ
イン型ＡＤ変換器。 - 【請求項３】請求項２のパイプライン型ＡＤ変換器にお
いて、サンプルホールド機能のあるアンプ回路を、ＡＤ
変換を行わせるタイミングでＡＤ変換の入力信号と同じ
信号をサンプルし、ＤＡ変換を行うタイミングまたは次
のタイミングで差信号を作り出しそれを増幅してホール
ド出力とするように動作させることを特徴としたパイプ
ライン型ＡＤ変換器。 - 【請求項４】請求項１のパイプライン型ＡＤ変換器にお
いて、サンプルホールド回路の出力と差信号を作り出す
減算器との間に、もう一つサンプルホールド回路、又は
サンプルホールド機能のあるアンプ回路を設け、信号を
サンプルホールドさせることを特徴としたパイプライン
型ＡＤ変換器。 - 【請求項５】請求項２のパイプライン型ＡＤ変換器にお
いて、あるクロックタイミングでＤＡ変換器に出力を出
させ、次のクロックタイミング又は引き続くクロックタ
イミングにおいて、同一のＤＡ変換出力を引き続き出力
させ、差信号を作り出す減算器を働かせることを特徴と
したパイプライン型ＡＤ変換器。
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|---|---|---|---|
| JP16535891A JP3153271B2 (ja) | 1991-07-05 | 1991-07-05 | Ａｄ変換器 |
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| US07/907,524 US5274377A (en) | 1991-07-05 | 1992-07-02 | Pipelined A/D converter |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16535891A JP3153271B2 (ja) | 1991-07-05 | 1991-07-05 | Ａｄ変換器 |
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| Publication Number | Publication Date |
|---|---|
| JPH0514199A true JPH0514199A (ja) | 1993-01-22 |
| JP3153271B2 JP3153271B2 (ja) | 2001-04-03 |
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ID=15810853
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16535891A Expired - Fee Related JP3153271B2 (ja) | 1991-07-05 | 1991-07-05 | Ａｄ変換器 |
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|---|---|
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