JP2004096636A - アナログ−デジタル変換回路 - Google Patents

Abstract

【課題】省面積化が図られるとともにビット分解能の変更が可能なアナログ−デジタル変換回路を提供することである。
【解決手段】１段目の回路ＳＴ１内の演算増幅器１、サブＡ／Ｄコンバータ７、Ｄ／Ａコンバータ８および演算増幅器２は、クロック信号ＣＬＫ１に応答して動作する。２段目の回路ＳＴ２内の演算増幅器３、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０および演算増幅器４は、クロック信号ＣＬＫ１の３倍の周波数を有するクロック信号ＣＬＫ３に応答して動作する。１段目の回路ＳＴ１内の演算増幅器２から出力されるアナログ信号はスイッチＳＷ１を介して２段目の回路ＳＴ２内の入力ノードＮＩに与えられる。２段目の回路ＳＴ２内の演算増幅器４から出力されるアナログ信号はスイッチＳＷ２を介して２段目の回路ＳＴ２内の入力ノードＮＩに与えられる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路に関する。
【０００２】
【従来の技術】
近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用のアナログ−デジタル変換回路（Ａ／Ｄコンバータ）の需要が大きくなっている。ビデオ信号処理用のアナログ−デジタル変換回路には高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。
【０００３】
しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきたため、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路が開発された（例えば、特許文献１参照）。
【０００４】
図１２は従来のアナログ−デジタル変換回路を示すブロック図である。図１２のアナログ−デジタル変換回路１０１は、１０ビット４段パイプライン構成を有する。
【０００５】
図１２において、アナログ−デジタル変換回路１０１は、サンプルホールド回路１０２、１段目〜４段目の回路１０３〜１０６、複数のラッチ回路１０７および出力回路１０８から構成されている。
【０００６】
１段目（初段）の回路１０３は、サブＡ／Ｄコンバータ１０９、Ｄ／Ａコンバータ１１０、演算増幅器１１１ａ、減算回路１１２および演算増幅器１１３を備える。減算回路１１２および演算増幅器１１３が差分増幅器１１４を構成する。２段目および３段目の回路１０４，１０５は、サブＡ／Ｄコンバータ１０９、Ｄ／Ａコンバータ１１０、演算増幅器１１１、減算回路１１２および演算増幅器１１３を備える。１段目〜３段目の回路１０３〜１０５において、減算回路１１２および演算増幅器１１３が差分増幅器１１４を構成する。
【０００７】
ただし、後述するように、１段目の回路１０３内の演算増幅器１１１ａは、利得１を有し、サンプルホールド回路として働く。１段目の回路１０３内の演算増幅器１１３および２段目および３段目の回路１０４，１０５内の演算増幅器１１１，１１３の利得は２である。４段目（最終段）の回路１０６は、サブＡ／Ｄコンバータ１０９のみを備える。
【０００８】
１段目の回路１０３は４ビット構成、２〜４段目の回路１０４〜１０６はそれぞれ２ビット構成である。１〜３段目の回路１０３〜１０５において、サブＡ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０のビット数（ビット構成）は同じに設定されている。
【０００９】
次に、図１２のアナログ−デジタル変換回路１０１の動作を説明する。サンプルホールド回路１０２は、アナログ入力信号Ｖｉｎをサンプリングして一定時間保持する。サンプルホールド回路１０２から出力されたアナログ入力信号Ｖｉｎは、１段目の回路１０３へ転送される。
【００１０】
１段目の回路１０３において、サブＡ／Ｄコンバータ１０９は、アナログ入力信号Ｖｉｎに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結果である上位４ビットのデジタル出力（２^９，２^８，２^７，２^６）は、Ｄ／Ａコンバータ１１０へ転送されるとともに、４つのラッチ回路７を介して出力回路１０８へ転送される。Ｄ／Ａコンバータ１１０は、サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結果である上位４ビットのデジタル出力をアナログ信号に変換する。
【００１１】
一方、演算増幅器１１１ａは、アナログ入力信号Ｖｉｎをサンプリングして一定時間保持する。減算回路１１２は、演算増幅器１１１ａから出力されたアナログ入力信号ＶｉｎとＤ／Ａコンバータ１１０のＤ／Ａ変換結果とを減算する。演算増幅器１１３は、減算回路１１２の出力を増幅する。演算増幅器１１３の出力は、２段目の回路１０４へ転送される。
【００１２】
２段目の回路１０４においては、サブＡ／Ｄコンバータ１０９が、１段目の回路１０３の演算増幅器１１３の出力に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結果は、Ｄ／Ａコンバータ１１０へ転送されるとともに、３つのラッチ回路７を介して出力回路１０８へ転送される。これにより、２段目の回路１０４から中上位２ビットのデジタル出力（２^５，２^４）が得られる。
【００１３】
一方、演算増幅器１１１は、１段目の回路１０３の演算増幅器１１３の出力を増幅する。減算回路１１２は、演算増幅器１１１の出力とＤ／Ａコンバータ１１０のＤ／Ａ変換結果とを減算する。演算増幅器１１３は、減算回路１１２の出力を増幅する。演算増幅器１１３の出力は、３段目の回路１０５へ転送される。
【００１４】
３段目の回路１０５においては、２段目の回路１０３の演算増幅器１１３の出力に対して２段目の回路１０４と同様の動作が行われる。それにより、３段目の回路１０５から中下位２ビットのデジタル出力（２^３，２^２）が得られる。
【００１５】
４段目の回路１０６においては、３段目の回路１０５の演算増幅器１１３の出力に対してサブＡ／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２^１，２^０）が得られる。
【００１６】
１段目〜４段目の回路１０３〜１０６のデジタル出力は、各ラッチ回路１０７を経て同時に出力回路１０８に到達する。すなわち、各ラッチ回路１０７は各回路１０３〜１０６のデジタル出力の同期をとるために設けられている。
【００１７】
出力回路１０８は、アナログ入力信号Ｖｉｎに対応する１０ビットのデジタル出力Ｄｏｕｔ　を必要な場合はデジタル補正処理後パラレル出力する。
【００１８】
【特許文献１】
特開平１１−８８１７２号公報
【００１９】
【発明が解決しようとする課題】
このように多段パイプライン構成を有するアナログ−デジタル変換回路では、パイプライン処理および各段での増幅機能により、高速なスループット（変換周波数）および高精度（高分解能）を実現できる。そのため、数ＭＨｚ〜１００ＭＨｚの変換周波数で動作する高精度かつ高速の８〜１２ビット構成のアナログ−デジタル変換回路が、デジタルビデオ信号処理、デジタル通信処理等の用途に広く採用されている。
【００２０】
しかしながら、上記の多段パイプライン構成を有するアナログ−デジタル変換回路においては、同様の構成を有する回路が複数段に配列されるため、面積効率が高くない。また、システム構成上、回路の段数を増加または削減することによりビット分解能を容易に変更することができる。しかしながら、アナログ−デジタル変換回路を実際のＬＳＩ（大規模集積回路）に搭載した場合には、回路の段数を増加または削減することは不可能である。また、１０ビットのアナログ−デジタル変換回路を８ビットのアナログ−デジタル変換回路として使用することは可能であるが、これは単にオーバースペック（過剰仕様）となるだけであり、面積効率の問題を解決することにはならない。
【００２１】
本発明の目的は、省面積化が図られるとともにビット分解能の変更が可能なアナログ−デジタル変換回路を提供することである。
【００２２】
【課題を解決するための手段および発明の効果】
（１）第１の発明
第１の発明に係るアナログ−デジタル変換回路は、第１および第２のノードを有する第１の回路と、入力されたアナログ信号および第２のノードのアナログ信号のいずれか一方をを選択的に第１のノードに与える切替手段と、切替手段を制御する制御手段とを備え、第１の回路は、第１のノードからのアナログ信号をデジタル信号に変換する第１のアナログ−デジタル変換器と、第１のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第１のデジタル−アナログ変換器と、第１のノードからのアナログ信号と第１のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して第２のノードに出力する第１の差分増幅器とを含み、制御手段は、入力されたアナログ信号が第１のノードに与えられた後、第１のアナログ−デジタル変換器による変換動作、第１のデジタル−アナログ変換器による変換動作および第１の差分増幅器による増幅動作が所定サイクル数行われるように切替手段を制御するものである。
【００２３】
本発明に係るアナログ−デジタル変換回路においては、入力されたアナログ信号が第１のノードに与えられた後、第１の回路において、第１のアナログ−デジタル変換器による変換動作、第１のデジタル−アナログ変換器による変換動作および第１の差分増幅器による増幅動作が所定サイクル数行われる。それにより、各サイクルごとに第１の回路内の第１のアナログ−デジタル変換器からデジタル信号が順次出力される。
【００２４】
このようにして、第１の回路により多段パイプライン構成が実現される。したがって、省面積化が図られる。
【００２５】
また、切替手段の制御により第１の回路で行われるサイクル数を変更することにより、ビット分解能を容易に変更することができる。したがって、同一のハードウエア構成で異なるビット分解能を有するアナログ−デジタル変換回路が容易に実現される。
【００２６】
（２）第２の発明
第２の発明に係るアナログ−デジタル変換回路は、第１の発明に係るアナログ−デジタル変換回路の構成において、第１の回路は、第１のノードのアナログ信号を増幅して第１の差分増幅器に与える第１の演算増幅器をさらに含むものである。
【００２７】
この場合、第１の回路内に第１の演算増幅器および第１の差分増幅器が設けられているので、１段当たりの増幅器のループ定数を低減することができ、かつ１段当たりの増幅器の負荷容量が低減する。それにより、各増幅器の限界動作周波数が高くなる。その結果、各増幅器の性能を向上させることなく、高い変換動作を保ちつつ、変換速度を向上させることが可能となる。
【００２８】
また、第１の回路の各サイクルにおいて、第１の演算増幅器による増幅動作および第１のアナログ−デジタル変換器による変換動作と、第１の差分増幅器による増幅動作および第１のデジタル−アナログ変換器による変換動作とを並行して行うことが可能となる。それにより、各サイクルにおける第１の演算増幅器による増幅動作、第１のアナログ−デジタル変換器による変換動作、第１のデジタル−アナログ変換器による変換動作および第１の差分増幅器による増幅動作のタイミングが緩和される。
【００２９】
（３）第３の発明
第３の発明に係るアナログ−デジタル変換回路は、第１または第２の発明に係るアナログ−デジタル変換回路の構成において、切替手段を介して第１の回路の前段に少なくとも１段に設けられた第２の回路をさらに備え、第２の回路は、入力されたアナログ信号をデジタル信号に変換する第２のアナログ−デジタル変換器と、第２のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第２のデジタル−アナログ変換器と、入力されたアナログ信号と第２のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して切替手段を介して第１の回路に出力する第２の差分増幅器とを含んだものである。
【００３０】
この場合、アナログ信号が第２の回路に入力され、第２のアナログ−デジタル変換器による変換動作、第２のデジタル−アナログ変換器による変換動作および第２の差分増幅器による増幅動作が行われる。第２の差分増幅器から出力されるアナログ信号が切替手段を介して第１の回路に入力され、第１の回路において、第１のアナログ−デジタル変換器による変換動作、第１のデジタル−アナログ変換器による変換動作および第１の差分増幅器による増幅動作が所定サイクル数行われる。それにより、第２の回路内の第２のアナログ−デジタル変換器からデジタル信号が出力され、各サイクルごとに第１の回路内の第１のアナログ−デジタル変換器からデジタル信号が順次出力される。
【００３１】
このようにして、第２の回路および第１の回路により多段パイプライン構成が実現される。
【００３２】
（４）第４の発明
第４の発明に係るアナログ−デジタル変換回路は、第３の発明に係るアナログ−デジタル変換回路の構成において、第２の回路は、入力されたアナログ信号を増幅して第２の差分増幅器に与える第２の演算増幅器をさらに含むものである。
【００３３】
この場合、第２の回路内に第２の演算増幅器および第２の差分増幅器が設けられているので、１段当たりの増幅器のループ定数を低減することができ、かつ１段当たりの増幅器の負荷容量が低減する。それにより、各増幅器の限界動作周波数が高くなる。その結果、各増幅器の性能を向上させることなく、高い変換動作を保ちつつ、変換速度を向上させることが可能となる。
【００３４】
また、第２の回路において、第２の演算増幅器による増幅動作および第２のアナログ−デジタル変換器による変換動作と、第２の差分増幅器による増幅動作および第２のデジタル−アナログ変換器による変換動作とを並行して行うことが可能となる。それにより、第２の回路において、第２の演算増幅器による増幅動作、第２のアナログ−デジタル変換器による変換動作、第２のデジタル−アナログ変換器による変換動作および第２の差分増幅器による増幅動作のタイミングが緩和される。
【００３５】
（５）第５の発明
第５の発明に係るアナログ−デジタル変換回路は、第１〜第４のいずれかの発明に係るアナログ−デジタル変換回路の構成において、制御手段は、クロック信号および制御信号を発生する信号発生器を含み、第１の回路の第１のアナログ−デジタル変換器、第１のデジタル−アナログ変換器および第１の差分増幅器は、信号発生器により発生されたクロック信号に応答して動作し、切替手段は、信号発生器により発生された制御信号に応答して、入力されたアナログ信号を第１のノードに与える状態と、第２のノードのアナログ信号を第１のノードに与える状態とを切り替えるものである。
【００３６】
この場合、クロック信号に応答して第１の回路の第１のアナログ−デジタル変換器、第１のデジタル−アナログ変換器および第１の差分増幅器の動作が行われ、制御信号に応答して、切替手段が入力されたアナログ信号を第１のノードに与える状態と第２のノードのアナログ信号を第１のノードに与える状態とに切り替えられる。それにより、第１の回路において、第１のアナログ−デジタル変換器による変換動作、第１のデジタル−アナログ変換器による変換動作および第１の差分増幅器による増幅動作が所定サイクル数行われ、多段パイプライン構成が実現される。
【００３７】
（６）第６の発明
第６の発明に係るアナログ−デジタル変換回路は、第５の発明に係るアナログ−デジタル変換回路の構成において、制御手段は、信号発生器により発生されるクロック信号の周波数を変更する変更手段をさらに含むものである。
【００３８】
この場合、変更手段によりクロック信号の周波数を変更することにより、第１の回路で行われるサイクル数を容易に変更することができる。それにより、ビット分解能を容易に変更することができる。
【００３９】
（７）第７の発明
第７の発明に係るアナログ−デジタル変換回路は、第６の発明に係るアナログ−デジタル変換回路の構成において、信号発生器は、分周器を有する位相同期ループを含み、変更手段は、位相同期ループの分周器の分周比を設定する分周比設定手段を含むものである。
【００４０】
この場合、分周比設定手段により位相同期ループの分周器の分周比を設定することにより、クロック信号の周波数を容易に変更し、ビット分解能を変更することができる。
【００４１】
【発明の実施の形態】
図１は本発明の一実施の形態に係るアナログ−デジタル変換回路の構成を示すブロック図である。
【００４２】
図１のアナログ−デジタル変換回路１００は、１段目の回路ＳＴ１、２段目の回路ＳＴ２、スイッチＳＷ１，ＳＷ２および信号発生器３０を備える。
【００４３】
１段目の回路ＳＴ１は、演算増幅器１、サブＡ／Ｄコンバータ７、Ｄ／Ａコンバータ８、減算回路５および演算増幅器２を備える。減算回路５および演算増幅器２が差分増幅器２ａを構成する。２段目の回路ＳＴ２は、演算増幅器３、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、減算回路６および演算増幅器４を備える。減算回路６および演算増幅器４が差分増幅器４ａを構成する。
【００４４】
１段目の回路ＳＴ１内の演算増幅器１，２および２段目の回路ＳＴ２内の演算増幅器３，４の利得はそれぞれ２である。１段目の回路ＳＴ１のサブＡ／Ｄコンバータ７は４ビット構成、２段目の回路ＳＴ２のサブＡ／Ｄコンバータ９は（２ビット＋冗長１ビット）構成である。以下、冗長ビットを考慮せずに説明を行う。
【００４５】
信号発生器３０は、クロック信号ＣＬＫ１，ＣＬＫ２および制御信号ＳＷを発生する。クロック信号ＣＬＫ１の周波数はＦｓであり、クロック信号ＣＬＫ３の周波数はクロック信号ＣＬＫ１の周波数Ｆｓの３倍すなわち３Ｆｓである。制御信号ＳＷの周波数はクロック信号ＣＬＫ１の周波数Ｆｓと等しい。
【００４６】
１段目の回路ＳＴ１内の演算増幅器１、サブＡ／Ｄコンバータ７、Ｄ／Ａコンバータ８および演算増幅器２は、クロック信号ＣＬＫ１に応答して動作する。また、２段目の回路ＳＴ２内の演算増幅器３、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０および演算増幅器４は、クロック信号ＣＬＫ３に応答して動作する。さらに、スイッチＳＷ１，ＳＷ２は、制御信号ＳＷに応答して相補的にオンおよびオフする。
【００４７】
入力端子Ｉｎには、アナログ信号Ｖｉｎが与えられる。入力端子Ｉｎのアナログ信号Ｖｉｎは、１段目の回路ＳＴ１内の演算増幅器１およびサブＡ／Ｄコンバータ７に入力される。サブＡ／Ｄコンバータ７は、アナログ信号Ｖｉｎに対してＡ／Ｄ変換を行い、Ａ／Ｄ変換結果である４ビットのデジタル信号を出力するとともにそのデジタル信号をＤ／Ａコンバータ８に与える。Ｄ／Ａコンバータ８は、サブＡ／Ｄコンバータ７から与えられる４ビットのデジタル信号に対してＤ／Ａ変換を行い、アナログ信号ＶＤＡを出力する。
【００４８】
一方、演算増幅器１は、入力端子Ｉｎのアナログ信号Ｖｉｎをサンプリングおよび増幅して出力する。減算回路５は、演算増幅器１から出力されたアナログ信号ＶｉｎとＤ／Ａコンバータ８から出力されたアナログ信号ＶＤＡとを減算する。演算増幅器２は、減算回路５の出力信号を増幅してアナログ信号Ｖｏｕｔを出力する。演算増幅器２から出力されるアナログ信号Ｖｏｕｔは、スイッチＳＷ１のオン時に２段目の回路ＳＴ２の入力ノードＮＩに与えられる。
【００４９】
入力ノードＮＩのアナログ信号は、２段目の回路ＳＴ２内の演算増幅器３およびサブＡ／Ｄコンバータ９に入力される。サブＡ／Ｄコンバータ９は、アナログ信号に対してＡ／Ｄ変換を行い、Ａ／Ｄ変換結果である２ビットのデジタル信号を出力するとともにそのデジタル信号をＤ／Ａコンバータ１０に与える。Ｄ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９から与えられる２ビットのデジタル信号に対してＤ／Ａ変換を行い、アナログ信号を出力する。
【００５０】
一方、演算増幅器３は、入力ノードＮＩのアナログ信号をサンプリングおよび増幅して出力する。減算回路６は、演算増幅器３から出力されたアナログ信号とＤ／Ａコンバータ１０から出力されたアナログ信号とを減算する。演算増幅器４は、減算回路６の出力信号を増幅してアナログ信号を出力する。演算増幅器４から出力されるアナログ信号は、スイッチＳＷ２のオン時に入力ノードＮＩに与えられる。
【００５１】
本実施の形態では、２段目の回路ＳＴ２が第１の回路に相当し、１段目の回路ＳＴ１が第２の回路に相当する。また、スイッチＳＷ１，ＳＷ２が切替手段に相当し、信号発生器３０が制御手段に相当する。さらに、サブＡ／Ｄコンバータ９が第１のアナログ−デジタル変換器に相当し、Ｄ／Ａコンバータ１０が第１のデジタル−アナログ変換器に相当し、演算増幅器３が第１の演算増幅器に相当し、差分増幅器４ａが第１の差分増幅器に相当する。また、サブＡ／Ｄコンバータ７が第２のアナログ−デジタル変換器に相当し、Ｄ／Ａコンバータ８が第２のデジタル−アナログ変換器に相当し、演算増幅器１が第２の演算増幅器に相当し、差分増幅器２ａが第２の差分増幅器に相当する。
【００５２】
次に、図２を参照しながら図１のアナログ−デジタル変換回路１００の全体の動作を説明する。図２は図１のアナログ−デジタル変換回路１００の動作を説明するためのタイミングチャートである。
【００５３】
図２において、ＡＭＰは増幅動作を示し、ＡＺはオートゼロ動作を示し、ＳＭＰはサンプリング動作を示す。ここで、オートゼロ動作とは、演算増幅器の一対の入力端子間の電位差を０にする動作である。
【００５４】
期間Ｔ１〜Ｔ５では、制御信号ＳＷがローレベルになる。それにより、スイッチＳＷ１がオフし、スイッチＳＷ２がオンする。
【００５５】
まず、期間Ｔ１〜Ｔ３では、クロック信号ＣＬＫ１がハイレベルになる。それにより、１段目の回路ＳＴ１内の演算増幅器１が増幅動作を行い、サブＡ／Ｄコンバータ７がＡ／Ｄ変換動作を行う。この場合、サブＡ／Ｄコンバータ７から上位４ビットのデジタル信号Ｄ９〜Ｄ６が出力される。このとき、演算増幅器２はオートゼロ動作およびサンプリング動作を行う。また、Ｄ／Ａコンバータ８の出力は不定となっている。
【００５６】
次に、期間Ｔ４〜Ｔ６では、クロック信号ＣＬＫ１がローレベルになる。それにより、１段目の回路ＳＴ１内の演算増幅器１がオートゼロ動作およびサンプリング動作を行い、サブＡ／Ｄコンバータ７がオートゼロ動作およびサンプリング動作を行う。このとき、演算増幅器２は増幅動作を行い、Ｄ／Ａコンバータ８はＤ／Ａ変換動作を行う。Ｄ／Ａコンバータ８から出力されるアナログ信号は確定する。
【００５７】
期間Ｔ６〜Ｔ７では、制御信号ＳＷがハイレベルになる。それにより、スイッチＳＷ１がオンし、スイッチＳＷ２がオフする。したがって、１段目の回路ＳＴ１内の演算増幅器２から出力されるアナログ信号がスイッチＳＷ１を介して２段目の回路ＳＴ２の入力ノードＮＩに与えられる。
【００５８】
まず、期間Ｔ６では、クロック信号ＣＬＫ３がハイレベルになる。それにより、２段目の回路ＳＴ２内の演算増幅器３がオートゼロ動作およびサンプリング動作を行い、サブＡ／Ｄコンバータ９がオートゼロ動作およびサンプリング動作を行う。このとき、演算増幅器４は増幅動作を行い、Ｄ／Ａコンバータ１０はＤ／Ａ変換動作を行う。
【００５９】
次に、期間Ｔ７では、クロック信号ＣＬＫ３がローレベルになる。それにより、２段目の回路ＳＴ２内の演算増幅器３が増幅動作を行い、サブＡ／Ｄコンバータ９がＡ／Ｄ変換動作を行う。この場合、サブＡ／Ｄコンバータ９から中上位２ビットのデジタル信号Ｄ５，Ｄ４が出力される。このとき、演算増幅器４はオートゼロ動作およびサンプリング動作を行い、Ｄ／Ａコンバータ１０の出力は不定となっている。
【００６０】
期間Ｔ８〜Ｔ１１では、制御信号ＳＷがローレベルになる。それにより、スイッチＳＷ１がオフし、スイッチＳＷ２がオンする。その結果、２段目の回路ＳＴ２内の演算増幅器４から出力ノードＮＯに出力されるアナログ信号がスイッチＳＷ２を介して入力ノードＮＩに与えられる。
【００６１】
まず、期間Ｔ８では、クロック信号ＣＬＫ３がハイレベルになる。それにより、２段目の回路ＳＴ２内の演算増幅器３がオートゼロ動作およびサンプリング動作を行い、サブＡ／Ｄコンバータ９がオートゼロ動作およびサンプリング動作を行う。このとき、演算増幅器４は増幅動作を行い、Ｄ／Ａコンバータ１０はＤ／Ａ変換動作を行う。それにより、演算増幅器４から出力ノードＮＯに出力されるアナログ信号がスイッチＳＷ２を介して入力ノードＮＩに与えられる。
【００６２】
次に、期間Ｔ９では、クロック信号ＣＬＫ３がローレベルになる。それにより、２段目の回路ＳＴ２内の演算増幅器３が増幅動作を行い、サブＡ／Ｄコンバータ９がＡ／Ｄ変換動作を行う。この場合、Ａ／Ｄコンバータ９から中下位２ビットのデジタル信号Ｄ３，Ｄ２が出力される。このとき、演算増幅器４はオートゼロ動作およびサンプリング動作を行い、Ｄ／Ａコンバータ１０の出力は不定となっている。
【００６３】
さらに、期間Ｔ１０では、クロック信号ＣＬＫ３がハイレベルになる。それにより、２段目の回路ＳＴ２内の演算増幅器３がオートゼロ動作およびサンプリング動作を行い、サブＡ／Ｄコンバータ９がオートゼロ動作およびサンプリング動作を行う。このとき、演算増幅器４は増幅動作を行い、Ｄ／Ａコンバータ１０はＤ／Ａ変換動作を行う。それにより、演算増幅器４から出力ノードＮＯに出力されるアナログ信号がスイッチＳＷ２を介して入力ノードＮＩに与えられる。
【００６４】
次いで、期間Ｔ１１では、クロック信号ＣＬＫ３がローレベルになる。それにより、２段目の回路ＳＴ２内の演算増幅器３が増幅動作を行い、サブＡ／Ｄコンバータ９がＡ／Ｄ変換動作を行う。この場合、サブＡ／Ｄコンバータ９から下位２ビットのデジタル信号Ｄ１，Ｄ０が出力される。このとき、演算増幅器４はオートゼロ動作およびサンプリング動作を行い、Ｄ／Ａコンバータ１０の出力は不定となっている。
【００６５】
上記のように、本実施の形態に係るアナログ−デジタル変換回路１００においては、１段目の回路ＳＴ１から上位４ビットのデジタル信号Ｄ９〜Ｄ６が出力され、２段目の回路ＳＴ２から中上位２ビットのデジタル信号Ｄ５，Ｄ４、中下位２ビットのデジタル信号Ｄ３，Ｄ２および下位２ビットのデジタル信号Ｄ１，Ｄ０が順次出力される。このようにして、２段の回路ＳＴ１，ＳＴ２により１０ビット４段パイプライン構成が実現される。したがって、省面積化が図られる。
【００６６】
図３は本発明の他の実施の形態に係るアナログ−デジタル信号の構成を示すブロック図である。
【００６７】
図３のアナログ−デジタル変換回路１００ａは、回路ＳＴ０、スイッチＳＷ１，ＳＷ２および信号発生器３０を備える。
【００６８】
回路ＳＴ０は、演算増幅器１１、サブＡ／Ｄコンバータ１４、Ｄ／Ａコンバータ１５、減算回路１３および演算増幅器１２を備える。減算回路１３および演算増幅器１２が差分増幅器１２ａを構成する。
【００６９】
回路ＳＴ０内の演算増幅器１１，１２の利得はそれぞれ４である。また、回路ＳＴ０のサブＡ／Ｄコンバータ１４は４ビット構成である。
【００７０】
信号発生器３０は、クロック信号ＣＬＫ１，ＣＬＫ２および制御信号ＳＷを発生する。クロック信号ＣＬＫ１の周波数はＦｓであり、クロック信号ＣＬＫ３の周波数はクロック信号ＣＬＫ１の周波数Ｆｓの３倍すなわち３Ｆｓである。制御信号ＳＷの周波数はクロック信号ＣＬＫ１の周波数Ｆｓと等しい。
【００７１】
回路ＳＴ０内の演算増幅器１１、サブＡ／Ｄコンバータ１４、Ａ／Ｄコンバータ１５および演算増幅器１２は、クロック信号ＣＬＫ３に応答して動作する。また、スイッチＳＷ１，ＳＷ２は、制御信号ＳＷに応答して相補的にオンおよびオフする。
【００７２】
入力端子Ｉｎには、アナログ信号Ｖｉｎが与えられる。入力端子Ｉｎのアナログ信号Ｖｉｎは、スイッチＳＷ１のオン時に回路ＳＴ０内の演算増幅器１１およびサブＡ／Ｄコンバータ１４に入力される。サブＡ／Ｄコンバータ１４は、アナログ信号Ｖｉｎに対してＡ／Ｄ変換を行い、Ａ／Ｄ変換結果である４ビットのデジタル信号を出力するとともにそのデジタル信号をＤ／Ａコンバータ１５に与える。Ｄ／Ａコンバータ１５は、サブＡ／Ｄコンバータ１４から与えられる４ビットのデジタル信号に対してＤ／Ａ変換を行い、アナログ信号を出力する。
【００７３】
一方、演算増幅器１１は、入力ノードＮＩのアナログ信号をサンプリングおよび増幅して出力する。減算回路１３は、演算増幅器１１から出力されたアナログ信号とＤ／Ａコンバータ１５から出力されたアナログ信号とを減算する。演算増幅器１２は、減算回路１３の出力信号を増幅してアナログ信号を出力する。演算増幅器１２から出力されるアナログ信号は、スイッチＳＷ２のオン時に入力ノードＮＩに与えられる。
【００７４】
本実施の形態では、回路ＳＴ０が第１の回路に相当し、スイッチＳＷ１，ＳＷ２が切替手段に相当し、信号発生器３０が制御手段に相当する。さらに、サブＡ／Ｄコンバータ１４が第１のアナログ−デジタル変換器に相当し、Ｄ／Ａコンバータ１５が第１のデジタル−アナログ変換器に相当し、演算増幅器１１が第１の演算増幅器に相当し、差分増幅器１２ａが第１の差分増幅器に相当する。
【００７５】
次に、図４を参照しながら図３のアナログ−デジタル変換回路１００ａの全体の動作を説明する。図４は図３のアナログ−デジタル変換回路１００ａの動作を説明するためのタイミングチャートである。
【００７６】
図４において、ＡＭＰは増幅動作を示し、ＡＺはオートゼロ動作を示し、ＳＭＰはサンプリング動作を示す。
【００７７】
期間Ｔ１〜Ｔ２では、制御信号ＳＷがハイレベルになる。それにより、スイッチＳＷ１がオンし、スイッチＳＷ２がオフする。したがって、入力端子Ｉｎに与えられるアナログ信号ＶｉｎがスイッチＳＷ１を介して入力ノードＮＩに与えられる。
【００７８】
まず、期間Ｔ１では、クロック信号ＣＬＫ３がハイレベルになる。それにより、回路ＳＴ０内の演算増幅器１１がオートゼロ動作およびサンプリング動作を行い、サブＡ／Ｄコンバータ１４がオートゼロ動作およびサンプリング動作を行う。このとき、演算増幅器１２は増幅動作を行い、Ｄ／Ａコンバータ１５の出力は不定となっている。
【００７９】
次に、期間Ｔ２では、クロック信号ＣＬＫ３がローレベルになる。それにより、回路ＳＴ０内の演算増幅器１１が増幅動作を行い、サブＡ／Ｄコンバータ１４がＡ／Ｄ変換動作を行う。この場合、サブＡ／Ｄコンバータ１４から上位４ビットのデジタル信号Ｄ９〜Ｄ６が出力される。
【００８０】
期間Ｔ３〜Ｔ６では、制御信号５Ｗがローレベルになる。それにより、スイッチＳＷ１がオフし、スイッチＳＷ２がオンする。したがって、演算増幅器１２から出力ノードＮＯに出力されるアナログ信号がスイッチＳＷ２を介して入力ノードＮＩに与えられる。
【００８１】
まず、期間Ｔ３では、クロック信号ＣＬＫ３がハイレベルになる。それにより、回路ＳＴ０内の演算増幅器１１がオートゼロ動作およびサンプリング動作を行い、サブＡ／Ｄコンバータ１４がオートゼロ動作およびサンプリング動作を行う。このとき、演算増幅器１２は増幅動作を行い、Ｄ／Ａコンバータ１５はＤ／Ａ変換動作を行う。その結果、演算増幅器１２から出力ノードＮＯに出力されるアナログ信号がスイッチＳＷ２を介して入力ノードＮＩに与えられる。
【００８２】
次に、期間Ｔ４では、クロック信号ＣＬＫ３がローレベルになる。それにより、回路ＳＴ０内の演算増幅器１１が増幅動作を行い、サブＡ／Ｄコンバータ１４がＡ／Ｄ変換動作を行う。この場合、サブＡ／Ｄコンバータ１４から中位３ビットのデジタル信号Ｄ５〜Ｄ３および冗長１ビットが出力される。このとき、演算増幅器１２はオートゼロ動作およびサンプリング動作を行い、Ｄ／Ａコンバータ１５の出力は不定となっている。
【００８３】
さらに、期間Ｔ５では、クロック信号ＣＬＫ３がハイレベルになる。それにより、回路ＳＴ０内の演算増幅器１１がオートゼロ動作およびサンプリング動作を行い、サブＡ／Ｄコンバータ１４がオートゼロ動作およびサンプリング動作を行う。このとき、演算増幅器１２は増幅動作を行い、Ｄ／Ａコンバータ１５はＤ／Ａ変換動作を行う。その結果、演算増幅器１２から出力ノードＮＯに出力されるアナログ信号がスイッチＳＷ２を介して入力ノードＮＩに与えられる。
【００８４】
続いて、期間Ｔ６では、クロック信号ＣＬＫ３がローレベルになる。それにより、回路ＳＴ０内の演算増幅器１１が増幅動作を行い、サブＡ／Ｄコンバータ１４がＡ／Ｄ変換動作を行う。この場合、サブＡ／Ｄコンバータ１４から下位３ビットのデジタル信号Ｄ２〜Ｄ０および冗長１ビットが出力される。このとき、演算増幅器１２はオートゼロ動作およびサンプリング動作を行い、Ｄ／Ａコンバータ１５の出力は不定となっている。
【００８５】
上記のように、本実施の形態に係るアナログ−デジタル変換回路１００ａにおいては、１段の回路ＳＴ０から上位４ビットのデジタル信号Ｄ９〜Ｄ６、中位３ビットのデジタル信号Ｄ５〜Ｄ３および下位３ビットのデジタル信号Ｄ２〜Ｄ０が順次出力される。このようにして、１段の回路ＳＴ０により１０ビットの３段パイプライン構成が実現される。したがって、省面積化が実現される。
【００８６】
また、上記実施の形態では、各段の回路ＳＴ１，ＳＴ２，ＳＴ０において、２段の演算増幅器１，２，３，４または１１，１２が設けられているが、各段の回路に１段の演算増幅器または３段以上の演算増幅器を設けてもよい。
【００８７】
図５は図１および図３のアナログ−デジタル変換回路１００，１００ａにおける信号発生器３０の主要部の構成を示すブロック図である。
【００８８】
図５の信号発生器３０は、位相比較器３１、ＶＣＯ（電圧制御発振器）３２、１／Ｎ分周器３３、１／２分周器３４およびレジスタ３５を含む。レジスタ３５には、予め値Ｎが格納されている。ここで、値Ｎは任意の正の整数である。レジスタ３５から１／Ｎ分周器３３に値Ｎを設定するための制御信号ＲＣが与えられる。
【００８９】
位相比較器３１は、周波数Ｆｓのクロック信号ＣＬＫ１の位相と１／Ｎ分周器３３の出力信号の位相とを比較し、位相差に応じた制御電圧をＶＣＯ３２に与える。ＶＣＯ３２は、制御電圧に応じた周波数を有する発振信号を１／２分周器３４および１／Ｎ分周器３３に出力する。１／Ｎ分周器３３は、ＶＣＯ３２から出力される発振信号を１／Ｎ分周し、１／Ｎ分周された出力信号を位相比較器３１に与える。１／２分周器３４は、ＶＣＯ３２から出力された発振信号を１／２分周し、１／２分周された発振信号をクロック信号ＣＬＫｎとして出力する。クロック信号ＣＬＫｎは、クロック信号ＣＬＫ１のｎ倍の周波数ｎＦｓを有する。ｎ＝Ｎ／２である。
【００９０】
例えば、１／Ｎ分周器３３のレジスタにＮ＝２が設定されている場合には、クロック信号ＣＬＫｎの周波数はＦｓとなり、１／Ｎ分周器３３のレジスタにＮ＝４が設定されている場合には、クロック信号ＣＬＫｎの周波数は２Ｆｓとなり、Ｎ＝６が設定されている場合には、クロック信号ＣＬＫｎの周波数は３Ｆｓとなり、Ｎ＝８が設定されている場合には、クロック信号ＣＬＫｎの周波数は４Ｆｓる。なお、図１および図３の例はＮ＝６の場合を示す。
【００９１】
図１のアナログ−デジタル変換回路１００においては、１／Ｎ分周器３３の値Ｎを２に設定することによりクロック信号ＣＬＫｎの周波数をＦｓに設定した場合、１段目の回路ＳＴ１が４ビット構成を有し、２段目の回路ＳＴ２が（２ビット＋冗長１ビット）構成を有し、６ビットのパイプライン構成が実現される。また、１／Ｎ分周器３３の値Ｎを４に設定することによりクロック信号ＣＬＫｎの周波数を２Ｆｓに設定した場合、１段目の回路ＳＴ１が４ビット構成を有し、２段目の回路ＳＴ２の第１および第２サイクルが（２ビット＋冗長１ビット）構成を有し、８ビットのパイプライン構成が実現される。さらに、１／Ｎ分周器３３の値Ｎを８に設定することによりクロック信号ＣＬＫｎの周波数を４Ｆｓに設定した場合、１段目の回路ＳＴ１が４ビット構成を有し、２段目の回路ＳＴ２の第１〜第４サイクルが（２ビット＋冗長１ビット）構成を有し、１２ビットのパイプライン構成が実現される。
【００９２】
図３のアナログ−デジタル変換回路１００ａにおいては、１／Ｎ分周器３３の値Ｎを２に設定することによりクロック信号ＣＬＫｎの周波数をＦｓに設定した場合、回路ＳＴ０が４ビット構成を有し、４ビットのパイプライン構成が実現される。また、１／Ｎ分周器３３の値Ｎを４に設定することによりクロック信号ＣＬＫｎの周波数を２Ｆｓに設定した場合、回路ＳＴ０の第１サイクルが４ビット構成を有し、回路ＳＴ０の第２サイクルが（３ビット＋冗長１ビット）構成を有し、７ビットのパイプライン構成が実現される。さらに、１／Ｎ分周器３３の値Ｎを８に設定することによりクロック信号ＣＬＫｎの周波数を４Ｆｓに設定した場合、回路ＳＴ０の第１サイクルが４ビット構成を有し、回路ＳＴ０の第２〜第４サイクルが（３ビット＋冗長１ビット）構成を有し、１３ビットのパイプライン構成が実現される。
【００９３】
このように、図１および図３のアナログ−デジタル変換回路１００，１００ａにおいては、１／Ｎ分周器３３の分周比を任意に設定することにより、ビット分解能を容易に変更することができる。したがって、同一のハードウエア構成で異なるビット分解能を有するアナログ−デジタル変換回路が容易に実現される。
【００９４】
なお、位相比較器３１、ＶＣＯ３２および１／Ｎ分周器３３が位相同期ループを構成し、１／Ｎ分周器３３が分周器３３に相当する。また、レジスタ３５が分周比設定手段に相当する。
【００９５】
図６は図１のアナログ−デジタル変換回路１００における差分増幅器２ａの回路図である。なお、図６の差分増幅器２ａは完全差動方式の減算増幅回路である。
【００９６】
図６の差分増幅器２ａにおいて、演算増幅器２０の非反転入力端子とノードＮ１５との間にコンデンサ２１が接続され、反転入力端子とノードＮ１６との間にコンデンサ２２が接続されている。
【００９７】
ノードＮ１５は、スイッチＳＷ１１を介してノードＮ１１に接続され、かつスイッチＳＷ１３を介してノードＮ１３に接続されている。ノードＮ１６は、スイッチＳＷ１２を介してノードＮ１２に接続され、かつスイッチＳＷ１４を介してノードＮ１４に接続されている。
【００９８】
演算増幅器２０の反転出力端子は、ノードＮＯ１に接続されるとともに、コンデンサ２３を介して非反転入力端子に接続されている。演算増幅器２０の非反転出力端子は、ノードＮＯ２に接続されるとともに、コンデンサ２４を介して反転入力端子に接続されている。
【００９９】
演算増幅器２０の非反転入力端子はスイッチＳＷ１５を介して基準電圧Ｖａｇを受ける基準端子に接続され、反転入力端子はスイッチＳＷ１７を介して基準端子に接続されている。演算増幅器２０の反転出力端子はスイッチＳＷ１６を介して基準端子に接続され、非反転出力端子はスイッチＳＷ１８を介して基準端子に接続されている。ノードＮＯ１，ＮＯ２は、それぞれコンデンサ２５，２６を介して接地されている。
【０１００】
スイッチＳＷ１１〜ＳＷ１８は、ＣＭＯＳスイッチにより構成されている。これらのスイッチＳＷ１１〜ＳＷ１８は、制御信号ＳＷまたはその反転信号により制御される。
【０１０１】
この差分増幅器２ａには、入力端子Ｉｎのアナログ信号ＶｉｎおよびＤ／Ａコンバータ８のＤ／Ａ変換結果であるアナログ信号ＶＤＡが与えられる。すなわち、ノードＮ１１，Ｎ１２にそれぞれアナログ信号Ｖｉｎ（＋），Ｖｉｎ（−）が与えられる。ここで、Ｖｉｎ＝Ｖｉｎ（＋）−Ｖｉｎ（−）である。また、ノードＮ１３，Ｎ１４にそれぞれアナログ信号ＶＤＡ（＋），ＶＤＡ（−）が与えられる。ここで、ＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）である。ノードＮＯ１にはアナログ信号Ｖｏｕｔ（＋）が現われ、ノードＮＯ２にはアナログ信号Ｖｏｕｔ（−）が現われる。ここで、Ｖｏｕｔ＝Ｖｏｕｔ（＋）−Ｖｏｕｔ（−）である。
【０１０２】
次に、図７を参照しながら図６の差分増幅器２ａの動作を説明する。図７は図６の差分増幅器２ａの動作を説明するためのタイミングチャートである。ここでは、コンデンサ２３，２４の容量値をそれぞれＣとし、コンデンサ２１，２２の容量値をそれぞれＫＣとする。Ｋは定数である。
【０１０３】
オートゼロ動作時およびサンプリング動作時には、スイッチＳＷ１１，ＳＷ１２，ＳＷ１５〜ＳＷ１８がオンし、スイッチＳＷ１３，ＳＷ１４がオフする。それにより、演算増幅器２０の非反転入力端子および反転入力端子が等電位になり、反転出力端子および非反転出力端子が等電位になる。また、アナログ信号Ｖｉｎ（＋）がスイッチＳＷ１１を介してノードＮ１５に入力され、アナログ信号Ｖｉｎ（−）がスイッチＳＷ１２を介してノードＮ１６に入力される。すなわち、アナログ信号Ｖｉｎ（＋），Ｖｉｎ（−）がサンプリングされる。
【０１０４】
その後、スイッチＳＷ１５〜ＳＷ１８がオフし、続いてスイッチＳＷ１１，ＳＷ１２がオフする。この時点で、アナログ信号Ｖｉｎ（＋），Ｖｉｎ（−）がコンデンサ２１，２２にそれぞれ保持される。
【０１０５】
増幅動作時に、スイッチＳＷ１３，ＳＷ１４がオンする。それにより、アナログ信号ＶＤＡ（＋）がスイッチＳＷ１３を介してノードＮ１５に入力され、アナログ信号ＶＤＡ（−）がスイッチＳＷ１４を介してノードＮ１６に入力される。その結果、アナログ信号Ｖｉｎ（＋）とアナログ信号ＶＤＡ（＋）との差がＫ倍に増幅されるとともに、アナログ信号Ｖｉｎ（−）とアナログ信号ＶＤＡ（−）との差がＫ倍に増幅される。それにより、ノードＮＯ１にアナログ信号Ｖｏｕｔ（＋）が現われ、ノードＮＯ２にアナログ信号Ｖｏｕｔ（−）が現われる。ノードＮＯ１，ＮＯ２間の電圧（アナログ信号Ｖｏｕｔ）は次式で表される。
【０１０６】

なお、図１の差分増幅器４ａおよび図３の差分増幅器１２ａの構成および動作も図６および図７に示した差分増幅器２ａの構成および動作と同様である。
【０１０７】
図８は図１のアナログ−デジタル変換回路１００におけるサブＡ／Ｄコンバータ７の構成を示す回路図である。図８のサブＡ／Ｄコンバータ７は全並列比較（フラッシュ）方式サブＡ／Ｄコンバータである。
【０１０８】
図８のサブＡ／Ｄコンバータ７は、ｎ個の抵抗Ｒ、ｎ個の電圧比較器Ｄ１〜Ｄｎおよびエンコーダ７０により構成される。
【０１０９】
すべての抵抗Ｒは同じ抵抗値を有し、高電位側基準電圧ＶＲＴを受けるノードＮ３１と低電位側基準電圧ＶＲＢを受けるノードＮ３２との間に直列に接続されている。ここで、ノードＮ３２とノードＮ３１との間のｎ個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそれぞれＶＲ（１）〜ＶＲ（ｎ）とする。
【０１１０】
各電圧比較器Ｄ１〜Ｄｎの非反転入力端子には、アナログ信号Ｖｉｎが入力される。また、各電圧比較器Ｄ１〜Ｄｎの反転入力端子には、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜ＶＲ（ｎ）が与えられる。
【０１１１】
それにより、各電圧比較器Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎは、それぞれアナログ信号Ｖｉｎが電位ＶＲ（１）〜ＶＲ（ｎ）よりも高い場合にはハイレベルとなり、それぞれアナログ信号Ｖｉｎが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低い場合にはローレベルとなる。
【０１１２】
エンコーダ７０は、電圧比較器Ｄ１〜Ｄｎの出力信号ＶＤ１〜ＶＤｎをエンコードし、４ビットのデジタル信号Ｄｏｕｔを出力する。
【０１１３】
なお、図１のサブＡ／Ｄコンバータ９および図３のサブＡ／Ｄコンバータ１４の構成および動作は、図８のサブＡ／Ｄコンバータ７の構成および動作と同様である。
【０１１４】
図９は図８のサブＡ／Ｄコンバータ７に用いられる差動型電圧比較器の回路図である。
【０１１５】
図９において、差動増幅回路５０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）５１，５２、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）５３，５４および定電流源５７により構成される。定電流源５７には、飽和動作のＮＭＯＳトランジスタが使用される。
【０１１６】
ノードＮＤと出力ノードＮＯ１１との間にＰＭＯＳトランジスタ５１が接続され、ノードＮＤと出力ノードＮＯ１２との間にＰＭＯＳトランジスタ５２が接続されている。また、出力ノードＮＯ１１とノードＮＳとの間にＮＭＯＳトランジスタ５３が接続され、出力ノードＮＯ１２とノードＮＳとの間にＮＭＯＳトランジスタ５４が接続されている。
【０１１７】
ノードＮＤには電源電圧Ｖ_ＤＤが与えられ、ノードＮＳは定電流源５７を介して接地されている。ＰＭＯＳトランジスタ５１，５２のゲートにはバイアス電圧Ｖ_Ｂが与えられる。ＮＭＯＳトランジスタ５３，５４のゲートはそれぞれ入力ノードＮＡ，ＮＢに接続されている。
【０１１８】
入力ノードＮＡはコンデンサ５５を介してノードＮ１に接続され、入力ノードＮＢはコンデンサ５６を介してノードＮ２に接続されている。入力ノードＮＡと出力ノードＮＯ１１との間にスイッチＳＷ３１が接続され、入力ノードＮＢと出力ノードＮＯ１２との間にスイッチＳＷ４１が接続されている。ノードＮ１にはスイッチＳＷ３２，ＳＷ３３が並列に接続され、ノードＮ２にはスイッチＳＷ４２，ＳＷ４３が並列に接続されている。
【０１１９】
スイッチＳＷ３１〜ＳＷ３３，ＳＷ４１〜ＳＷ４３は、ＣＭＯＳスイッチにより構成されている。これらのスイッチＳＷ３１〜ＳＷ３３，ＳＷ４１〜ＳＷ４３は、制御信号ＳＷまたはその反転信号により制御される。
【０１２０】
スイッチＳＷ３２，ＳＷ３３の入力端にはそれぞれ入力電圧Ｖ_１（＋），Ｖ_２（＋）が与えられ、スイッチＳＷ４２，ＳＷ４３の入力端にはそれぞれ入力電圧Ｖ_１（−），Ｖ_２（−）が与えられる。出力ノードＮＯ１１，ＮＯ１２からは出力電圧Ｖ_ｏ（＋），Ｖ_ｏ（−）が導出される。
【０１２１】
ここで、入力電圧Ｖ_１（＋）と入力電圧Ｖ_２（＋）との差を差分入力電圧ΔＶ（＋）とし、入力電圧Ｖ_１（−）と入力電圧Ｖ_２（−）との差を差分入力電圧ΔＶ（−）とする。出力電圧Ｖ_ｏ（＋）と出力電圧Ｖ_ｏ（−）との差を差分出力電圧ΔＶ_ｏとする。この場合、図８のアナログ信号Ｖｉｎが差分入力電圧ΔＶ（＋）に相当し、電位ＶＲ（１）〜ＶＲ（ｎ）のいずれかが差分入力電圧ΔＶ（−）に相当し、出力信号ＶＤ１〜ＶＤｎのいずれかが差分出力電圧ΔＶ_ｏに相当する。
【０１２２】
図１０は図９の電圧比較器の動作を説明するためのタイミングチャートである。
【０１２３】
オートゼロ動作時およびサンプリング動作時には、スイッチＳＷ３１，ＳＷ４１，ＳＷ３２，ＳＷ４２がオンし、スイッチＳＷ３３，ＳＷ４３がオフする。それにより、入力ノードＮＡと出力ノードＮＯ１１とが等電位になり、入力ノードＮＢと出力ノードＮＯ１２とが等電位になる。また、入力電圧Ｖ_１（＋）がスイッチＳＷ３２を介して入力ノードＮＡに入力され、入力電圧Ｖ_１（−）がスイッチＳＷ４２を介して入力ノードＮＢに入力される。すなわち、入力電圧Ｖ_１（＋）および入力電圧Ｖ_１（−）がサンプリングされる。
【０１２４】
その後、スイッチＳＷ３１，ＳＷ４１がオフし、続いてスイッチＳＷ３２，ＳＷ４２がオフする。この時点で、入力電圧Ｖ_１（＋），Ｖ_１（−）がコンデンサ５５，５６にそれぞれ保持される。
【０１２５】
比較動作時には、スイッチＳＷ３３，ＳＷ４３がオンする。これにより、入力電圧Ｖ_２（＋）がスイッチＳＷ３３を介して入力ノードＮＡに入力され、入力電圧Ｖ_２（−）がスイッチＳＷ４３を介して入力ノードＮＢに入力される。その結果、入力ノードＮＡの電圧変化はＶ_２（＋）−Ｖ_１（＋）となり、入力ノードＮＢの電圧変化はＶ２（−）−Ｖ_１（−）となる。
【０１２６】
入力ノードＮＡの差分入力電圧ΔＶ（＋）＝Ｖ_２（＋）−Ｖ_１（＋）と入力ノードＮＢの差分入力電圧ΔＶ（−）＝Ｖ_２（−）−Ｖ_１（−）との比較結果に基づいて、出力ノードＮＯ１１の出力電圧Ｖ_ｏ（＋）および出力ノードＮＯ１２の出力電圧Ｖ_ｏ（−）のうち一方が電源電圧Ｖ_ＤＤの側に変化し、他方が接地電位の側に変化する。それにより、出力ノードＮＯ１１，ＮＯ１２間の差分出力電圧は０Ｖから比較結果に応じて正側または負側に変化する。
【０１２７】
なお、図８の電圧比較器Ｄ２〜Ｄｎの構成および動作は、図９および図１０の電圧比較器Ｄ１の構成および動作と同様である。
【０１２８】
図１１は図１のアナログ−デジタル変換回路１００におけるサブＡ／Ｄコンバータ７およびＤ／Ａコンバータ８の回路図である。Ｄ／Ａコンバータ８は容量アレイ方式Ｄ／Ａコンバータである。なお、図１１には図８のエンコーダ７０は図示されていない。
【０１２９】
Ｄ／Ａコンバータ８は、アレイ状に接続されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから構成される。
【０１３０】
コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎはすべて同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方の端子（以下、出力端子と呼ぶ）からは差動正側出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一方の端子（以下、出力端子という）からは差動負側出力電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
【０１３１】
各スイッチＥ１〜Ｅｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。各スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＨ１〜Ｈｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。
【０１３２】
各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各電圧比較器Ｄ１〜Ｄｎの出力レベルに従ってオンオフ動作する。例えば、電圧比較器Ｄｎの出力がハイレベルの場合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎはオフする。逆に、電圧比較器Ｄｎの出力がローレベルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧｎ，Ｆｎがオンする。
【０１３３】
次に、Ｄ／Ａコンバータ８の動作を説明する。初期条件では、各コンデンサＢ１〜Ｂｎの入力端子および出力端子の電位が共に０Ｖであり、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはすべてオフしている。したがって、初期条件では、すべてのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電荷（電気量）Ｑ１＝０である。
【０１３４】
ここで、ｎ個の電圧比較器Ｄ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＥ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表される。
【０１３５】
Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋））ｃ…（Ａ１）
電荷保存則より、Ｑ１＝Ｑ２である。したがって、アナログ信号ＶＤＡ（＋）は次式（Ａ２）で表される。
【０１３６】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
一方、ｎ個の電圧比較器Ｄ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＨ１〜Ｈｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えられる電荷Ｑ３は次式（Ａ３）で表される。
【０１３７】
Ｑ３＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−））ｃ…（Ａ３）
電荷保存則より、Ｑ１＝Ｑ３である。したがって、アナログ信号ＶＤＡ（−）は次式（Ａ４）で表される。
【０１３８】
ＶＤＡ（−）＝ＶＲＴ−ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
したがって、上式（Ａ２），（Ａ４）より、アナログ信号ＶＤＡは式（Ａ５）で表される。
【０１３９】
ＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋２ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ５）
以上のように、上記実施の形態に係るアナログ−デジタル変換回路１００，１００ａにおいては、省面積化が図られるとともに、同一のハードウエア構成で異なるビット構成が実現されるので、エンベデッド型アナログ−デジタル変換回路に最適である。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るアナログ−デジタル変換回路の構成を示すブロック図である。
【図２】図１のアナログ−デジタル変換回路の動作を説明するためのタイミングチャートである。
【図３】本発明の他の実施の形態に係るアナログ−デジタル信号の構成を示すブロック図である。
【図４】図３のアナログ−デジタル変換回路の動作を説明するためのタイミングチャートである。
【図５】図１および図３のアナログ−デジタル変換回路における信号発生器の主要部の構成を示すブロック図である。
【図６】図１のアナログ−デジタル変換回路における差分増幅器の回路図である。
【図７】図６の差分増幅器の動作を説明するためのタイミングチャートである。
【図８】図１のアナログ−デジタル変換回路におけるサブＡ／Ｄコンバータの構成を示す回路図である。
【図９】図８のサブＡ／Ｄコンバータに用いられる差動型電圧比較器の回路図である。
【図１０】図９の電圧比較器の動作を説明するためのタイミングチャートである。
【図１１】図１のアナログ−デジタル変換回路におけるサブＡ／ＤコンバータおよびＤ／Ａコンバータの回路図である。
【図１２】従来のアナログ−デジタル変換回路を示すブロック図である。
【符号の説明】
１００，１００ａ　アナログ−デジタル変換回路
ＳＴ１，ＳＴ２，ＳＴ０　回路
７，９，１４　サブＡ／Ｄコンバータ
８，１０，１５　Ｄ／Ａコンバータ
１，２，３，４，１１，１２　演算増幅器
５，６　減算回路
２ａ，４ａ，１２ａ　差分増幅器
ＳＷ１，ＳＷ２　スイッチ

Claims (7)

1. 第１および第２のノードを有する第１の回路と、
   入力されたアナログ信号および前記第２のノードのアナログ信号のいずれか一方を選択的に前記第１のノードに与える切替手段と、
   前記切替手段を制御する制御手段とを備え、
   前記第１の回路は、
   前記第１のノードからのアナログ信号をデジタル信号に変換する第１のアナログ−デジタル変換器と、
   前記第１のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第１のデジタル−アナログ変換器と、
   前記第１のノードからのアナログ信号と前記第１のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して前記第２のノードに出力する第１の差分増幅器とを含み、
   前記制御手段は、入力されたアナログ信号が前記第１のノードに与えられた後、前記第１のアナログ−デジタル変換器による変換動作、前記第１のデジタル−アナログ変換器による変換動作および前記第１の差分増幅器による増幅動作が所定サイクル数行われるように前記切替手段を制御することを特徴とするアナログ−デジタル変換回路。
2. 前記第１の回路は、前記第１のノードのアナログ信号を増幅して前記第１の差分増幅器に与える第１の演算増幅器をさらに含むことを特徴とする請求項１記載のアナログ−デジタル変換回路。
3. 前記切替手段を介して前記第１の回路の前段に少なくとも１段に設けられた第２の回路をさらに備え、
   前記第２の回路は、
   入力されたアナログ信号をデジタル信号に変換する第２のアナログ−デジタル変換器と、
   前記第２のアナログ−デジタル変換器から出力されたデジタル信号をアナログ信号に変換する第２のデジタル−アナログ変換器と、
   前記入力されたアナログ信号と前記第２のデジタル−アナログ変換器から出力されたアナログ信号との差分を増幅して前記切替手段を介して前記第１の回路に出力する第２の差分増幅器とを含むことを特徴とする請求項１または２記載のアナログ−デジタル変換回路。
4. 前記第２の回路は、前記入力されたアナログ信号を増幅して前記第２の差分増幅器に与える第２の演算増幅器をさらに含むことを特徴とする請求項３記載のアナログ−デジタル変換回路。
5. 前記制御手段は、クロック信号および制御信号を発生する信号発生器を含み、
   前記第１の回路の前記第１のアナログ−デジタル変換器、前記第１のデジタル−アナログ変換器および前記第１の差分増幅器は、前記信号発生器により発生されたクロック信号に応答して動作し、
   前記切替手段は、前記信号発生器により発生された制御信号に応答して、入力されたアナログ信号を前記第１のノードに与える状態と、前記第２のノードのアナログ信号を前記第１のノードに与える状態とを切り替えることを特徴とする請求項１〜４のいずれかに記載のアナログ−デジタル変換回路。
6. 前記制御手段は、前記信号発生器により発生されるクロック信号の周波数を変更する変更手段をさらに含むことを特徴とする請求項５記載のアナログ−デジタル変換回路。
7. 前記信号発生器は、分周器を有する位相同期ループを含み、
   前記変更手段は、前記位相同期ループの前記分周器の分周比を設定する分周比設定手段を含むことを特徴とする請求項６記載のアナログ−デジタル変換回路。

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