CN1490936A - 模一数变换电路 - Google Patents
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Abstract
本发明揭示一种模一数变换电路。第1级电路内的运算放大器、子A/D变换器、D/A变换器以及运算放大器，响应于时钟信号进行动作。第2级电路内的运算放大器，子A/D变换器、D/A变换器以及运算放大器，响应于具有3倍时钟信号频率的时钟信号进行动作。从第1级电路内的运算放大器输出的模拟信号通过开关提供到第2级电路内的输入节点。从第2级电路内的运算放大器输出的模拟信号通过开关提供到第2级电路内的输入节点。
Description
发明领域
本发明涉及具有多级管道或(分级快速)结构的模一数变换电路。
背景技术
近年来随着视频信号的数字处理技术的进展，增大了对视频信号处理应用的模一数变换电路(A/D变换器)的需要。视频信号处理用的模一数变换电路中由于要求高速变换动作，以往广泛采用2级快速(2级并联)方式。
然而，随着变换位数的增大，用2级快速方式得不到充分高的变换精度，因此开发了具有多级管道(分级快速)结构的模一数变换电路(例如特开平11-88172号公极)。
图12示出以往的模一数变换电路的结构框图。图12的模一数变换电路101具有10位4级管道结构。
图12中的模一数变换电路101由采样保持电路102、第1～第4级电路103～106、多个锁存电路107以及输电路108所构成。
第1级(初级)电路103包括子A/D变换器109、D/A变换器110、运算放大器111a、减法电路112以及运算放大器113。减法电路112及运算放大器113构成差分放大器114。第2级及第3级电路104、105包括子A/D变换器109、D/A变换器110、运算放大器111、减法电路112以及运算放大器113。第1级～第3级电路103～105中，减法电路112及运算放大器113构成差分放大器。
如后面所述，第1级电路103内的运算放大器111a的增益为1，作为采样保持电路动作。第1级电路103内的运算放大器113以及第2级、第3级电路104、105内的运算放大器111、113的增益为2。第4级(末级)电路106只包括子A/D变换器109。
第1级电路103是4位结构，第2～4级电路104～106分别是2位结构。第1～3级电路103～105中相同地设定子A/D变换器109及D/A变换器110的位数(位结构)。
以下，说明图12为模一数变换电路101的动作。采样保持电路102对模拟输入信号Vin进行采样并保持一定时间。采样保持电路102输出的模拟输入信号Vin转送到第1级电路103。
第1级电路103中，子A/D变换器109对模拟输入信号Vin进行A/D变换。作为子A/D变换器109的A/D变换结果的上位4位的数字输出(29、28、27、26)转送到D/A变换器110，并通过4个锁存电路7转送到输出电路108。D/A变换器110将子A/D变换器109的A/D变换结果即上位4位的数字输出变换为模拟信号。
另一方面，运算放大器111a对模拟输入信号Vin进行采样并保持一定时间。减法电路112将运算放大器111a输出的模拟输入信号Vin与D/A变换器110的D/A变换结果进行相减计算。运算放大器113对减法电路的输出进行放大。运算放大器113的输出转送到第2级电路104。
在第2级电路104中，对第1级电路103的运算放大器113输出进行A/D变换。子A/D变换器109的A/D变换结果转送到D/A变换器110，并通过3个锁存电路7转送到输出电路108。这样得到来自第2级电路104的中上位2位的数字输出(25、24)。
另一方面，运算放大器111对第1级电路103的运算放大器113的输出进行放大。减法电路112对运算放大器111的输出与D/A变换器110的D/A变换结果进行相减计算。运算放大器113对减法电路112的输出进行放大。运算放大器113的输出转送到第3级电路105。
在第3级电路105中。对第2级电路103的运算放大器113的输出进行与第2级电路104相同的动作。这样从第3级电路105得到中下位2位数字输出(23、22)。
在第4级电路106中，A/D变换器109对第3级电路105的运算放大器113的输出进行A/D变换，得到下位2位的数字操作(21、20)。
第1级～4级电路103～106的数字输出经过积各锁存电路107同时到达输出电路108。也就是说，各锁存电路107为提取各电路103～106的数字输出的同步而设。
输出电路108必要时校正处理后并联输出与模拟输入信号Vin对应的10位数字输出Dout。
这样，在具有多级管理道式结构的模拟——数字变换电路中，利用管道处理及在各级的放大功能，可实现高速的通过量(变换频率)及高精度(高分辨力)。因此，以几MHZ～100MHZ的变换频率动作的高精度具高速的8～12位结构的模一数变换电路广泛地用于数字视频信号处理、数字通信处理等用途中。
然而，在具有上述多级管理道式结构的模一数变换电路中，面积效率不高。
发明内容
本发明的目的在于提供能省面积化的模一数变换电路。
按照本发明的一个方面的模一数变换电器，包括有第1及第2节点的第一电路，将输入的模拟信号及第2节点的第1电路，将输入的模拟信号之一选择性提供到第1节点的转换器，控制转换器的控制装置，第1电路包括将来自第1节点的模拟信号变换为数字信号的第一模一数变换器，将第1模一数变换器输出的数字信号变换成模拟信号的第1数一模变换器，将来自第1节点的模拟信号与第1数模变换器输出的模拟信号的差分进行放大并输出到第2节点的第1差分放大器，控制装置控制转换器使在输入的模拟信号提供到第1节点之后，第1模一数变换器的变换动作、第1数一数模变换器的变换动作以及第1差分放大器的放大动作被执行规定的循环次数。
本发明的模一数变换电路中，输入的模拟信号被提供到第1节点后，在第1电路中，第1模一数变换器的变换动作、第1数一模变换器的变换动作以及第1差分放大器的放大动作被执行规定的循环次数。这样，每次循环以前第1电路内的第1模一数变换器依次输出数字信号。
这样一来，通过反复使用第1电路实现与多级管道结构同样的处理。从而实现省面积化。
此外，通过利用转换器的控制来变更第1电路进行的循环次数，可容易地变更位分辨力。从而用同一硬件结构容易地实现有不同的位分辨力的模一数变换电路。
第1电路也可以进一步包括放大第1节点的模拟信号并提供验第1差分放大器的第1运算放大器。
这种情况下，由于第1电路内设置第1运算放大器及第1差分放大器，故能降低每1级放大器的环路参数，并降低每1级放大器的负荷容量。这样，各放大器的临界工作频率变高。结果不但提高各放大器的性能，而且可保持高的变换动作并提高变换速度。
此外，在第1电路的各循环中，可以并行地进行第1运算放大器的放大动作及第1模一数变换器的变换动作与第1差分放大器的放大动作及第1数一模变变换器的变换动作。这样，在各循环的第1运算放大器的放大动作、第1模一数变换器的变换动作，第1数一模变换器的变换动作以及第1差分放大器的放大动作的时序得以缓和。
模一数变换电路也可以通过转换器包括设置于第1电路的前级至少1级的第2电路包括：将输入的模拟信号变换为数字信号的第2模一数变换器，将从第2模一数变换器输出的数字信号变换为模拟信号的第2数一模变换器，将输入的模拟信号与第2数一模变换器输出的模拟信号的差分进行放大并通过转换器输出到第1电路的第2差分放大器。
这种情况下，模拟信号输入第2电路，第2模一数变换器的变换动作、第2数一模变换器的变换动作以及第2差分放大器的放大动作被实行。从第2差分放大器输出的模拟信号通过转换器输入到第1电路，第1电路中，第1模一数变换器的变换动作、第1数一模变换器的变换动作以及第1差分放大器的放大动作被进行规定的循环次数。这样，从第2电路内的第2模一数变换器输出数字信号，在每个循环从第1电路内的第1模数变换器依次输出数字信号。
这样，利用第2电路及第1电路的并列动作实现多级管道或结构。
第2电路也可进一步包括放大输入的模拟信号并提供到第2差分放大器的第2运算放大器。
这种情况下，由于第2电路内设置第2运算放大器及第2差分放大器，故能降低每人级放大器的环路参数，并降低每1级放大器的负荷容量。这样，各放大器的监界工作频率变高。结果不但提高各放大器的性能，而且可保持高的变换动作并提高变换速度。
此外，在第2电路中，可以并行地进行第2运算放大器的放大动作及第2模一数变换器的变换动作与第2差分放大器的放大动作及第2数一模变换器的变换动作。这样，在第2电路中，第2运算放大器的放大动作、第2模一数变换器的变换动作、第2数一模变换器的变换动作以及第2差分放大器的放大动作的时序得以缓和。
控制装置也可包括发生时钟信号及控制信号的信号发生器，第1电路的第1模数变换器、第1数一模变换器以及第1差分放大器响应于信号发生器发生的时钟信号进行动作，转换器响应于信号发生器发生的控制信号，转换将输入的模拟信号提供给第1节点的状态与将第2节点的模拟信号提供给第1节点的状态。
这种情况下，响应于时钟信号，第1电路的第1模一数变换器、第1数一模变换器以及第1差分放大器的动作被实行，响应于控制信号，转换器转换成将输入的模拟信号提供给第1节点的状态。这样，第1电路中，第1模数变换器的变换动作、第1数一模变换器的变换动作以及第1差分放大器的放大动作被进行规定的循环次数，实现为多级管道结构。
控制信号具有第1频率，时钟信号具有第1频率的整数倍的第2频率也可以。
控制装置也可进一步包括变更信号发生器发生的时钟信号频率的变更装置。
这种情况下，通过利用变更装置变更时钟信号频率，能容易地变更第1电路实行的循环次数。这样，能容易地变更位分辨力。
信号发生器包括有公频器的相位同步环路，变更装置包括设空相位同步环路的分频器的分频比的分频比设安装置也可以。
这种情况下，通过利用分频比设定装置设定相位同步环路的分频器的分频比，可容易地变更时钟信号的频率，变更位分辨力。
控制装置也可包括发生第1及第2时钟信号及控制信号的信号发生器。第1电路的第1模一数变换器、第1数一模变换器以及第1差分放大器响应于信号发生器发生的第1时钟信号进行动作，第2电路的第2模一数变换器、第2数模变换器以及第2差分放大器响应于信号发生器发生的第2时钟信号进行动作，转换器响应于信号发生器发生的控制信号，转换将第1电路的第1差分放大器输出的模拟信号提供给第1节点的状态、与将第2节点的模拟信号提供给第1节点的状态。
这种情况下，响应于第1时钟信号，第1电路的第1模一数变换器，第1数一模变换器以及第1差分放大器的动作被实行，响应于第2时钟信号，第2电路的第2模一数变换器，第2数一模变换器以及第2差分放大器的动作被实行，响应于控制信号，转换器转换成将第1电路的第1差分放大器输出的模拟信号提供给第1节点的状态，与将第2节点的模拟信号提供给第1节点的状态。与将第2节点的模拟信号提供给第1节点的状态。这样，在第2电路中，第2模一数变换器的变换动作、第2数一模变换器的变换动作以及第2差分放大器的放大动作并行地被实行，第1电路中，第1模一数变换器的变换动作、第1数一模变换器的变换动作以及第1差分放大器的放大动作进行规定的循环次数，实现多级管道结构。
控制信号具有第1频率，第1时钟信号具有第1频率的整数倍的第2频率，第2时钟信号具有第1频率也可以。
控制装置也可进一步包括变更信号发生器发生的第1时钟信号的频率的变更装置。
这种情况下，通过利用变更装置变更第1时钟信号频率，可容易地变更第1电路实行的循环次数。这样，可容易地变更位分辨力。
信号发生器包括具有分频器的相位同步环路，变更装置包括设定所述相位同步环路的分频器的分频比的分频比设定装置也可以。
这种情况下，通过利用分频比设定装置设定相位同步环路的分频器的分频比，可容易地变更第1时钟信号的频率，变更位分辨力。
按照本发明的另一个方面的模一数变换方法，包括下述步骤：
将第1模拟信号变换成第1数字信号的步骤，
将所述第1数字信号变换成第2模拟信号的步骤，
将所述第1模拟信号与所述第2模拟信号的差分进行放大并生成第3模拟信号的步骤，
将所述第3模拟信号变换成第2数字信号的步骤，
将所述第2数字信号变换成第4模拟信号的步骤，
将所述第3模拟信号与所述第4模拟信号的差分进行放大并生成第5模拟信号的步骤；
用共用的模一数变换器，进行变换所述第1模拟信号的步骤和变换所述第3模拟信号的步骤，
用共用的模一数变换器，进行变换所述第1数字信号的步骤和变换所述第2数字信号的步骤，
用共用的模一数变换器，进行放大所述第1模拟信号与所述第2模拟信号的差分的步骤和放大所述第3模拟信号与所述第4模拟信号的差分的步骤。
附图说明
图1示出本发明的一实施形态的模一数变换电路结构的框图。
图2为用来说明图1的模一数变换电路的动作的定时图。
图3为示出本发明的另一实施形态的模数变换电路结构的框图。
图4为用来说明图3的模一数变换电路的动作的定时图。
图5示出图1及图3的模一数变换电路的信号发生器的主要部的结构框图。
图6为图1的模一数变换电路的差分放大器的电路图。
图7为用来说明图6的差分放大器的动作的定时图。
图8示出图1的模一数变换电路的子A/D变换器的结构电路图。
图9为用于图8的子A/D变换器的差动型电压比较器的电路图。
图10为用于说明图9的电压比较器的动作的定时图。
图11为图1的模一数变换电路的子A/D变换器及D/A变换器的电路图。
图12为以往的模一数变换电路的结构框图。
具体实施方式
图1示出本发明一实施形态的模一数变换电路结构的框图。
图1的模一数变换电路100包括第1级电路ST1第2级电路ST2、开关SW1、SW2以及信号发生器30。
第1级电路ST1包括运算放大器1、子A/D变换器7、D/A变换器8、减法电路5以及运算放大器2。减法电路及运算放大器2构成差分放大器。第2级电路ST2包括运算放大器3、子A/D变换器9、D/A变换器10、减法电路6以及运算放大器4。减法电路6及运算放大器4构成差分放大器。
第1级电路ST1内的运算放大器1、2及第2级电路内的运算放大器3、4的增益分别为2。运算放大器1时增益也可以为1。第1级电路ST1的子A/D变换器7是4位结构，第2级电路ST2的子A/D9是(2位+冗余1位)结构。以下不考虑冗余位地进行说明。
信号发生器30发生时钟信号CLK1、CLK3以及控制控制信号SW。时钟信号CLK1的频率为FS，时钟信号CLK3的频率为CLK1的3倍即3FS。控制信号SW的频率与时钟信号CLK1的频率FS相等。
第1级电路ST1内的运算放大器1、子A/D变换器7，D/A变换器8发及运算放大器2响应于时钟信号CLK1进行动作。第2级电路ST2内的运算放大器3、子A/D变换器9、D/A变换器10以及运算放大器4响应于时钟信号CLK3进行动作。开关SW1、SW2响应于控制信号SW相应于通/断。
模拟信号Vin提供到输入端子In上。后者将模拟信号Vin输入到第1级电路ST1内的运算放大器1及子A/D变换器7。后者对模拟信号Vin进行A/D变换，并输出A/D变换结果的4位的数字信号，同时将它提供给D/A变换器8。后者对子A/D变换器7提供的4位的数字信号进行D/A变换，并输出模拟信号VDA。
另一方面，运算放大器1对输入端子In的模拟信号Vin进行采样、放大并输出。减法电路5对运算放大器1输出的模拟信号Vin与D/A变换器8输出的模拟信号VDA进行相减运算。运算放大器2对减法电路5的输出信号进行放大并输出模拟信号Vout，当开关SW1开通时，Vout提供给第2级电路ST2的输入节点NI。
输入节点NI的模拟信号输入到第2级电路ST2内的运算放大器3及子A/D变换器9。后者对模拟信号进行A/D变换，并输出A/D变换结果的2位的数字信号，同时将它提供给D/A变换器10。后者对子A/D变换器9提供的2位数字信号进行D/A变换，并输出模拟信号。
另一方面，运算放大器3对输入节点NI的模拟信号进行采样，放大并输出。减法电路6对运算放大器3输出的模拟信号与D/A变换器10输出的模拟信号进行相减运算。运算放大器4对减法电路6的输出信号进行放大并输出模拟信号。当开关SW2开通时，运算放大器4输出的模拟信号提供给输入节点NI。
本实施形态中，第2级电路ST2相当于第1电路，第1级电路ST1相当于第2电路。开关SW1、SW2相当于转换器，信号发生器30相当于控制装置。又，子A/D变换器9相当于第1模一数变换器，D/A变换器10相当于第1运算放大器，差分放大器4a相当于第1差分放大器。又，子A/D变换器7相当于第2模一数变换器，D/A变换器8相当于第2数一模变换器，运算放大器1相当于第2运算放大器，差分放大器2a相当于第2差分放大器。
以下参照图2说明图1的模一数变换电路100的整体动作。图2为用来说明图1的模一数变换电路100的动作的时序图。
图2中，AMP表示放大动作，AZ表示自动零(Auto Zero)，SMP表示采样动作。这是，所谓自动零动作是指使运算放大器的一对输入端子间的电位差为0的动作。
在期间T1-T5，控制信号SW成低电平。由此，开关SW1关断、开关SW2开通。
首先，在期间T1～T3，时钟信号CLK1为高电平。这样，第1级电路ST1内的运算放大器1进行放大动作，子A/D变换器7进行A/D变换动作。这时，子A/D变换器7输出上位4位的数字信号D9-D6。这时，运算放大器2进行自动零动作及采样动作。又，D/A变换器8的输出为不定。
其次，在期间T4～T6，时钟信号CLK1为低电平。这样，第1级电路ST1内的运算放大器1进行自动零动作及采样动作，子A/D变换器7进行自动零动作及采样动作。这时，运算放大器2进行放大动作，D/A变换器8进行D/A变换动作。从D/A变换器8输出的模拟信号确定。
在期间T6～T7，控制信号SW2关断。因而，从第1级电路ST1内的运算放大器2输出的模拟信号通过开关SW1提供给第2级电路ST2的输入节点NI。
接着说明第2级电路ST2的动作。首先在期间T6，时钟信号CLK3为高电平。这样，第2级电路ST2内的运算放大器3进行自动零动作及采样动作，子A/D变换器9进行自动零动作采样动作。这时，运算放大器4进行放大动作，D/A变换器10进行D/A变换动作。
其次，在期间T7，时钟信号CLK3为低电平。这样，第2级电路ST2内的运算放大器3进行放大动作，子A/D变换器9进行A/D变换动作。这时，子A/D变换器9输出中上位2位的数字信号D5、D4。此时，运算放大器4进行自动零动作及采样动作，D/A变换器10的输出为不定。
在期间T8～T11，控制信号SW为低电平。这样，开关SW1关断，开关SW2开通。结果，第2级电路ST2内的运算放大器4输出在输出节点NO的模拟信号通过开关SW2提供给输入节点NI。
首先在期间T8，时钟信号CLK3为高电平。这样，第2级电路ST2内的运算放大器3进行自动零动作及采样动作，子A/D变换器9进行自动零及采样动作。这时，运算放大器4进行放大动作，D/A变换器10进行D/A变换动作。这样，运算放大器4输出到输出节点的模拟信号通过开关SW2提供给输入节点NI。
其次在期间T9，时钟信号CLK3为低电平。这样，第2级电路ST2内的运算放大器3进行放大动作，子A/D变换器9进行A/D变换动作。这时从A/D变换器9输出中下位2位的数字信号D3、D2。此时，运算放大器4进行自动零动作及采样动作，D/A变换器10的输出为不定。
再次在期间T10，时钟信号CLK3为高电平。这样，第2级电路ST2内的运算放大器3进行自动零动作及采样动作，子A/D变换器9进行自动零动作及采样动作。这时，运算放大器4进行放大动作，D/A变换器10进行D/A变换动作。这样，运算放大器4输出在输出节点NO的模拟信号通过开关SW2提供给输入节点NI。
接着在期间T11，时钟信号CLK3成为低电平。这样，第2级电路ST2内的运算放大器3进行放大动作，子A/D变换器9进行A/D变换动作。这时，从子A/D变换器9输出下位2位的数字信号D1、D0。此时，运算放大器4进行自动零动作及采样动作，D/A变换器10的输出为不定。
如上所述，本实施形态的模一数变换电路100中，从第1级电路ST1输出上位4位的数字信号D9-D6，从第2级电路ST2依次输出中上位2位的数字信号D5、D4，中下位2位的数字信号D3、D2，以及下位2位的数字信号D1、D0。这样，利用2级电路ST1、ST2实现10位4级管道结构。从而实现了省面积化的目的。
图3示出本发明的另一实施形态的模一数变换电路的结构框图。
图3的模一数变换电路100a，包括电路ST0、开关SW1、SW2以及信号发生器30。
电路ST0包括运算放大器11、子A/D变换器14、D/A变换器15，减法电路13以及运算放大器12。减法电路及运算放大器12构成差分电路。
电路ST0内的运算放大器11、12的增益分别为4。电路ST0的子A/D变换器14是4位结构。
信号发生器30发生时钟信号CLK1、CLK3及控制信号SW。时钟信号CLK1的频率是FS，时钟信号CLK3的频率是时钟信号CLK1的频率FS的3倍即3FS。控制信号SW的频率与时钟信号CLK1的频率FS相等。
电路ST0内的运算放大器11、子A/D变换器14、D/A变换器15以及运算放大器12响应于时钟信号CLK3进行动作。开关SW1、SW2响应于控制信号SW进行相应的开通/关断。
模拟信号Vin提供到输入端子In。输入端子In的模拟信号Vin当开关SW1开通时输入到ST0内的运算放大器11及子A/D变换器14。后者对模拟信号Vin进行A/D变换，输出变换结果4位的数字信号，同时将它提供给D/A变换器15。后者对其进行D/A变换，输出模拟信号。
另一方面，运算放大器11对输入节点NI的模拟信号采样及放大并输出。减法电路13对运算放大器11输出的模拟信号与D/A变换器15输出的模拟信号进行相减运算。运算放大器12对减法电路13的输出信号放大并输出模拟信号。运算放大器12输出的模拟信号在开关SW2开通时提供到输入节点NI。
本实施形态中，电路ST0相当于第1电路，开关SW1、SW2相当于转换器，信号发器30相当于控制装置。又，子A/D变换器14相当于第1模一数变换器，D/A变换器15相当于第1数一模变换器，运算放大器11相当于第1运算放大器，差分放大器12a相当于第1差分放大器。
下面，参照图4说明图3的模一数变换电路100a的整体动作。图4为用来说明图3的模一数变换电路100a的动作的时序图。
图4中，AMP表示放大动作，AZ表示自动零动作，SMP表示采样动作。
在期间T1-T2，控制信号SW为高电平。这样，开关SW1开通，开关SW2关断。因而，提供给输入端子IN的模拟信号Vin通过开关SW1加到输入节点NI。
首先，在期间T1，时钟信号CLK3为高电平。这样，电路ST0内的运算放大器11进行自动零动作及采样动作，子A/D变换器14进行自动零动作及采样动作。这时，运算放大器12进行放大动作，D/A变换器15的输出为不定。
其次在期间T2，时钟信号CLK3为低电平。这样，电路ST0内的运算放大器11进行放大动作，子A/D变换器14进行A/D动作。这时，从子A/D变换器14输出上位4位的数字信号D9～D6。
其次在期间T3-T6，控制信号SW为低电平。这样，开关SW2开通。因而，运算放大器12输出在输出节点NO的模拟信号通过开关SW2提供给输入节点NI。
进行D/A变换动作。结果，运算放大器12输出在输出节点NO的模拟信号通过开关SW2提供到输入节点NI。
首先在期间T3，时钟信号CLK3成高电平。这样，电路ST0内的运算放大器11进行自动零动作及采样动作，子A/D变换器14进行自动零动作及采样动作。这时，运算放大器12进行放大动作，D/A变换器15进行D/A变换动作。结果，运算放大器12输出在输出节点NO的模拟信号通过开关SW2提供到输入节点NI。
其次在期间T4，时钟信号CLK3成低电平。这样，电路ST0内的运算放大器11进行放大运作，子A/D变换器1进行A/D变换动作。这时，从子A/D变换器15输出中位3位的数字信号D5-D3及冗余1位。此时，运算放大器12进行自动零动作及采样动作，D/A变换器15的输出为不定。
再在期间T5，时钟信号CLK3为高电平。这样，电路ST0内的运算放大器11进行自动零动作及采样动作，子A/D变换器14进行自动零动作及采样动作。这时，运算放大器12进行放大动作，D/A变换器15进行D/A变换动作。结果，运算放大器12输出在输出节点NO的模拟信号通过开关SW2提供给输入节点NI。
接着在期间T6，时钟信号CLK3为低电平。这样，电路ST0内的运算放大器11进行放大动作，子A/D变换器14进行A/D变换动作。这时，从子A/D变换器14输出下位3位的数字信号D2-D0及冗余1位。此时，运算放大器12进行自动零动作及采样动作，D/A变换器15的输出为不定。
如上所述，本实施形态的模一数变换电中100a中，从1级电路ST0依次输出上位4位的数字信号D9-D6，中位3位的数字信号D5-D3以及下位3位数字信号D2-D0。这样，利用1级电路ST0实现10位的3级管道结构。因而实现省面积化的目的。
上述实施形态中，在各级电路ST1、ST2、ST0设置2级运算放大器1、2、3、4或11、12，然而各级电路中也可设置1级运算放大器或3级以上的运算放大器。
图5示出图1信图3的模一数变换电路100、100a的信号发生器30的主要结构的框图。
图5的信号发生器30包括相位比较器31、VCO(压控振荡器)32、1/N分频器33、1/2分频器34以及寄存器35。寄存器35中预先存入值N。这里，值N是任意的正整数。设定值N用的控制信号RC从寄生器35提供给1/N分频器33。
相位比较器31比较频率FS的时钟信号CLK1的相位与1/N分频器33的输出信号的相位，将与相位差相对应的控制电压提供给VCO32。VCO32输出具有与控制电压对应的频率的振荡信号即1/2分频器34及1/N分频器33。1/N分频器对VCO32输出的振荡信号进行1/N分频，将往1/N分频的输出信号提供给相位比较器31。1/2分频器对VCO32输出的振荡信号作1/2分频，往1/2分频的振荡信号作为时钟信号CLKn输出。时钟信号CLKn具有时钟信号CLK1的n倍的频率nFS。N＝N/2。
例如，设定N＝2到1/N分频器33的寄存器时，时钟信号CLKn的频率就成为FS，将N＝4设定到1/N分频器33的寄存器时，时钟信号CLKn的频率就成为2FS，设定N＝6时，时钟信号CLKn的频率就成为3FS，设定N＝8时，时钟信号CLKn的频率就成为4FS。图1及图3的例表示N＝6的情况。
图1的模一数变换电路100中，通过设定以1/N分频器33的值N为2来设定时钟信号CLKn的频率为FS的情况下，第1级电路ST1有4位结构，第2级电路ST2有(2位+冗余1位)结构，实现6位的管道结构。又，通过设定以1/N分频器33的值N为4来设定时钟信号CLKn的频率为2FS的情况下，第1级电路ST1有4位结构，第2级电路ST2的第1及第2循环有(2位+冗余1位)结构，实现8位的管道结构。又，通过设定以1/N分频器33的值N为8来设定时钟信号CLKn的频率为4FS的情况下，第1级电路ST1有4位结构，第2级电路ST2的第1-第4循环有(2位+冗余1位)结构，实现12位的管道结构。
图3的模一数变换电路100a中，通过设定以1/N分频器33的值N为2来设定时钟信号CLKn的频率为FS的情况下，电路ST0的4位结构，实现4位的管道结构。又，通过设定以1/N分频器33的值N为4来设定时钟信号CLKn的频率为2FS的情况下，电路ST0的第1循环有(3位+冗余1位)结构，实现7位的管道结构。又，通过设定以1/N分频器33的值N为8来设定时钟信号CLKn的频率为4FS的情况下，电路ST0的第2-第4循环有(3位+冗余1位)结构，实现13位的管道结构。
这样，在图1及图3的模一数变换电路100、100a中，通过任意地设定1/N分频器33的分频比，可容易地变更位分辨力。从而用同一硬件结构具有不同位分辨力的模一数变换电器。
相位比较器31、VCO32及1/N分频器33构成相位同步环路，1/N分频器33相当于分频器33。又，寄存器35相当于分频比设定装置。
图6为图1为模数变换电路100的差分放大器2a的电路图。图6的差分放大器2a是完全差动方法的相减运算放大电路。
图6的差分放大器2a中，运算放大器20的正向输入荡与节点N15之间连接电容器21，反向输入端与节点16之间连接电容器22。
节点15通过开关SW11连接节点11，并通过开关SW13连接节点13。节点16通过开关SW12连接节点12，并通过开关SW14连接节点14。
运算放大器20的反相输出端子连接节点NO1，并通过电容器23连接正相输入端子。运算放大器20的正相输出端子连接节点NO2，并通过电容器2连接反相输入端子。
运算放大器20的正相输入端子通过开关SW15连接到接受基准电压Vag的基准端子，反相输入端子通过开关SW17连接基准端子。运算放大器20的反相输出端子通过开关18连接基准端子。节点NO1、NO2分别通过电容器25、26接地。
开关SW11-SW18利用CMOS开关来构成。这些开关SW11、SW18由控制信号SW或其反相信号控制。
该差分放大器2a中被提供有输入端子In的模拟信号Vin及D/A变换器8的D/A变换结果即模拟信号VDA。也就是说，节点N11、N12上分别加上模拟信号Vin(+)、Vin(-)。这里是Vin＝Vin(+)-Vin(-)。节点N13、N14上分加上模拟信号VDA(+)、VDA(-)。这里VDA＝VDA(+)-VDA(-)。节点NO1上出现模拟信号Vout(+)，节点NO2上出现模拟信号Vout(-)。这是，Vout＝Vout(+)-Vout(-)。
以下参照图7说明图6的差分放大器2a的动作。图7为用来说明图6的差分放大器2a的动作的时序图。这是，设电容器23、24的容量值为C，电容器21、22的容量值为KC。K为常数。
当自动零动作及采样动作时，开关SW11、SW12、SW15-SW18开通，天关SW13、SW14关断。这样，运算放大器20的正相输入端子和反相输入端子为等电位，反相输出端子和正相输出端子的等电位，反相输出端子和正相输出端子为等电位。又，模拟信号Vin(-)通过开关SW11输入到节点N15，模拟信号Vin(-)通过开关SW12输入到节点N16。即，模拟信号Vin(+)、Vin(-)被采样。
其后，开关SW15-SW18关断，接着开关SW11、SW12关断。此刻，模拟信号Vin(+)、Vin(-)分别保持在电容器21、22。
放大动作时，开关SW13、SW14开通。这样，模拟信号VDA(+)通过开关S。W13输入到点节N15，模拟信号VDA(-)通过开关SW14输入到点节N16。结果，模拟信号Vin(+)与模拟信号VDA(+)的差被放大K倍，同时模拟信号Vin(-)与模拟信号VDA(-)的差被放大K倍。由此，节点NO1出现模拟信号Vout(+)，节点NO2出现模拟信号Vout(-)。节点NO1、NO2间的电压(模拟信号Vout)用下式表示。
Vout＝Vout(+)-Vout(-)
＝[{Vin(+)-VDA(+)}-{Vin(-)-VDA(-)}]·K
＝(Vin-VDA)·K
又，图1的差分放大器4a和图3的差分放大器12a的结构与动作也与图6和图7所示的差分放大器2a的结构与动作相同。
图8示出图1的模一数变换电路的子A/D变换器7的结构电路图。图8的子A/D变换器7是全并比较(快速)方式子A/D变换器。
图8的子A/D变换器7由n个电阻R、n个电压比较器D1-Dn以及编码器70所构成。
所有的电阻R有相同的电阻值，串联连接于接受高电位侧基准电压VRT的节点N31与接受低电位侧基准电压VRB的节点N32之间。这里，设节点N32与节点N31之间的n个电阻R间的节点N41-N4n的电位分别为VR(1)-VR(n)。
各电压比较器D1-Dn的正相输入端子上加上模拟信号Vin。又，各电压比较器D1-Dn的反相输入端子上分别加上节点N41-N4n的电位VR(1)-VR(n)。
这样，各电压比较器D1-Dn的输出信号VD1-VDn，在各模拟信号Vin高于电位VR(1)-VR(n)时成为高电平，在各模拟信号Vin低于电位VR(1)-VR(n)时成为低电平。
编码器70对电压比较器D1-Dn的输出信号VD1-VDn进行编码，输出4位的数字信号Dout。
又，图1的子A/D变换器9和图3的子A/D变换器14的结构和动作，与图8的子A/D变换器7的结构和动作相同。
图9为图8的子A/D变换器7所用的差动型电压比较器的电路图。
图9中，差动放大电路50由P沟道MOS场效应晶体管(以下称PMOS晶体管)51、52、N沟道MOS场效应晶体管(以下称NMOS晶体管)53、54以及恒流源57所构成。恒流源57使用饱和动作的NMOS晶体管。
节点ND与输出节点NO11之间接PMOS晶体管51，节点ND与输出节点NO12之间按PMOS晶体管52。输出节点NO11与节点NS之间接NMOS晶体管53，输出节点NO12与节点NS之间接NMOS晶体管54。
节点ND接电源电压VDD，节点NS通过恒流电源57接地。PMOS晶体管51、52的栅极接偏置电压VB。NMOS晶体管53、54的栅极分别接输入节点NA、NB。
输入节点NA通过电容器55接节点N1，输入节点NB通过电容器56接节点N2。输入节点NA与输出节点NO11之间连接开关SW31，输入节点NB与输出节点NO12之间连接开关SW41。节点N1上并联连接开关SW42、SW43。
开关SW31-SW33、SW41-SW43由CMOS开关构成。这些开关由控制信号或其反相信号控制。
输入电压V1(+)、V2(+)分别加到开关SW32、SW33输入电压V1(-)、V2(-)分别加到开关SW42、SW43。从输出节点NO11、NO12导出输出电压VO(+)、VO(-)。
这里，输入电压V1(+)与输入电压V2(+)之差作为差分输入电压ΔV(-)。输出电压V0(+)与输出电压V0(-)之差作为差分输出电压ΔV0。这里，图8的模拟信号Vin相当于差分输入电压ΔV(+)，电位VR(1)-VR(n)的任一个相当于差分输入电压ΔV(-)，输出信号VD1-VDn的任一个相当于差分输出电压ΔV0。
图10为用来说明图9的电压比较器的动作的时序图。
当自动零动作和采样动作时，开关SW31、SW41、SW32、SW42开通，开关SW33、SW34关断。这样，输入节点NA与输出节点NO11为等电位，输入节点NB与输出节点NO12为等电位。又，输入电压V1(+)通过开关SW32输入到输入节点NA，输入电压V1(-)通过开关SW42输入到输入节点NB。即，输入电压V1(+)及输入电压V1(-)被采样。
其后，开并SW31、SW41关断，接着开关SW32、SW42关断。此时，输入电压V1(+)、V1(-)分别保持于电容器55、56。
当比较动作时，开关SW33、SW43开通。这样，输入电压V2(+)通过开关SW33输入到输入节点NA，输入电压V2(-)通过开关SW43输入到输入节点NB。结果，输入节点NA的电压变化成为V2(-)-V1(-)。
根据输入节点NA的差分输入电压ΔV(+)＝V2(+)-V1(+)与输入节点NB的差分输入电压ΔV(-)＝V2(-)-V1(-)的比较结果，输出节点NO11的输出电压V0(+)及输出节点NO12的输出电压V0(-)中的一方变化到电源电压VDD一侧，另一方变化到接地电位一侧。这样，输出节点NO11、NO12间的差分输出电压根据比较结果从0V变化到正侧或负侧。
又，图8的电压比较器D2-Dn的结构和动作与图9及图10的电压比较器D1的结构和动作相同。
图11为图1的模一数变换电路100的子A/D变换器7及D/A变换器8的电路图。D/A变换器8是电容陈列方式D/A变换器。又，图11中末示出图8的编码器。
D/A变换器8，由连接成陈列状的各自n个的开关E1-En，F1-Fn，G1-Gn，H1-Hn，n个正侧电容器B1-Bn，以及n个负侧电容器C1-Cn所构成。
电容器B1-Bn，C1-Cn全部有相同容量C。从电容器量B1-Bn的一方端子(以下算输出端子)生成差动正侧输出电压VDA(+)，从电容器C1-Cn的一方端子(以下称输出端子)生成差动负侧输出电压VDA(-)。各电容器B1-Bn、C1-Cn的另一方端子称作输入端子。
各开关E1-En的一方端子接节点31，另一方端子接电容器B1-Bn的输入端子。各开关F1-Fn的一方端子接节点31，另一方端子接电容器C1-Cn的端子。各开关G1-Gn的一方端子接节点32，另一方端子接电容器B1-Bn的输入端子。各开关H1-Hn的一方端子接节点32，另一方端子接电容器C1-Cn的输入端子。
各开关E1-En、F1-Fn、G1-Gn、H1-Hn各自用同编号的开关构成4速开关。例如，开关E1、F1、G1、H1是1连，开关En、Fn、Gn、Hn也是1连。然后各开关E1-En、F1-Fn、G1-Gn、H1-Hn各自根据积压电压比较器D1-Dn的输出电平进行开并动作。例如当电压比较器Dn的输出为高电平时，开关En、Hn、开通，开关Gn、Fn关断。反之，当电压比较器Dn的输出为低电平时，开关En、Hn关断，开关Gn、Fn开通。
以下说明D/A变换器8的动作。初始条件中，各电容器B1-Bn的输入端子及输出端子的电位均为0V，各开关E1-En、F1-Fn、G1-Gn、H1-Hn全部关断。因此初始条件中，所有电容器B1-Bn、C1-Cn所存储的电荷(电量)为Q＝0。
这里，当n个电压比较器D1-Dn中m个的输出为高电平时，则各开关E1-En中m个开通、(n-m)个关断，各开关G1-Gn中(n-m)个开通、m个关断。根据各该开关E1-En、G1-Gn的通断动作，所有电容器B1-Bn所存储的电荷Q2以下式(A1)表示。
Q2＝m(VRT-VDA(+))+(n-m)(VRB-VDA(+))C …(A1)
根据电荷保持定则，Q1＝Q2。因此，模拟信号VDA(+)以下式(A2)表示。
VDA(+)＝VRB+m(VRT-VRB)/n …(A2)
另一方面，当n个电压比较器D1-Dn中m个的输出的高电平时，则各开关H1-Hn中m个开通、(n-m)个关断，各开关F1-Fn中(n-m)个开通、m个关断。根据各该开关H1-Hn、F1-Fn的通断动作，所有电容器C1-Cn所有储电荷Q3以下式(A3)表示。
Q3＝(n-m)(VRT-VDA(-))C+m(VRB-VDA(-))C …(A3)
根据电荷保持定则，Q1＝Q3。用此模拟信号VDA(-)以下或(A4)表示。
VDA(-)＝VRT-m(VRT-VRB)/m …(A4)
从而，由上式(A2)、(A4)，模拟信号VDA由式(A5)表示。
VDA＝VDA(+)-VDA(-)
＝VRB-VRT+2m(VRT-VRB)/m …(A5)
如上所述，上述实施形态的模一数变换电路100、100a实现省面积化的同时，用同一硬传结构实现不同的位结构，所以最适合于嵌入(embedded)型模一数变换电路。
Claims (13)
1.一种模一数变换电路，其特征在于，包括
具有第1及第2节点的第1电路，
将输入的模拟信号及所述第2节点的模拟信号之一选择性地提供到所述第1节点的转换器，以及
控制所述转换器的控制装置，
所述第1电路，包括
将来自第1节点的模拟信号变换成数字信号的第1模一数变换器，
将所述第1模一数变换器输出的数字信号变换成模拟信号的第1数一模变换器，以及
将来自所述第1节点的模拟信号与所述第1数一模变换器输出的模拟信号的差分进行放大并输出到所述第2节点的第1差分放大器，
所述控制装置控制所述转换器，使得在输入的模拟信号给到所述第1节点之后，规定循环次数地进行基于所述第1模一数变换器的变换动作、基于所述第1数一模变换器的变换动作以及基于所述第1差分放大器的放大动作。
2.如权利要求1所述的模一数变换器，其特征在于，
所述第1电路还包括放大所述第1节点的模拟信号并提供到所述第1差分放大器的第1运算放大器。
3.如权利要求1所述的模一数变换器，其特征在于，还包括
通过所述转换器设置于所述第1电路的前级至少1级的第2电路，
所述第2电路，包括
将输入的模拟信号变换成数字信号的第2模一数变换器，
将从所述第2模一数变换器输出的数字信号变换成模拟信号的第2数一模变换器，以及
将所述输入的模拟信号与所述第2数一模变换器输出的模拟信号的差分进行放大并通过所述转换器输出到所述第1电路的第2差分放大器。
4.如权利要求3所述的模一数变换器，其特征在于，
所述第2电路还包括放大所述输入的模拟信号并提供到所述第2差分放大器的第2运算放大器。
5.如权利要求1所述的模一数变换器，其特征在于，
所述控制装置包括发生时钟信号及控制信号的信号发生器，
所述第1电路的所述第1模一数变换器、所述第1数一模变换器以及所述第1差分放大器，响应于所述信号发生器发生的时钟信号进行动作，
所述转换器响应于所述信号发生器发生的控制信号，转换将输入的模拟信号提供给所述第1节点的状态和将所述第2节点的模拟信号提供给所述第1节点的状态。
6.如权利要求5所述的模一数变换器，其特征在于，
所述控制信号具有第1频率，所述时钟信号具有所述第1频率的整数倍的第2频率。
7.如权利要求5所述的模一数变换器，其特征在于，
所述控制装置还包括变更所述信号发生器发生的时钟信号频率的变更装置。
8.如权利要求7所述的模一数变换器，其特征在于，
所述信号发生器包括具有分频器的相位同步环路，
所述变更装置包括设定所述相位同步环路的所述分频器的分频比的分频比设定装置。
9.如权利要求3所述的模一数变换器，其特征在于，
所述控制装置包括发生第1及第2时钟信号及控制信号的信号发生器，
所述第1电路的所述第1模一数变换器、所述第1数一模变换器以及所述第1差分放大器，响应于所述信号发生器发生的第1时钟信号进行动作，
所述第2电路的所述第2模一数变换器、所述第2数一模变换器以及所述第2差分放大器，响应于所述信号发生器发生的第2时钟信号进行动作，
所述转换器响应于所述信号发生器发生的控制信号，转换将所述第2电路的所述第2差分放大器输出的模拟信号提供给所述第1节点的状态和将所述第2节点的模拟信号提供给所述第1节点的状态。
10.如权利要求9所述的模一数变换器，其特征在于，
所述控制信号具有第1频率，所述第1时钟信号具有所述第1频率的整数倍的所述第2频率，所述第2时钟信号具有所述第1频率。
11.如权利要求9所述的模一数变换器，其特征在于，
所述控制装置还包括变更所述信号发生器发生的第1时钟信号的频率的变更装置。
12.如权利要求11所述的模一数变换器，其特征在于，
所述信号发生器包括具有分频器的相位同步环路，
所述变更装置包括设定所述相位同步环路的所述分频器的分频比的分频比设定装置。
13.一种模一数变换方法，其特征在于，包括下述步骤：
将第1模拟信号变换成第1数字信号的步骤，
将所述第1数字信号变换成第2模拟信号的步骤，
将所述第1模拟信号与所述第2模拟信号的差分进行放大并生成第3模拟信号的步骤，
将所述第3模拟信号变换成第2数字信号的步骤，
将所述第2数字信号变换成第4模拟信号的步骤，
将所述第3模拟信号与所述第4模拟信号的差分进行放大并生成第5模拟信号的步骤；
用共用的模一数变换器，进行变换所述第1模拟信号的所述步骤和变换所述第3模拟信号的所述步骤，
用共用的模一数变换器，进行变换所述第1数字信号的所述步骤和变换所述第2数字信号的所述步骤，
用共用的模一数变换器，进行放大所述第1模拟信号与所述第2模拟信号的差分的所述步骤和放大所述第3模拟信号与所述第4模拟信号的差分的所述步骤。
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