JP2689689B2 - 直並列型アナログ／ディジタル変換器 - Google Patents
直並列型アナログ／ディジタル変換器Info
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ信号をディジタル信号に変換する直
並列型アナログ／ディジタル変換器とその駆動方法に関
する。
並列型アナログ／ディジタル変換器とその駆動方法に関
する。
第４図及び第５図は従来の直並列型アナログ／ディジ
タル変換器のブロック図である。
タル変換器のブロック図である。
直並列型アナログ／ディジタル変換器（以下、直並列
型A/D変換器という）に関する従来の技術として、第４
図に示す直並列型A/D変換器（電子情報通信学会技術研
究報告,ICD89−116「12ビット低消費電力CMOSリカシー
ブ型直並列A/D変換IC」）、及び第５図に示す直並列型A
/D変換器が知られている。
型A/D変換器という）に関する従来の技術として、第４
図に示す直並列型A/D変換器（電子情報通信学会技術研
究報告,ICD89−116「12ビット低消費電力CMOSリカシー
ブ型直並列A/D変換IC」）、及び第５図に示す直並列型A
/D変換器が知られている。
第４図に示す直並列型A/D変換器は、入力信号を４ビ
ットディジタル・コードに変換する４ビット並列型A/D
変換器ADCと、入力信号をサンプル・ホールドするサン
プル・ホールド回路S/H1と、並列型A/D変換器ADCの出力
をアナログ信号に変換するD/A変換器DACと、サンプル・
ホールド回路S/H1の出力からD/A変換器DACの出力を減算
しかつ減算結果を４倍に増幅する減算器SUBと、減算器S
UBの出力をサンプル・ホールドしかつ２倍に増幅するサ
ンプル・ホールド回路S/H2と、４ビット並列型A/D変換
器ADC及びサンプル・ホールド回路S/H1の入力を入力端
子１から入力するか、またはサンプル・ホールド回路S/
H2からの入力とするかを切替えるスイッチSWとで構成さ
れる。
ットディジタル・コードに変換する４ビット並列型A/D
変換器ADCと、入力信号をサンプル・ホールドするサン
プル・ホールド回路S/H1と、並列型A/D変換器ADCの出力
をアナログ信号に変換するD/A変換器DACと、サンプル・
ホールド回路S/H1の出力からD/A変換器DACの出力を減算
しかつ減算結果を４倍に増幅する減算器SUBと、減算器S
UBの出力をサンプル・ホールドしかつ２倍に増幅するサ
ンプル・ホールド回路S/H2と、４ビット並列型A/D変換
器ADC及びサンプル・ホールド回路S/H1の入力を入力端
子１から入力するか、またはサンプル・ホールド回路S/
H2からの入力とするかを切替えるスイッチSWとで構成さ
れる。
次に、直並列型A/D変換器の動作を説明する。
まず、入力信号を４ビット並列型A/D変換器でA/D変換
し、最上位４ビットを求めると同時に、サンプル・ホー
ルド回路S/H1によりサンプル・ホールドする。そして、
４ビット並列型A/D変換器ADCの出力コードをD/A変換器D
ACでアナログ信号に変換し、サンプル・ホールド回路S/
H1の出力からD/A変換器DACの出力を減算器SUBで減算す
る。ただし、減算器SUBでは４倍の増幅もあわせて行
い、減算器SUBの出力は、サンプル・ホールド回路S/H1
の出力からD/A変換器DACの出力を減算した結果の４倍に
なっている。減算SUBの出力は、サンプル・ホールド回
路S/H2でサンプル・ホールドされるが、サンプル・ホー
ルド回路S/H2でも２倍の増幅を同時に行う。したがっ
て、サンプル・ホールド回路S/H2の出力は、サンプル・
ホールド回路S/H1の出力からD/A変換器DACの出力を減算
した減算結果を８倍に増幅した電圧となっている。増幅
した電圧は、再び並列型A/D変換器に入力して、第２上
位４ビットを求める。この操作を繰り返して、合計４回
の並列型A/D変換を行い、上位から４ビットずつディジ
タル・コードを求めて、最終的には13ビットのディジタ
ル・コードを得ている。上位から４ビットずつ決める
が、各サイクルのコードは、１ビットオーバラップする
ように、入力信号と並列型A/D変換の結果との減算・増
幅とを行っているので、４ビットの変換を４回行った結
果は、４×４−３＝13ビットになっている。
し、最上位４ビットを求めると同時に、サンプル・ホー
ルド回路S/H1によりサンプル・ホールドする。そして、
４ビット並列型A/D変換器ADCの出力コードをD/A変換器D
ACでアナログ信号に変換し、サンプル・ホールド回路S/
H1の出力からD/A変換器DACの出力を減算器SUBで減算す
る。ただし、減算器SUBでは４倍の増幅もあわせて行
い、減算器SUBの出力は、サンプル・ホールド回路S/H1
の出力からD/A変換器DACの出力を減算した結果の４倍に
なっている。減算SUBの出力は、サンプル・ホールド回
路S/H2でサンプル・ホールドされるが、サンプル・ホー
ルド回路S/H2でも２倍の増幅を同時に行う。したがっ
て、サンプル・ホールド回路S/H2の出力は、サンプル・
ホールド回路S/H1の出力からD/A変換器DACの出力を減算
した減算結果を８倍に増幅した電圧となっている。増幅
した電圧は、再び並列型A/D変換器に入力して、第２上
位４ビットを求める。この操作を繰り返して、合計４回
の並列型A/D変換を行い、上位から４ビットずつディジ
タル・コードを求めて、最終的には13ビットのディジタ
ル・コードを得ている。上位から４ビットずつ決める
が、各サイクルのコードは、１ビットオーバラップする
ように、入力信号と並列型A/D変換の結果との減算・増
幅とを行っているので、４ビットの変換を４回行った結
果は、４×４−３＝13ビットになっている。
この直並列型A/D変換器は、上述したように入力信号
の変換に４サイクルを要している。
の変換に４サイクルを要している。
また、サンプル・ホールド回路や減算回路は変換の最
終精度、すなわち、13ビットの正しい変換結果を得るた
めには、13ビット精度を必要とする。
終精度、すなわち、13ビットの正しい変換結果を得るた
めには、13ビット精度を必要とする。
また、この直並列型A/D変換器の特徴は、構成要素が
少なく、消費電力やチップ面積が小さく実現できること
である。第４図の例では、消費電力25mW、素子面積3.9m
m2、変換速度200Ksmple/sec（200Ksps）を実現してい
る。そして、このとき、１サイクルの変換には、 （1/4）×（1/200K） ＝1.25μsec を要している。
少なく、消費電力やチップ面積が小さく実現できること
である。第４図の例では、消費電力25mW、素子面積3.9m
m2、変換速度200Ksmple/sec（200Ksps）を実現してい
る。そして、このとき、１サイクルの変換には、 （1/4）×（1/200K） ＝1.25μsec を要している。
上述の直並列型アナログ／ディジタル変換器は、入力
信号を13ビットのディジタル・コードにA/D変換するの
に、４サイクルを必要としている。したがって、１回の
サイクルに必要な時間をTs0とすると、変換に４・Ts0の
時間が必要となり、変換速度は（1/4Ts0）となる。Ts
は、入力信号を最終精度（第４図の例では13ビット精
度）でサンプル・ホールドし、減算する時間で制限され
る。変換速度を速くするためには、従来技術で２つの方
法が考えられる。第１の方法は、Ts0を小さくすること
であるが、13ビット精度を保ったまま速くすることは実
際の回路設計が難しい。
信号を13ビットのディジタル・コードにA/D変換するの
に、４サイクルを必要としている。したがって、１回の
サイクルに必要な時間をTs0とすると、変換に４・Ts0の
時間が必要となり、変換速度は（1/4Ts0）となる。Ts
は、入力信号を最終精度（第４図の例では13ビット精
度）でサンプル・ホールドし、減算する時間で制限され
る。変換速度を速くするためには、従来技術で２つの方
法が考えられる。第１の方法は、Ts0を小さくすること
であるが、13ビット精度を保ったまま速くすることは実
際の回路設計が難しい。
そこで、第４図のブロックを変換のサイクル数だけ縦
続接続して４段接続とし（ただし、最終段は並列型A/D
変換器のみでよい）、各段をパイプライン動作させる方
式の直並列A/D変換器として、第５図に示す直並列型A/D
変換器がある。
続接続して４段接続とし（ただし、最終段は並列型A/D
変換器のみでよい）、各段をパイプライン動作させる方
式の直並列A/D変換器として、第５図に示す直並列型A/D
変換器がある。
第５図に示すA/D変換器の場合、変換速度は（1/Ts0）
と４倍になるが、同時に消費電力やチップ面積も４倍近
くなり、第４図の直並列型A/D変換器の特徴であった低
消費電力、小面積という特徴が失われる。これを第４図
の例と同じブロックで構成すると、消費電力が100mW近
く、素子面積が15mm2位、変換速度800Kspsとなる。ま
た、第５図のパイプライン型では、初段に要求される精
度が最終（13ビット）精度、２段目が（最終−３）＝10
ビット精度、３段目が７ビット精度、４段目が４ビット
精度となるが、変換時間Tsは、初段の変換時間Ts(1)で
決り、２段目以降は、オーバースペックとなる。２段目
以降の精度を落としても、新たな利点は生じない。
と４倍になるが、同時に消費電力やチップ面積も４倍近
くなり、第４図の直並列型A/D変換器の特徴であった低
消費電力、小面積という特徴が失われる。これを第４図
の例と同じブロックで構成すると、消費電力が100mW近
く、素子面積が15mm2位、変換速度800Kspsとなる。ま
た、第５図のパイプライン型では、初段に要求される精
度が最終（13ビット）精度、２段目が（最終−３）＝10
ビット精度、３段目が７ビット精度、４段目が４ビット
精度となるが、変換時間Tsは、初段の変換時間Ts(1)で
決り、２段目以降は、オーバースペックとなる。２段目
以降の精度を落としても、新たな利点は生じない。
上述した従来の直並列型アナログ／ディジタル変換器
は、低消費電力ではあるが、変換速度が遅いか、変換速
度は速いが、消費電力が大きいかのいずれかを選択しな
ければならないという問題点があった。
は、低消費電力ではあるが、変換速度が遅いか、変換速
度は速いが、消費電力が大きいかのいずれかを選択しな
ければならないという問題点があった。
本発明の目的は、上述した問題を解決し、（変換速
度）／（消費電力）の観点で共に優れた直並列型アナロ
グ／ディジタル変換器とその駆動方法を提供することに
ある。
度）／（消費電力）の観点で共に優れた直並列型アナロ
グ／ディジタル変換器とその駆動方法を提供することに
ある。
本発明の直並列型アナログ／ディジタル変換器は、第
１の入力信号をN1ビットのディジタル・コードに変換す
る第１の並列型A/D変換器と、 前記N1ビットのディジタル・コードをアナログ信号に
変換する第１のD/A変換器と、 前記第１の入力信号をサンプル・ホールドする第１の
サンプル・ホールド回路と、 前記第１のサンプル・ホールド回路で保持された第１
の入力信号から前記第１のD/A変換器の出力を減算する
第１の減算器と、 前記第１の減算器の出力をサンプル・ホールドする第
２のサンプル・ホールド回路と、 第２の入力信号をN2ビットのディジタル・コードに変
換する第２の並列型A/D変換器と、 前記第２の入力信号をサンプル・ホールドする第３の
サンプル・ホールド回路と、 前記N2ビットのディジタル・コードをアナログ信号に
変換する第２のD/A変換器と、 前記第３のサンプル・ホールド回路で保持された第２
の入力信号から前記第２のD/A変換器の出力を減算する
第２の減算器と、 前記第２の減算器の出力をサンプル・ホールドする第
４のサンプル・ホールド回路と、 前記第２のサンプル・ホールド回路の出力と前記第４
のサンプル・ホールド回路の出力とを切替えて前記第２
の入力信号を出力する第１のスイッチとを備えている。
１の入力信号をN1ビットのディジタル・コードに変換す
る第１の並列型A/D変換器と、 前記N1ビットのディジタル・コードをアナログ信号に
変換する第１のD/A変換器と、 前記第１の入力信号をサンプル・ホールドする第１の
サンプル・ホールド回路と、 前記第１のサンプル・ホールド回路で保持された第１
の入力信号から前記第１のD/A変換器の出力を減算する
第１の減算器と、 前記第１の減算器の出力をサンプル・ホールドする第
２のサンプル・ホールド回路と、 第２の入力信号をN2ビットのディジタル・コードに変
換する第２の並列型A/D変換器と、 前記第２の入力信号をサンプル・ホールドする第３の
サンプル・ホールド回路と、 前記N2ビットのディジタル・コードをアナログ信号に
変換する第２のD/A変換器と、 前記第３のサンプル・ホールド回路で保持された第２
の入力信号から前記第２のD/A変換器の出力を減算する
第２の減算器と、 前記第２の減算器の出力をサンプル・ホールドする第
４のサンプル・ホールド回路と、 前記第２のサンプル・ホールド回路の出力と前記第４
のサンプル・ホールド回路の出力とを切替えて前記第２
の入力信号を出力する第１のスイッチとを備えている。
また、本発明の直並列型アナログ／ディジタル変換器
の駆動方法は、前記第１の並列型A/D変換器と第１の減
算手段とを動作させる周期をf1とし、前記第２の並列型
A/D変換器と第２の減算手段とを動作させる周期をf2と
したとき、f1とf2との間に、 f2＝mf1（ｍは２以上の整数） の関係が成立するするように構成されている。
の駆動方法は、前記第１の並列型A/D変換器と第１の減
算手段とを動作させる周期をf1とし、前記第２の並列型
A/D変換器と第２の減算手段とを動作させる周期をf2と
したとき、f1とf2との間に、 f2＝mf1（ｍは２以上の整数） の関係が成立するするように構成されている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は第１の発明の一実施例のブロック図であり、
第２図は第１図の直並列型アナログ／ディジタル変換器
の各ブロックの動作タイミングを表わす説明図である。
第２図は第１図の直並列型アナログ／ディジタル変換器
の各ブロックの動作タイミングを表わす説明図である。
この説明では、並列型A/D変換器の分解能を４ビット
とし、並列型A/D変換器AD1及び減算回路SUB1を動作させ
る周期f1と、第２の並列型A/D変換器AD2及び減算回路SU
B2を動作させる周期f2との間の関係を、 f2＝3f1（すなわちｍ＝３） とおいて説明するが、これは従来技術の項で説明した第
４図の従来の技術と対比させて説明するために、分解能
を４ビットとし、ｍ＝３としたもので、必ずしも４ビッ
トあるいはｍ＝３に限定されるわけではない。
とし、並列型A/D変換器AD1及び減算回路SUB1を動作させ
る周期f1と、第２の並列型A/D変換器AD2及び減算回路SU
B2を動作させる周期f2との間の関係を、 f2＝3f1（すなわちｍ＝３） とおいて説明するが、これは従来技術の項で説明した第
４図の従来の技術と対比させて説明するために、分解能
を４ビットとし、ｍ＝３としたもので、必ずしも４ビッ
トあるいはｍ＝３に限定されるわけではない。
本発明の直並列型A/D変換器は、第１のAD/DAブロック
（並列型A/D変換器AD1,減算回路SUB1,D/A変換器DA1,サ
ンプル・ホールド回路S/H1）と第２のAD/DAブロック
（並列型A/D変換器AD2,減算回路SUB2,D/A変換器DA2,サ
ンプル・ホールド回路S/H3）とをパイプライン動作さ
せ、さらに第１のAD/DAブロックが１回動作する間に第
２のAD/DAブロックをｍ回（第１図，第２図の例では３
回）動作させるものである。
（並列型A/D変換器AD1,減算回路SUB1,D/A変換器DA1,サ
ンプル・ホールド回路S/H1）と第２のAD/DAブロック
（並列型A/D変換器AD2,減算回路SUB2,D/A変換器DA2,サ
ンプル・ホールド回路S/H3）とをパイプライン動作さ
せ、さらに第１のAD/DAブロックが１回動作する間に第
２のAD/DAブロックをｍ回（第１図，第２図の例では３
回）動作させるものである。
以下、第１図と第２図により動作を説明する。
入力端子１から入力された入力信号を、まず、サンプ
ル・ホールド回路S/H1によりサンプル・ホールドすると
同時に、第１の４ビット並列型A/D変換器で変換し、最
上位４ビットを求める。次に、この４ビットによるディ
ジタル・コードに相当する電圧を、入力信号をサンプル
・ホールド回路S/H1でサンプル・ホールドした信号から
減算する。減算し結果はサンプル・ホールド回路S/H2で
サンプル・ホールドされる。このサンプル・ホールドさ
れた減算結果（第１の差信号）が並列型A/D変換AD2に入
力されると、同時にサンプル・ホールド回路S/H3でサン
プル・ホールドされる。
ル・ホールド回路S/H1によりサンプル・ホールドすると
同時に、第１の４ビット並列型A/D変換器で変換し、最
上位４ビットを求める。次に、この４ビットによるディ
ジタル・コードに相当する電圧を、入力信号をサンプル
・ホールド回路S/H1でサンプル・ホールドした信号から
減算する。減算し結果はサンプル・ホールド回路S/H2で
サンプル・ホールドされる。このサンプル・ホールドさ
れた減算結果（第１の差信号）が並列型A/D変換AD2に入
力されると、同時にサンプル・ホールド回路S/H3でサン
プル・ホールドされる。
並列型A/D変換器AD2での変換結果が第２上位４ビット
となり、この４ビットのディジタル・コードに相当する
電圧がサンプル・ホールド回路S/H3でホールドされた電
圧から減算される。この減算結果（第２の差信号）がサ
ンプル・ホールド回路S/H4でサンプル・ホールドされ、
再び並列型A/D変換器AD2に入力される。そして、このと
きの並列型A/D変換器AD2の変換結果が第３上位４ビット
となる。前サイクルと同じ動作を繰り返し第３の差信号
が求められ、もう一度、並列型A/D変換器AD2で変換され
て最下位４ビットが求められる。
となり、この４ビットのディジタル・コードに相当する
電圧がサンプル・ホールド回路S/H3でホールドされた電
圧から減算される。この減算結果（第２の差信号）がサ
ンプル・ホールド回路S/H4でサンプル・ホールドされ、
再び並列型A/D変換器AD2に入力される。そして、このと
きの並列型A/D変換器AD2の変換結果が第３上位４ビット
となる。前サイクルと同じ動作を繰り返し第３の差信号
が求められ、もう一度、並列型A/D変換器AD2で変換され
て最下位４ビットが求められる。
以上の結果を従来技術の場合と同じように１ビットオ
ーバラップさせ、加算することにより、最終的に13ビッ
トの結果が得られる。
ーバラップさせ、加算することにより、最終的に13ビッ
トの結果が得られる。
並列型A/D変換器AD2は並列型A/D変換器AD1の３倍のク
ロックで動作し、二つのA/D変換器AD1,AD2はパイプライ
ン的に動作する。
ロックで動作し、二つのA/D変換器AD1,AD2はパイプライ
ン的に動作する。
並列型A/D変換器AD1の変換時間をTS1、並列型A/D変換
器AD2の変換時間をTS2とすると、TS1＝3TS2である。
器AD2の変換時間をTS2とすると、TS1＝3TS2である。
初段のサンプル・ホールド回路S/H1や減算回路SUB1に
は最終精度（13ビット精度）が要求されるので、従来の
技術と同じ技術で実現すると、 TS1＝TS0＝1.25μsec となる。ところが、２段目の減算回路SUB2やサンプル・
ホールド回路S/H3では、最終精度でなく、 （最終精度）−４＋１＝10ビット となり、この10ビットの精度で十分である。13ビット精
度というのは、 （1/2）・（1/213）＝0.0061％ であり、この10ビット精度は、 （1/2）・（1/210＝0.049％ である。したがって、要求される精度が８倍も緩やかな
ので、同じブロックで構成したとしても、要求精度内に
整定する時間が短くなり、減算器SUB2やS/H回路S/H3の
動作が速くなる。
は最終精度（13ビット精度）が要求されるので、従来の
技術と同じ技術で実現すると、 TS1＝TS0＝1.25μsec となる。ところが、２段目の減算回路SUB2やサンプル・
ホールド回路S/H3では、最終精度でなく、 （最終精度）−４＋１＝10ビット となり、この10ビットの精度で十分である。13ビット精
度というのは、 （1/2）・（1/213）＝0.0061％ であり、この10ビット精度は、 （1/2）・（1/210＝0.049％ である。したがって、要求される精度が８倍も緩やかな
ので、同じブロックで構成したとしても、要求精度内に
整定する時間が短くなり、減算器SUB2やS/H回路S/H3の
動作が速くなる。
また、要求精度を落すことができれば、より高速のS/
H回路や減算回路を設計することは容易である。したが
って、TS2として（1/3）・TS1以下で実現できる。この
例では、 TS2≦（1/3）・1.25μsec ＝0.417μsec とすることは現在の技術で実現可能である（例えば、19
89年電子情報通信学会春季全国大会講演論文集P5−271
による）。
H回路や減算回路を設計することは容易である。したが
って、TS2として（1/3）・TS1以下で実現できる。この
例では、 TS2≦（1/3）・1.25μsec ＝0.417μsec とすることは現在の技術で実現可能である（例えば、19
89年電子情報通信学会春季全国大会講演論文集P5−271
による）。
したがって、直並列型A/D変換器の変換時間もTS1とす
ることができ、変換速度は1/TS1となり、従来に比べ４
倍の高速化が実現できることになる。
ることができ、変換速度は1/TS1となり、従来に比べ４
倍の高速化が実現できることになる。
一方、消費電力や素子面積は、第１図と第４図とを比
較すればわかるように、たかだか２倍の増加である。し
かも、本発明の実施例としての第１図は従来技術との対
比が容易なようにしたものであり、第１図中のサンプル
・ホールド回路S/H2,S/H4は共有化して削減し、第３図
のようにすることができ、従来技術の２倍にもならなく
なる。したがって、（変換速度）／（消費電力）の観点
からみると、従来の２倍以上の高性能化が実現できる。
較すればわかるように、たかだか２倍の増加である。し
かも、本発明の実施例としての第１図は従来技術との対
比が容易なようにしたものであり、第１図中のサンプル
・ホールド回路S/H2,S/H4は共有化して削減し、第３図
のようにすることができ、従来技術の２倍にもならなく
なる。したがって、（変換速度）／（消費電力）の観点
からみると、従来の２倍以上の高性能化が実現できる。
以上述べたように本発明によれば、従来技術に比べ高
速な直並列型A/D変換器を消費電力等の大きな増加なし
に、提供することができる。
速な直並列型A/D変換器を消費電力等の大きな増加なし
に、提供することができる。
また、第１図の実施例において、入力端子直後にサン
プル・ホールド回路を設ける場合もある。
プル・ホールド回路を設ける場合もある。
具体的な例でみると、13ビットの直並列型A/D変換器
を実現するために純粋なリカーシブ型A/D変換器（第４
図の例）に比べ４倍の高速化を２倍以下の消費電力で実
現することができる。また、純粋なパイプライン型に比
べ同じ速度で消費電力を1/2以下にすることができる。
を実現するために純粋なリカーシブ型A/D変換器（第４
図の例）に比べ４倍の高速化を２倍以下の消費電力で実
現することができる。また、純粋なパイプライン型に比
べ同じ速度で消費電力を1/2以下にすることができる。
また、第１図の実施例において、１入力端子直後にサ
ンプル・ホールド回路を設ける場合もある。
ンプル・ホールド回路を設ける場合もある。
以上説明したように、本発明は、従来の直並列型A/D
変換器に比べ、（変換速度）／（消費電力）の観点から
みて、２倍以上優れた性能の高速な直並列型A/D変換器
を提供することができるという効果を有する。
変換器に比べ、（変換速度）／（消費電力）の観点から
みて、２倍以上優れた性能の高速な直並列型A/D変換器
を提供することができるという効果を有する。
第１図は第１の発明の一実施例のブロック図、第２図は
第１図の直並列型アナログ／ディジタル変換器の各ブロ
ックの動作タイミングを表わす説明図、第３図は第１図
の直並列型アナログ／ディジタル変換器のサンプル・ホ
ールド回路の数を削減した場合のブロック図、第４図及
び第５図は従来の直並列型アナログ／ディジタル変換器
のブロック図である。 １……入力端子、SUB1……減算器、SUB2……減算器、AD
1……並列型A/D変換器、AD2……並列型A/D変換器、DA1
……D/A変換器、DA2……D/A変換器、S/H1〜S/H4……サ
ンプル・ホールド回路。
第１図の直並列型アナログ／ディジタル変換器の各ブロ
ックの動作タイミングを表わす説明図、第３図は第１図
の直並列型アナログ／ディジタル変換器のサンプル・ホ
ールド回路の数を削減した場合のブロック図、第４図及
び第５図は従来の直並列型アナログ／ディジタル変換器
のブロック図である。 １……入力端子、SUB1……減算器、SUB2……減算器、AD
1……並列型A/D変換器、AD2……並列型A/D変換器、DA1
……D/A変換器、DA2……D/A変換器、S/H1〜S/H4……サ
ンプル・ホールド回路。
Claims (2)
- 【請求項１】第１の入力信号をN1ビットのディジタル・
コードに変換する第１の並列型A/D変換器と、前記N1ビ
ットのディジタル・コードをアナログ信号に変換する第
１のD/A変換器と、前記第１の入力信号をサンプル・ホ
ールドする第１のサンプル・ホールド回路と、前記第１
のサンプル・ホールド回路で保持された第１の入力信号
から前記第１のD/A変換器の出力を減算する第１の減算
器と、前記第１の減算器の出力をサンプル・ホールドす
る第２のサンプル・ホールド回路と、第２の入力信号を
N2ビットのデジタル・コードに変換する第２の並列型A/
D変換器と、前記第２の入力信号をサンプル・ホールド
する第３のサンプル・ホールド回路と、前記N2ビットの
ディジタル・コードをアナログ信号に変換する第２のD/
A変換器と、前記第３のサンプル・ホールド回路で保持
された第２の入力信号から前記第２のD/A変換器の出力
を減算する第２の減算器と、前記第２の減算器の出力を
サンプル・ホールドする第４のサンプル・ホールド回路
と、前記第２のサンプル・ホールド回路の出力と前記第
４のサンプル・ホールド回路の出力とを切替えて前記第
２の入力信号を出力する第１のスイッチを備え、前記第
１の並列型A/D変換器と第１の減算器を動作させる周期
をf1とし、前記第２の並列型A/D変換器と第２の減算器
を動作させる周期をf2としたとき、f1とf2の間に、f2＝
mf1（ｍは２以上の整数）の関係が成立することを特徴
とする直並列型アナログ／ディジタル変換器。 - 【請求項２】第１の入力信号をN1ビットのディジタル・
コードに変換する第１の並列型A/D変換器と、前記N1ビ
ットのディジタル・コードをアナログ信号に変換する第
１のD/A変換器と、前記第１の入力信号をサンプル・ホ
ールドする第１のサンプル・ホールド回路と前記第１の
サンプル・ホールド回路で保持された第１の入力信号か
ら前記第１のD/A変換器の出力を減算する第１の減算器
と、第１の減算器あるいは第２の減算器の出力をサンプ
ル・ホールドする第２のサンプル・ホールド回路と、こ
の第２のサンプル・ホールド回路の出力をN2ビットのデ
ィジタル・コードに変換する第２の並列型A/D変換器
と、第２のサンプル・ホールド回路の出力をサンプル・
ホールドする第３のサンプル・ホールド回路と、前記N2
ビットのディジタル・コードをアナログ信号に変換する
第２のA/D変換器と、前記第３のサンプル・ホールド回
路で保持された第２の入力信号から前記第２のD/A変換
器の出力を減算する第２の減算器と、第１の減算器の出
力と第２の減算器の出力とを切替えて出力する第１のス
イッチを備え、前記第１の並列型A/D変換器と第１の減
算器を動作させる周期をf1とし、前記第２の並列型A/D
変換器と第２の減算器を動作させる周期をf2としたと
き、f1とf2の間に、f2＝mf1（ｍは２上の整数）の関係
が成立することを特徴とする直列並列型アナログ／ディ
ジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131792A JP2689689B2 (ja) | 1990-05-22 | 1990-05-22 | 直並列型アナログ／ディジタル変換器 |
| US07/703,822 US5159342A (en) | 1990-05-22 | 1991-05-21 | Serial-parallel type analogue/digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131792A JP2689689B2 (ja) | 1990-05-22 | 1990-05-22 | 直並列型アナログ／ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426229A JPH0426229A (ja) | 1992-01-29 |
| JP2689689B2 true JP2689689B2 (ja) | 1997-12-10 |
Family
ID=15066241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131792A Expired - Lifetime JP2689689B2 (ja) | 1990-05-22 | 1990-05-22 | 直並列型アナログ／ディジタル変換器 |
Country Status (2)
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|---|---|
| US (1) | US5159342A (ja) |
| JP (1) | JP2689689B2 (ja) |
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-
1991
- 1991-05-21 US US07/703,822 patent/US5159342A/en not_active Expired - Lifetime
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