JP2005277778A - 増幅回路およびそれを用いたアナログデジタル変換器 - Google Patents

Abstract

【課題】スイッチを介して複数のアナログ信号が選択的に入力される増幅回路およびそれを用いたＡＤ変換器を高速化する。
【解決手段】オペアンプ１００の反転入力端子には、１個以上の入力用コンデンサＣ１〜ｎが接続されている。各入力用コンデンサＣ１〜ｎには、入力信号Ｖｉｎａの入力をオン／オフ制御するＶｉｎａ用スイッチＳＷ１〜ｎａ、他の入力信号Ｖｉｎｂの入力をオン／オフ制御するＶｉｎｂ用スイッチＳＷ１〜ｎｂ、高電位側基準電圧ＶＲＴの入力をオン／オフ制御するＶＲＴ用スイッチＳＷ１〜ｎＴ、および低電位側基準電圧ＶＲＢの入力をオン／オフ制御するＶＲＢ用スイッチＳＷ１〜ｎＢが接続されている。Ｖｉｎａ用スイッチＳＷ１〜ｎａ、Ｖｉｎｂ用スイッチＳＷ１〜ｎｂが独立の制御信号によりオン／オフ制御される。
【選択図】図１

Description

本発明は、増幅回路およびそれを用いたアナログデジタル変換器に関する。本発明は特に、スイッチを介して複数のアナログ信号が選択的に入力される増幅回路およびそれを用いたアナログデジタル変換器に関する。

近年、スイッチトキャパシタ型の増幅回路を適用したシステムや、スイッチトキャパシタ型の増幅回路を搭載したアナログデジタル変換器（以下、「ＡＤ変換器」という。）が、携帯電話等の携帯機器に搭載されることが多くなってきている。このような携帯機器は、画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能を搭載するようになってきている。これに伴い、上述したスイッチトキャパシタ型の増幅回路には、高速動作が求められている。

また、ＡＤ変換器を小型化するために、自己のステージの出力がその入力にフィードバックするサイクリックステージを設ける形態のＡＤ変換器が知られている（例えば、特許文献１参照）。
特開平４−２６２２９号公報

上記特許文献１の第１図において、前段のステージの増幅機能を有する減算回路ＳＵＢ１には、サンプル・ホールド回路Ｓ／Ｈ１からの入力と、ＤＡ変換器ＤＡ２からの入力とが図示しないスイッチにより選択的に入力されていると想定される。後段のステージの増幅機能を有する減算回路ＳＵＢ２も同様であると想定される。また、後段のステージのサンプル・ホールド回路Ｓ／Ｈ２には、前段のステージからの入力と、自己のステージのサンプル・ホールド回路Ｓ／Ｈ４からの入力とがスイッチＳＷ１を介して選択的に入力される。スイッチには大きな抵抗成分があるため、それは、回路全体の時定数を増大させ、信号遅延の原因となる。

本発明はこうした状況に鑑みなされたものであり、その目的は、スイッチを介して複数のアナログ信号が選択的に入力される増幅回路およびそれを用いたＡＤ変換器を高速化する点にある。

本発明のある態様は、増幅回路である。この増幅回路は、複数の入力信号のいずれかを容量の一端に入力し、容量の他端に現れる電圧をサンプリングする容量結合入力型の増幅回路であって、複数の入力信号が前記容量の一端へ至る経路にそれぞれ設けられた入力信号用スイッチと、所定のファレンス電圧信号が容量の一端へ至る経路に設けられたリファレンス用スイッチと、を有し、入力信号用スイッチのそれぞれは容量の一端に直接接続されている。

本態様によれば、入力とリファレンスとの切替を行うスイッチを用いずに、各入力信号が１つの入力信号用スイッチを介して、容量にサンプルされるため、入力信号用スイッチの抵抗成分と、当該容量により形成されるローパスフィルタの時定数が低減される。したがって、当該容量への入力の際の遅延を低減することができる。なお、「容量」は、並列に複数設けてもよい。「所定のリファレンス電圧信号」は、増幅期間中に入力すべきリファレンス電圧信号を含む。「前記容量の一端に直接接続されている」とは、それぞれが一段で接続されていることを示す。

複数の入力信号用の各スイッチは、各々独立の制御信号により制御されるとよい。これにより、入力とリファレンスとの切替を行うスイッチを用いなくても、各入力信号、およびリファレンス電圧の容量への入力を選択的に行うことができる。

本発明の別の態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、入力されるアナログ信号をサンプルし、所定の増幅率で増幅する第１増幅回路と、第１増幅回路の出力アナログ信号と、所定の増幅率と実質的に同一の増幅率で増幅されたデジタル値に相当するアナログ信号との差分を所定の増幅率で増幅し、ＡＤ変換回路および第１増幅回路にフィードバックする第２増幅回路と、を有し、第１増幅回路は、上述した態様の増幅回路を用いた。

本態様によれば、上述した態様の増幅回路を用いたことにより、第１増幅回路の入力遅延を低減することができる。したがって、第２増幅回路の高速動作が可能となり、ＡＤ変換器全体を高速化することができる。なお、「所定の増幅率」には１倍を含む。「第１増幅回路」には、１倍の増幅率、即ちサンプル・ホールド回路を含む。

入力アナログ信号を複数ステージにより、複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、ＡＤ変換回路および第１増幅回路には、前段ステージからのアナログ信号と、第２増幅回路からのアナログ信号とが選択的に入力されるとよい。上述した態様の増幅回路は、複数ステージを有するＡＤ変換器の前段ステージからの入力と、自己のステージのフィードバック入力とを受ける増幅回路に適用可能である。その増幅回路の入力遅延が低減されると、ＡＤ変換器全体を高速化することができる。

本発明の別の態様も、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を複数回に分けて、デジタル信号に変換するアナログデジタル変換器であって、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、入力アナログ信号をサンプルし、所定の増幅率で増幅する第１増幅回路と、第１増幅回路の出力アナログ信号と、所定の増幅率と実質的に同一の増幅率で増幅されたデジタル値に相当するアナログ信号との差分を所定の増幅率で増幅する第２増幅回路と、を有し、ＡＤ変換回路および第１増幅回路には、複数の入力アナログ信号の内のいずれかが入力され、第１増幅回路は、上述した態様の増幅回路を用いた。また、ＡＤ変換回路および第１増幅回路には、第２増幅回路の出力アナログ信号がさらに入力されてもよい。

上述した態様の増幅回路は、前段からの複数の入力や自己のステージのフィードバックによる３系統以上の入力を受ける増幅回路に適用可能である。その増幅回路の入力遅延が低減されると、ＡＤ変換器全体を高速化することができる。なお、「所定の増幅率」には１倍を含む。「第１増幅回路」には１倍の増幅率、即ちサンプル・ホールド回路を含む。

本発明の別の態様も、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を複数ステージにより、複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、あるステージは、自己のステージの変換デジタル値、または他のステージの変換デジタル値を選択的にアナログ信号に変換する共用ＤＡ変換回路と、自己のステージの入力アナログ信号、若しくは自己のステージの入力アナログ信号を所定の増幅率で増幅したアナログ信号から、該自己のステージの変換デジタル値を変換した共用ＤＡ変換回路の出力信号の減算、または他のステージの入力アナログ信号、若しくは他のステージの入力アナログ信号を所定の増幅率で増幅したアナログ信号から、該他のステージの変換デジタル値を変換した共用ＤＡ変換回路の出力信号の減算を選択的に行い、所定の増幅率で増幅する共用減算増幅回路と、を有し、共用減算増幅回路は、上述した態様の増幅回路を用い、リファレンス電圧信号として、共用ＤＡ変換回路の出力アナログ信号が入力される。

上述した態様の増幅回路は、複数ステージを有するＡＤ変換器の前段ステージからの入力、または自己のステージのフィードバック入力を受け、ＤＡ変換回路からの出力を減算して増幅する差分減算増幅回路に適用可能である。そうすると、その増幅回路の入力遅延が低減されるため、ＡＤ変換器全体を高速化することができる。また、ＤＡ変換回路と減算増幅回路を複数のステージで共用することができることから、回路面積の縮小を実現することもできる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、スイッチを介して複数のアナログ信号が選択的に入力される増幅回路およびそれを用いたＡＤ変換器を高速化することができる。

（第１実施形態）
図１は、第１実施形態におけるシングルエンドのスイッチトキャパシタ型の増幅回路を示す。図１において、オペアンプ１００の反転入力端子には、１個以上の入力用コンデンサＣ１〜ｎが接続されている。各入力用コンデンサＣ１〜ｎには、入力信号Ｖｉｎａの入力をオン／オフ制御するＶｉｎａ用スイッチＳＷ１〜ｎａ、他の入力信号Ｖｉｎｂの入力をオン／オフ制御するＶｉｎｂ用スイッチＳＷ１〜ｎｂ、高電位側基準電圧ＶＲＴの入力をオン／オフ制御するＶＲＴ用スイッチＳＷ１〜ｎＴ、および低電位側基準電圧ＶＲＢの入力をオン／オフ制御するＶＲＢ用スイッチＳＷ１〜ｎＢが接続されている。なお、入力信号は、２系統に限るものではなく、３系統以上でもよい。また、リファレンス電圧は、２種類に限らず、１種類や３種類以上でもよい。

オペアンプ１００の非反転入力端子は、オートゼロ電位に接続されている。オペアンプ１００の出力端子と反転入力端子とは、帰還用コンデンサＣ１０を介して接続されている。また、その外側にオートゼロ用スイッチＳＷ１０が接続され、オペアンプ１００の出力端子と反転入力端子とが短絡可能な構成となっている。

次に、図２を参照しながら図１に示したシングルエンドのスイッチトキャパシタ型増幅回路の動作を説明する。図２は、第１実施形態におけるスイッチの動作タイミングを示すタイムチャートである。ＶＲＴ用スイッチＳＷ１〜ｎＴ、ＶＲＢ用スイッチＳＷ１〜ｎＢ、およびオートゼロ用スイッチＳＷ１０は、ＩＮ／Ｒｅｆ切替信号によりオン／オフ制御される。当該ＩＮ／Ｒｅｆ切替信号がＬｏのとき、ＶＲＴ用スイッチＳＷ１〜ｎＴ、およびＶＲＢ用スイッチＳＷ１〜ｎＢはオンし、Ｈｉのときオフする。当該ＩＮ／Ｒｅｆ切替信号がＨｉのとき、オートゼロ用スイッチＳＷ１０はオンし、Ｌｏのときオフする。

Ｖｉｎａ用スイッチＳＷ１〜ｎａは、ＳＷ１〜ｎａ制御信号によりオン／オフ制御される。当該ＳＷ１〜ｎａ制御信号がＬｏのとき、Ｖｉｎａ用スイッチＳＷ１〜ｎａはオンし、Ｈｉのときオフする。当該ＳＷ１〜ｎａ制御信号は、ＩＮ／Ｒｅｆ切替信号およびＶｉｎａ／Ｖｉｎｂ切替信号をＮＡＮＤ回路に通すことにより、生成することができる。Ｖｉｎｂ用スイッチＳＷ１〜ｎｂは、ＳＷ１〜ｎｂ制御信号によりオン／オフ制御される。当該ＳＷ１〜ｎｂ制御信号がＬｏのとき、Ｖｉｎｂ用スイッチＳＷ１〜ｎｂはオンし、Ｈｉのときオフする。当該ＳＷ１〜ｎａ制御信号は、ＩＮ／Ｒｅｆ切替信号およびＶｉｎａ／Ｖｉｎｂ切替信号の反転信号をＮＡＮＤ回路に通すことにより、生成することができる。

まず、ＩＮ／Ｒｅｆ切替信号がＨｉ、ＳＷ１〜ｎａ制御信号がＬｏおよびＳＷ１〜ｎｂ制御信号がＨｉとなり、Ｖｉｎａ用スイッチＳＷ１〜ｎａがオン、Ｖｉｎｂ用スイッチＳＷ１〜ｎｂがオフ、ＶＲＴ用スイッチＳＷ１〜ｎＴがオフ、ＶＲＢ用スイッチＳＷ１〜ｎＢがオフおよびオートゼロ用スイッチＳＷ１０がオンする。このとき、入力側ノードＮ１の電荷ＱＡは次式（Ａ１）のようになる。

ＱＡ＝Ｃ１〜ｎ（Ｖｉｎａ−Ｖａｇ）…（Ａ１）
Ｃ１〜ｎはコンデンサＣ１〜ｎの合成容量値、Ｖａｇはオペアンプ１００のオートゼロ電位を表す。

次に、ＩＮ／Ｒｅｆ切替信号がＬｏ、ＳＷ１〜ｎａ制御信号がＨｉおよびＳＷ１〜ｎｂ制御信号がＨｉとなり、Ｖｉｎａ用スイッチＳＷ１〜ｎａがオフ、Ｖｉｎｂ用スイッチＳＷ１〜ｎｂがオフ、ＶＲＴ用スイッチＳＷ１〜ｎＴがオン、ＶＲＢ用スイッチＳＷ１〜ｎＢがオンおよびオートゼロ用スイッチＳＷ１０がオフする。このとき、仮想接地した入力側ノードＮ１の電荷ＱＢは次式（Ａ２）のようになる。

ＱＢ＝Ｃ１〜ｎ（Ｖｒｅｆ−Ｖａｇ）＋Ｃ１０（Ｖｏｕｔ−Ｖａｇ）…（Ａ２）
Ｖｒｅｆは高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢの少なくとも一方により生成されるリファレンス電圧、Ｃ１０は帰還用コンデンサＣ１０の容量値を表す。

入力側ノードＮ１には電荷の抜け出る経路がないため、電荷保存則よりＱＡ＝ＱＢとなり、次式（Ａ３）が成立する。

Ｖｏｕｔ＝Ｃ１０／Ｃ１〜ｎ（Ｖｉｎａ−Ｖｒｅｆ）＋（Ｃ１Ｖａｇ）…（Ａ３）

したがって、当該シングルエンドのスイッチトキャパシタ型増幅回路は、オートゼロ電位Ｖａｇが理想的に接地電位であれば、入力信号Ｖｉｎａからリファレンス電圧Ｖｒｅｆを減算した値を、入力用コンデンサＣ１〜ｎと帰還用コンデンサＣ１０との容量比によって、増幅することができる。もちろん、オートゼロ電位Ｖａｇが接地電位でなくでも、その近似値を得ることができる。また、入力信号Ｖｉｎｂの増幅も同様の原理で行うことができる。

図３は、比較例におけるシングルエンドのスイッチトキャパシタ型の増幅回路を示す。図３において、オペアンプ１００の反転入力端子には、１個以上の入力用コンデンサＣ１〜ｎが接続されている。各入力用コンデンサＣ１〜ｎには、複数の入力信号Ｖｉｎから選択された入力信号Ｖｉｎの入力をオン／オフ制御するＶｉｎ用スイッチＳＷ１〜ｎｉｎ、高電位側基準電圧ＶＲＴの入力をオン／オフ制御するＶＲＴ用スイッチＳＷ１〜ｎＴ、および低電位側基準電圧ＶＲＢの入力をオン／オフ制御するＶＲＢ用スイッチＳＷ１〜ｎＢが接続されている。Ｖｉｎ用スイッチＳＷ１〜ｎｉｎには、入力信号Ｖｉｎａの入力をオン／オフ制御するＶｉｎａ用スイッチＳＷｉｎａ、および他の入力信号Ｖｉｎｂの入力をオン／オフ制御するＶｉｎｂ用スイッチＳＷｉｎｂが接続されている。なお、リファレンス電圧は、２種類に限らず、１種類や３種類以上でもよい。

オペアンプ１００の非反転入力端子は、オートゼロ電位に接続されている。オペアンプ１００の出力端子と反転入力端子とは、帰還用コンデンサＣ１０を介して接続されている。また、その外側にオートゼロ用スイッチＳＷ１０が接続され、オペアンプ１００の出力端子と反転入力端子とが短絡可能な構成となっている。

次に、図４を参照しながら図３に示したシングルエンドのスイッチトキャパシタ型増幅回路の動作を説明する。図４は、比較例におけるスイッチの動作タイミングを示すタイムチャートである。Ｖｉｎ用スイッチＳＷ１〜ｎｉｎ、ＶＲＴ用スイッチＳＷ１〜ｎＴ、ＶＲＢ用スイッチＳＷ１〜ｎＢ、およびオートゼロ用スイッチＳＷ１０は、ＩＮ／Ｒｅｆ切替信号によりオン／オフ制御される。当該ＩＮ／Ｒｅｆ切替信号がＬｏのとき、ＶＲＴ用スイッチＳＷ１〜ｎＴ、およびＶＲＢ用スイッチＳＷ１〜ｎＢはオンし、Ｈｉのときオフする。当該ＩＮ／Ｒｅｆ切替信号がＨｉのとき、Ｖｉｎ用スイッチＳＷ１〜ｎｉｎ、およびオートゼロ用スイッチＳＷ１０はオンし、Ｌｏのときオフする。

Ｖｉｎａ用スイッチＳＷｉｎａ、およびＶｉｎｂ用スイッチＳＷｉｎｂは、Ｖｉｎａ／Ｖｉｎｂ切替信号によりオン／オフ制御される。当該Ｖｉｎａ／Ｖｉｎｂ切替信号がＨｉのとき、Ｖｉｎａ用スイッチＳＷｉｎａはオンし、Ｌｏのときオフする。当該Ｖｉｎａ／Ｖｉｎｂ切替信号がＬｏのとき、Ｖｉｎｂ用スイッチＳＷｉｎｂはオンし、Ｈｉのときオフする。比較例におけるスイッチトキャパシタ型増幅回路の動作原理は、第１実施形態におけるスイッチトキャパシタ型増幅回路のものと同様である。

このように、比較例におけるスイッチトキャパシタ型増幅回路の制御信号は、第１実施形態におけるスイッチトキャパシタ型増幅回路のものより簡素になる。また、その構成は、入力信号Ｖｉｎが、Ｖｉｎａ用スイッチＳＷｉｎａまたはＶｉｎｂ用スイッチＳＷｉｎｂと、Ｖｉｎ用スイッチＳＷ１〜ｎｉｎとの２つのスイッチを介して、入力用コンデンサＣ１〜ｎにサンプルされる構成である。

この２つのスイッチの抵抗成分とコンデンサとによりローパスフィルタが構成される。したがって、Ｖｉｎａ用スイッチＳＷｉｎａまたはＶｉｎｂ用スイッチＳＷｉｎｂに入力される入力信号Ｖｉｎに対して、入力用コンデンサＣ１〜ｎに入力される際の電圧変化が遅延する。この遅延を生じなくするためには、スイッチをＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスで構成する場合、ゲート幅Ｗを大きくして抵抗成分を小さくするか、コンデンサの容量を小さくして時定数を小さくする必要がある。ゲート幅Ｗを大きくすることは回路面積の増大につながり、コンデンサの容量を小さくしすぎると熱雑音の問題が発生する。

これに対し、第１実施形態におけるスイッチトキャパシタ型増幅回路は、入力信号Ｖｉｎが、Ｖｉｎａ用スイッチＳＷｉｎａまたはＶｉｎｂ用スイッチＳＷｉｎｂと１つのスイッチを介して、入力用コンデンサＣ１〜ｎにサンプルされる構成である。したがって、比較例におけるスイッチトキャパシタ型増幅回路と比較し、スイッチが１つ減った分の抵抗成分が小さくなり、上記ローパスフィルタの時定数が小さくなり、上記遅延が低減される。

（第２実施形態）
第２実施形態は、非サイクリック型の前段で４ビットを変換し、サイクリック型の後段で２ビットずつ変換し、後段が３周回することにより合計１０ビットを出力するＡＤ変換器の例である。

図５は、第２実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、まず、前段ステージについて説明する。入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１増幅回路１１および第１ＡＤ変換回路１２は、同じタイミングで入力アナログ信号Ｖｉｎをサンプルする。第１ＡＤ変換回路１２は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路１２は、サンプルしたアナログ信号Ｖｉｎをデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第１ＤＡ変換回路１３に出力する。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。

第１増幅回路１１は、サンプルした入力アナログ信号Ｖｉｎを所定の期間ホールドし、所定のタイミングで第１減算回路１４に出力する。第１増幅回路１１は、アナログ信号を増幅せず、サンプル・ホールド回路として機能している。第１減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、第１減算回路１４の出力を２倍に増幅する。なお、第１減算回路１４および第２増幅回路１５は、一体型の第１減算増幅回路１６であってもよい。これによれば、回路を簡素化することができる。

次に、後段ステージについて説明する。第１スイッチＳＷ１１がオン、第２スイッチＳＷ１２がオフの状態において、前段ステージから第１スイッチＳＷ１１を介して入力されるアナログ信号は、第３増幅回路１９および第２ＡＤ変換回路１７に入力される。第３増幅回路１９および第２ＡＤ変換回路１７は、同じタイミングで当該アナログ信号をサンプルする。第２ＡＤ変換回路１７も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含んだビット数は３ビットである。また、第２ＡＤ変換回路１７を構成しているコンパレータに供給されるリファレンス電圧は、第１ＡＤ変換回路１２を構成しているコンパレータに供給されるリファレンス電圧の１／２に設定される。第２ＡＤ変換回路１７は２ビット変換のため、本来、第１ＡＤ変換回路１２での変換後のアナログ信号は実質４（２の２乗）倍に増幅されていなければならない。この点、第２増幅回路１５が２倍の増幅率であるため、上述したようにリファレンス電圧を１／２にすることにより、調整している。第２ＡＤ変換回路１７は、サンプルしたアナログ信号をデジタル値に変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路１８に出力する。第２ＤＡ変換回路１８は、第２ＡＤ変換回路１７により変換されたデジタル値をアナログ値に変換する。

第３増幅回路１９は、サンプルしたアナログ信号を２倍に増幅して、第２減算回路２０に出力する。第２減算回路２０は、第３増幅回路１９の出力から、第２ＤＡ変換回路１８の出力を減算して、第４増幅回路２１に出力する。ここで、第２ＤＡ変換回路１８の出力は、実質２倍に増幅されている。これは、第２ＡＤ変換回路１７の基準電圧レンジと、第２ＤＡ変換回路１８の基準電圧レンジとの比を１：２に設定すれば実現することができる。例えば、第２ＡＤ変換回路１７の入力をシングルで行い、第２ＤＡ変換回路１８の出力を差動で構成すれば、１：２に設定することができる。

第４増幅回路２１は、第２減算回路２０の出力を２倍に増幅する。この段階において、第１スイッチＳＷ１１がオフ、第２スイッチＳＷ１２がオンに遷移している。第４増幅回路２１において増幅されたアナログ信号は、第２スイッチＳＷ１２を介して第３増幅回路１９および第２ＡＤ変換回路１７へフィードバックされる。なお、第２減算回路２０および第４増幅回路２１は、一体型の第２減算増幅回路２２を用いてもよい。以下、上記の処理が繰り返され、第２ＡＤ変換回路１７は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビットをサイクリック型の後段ステージにより得ている。

第３増幅回路１９は、上述した第１実施形態におけるスイッチトキャパシタ型増幅回路を用いることができる。即ち、図１の入力信号Ｖｉｎａ、入力信号Ｖｉｎｂを、図５の第２増幅回路１５の出力信号、第４増幅回路２１の出力信号に対応させればよい。そして、図１のＶｉｎａ用スイッチＳＷ１〜ｎａ、Ｖｉｎｂ用スイッチＳＷ１〜ｎｂを図５の第１スイッチＳＷ１１、第２スイッチＳＷ１２に対応させればよい。また、第３増幅回路１９の増幅期間には、所定のリファレンス電圧が入力される。

このように、第３増幅回路１９を上述した第１実施形態におけるスイッチトキャパシタ型の構成にすることにより、第３増幅回路１９に入力される信号の遅延を低減することができる。よって、第２増幅回路１５および第４増幅回路２１の出力信号が早くても対応が可能となり、第２増幅回路１５および第４増幅回路２１の動作速度を上げることが可能となる。したがって、ＡＤ変換器全体を高速化することができる。

（第３実施形態）
第３実施形態は、サイクリック型のＡＤ変換器であり、最初に４ビットを変換し、それ以降３周回して２ビットずつ変換し、合計１０ビットを出力する例である。

図６は、第３実施形態におけるＡＤ変換器の構成を示す。初期状態において、第１スイッチＳＷ１３がオン、第２スイッチＳＷ１４がオフの状態である。入力アナログ信号Ｖｉｎは、第１スイッチＳＷ１３を介して、第１増幅回路３１およびＡＤ変換回路３２に入力される。第１増幅回路３１およびＡＤ変換回路３２は、同じタイミングで入力アナログ信号Ｖｉｎをサンプルする。ＡＤ変換回路３２は、フラッシュ型のものであり、その最大分解能、即ち変換ビット数は４ビットである。ＡＤ変換回路３２は、サンプルした信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよびＤＡ変換回路３３に出力する。ＤＡ変換回路３３は、ＡＤ変換回路３２により変換されたデジタル値をアナログ値に変換する。

第１増幅回路３１は、サンプルした信号を２倍に増幅して、減算回路３４に出力する。減算回路３４は、第１増幅回路３１の出力から、ＤＡ変換回路３３の出力を減算する。ここで、ＤＡ変換回路３３の出力は、実質２倍に増幅されている。これは、ＡＤ変換回路３２の基準電圧レンジと、ＤＡ変換回路３３の基準電圧レンジとの比を１：２に設定すれば実現することができる。第２増幅回路３５は、減算回路３４の出力を２倍に増幅する。なお、減算回路３４および第２増幅回路３５は、一体型の減算増幅回路３６であってもよい。これによれば、回路を簡素化することができる。

この段階において、第１スイッチＳＷ１３がオフ、第２スイッチＳＷ１４がオンの状態に遷移している。第２増幅回路３５の出力アナログ信号は、第２スイッチＳＷ１４を介して、第１増幅回路３１およびＡＤ変換回路３２にフィードバックされる。ＡＤ変換回路３２は、第２スイッチＳＷ１４を介して入力されるアナログ信号をサンプルし、冗長１ビットを除いて２ビット変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよびＤＡ変換回路３３に出力する。ＤＡ変換回路３３、第１増幅回路３１、減算回路３４および第２増幅回路３５の動作は、１回目の変換のときと同様である。ＡＤ変換回路３２が２回目以降２ビット変換になるため、第１増幅回路３１および第２増幅回路３５は、合計で実質４（２の２乗）倍に増幅する。以下、上記の処理が繰り返され、ＡＤ変換回路３２は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。

第１増幅回路３１は、上述した第１実施形態におけるスイッチトキャパシタ型増幅回路を用いることができる。即ち、図１の入力信号Ｖｉｎａ、入力信号Ｖｉｎｂを、図６の入力アナログ信号Ｖｉｎ、第２増幅回路３５の出力信号に対応させればよい。そして、図１のＶｉｎａ用スイッチＳＷ１〜ｎａ、Ｖｉｎｂ用スイッチＳＷ１〜ｎｂを図６の第１スイッチＳＷ１３、第２スイッチＳＷ１４に対応させればよい。また、第１増幅回路３１の増幅期間には、所定のリファレンス電圧が入力される。

このように、第１増幅回路３１を上述した第１実施形態におけるスイッチトキャパシタ型の構成にすることにより、第１増幅回路３１に入力される信号の遅延を低減することができる。よって、入力アナログ信号Ｖｉｎ、および第２増幅回路３５の出力信号が早くても対応が可能となる。これにより、第２増幅回路３５の動作速度を上げることが可能となる。したがって、サイクリック型のＡＤ変換器全体を高速化することができる。

（第４実施形態）
第４実施形態は、第１ステージのＡＤ変換回路で４ビットを変換し、第２〜４ステージのＡＤ変換回路で２ビットずつを変換する４ステージからなるパイプライン型のＡＤ変換器の例である。

図７は、第４実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器には、２種類の信号が入力される。第１スイッチＳＷ１５は、入力アナログ信号Ｖｉｎ１の入力をオン／オフ制御する。第２スイッチＳＷ１６は、もう一つの入力アナログ信号Ｖｉｎ２の入力をオン／オフ制御する。２種類の入力アナログ信号Ｖｉｎ１，Ｖｉｎ２は、選択的に第１増幅回路４１および第１ＡＤ変換回路４２に入力される。第１増幅回路４１および第１ＡＤ変換回路４２は、入力される信号を同じタイミングでサンプルする。第１ＡＤ変換回路４２は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路４２は、サンプルした信号ををデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。第１ＤＡ変換回路４３は、第１ＡＤ変換回路４２により変換されたデジタル値をアナログ値に変換する。

第１増幅回路４１は、サンプルした信号を所定の期間ホールドし、第１減算回路４４に出力する。第１増幅回路４１は、サンプルした信号を増幅せず、サンプル・ホールド回路として機能している。第１減算回路４４は、第１増幅回路４１の出力アナログ信号から第１ＤＡ変換回路４３の出力アナログ信号を減算する。第２増幅回路４５は、第１減算回路４４の出力アナログ信号を２倍に増幅する。なお、第１減算回路４４および第２増幅回路４５の代わりに、一体型の第１減算増幅回路４６を用いてもよい。これによれば、回路面積を縮小化することができる。

第２増幅回路４５の出力アナログ信号は、第３増幅回路４７および第２ＡＤ変換回路４８に入力される。第３増幅回路４７と第２ＡＤ変換回路４８とは、同じタイミングでサンプルする。第３増幅回路４７は、サンプルした信号を２倍に増幅して、第２減算回路５０に出力する。第２ＡＤ変換回路４８は、サンプルした信号をデジタル値に変換し、上位から５，６ビット（Ｄ５，Ｄ４）を取り出す。

第２ステージの変換ビット数は２ビットであるため、本来、第１ステージの出力が実質４（２の２乗）倍に増幅されていなければならない。第１ステージにおいては第２増幅回路４５により、２倍に増幅している。それに加えて、第２ＡＤ変換回路４８内のコンパレータのリファレンス電圧を、第１ＡＤ変換回路４２の１／２に設定すれば、上記実質４倍を実現することができる。

第２ＤＡ変換回路４９は、第２ＡＤ変換回路４８により変換されたデジタル値をアナログ値に変換する。この際、第２ＡＤ変換回路４８の出力を２倍に増幅しながら、アナログ信号に変換する。第２減算回路５０は、第３増幅回路４７の出力アナログ信号から第２ＤＡ変換回路４９の出力アナログ信号を減算する。第４増幅回路５１は、第２減算回路５０の出力アナログ信号を２倍に増幅する。なお、第２減算回路５０および第４増幅回路５１の代わりに、一体型の第２減算増幅回路５２を用いてもよい。これによれば、回路面積を縮小化することができる。

第４増幅回路５１の出力アナログ信号は、第５増幅回路５３および第３ＡＤ変換回路５４に入力される。第５増幅回路５３と第３ＡＤ変換回路５４とは、同じタイミングでサンプルする。第５増幅回路５３は、サンプルした信号を２倍に増幅して、第３減算回路５６に出力する。第３ＡＤ変換回路５４は、サンプルしたアナログ信号をデジタル値に変換し、上位から７，８ビット（Ｄ３，Ｄ２）を取り出す。

第３ＤＡ変換回路５５は、第３ＡＤ変換回路５４により変換されたデジタル値をアナログ値に変換する。この際、第３ＡＤ変換回路５４の出力を２倍に増幅しながら、アナログ信号に変換する。第３減算回路５６は、第５増幅回路５３の出力アナログ信号から第３ＤＡ変換回路５５の出力アナログ信号を減算する。第６増幅回路５７は、第３減算回路５６の出力アナログ信号を２倍に増幅する。なお、第３減算回路５６および第６増幅回路５７の代わりに、一体型の第３減算増幅回路５８を用いてもよい。

第６増幅回路５７の出力アナログ信号は、第４ＡＤ変換回路５９に入力される。第４ＡＤ変換回路５９は、入力されるアナログ信号をサンプルし、デジタル値に変換し、上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このように、４つのステージで１０ビットのデジタル値を得ている。

第１増幅回路４１は、上述した第１実施形態におけるスイッチトキャパシタ型増幅回路を用いることができる。即ち、図１の入力信号Ｖｉｎａ、入力信号Ｖｉｎｂを、図７の入力アナログ信号Ｖｉｎ１、入力アナログ信号Ｖｉｎ２に対応させればよい。そして、図１のＶｉｎａ用スイッチＳＷ１〜ｎａ、Ｖｉｎｂ用スイッチＳＷ１〜ｎｂを図７の第１スイッチＳＷ１５、第２スイッチＳＷ１６に対応させればよい。また、第１増幅回路４１の増幅期間には、所定のリファレンス電圧が入力される。

このように、第１増幅回路４１を上述した第１実施形態におけるスイッチトキャパシタ型の構成にすることにより、第１増幅回路４１に入力される信号の遅延を低減することができる。よって、外部から入力される入力アナログ信号Ｖｉｎ１、および入力アナログ信号Ｖｉｎ２の高速化に対応可能となる。したがって、パイプライン型のＡＤ変換器全体を高速化することができる。

次に、第４実施形態の変形例について説明する。図８は、第４実施形態の変形例におけるＡＤ変換器の構成を示す。第４実施形態は、第２実施形態におけるＡＤ変換器に２種類の信号が入力される例である。第１スイッチＳＷ１５は、入力アナログ信号Ｖｉｎ１の入力をオン／オフ制御する。第２スイッチＳＷ１６は、もう一つの入力アナログ信号Ｖｉｎ２の入力をオン／オフ制御する。２種類の入力アナログ信号Ｖｉｎ１，Ｖｉｎ２は、選択的に第１増幅回路１１および第１ＡＤ変換回路１２に入力される。その他の説明は、第２実施形態における説明と同様である。

第１増幅回路１１は、上述した第１実施形態におけるスイッチトキャパシタ型増幅回路を用いることができる。即ち、図１の入力信号Ｖｉｎａ、入力信号Ｖｉｎｂを、図８の入力アナログ信号Ｖｉｎ１、入力アナログ信号Ｖｉｎ２に対応させればよい。そして、図１のＶｉｎａ用スイッチＳＷ１〜ｎａ、Ｖｉｎｂ用スイッチＳＷ１〜ｎｂを図８の第１スイッチＳＷ１５、第２スイッチＳＷ１６に対応させればよい。また、第１増幅回路１１の増幅期間には、所定のリファレンス電圧が入力される。

このように、第１増幅回路１１を上述した第１実施形態におけるスイッチトキャパシタ型の構成にすることにより、第１増幅回路１１に入力される信号の遅延を低減することができる。よって、外部から入力される入力アナログ信号Ｖｉｎ１、および入力アナログ信号Ｖｉｎ２の高速化に対応可能となる。したがって、サイクリック型のステージを含むパイプライン型のＡＤ変換器全体を高速化することができる。

（第５実施形態）
図９は、第５実施形態におけるＡＤ変換器の構成を示す。第５実施形態は、第３実施形態におけるＡＤ変換器の構成に２種類の信号が入力される例である。第１スイッチＳＷ１５は、入力アナログ信号Ｖｉｎ１の入力をオン／オフ制御する。第２スイッチＳＷ１６は、もう一つの入力アナログ信号Ｖｉｎ２の入力をオン／オフ制御する。２種類の入力アナログ信号Ｖｉｎ１，Ｖｉｎ２は、選択的に第１増幅回路３１およびＡＤ変換回路３２に入力される。その他の説明は、第３実施形態における説明と同様である。

第１増幅回路３１は、上述した第１実施形態におけるスイッチトキャパシタ型増幅回路を用いることができる。図１に示したスイッチトキャパシタ型増幅回路は、２種類の入力信号Ｖｉｎａ，入力信号Ｖｉｎｂであるが、３種類の入力も可能である。この３種類の入力信号をそれぞれオン／オフ制御する３つのスイッチを独立に制御することも、当業者が図２に示した手法を応用することによって、容易に可能である。また、第１増幅回路３１の増幅期間には、所定のリファレンス電圧が入力される。

このように、第１増幅回路３１を上述した第１実施形態におけるスイッチトキャパシタ型の構成にすることにより、第１増幅回路３１に入力される信号の遅延を低減することができる。よって、外部から入力される入力アナログ信号Ｖｉｎ１、および入力アナログ信号Ｖｉｎ２、並びに第２増幅回路３５の出力信号の高速化に対応可能となる。したがって、複数の入力アナログ信号Ｖｉｎ１，Ｖｉｎ２が入力されるサイクリック型のＡＤ変換器全体を高速化することができる。

（第６実施形態）
第６実施形態は、非サイクリック型の前段で４ビットを変換し、サイクリック型の後段で２ビットずつ変換し、後段が３周回することにより合計１０ビットを出力するＡＤ変換器の例であり、前段と後段とで、ＤＡ変換回路、減算回路、および減算後の増幅回路を共用する構成である。

図１０は、第６実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、まず、前段ステージについて説明する。初期状態においては、第１スイッチＳＷ２１および第２スイッチＳＷ２２がオン、第３スイッチＳＷ２３および第４スイッチＳＷ２４がオフ状態である。入力アナログ信号Ｖｉｎは、第１増幅回路６１および第１ＡＤ変換回路６２に入力される。第１増幅回路６１および第１ＡＤ変換回路６２は、同じタイミングで入力アナログ信号Ｖｉｎをサンプルする。第１ＡＤ変換回路６２は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路６２は、サンプルしたアナログ信号Ｖｉｎをデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第２スイッチＳＷ２２を介してＤＡ変換回路６３に出力する。ＤＡ変換回路６３は、第１ＡＤ変換回路６２により変換されたデジタル値をアナログ値に変換する。

第１増幅回路６１は、サンプルした入力アナログ信号Ｖｉｎを所定の期間ホールドし、所定のタイミングで、第１スイッチＳＷ２１を介して減算回路６４に出力する。第１増幅回路６１は、アナログ信号を増幅せず、サンプル・ホールド回路として機能している。減算回路６４は、第１増幅回路６１の出力から、ＤＡ変換回路６３の出力を減算する。第２増幅回路６５は、減算回路６４の出力を２倍に増幅する。なお、減算回路６４および第２増幅回路６５は、一体型の減算増幅回路６６であってもよい。これによれば、回路を簡素化することができる。

次に、後段ステージについて説明する。第２増幅回路６５の出力アナログ信号は、第３増幅回路６７および第２ＡＤ変換回路６８に入力される。第３増幅回路６７および第２ＡＤ変換回路６８は、同じタイミングで当該アナログ信号をサンプルする。第２ＡＤ変換回路６８も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含んだビット数は３ビットである。また、第２ＡＤ変換回路６８を構成しているコンパレータに供給されるリファレンス電圧は、第１ＡＤ変換回路６２を構成しているコンパレータに供給されるリファレンス電圧の１／２に設定される。第２ＡＤ変換回路６８は２ビット変換のため、本来、第１ＡＤ変換回路６２での変換後のアナログ信号は実質４（２の２乗）倍に増幅されていなければならない。この点、第２増幅回路６５が２倍の増幅率であるため、上述したようにリファレンス電圧を１／２にすることにより、調整している。

この段階において、第１スイッチＳＷ２１および第２スイッチＳＷ２２がオフ、第３スイッチＳＷ２３および第４スイッチＳＷ２４がオン状態に遷移する。第２ＡＤ変換回路６８は、サンプルしたアナログ信号をデジタル値に変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよび第４スイッチＳＷ２４を介してＤＡ変換回路６３に出力する。ＤＡ変換回路６３は、第２ＡＤ変換回路６８により変換されたデジタル値をアナログ値に変換する。

第３増幅回路６７は、サンプルしたアナログ信号を２倍に増幅して、第３スイッチＳＷ２３を介して減算回路６４に出力する。減算回路６４は、第３増幅回路６７の出力から、ＤＡ変換回路６３の出力を減算して、第２増幅回路６５に出力する。ここで、ＤＡ変換回路６３の出力は、実質２倍に増幅されている。これは、第２ＡＤ変換回路６８の基準電圧レンジと、ＤＡ変換回路６３の基準電圧レンジとの比を１：２に設定すれば実現することができる。例えば、第２ＡＤ変換回路６８の入力をシングルで行い、ＤＡ変換回路６３の出力を差動で構成すれば、１：２に設定することができる。このように、周回によりＤＡ変換回路６３の増幅の有無を制御する機構が必要になる。

第２増幅回路６５は、減算回路６４の出力を２倍に増幅する。第２増幅回路６５において増幅されたアナログ信号は、第３増幅回路６７および第２ＡＤ変換回路６８に入力される。以下、上記の処理が繰り返され、第２ＡＤ変換回路６８は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビットをサイクリック型の後段ステージにより得ている。

減算増幅回路６６は、上述した第１実施形態におけるスイッチトキャパシタ型増幅回路を用いることができる。即ち、図１の入力信号Ｖｉｎａ、入力信号Ｖｉｎｂを、図１０の第１増幅回路６１の出力信号、第３増幅回路６７の出力信号に対応させればよい。そして、図１のＶｉｎａ用スイッチＳＷ１〜ｎａ、Ｖｉｎｂ用スイッチＳＷ１〜ｎｂを図１０の第１スイッチＳＷ２１、第３スイッチＳＷ２３に対応させればよい。また、図１の高電位側基準電圧ＶＲＴ、低電位側基準電圧ＶＲＢを、図１０のＤＡ変換回路６３の出力信号に対応させればよい。ＤＡ変換回路６３を容量アレイ型で構成した場合、第１ＡＤ変換回路６２または第２ＡＤ変換回路６８の出力に応じて、高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢが入力用コンデンサＣ１〜ｎに印加される個数が決まる。

このように、減算増幅回路６６を上述した第１実施形態におけるスイッチトキャパシタ型の構成にすることにより、減算増幅回路６６に入力される信号の遅延を低減することができる。よって、第１増幅回路６１および第３増幅回路６７の出力信号が早くても対応が可能となり、第１増幅回路６１および第３増幅回路６７の動作速度を上げることが可能となる。したがって、本実施形態によれば、ＡＤ変換器全体の高速化と、回路面積の縮小化を実現することができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。

第１実施形態において、シングルエンドのスイッチトキャパシタ型増幅回路を説明した。この点、完全差動方式のスイッチトキャパシタ型増幅回路にも適用可能である。その場合、第１実施形態において、オペアンプ１００の両入力端子に、入力用コンデンサＣ１〜ｎが接続されることになる。

第２実施形態において、第１増幅回路１１は除去されてもよい。第１減算増幅回路１６の入力アナログ信号Ｖｉｎのサンプルタイミングを調整するか、第１ＡＤ変換回路１２を構成している電圧比較素子への入力アナログ信号Ｖｉｎとリファレンス電圧との入力タイミングを切り替えれば、第１増幅回路１１を除去してもＡＤ変換器全体の動作が保証される。これによれば、回路面積を縮小することができる。また同様に、第３実施形態の第１増幅回路４１、第３実施形態の変形例の第１増幅回路１１、および第５実施形態の第１増幅回路６１も除去することもできる。さらに、第３実施形態の第３増幅回路４７、第５増幅回路５３も除去してもよい。その場合、第４増幅回路５１、第６増幅回路５７の増幅率を４倍にすればよい。

各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。また、ステージ数は、１段や２段に限るものではなく、３段以上にも適用可能である。そして、それらのステージの１段以上がサイクリック型の構成であってもよい。

第１実施形態におけるシングルエンドのスイッチトキャパシタ型の増幅回路を示す図である。 第１実施形態におけるスイッチの動作タイミングを示すタイムチャートである。 比較例におけるシングルエンドのスイッチトキャパシタ型の増幅回路を示す図である。 比較例におけるスイッチの動作タイミングを示すタイムチャートである。 第２実施形態におけるＡＤ変換器の構成を示す図である。 第３実施形態におけるＡＤ変換器の構成を示す図である。 第４実施形態におけるＡＤ変換器の構成を示す図である。 第４実施形態の変形例におけるＡＤ変換器の構成を示す図である。 第５実施形態におけるＡＤ変換器の構成を示す図である。 第６実施形態におけるＡＤ変換器の構成を示す図である。

符号の説明

１１ 第１増幅回路、 １２ 第１ＡＤ変換回路、 １３ 第１ＤＡ変換回路、 １４ 第１減算回路、 １５ 第２増幅回路、 １６ 第１減算増幅回路、 １７ 第２ＡＤ変換回路、 １８ 第２ＤＡ変換回路、 １９ 第３増幅回路、 ２０ 第２減算回路、 ２１ 第４増幅回路、 ２２ 第２減算増幅回路、 １００ オペアンプ、 Ｃ１〜ｎ，Ｃ１０ コンデンサ、 ＳＷ１〜ｎ，ＳＷ１０，ＳＷ１１〜１６，ＳＷ２１〜２４ スイッチ。

Claims (7)

1. 複数の入力信号のいずれかを容量の一端に入力し、前記容量の他端に現れる電圧をサンプリングする容量結合入力型の増幅回路であって、
   前記複数の入力信号が前記容量の一端へ至る経路にそれぞれ設けられた入力信号用スイッチと、
   所定のリファレンス電圧信号が前記容量の一端へ至る経路に設けられたリファレンス用スイッチと、を有し、
   前記入力信号用スイッチのそれぞれは前記容量の一端に直接接続されていることを特徴とする増幅回路。
2. 前記複数の入力信号用の各スイッチは、各々独立の制御信号により制御されることを特徴とする請求項１に記載の増幅回路。
3. 入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
   前記入力されるアナログ信号をサンプルし、所定の増幅率で増幅する第１増幅回路と、
   前記第１増幅回路の出力アナログ信号と、前記所定の増幅率と実質的に同一の増幅率で増幅された前記デジタル値に相当するアナログ信号との差分を所定の増幅率で増幅し、前記ＡＤ変換回路および前記第１増幅回路にフィードバックする第２増幅回路と、を有し、
   前記第１増幅回路は、請求項１または２に記載の増幅回路を用いたことを特徴とするアナログデジタル変換器。
4. 入力アナログ信号を複数ステージにより、複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、
   前記ＡＤ変換回路および前記第１増幅回路には、前段ステージからのアナログ信号と、前記第２増幅回路からのアナログ信号とが選択的に入力されることを特徴とする請求項３に記載のアナログデジタル変換器。
5. 入力アナログ信号を複数回に分けて、デジタル信号に変換するアナログデジタル変換器であって、
   前記入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
   前記入力アナログ信号をサンプルし、所定の増幅率で増幅する第１増幅回路と、
   前記第１増幅回路の出力アナログ信号と、前記所定の増幅率と実質的に同一の増幅率で増幅された前記デジタル値に相当するアナログ信号との差分を所定の増幅率で増幅する第２増幅回路と、を有し、
   前記ＡＤ変換回路および前記第１増幅回路には、複数の前記入力アナログ信号の内のいずれかが入力され、前記第１増幅回路は、請求項１または２に記載の増幅回路を用いたことを特徴とするアナログデジタル変換器。
6. 前記ＡＤ変換回路および前記第１増幅回路には、前記第２増幅回路の出力アナログ信号がさらに入力されることを特徴とする請求項５に記載のアナログデジタル変換器。
7. 入力アナログ信号を複数ステージにより、複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、
   あるステージは、
   自己のステージの変換デジタル値、または他のステージの変換デジタル値を選択的にアナログ信号に変換する共用ＤＡ変換回路と、
   前記自己のステージの入力アナログ信号、若しくは前記自己のステージの入力アナログ信号を所定の増幅率で増幅したアナログ信号から、該自己のステージの変換デジタル値を変換した共用ＤＡ変換回路の出力信号の減算、または前記他のステージの入力アナログ信号、若しくは前記他のステージの入力アナログ信号を所定の増幅率で増幅したアナログ信号から、該他のステージの変換デジタル値を変換した共用ＤＡ変換回路の出力信号の減算を選択的に行い、所定の増幅率で増幅する共用減算増幅回路と、を有し、
   前記共用減算増幅回路は、請求項１または２に記載の増幅回路を用い、前記リファレンス電圧信号として、前記共用ＤＡ変換回路の出力アナログ信号が入力されることを特徴とするアナログデジタル変換器。

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