JP2005260307A - 演算増幅器およびそれを用いたアナログデジタル変換器 - Google Patents

Abstract

【課題】演算増幅器およびそれを用いたＡＤ変換器の消費電流の効率を向上させる。
【解決手段】演算増幅器１００の出力端子は、負荷Ｃｌと負荷出力用スイッチＳＷ１００を介して接続されている。負荷出力用スイッチＳＷ１００は、ＯＮ／ＯＦＦすることにより、演算増幅器１００の出力端子と負荷Ｃｌとを導通／非導通させる。デカップリング用容量Ｃｄは、演算増幅器１００の出力端子と、接地との間に接続される。演算増幅器１００が出力中に、負荷出力用スイッチＳＷ１００がＯＮすると、演算増幅器１００のアンプ出力電圧ＡＭＰＯが負荷Ｃｌにかかり、負荷Ｃｌの充電が開始する。負荷出力用スイッチＳＷ１００がＯＮした直後において、デカップリング用容量Ｃｄと負荷Ｃｌとの容量結合によって、演算増幅器１００のアンプ出力電圧ＡＭＰＯの低下は、小さいものとなる。
【選択図】図１

Description

本発明は、演算増幅器およびそれを用いたアナログデジタル変換器に関する。本発明は特に、スイッチを介して負荷と接続されている演算増幅器およびそれを用いたアナログデジタル変換器に関する。

近年、演算増幅器を適用したシステムや演算増幅器を搭載したアナログデジタル変換器（以下、「ＡＤ変換器」という。）が、携帯電話等の携帯機器に搭載されることが多くなってきている。このような携帯機器は、画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能を搭載するようになってきている。これに伴い、上述した演算増幅器には、低電圧動作や低消費電力化が求められている。

また、ＡＤ変換器を小型化するために、自己のステージの出力がその入力にフィードバックするサイクリックステージを設ける形態のＡＤ変換器が知られている（例えば、特許文献１参照）。
特開平４−２６２２９号公報

上記特許文献１の第１図において、サンプル・ホールド回路Ｓ／Ｈ２およびサンプル・ホールド回路Ｓ／Ｈ４の出力は、スイッチＳＷ１を介して、サンプル・ホールド回路Ｓ／Ｈ３および並列型ＡＤ変換器ＡＤ２に入力される。ここで、サンプル・ホールド回路Ｓ／Ｈ２およびサンプル・ホールド回路Ｓ／Ｈ４は、演算増幅器を用いて構成されていると想定される。このように、スイッチのオンオフ制御により、負荷と導通または非導通する演算増幅器において、演算増幅器の出力中にスイッチがオンされ、演算増幅器と負荷とが導通すると、導通直後に演算増幅器の出力がバウンドし、無駄なＤＣ電流を消費してしまう。

本発明はこうした状況に鑑みなされたものであり、その目的は、演算増幅器およびそれを用いたＡＤ変換器の消費電流の効率を向上させる点にある。

本発明のある態様は、演算増幅器である。この演算増幅器は、所定の負荷と、自己の出力端子とが負荷出力用スイッチを介して接続される演算増幅器であって、出力端子と所定の固定電位との間に、容量を設けた。

本態様によれば、出力端子から出力中に負荷出力用スイッチがオンして負荷と接続されたときに、演算増幅器の出力電圧の変化量を容量によって抑えることができる。したがって、負荷にかける目標とする電圧値に早く到達することができる。よって、消費電流を低減することができる。「所定の固定電位」には、接地を含む。

出力端子と容量との間に、容量分離用スイッチを設けるとよい。この容量分離用スイッチは、信号が遷移している間に負荷出力用スイッチがオンされた後に、オフするとよい。これによれば、演算増幅器の出力電圧の変化量を容量によって抑えた後に、容量分離用スイッチをオフして容量を切り離すことにより、負荷にかける目標とする電圧値にさらに早く到達することができる。よって、消費電流をさらに低減することができる。

本発明の別の態様は、アナログデジタル変換器である。このアナログデジタル変換器は、複数ステージからなるアナログデジタル変換器であって、複数ステージの内のあるステージは、自己のステージの入力アナログ信号と、該自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅し、後段のステージに第１スイッチを介して出力する増幅回路を有し、この増幅回路は、上述した態様の演算増幅器を含む。

本態様によれば、上記増幅回路の出力中に第１スイッチがオンして後段のステージのＡＤ変換回路や増幅回路といった負荷と接続されたときに、上記増幅回路の出力電圧の変化量を容量によって抑えることができる。したがって、負荷にかける目標とする電圧値に早く到達することができる。よって、消費電流の効率を向上させ、高速動作または低消費電力化を図ることができる。なお、「第１スイッチを介して出力する増幅回路」には、１倍の増幅率、即ちサンプルホールド回路を含む。

本発明の別の態様は、アナログデジタル変換器である。このアナログデジタル変換器は、複数ステージからなるアナログデジタル変換器であって、複数ステージの内のあるステージは、自己のステージの入力アナログ信号を所定の増幅率で増幅する入力側増幅回路と、入力側増幅回路の出力アナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅し、後段のステージに第１スイッチを介して出力する出力側増幅回路と、を有し、出力側増幅回路は、上述した態様の演算増幅器を含む。

本態様によれば、２つの増幅回路を備えるステージの出力側増幅回路の出力中に第１スイッチがオンして後段のステージのＡＤ変換回路や増幅回路といった負荷と接続されたときに、上記増幅回路の出力電圧の変化量を容量によって抑えることができる。したがって、負荷にかける目標とする電圧値に早く到達することができる。よって、消費電流の効率を向上させ、高速動作または低消費電力化を図ることができる。なお、「入力側増幅回路」および「出力側増幅回路」には、１倍の増幅率、即ちサンプルホールド回路を含む。

複数ステージの内の他のステージは、自己のステージの入力アナログ信号と、該自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅し、自己のステージの入力に第２スイッチを介して出力する増幅回路を有し、この増幅回路は、上述した態様の演算増幅器を含む。

これによれば、上記増幅回路の出力中に第２スイッチがオンして自己のステージのＡＤ変換回路や増幅回路といった負荷と接続されたときに、上記増幅回路の出力電圧の変化量を容量によって抑えることができる。したがって、負荷にかける目標とする電圧値に早く到達することができる。よって、消費電流の効率を向上させ、高速動作または低消費電力化を図ることができる。なお、「第２スイッチを介して出力する増幅回路」には、１倍の増幅率、即ちサンプルホールド回路を含む。

本発明のさらに別の態様も、アナログデジタル変換器である。このアナログデジタル変換器は、入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、入力されるアナログ信号を所定の増幅率で増幅する第１増幅回路と、第１増幅回路の出力アナログ信号と、所定の増幅率と実質的に同一の増幅率で増幅されたＤＡ変換回路の出力アナログ信号との差分を所定の増幅率で増幅し、スイッチを介してＡＤ変換回路および第１増幅回路に出力する第２増幅回路と、を有し、第２増幅回路は、上述した態様の演算増幅器を含む。

本態様によれば、サイクリック型のＡＤ変換器において、第２増幅回路の出力中にスイッチがオンしてＡＤ変換回路や第１増幅回路といった負荷と接続されたときに、第２増幅回路の出力電圧の変化量を容量によって抑えることができる。したがって、負荷にかける目標とする電圧値に早く到達することができる。よって、消費電流の効率を向上させ、高速動作または低消費電力化を図ることができる。なお、「第１増幅回路」および「第２増幅回路」には、１倍の増幅率、即ちサンプルホールド回路を含む。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、演算増幅器およびそれを用いたＡＤ変換器の消費電流の効率を向上させることができる。

（第１実施形態）
図１は、第１実施形態における演算増幅器を含む部分回路図である。図２は、第１実施形態における部分回路の動作タイミングと出力波形を示すタイムチャートである。図１において、演算増幅器１００は、入力端子、および図示しない出力端子と入力端子とのフィードバック系に、抵抗や容量を接続することにより、反転増幅、非反転増幅、差動増幅、加減算、および微積分等を行うことができる。またその他にも、ボルテージホロワ、フィルタ、コンパレータ、ピーク値検出、および発振等にも利用される。演算増幅器１００の出力端子は、負荷Ｃｌと負荷出力用スイッチＳＷ１００を介して接続されている。負荷Ｃｌは、図において便宜上、容量の記号で表現されているが、その他の回路素子も含む概念である。例えば、次段の増幅回路であってもよいし、コンパレータであってもよい。負荷出力用スイッチＳＷ１００は、ＯＮ／ＯＦＦすることにより、演算増幅器１００の出力端子と負荷Ｃｌとを導通／非導通させる。デカップリング用容量Ｃｄは、演算増幅器１００の出力端子と、接地との間に接続される。

次に、図２を参照して図１に示した部分回路の動作を説明する。まず、負荷出力用スイッチＳＷ１００がＯＦＦの状態において、演算増幅器１００は、入力端子に入力される入力電圧ＩＮを増幅し、出力端子からアンプ出力電圧ＡＭＰＯを出力する。演算増幅器１００の出力端子にはデカップリング用容量Ｃｄが接続されているため、アンプ出力電圧ＡＭＰＯは、緩い傾きで目標とする到達電圧まで上昇する。一般的に、容量の両端電圧は、電流変化の積分の値となるため、緩やかに変化する。また、負荷Ｃｌに対して演算増幅器１００および負荷出力用スイッチＳＷ１００の経路以外の図示しない経路を想定すると、負荷Ｃｌには別の電圧が充電されている。次に、負荷出力用スイッチＳＷ１００がＯＮすると、演算増幅器１００のアンプ出力電圧ＡＭＰＯが負荷Ｃｌにかかり、負荷Ｃｌの充電が開始する。

次に、比較例について説明する。図３は、比較例における演算増幅器を含む部分回路図である。図４は、比較例における部分回路の動作タイミングと出力波形を示すタイムチャートである。図３において、演算増幅器１００の出力端子は、負荷Ｃｌと負荷出力用スイッチＳＷ１００を介して接続されている。負荷出力用スイッチＳＷ１００は、ＯＮ／ＯＦＦすることにより、演算増幅器１００の出力端子と負荷Ｃｌとを導通／非導通させる。比較例においては、デカップリング用容量Ｃｄは、接続されていない。

次に、図４を参照して図３に示した部分回路の動作を説明する。まず、負荷出力用スイッチＳＷ１００がＯＦＦの状態において、演算増幅器１００は、入力端子に入力される入力電圧ＩＮを増幅し、出力端子からアンプ出力電圧ＡＭＰＯを出力する。演算増幅器１００のアンプ出力電圧ＡＭＰＯは、急な傾きで目標とする到達電圧まで上昇する。また、負荷Ｃｌに対して演算増幅器１００および負荷出力用スイッチＳＷ１００の経路以外の図示しない経路を想定すると、負荷Ｃｌには別の電圧が充電されている。次に、負荷出力用スイッチＳＷ１００がＯＮすると、演算増幅器１００のアンプ出力電圧ＡＭＰＯが負荷Ｃｌにかかり、負荷Ｃｌの充電が開始する。

ここで、図２と図４を参照して比較すると、第１実施形態における演算増幅器１００の出力端子にはデカップリング用容量Ｃｄが接続されているため、第１実施形態における演算増幅器１００のアンプ出力電圧ＡＭＰＯのほうが、比較例における演算増幅器１００のアンプ出力電圧ＡＭＰＯよりも、増幅開始後に早く到達電圧に達する。次に、負荷出力用スイッチＳＷ１００がＯＮした直後において、比較例は、大きな電流変化が起きるため、演算増幅器１００のアンプ出力電圧ＡＭＰＯは、大きくバウンドする。特に、負荷Ｃｌの容量が大きい場合、当該アンプ出力電圧ＡＭＰＯは、到達電圧から大きく低下した後、負荷Ｃｌの充電を開始する。充電開始後は、負荷Ｃｌの容量によって負荷出力用スイッチＳＷ１００がＯＦＦの場合と比較し、緩い傾きで上昇し、第１時点ｔ１で到達電圧となる。

これに対し、負荷出力用スイッチＳＷ１００がＯＮした直後において、第１実施形態は、デカップリング用容量Ｃｄと負荷Ｃｌとの容量結合によって、演算増幅器１００のアンプ出力電圧ＡＭＰＯの低下は、小さいものとなる。充電開始後、当該アンプ出力電圧ＡＭＰＯは、容量結合によって比較例よりも緩い傾きで上昇し、第２時点ｔ２で到達電圧となる。しかしながら、上記バウンドが小さくなるため、比較例よりも結果として到達電圧に達するまでの期間が短縮する。

比較例の演算増幅器１００は、負荷出力用スイッチＳＷ１００がＯＮするまでの期間もＤＣ電流を消費している。しかしながら、実際の充電期間は負荷出力用スイッチＳＷ１００がＯＮしてからであり、上記ＤＣ電流は、無駄な電流である。この点、上記ＯＮするまでの期間のＤＣ電流をカットする手法も考えられる。しかしながら、演算増幅器１００のようなアナログ回路は、短期間にアクティブとスタンバイを切り替えると、所望の特性を得る時間を確保できない問題が発生する。また、比較例の演算増幅器１００の増幅期間よりも、負荷Ｃｌへの充電期間が短くなるため、上記ＤＣ電流を大きくする必要がある。これに対して、第１実施形態における演算増幅器１００は、負荷出力用スイッチＳＷ１００がＯＮするまでの期間、デカップリング用容量Ｃｄを充電することによって、ＤＣ電流を効率的に利用することができ、到達電圧に達するまでの期間も短縮することができる。

（第２実施形態）
図５は、第２実施形態における演算増幅器を含む部分回路図である。図６は、第２実施形態における部分回路の動作タイミングと出力波形を示すタイムチャートである。図５において、演算増幅器１００の出力端子は、負荷Ｃｌと負荷出力用スイッチＳＷ１００を介して接続されている。負荷出力用スイッチＳＷ１００は、ＯＮ／ＯＦＦすることにより、演算増幅器１００の出力端子と負荷Ｃｌとを導通／非導通させる。演算増幅器１００の出力端子と、接地との間に容量分離用スイッチＳＷ２００を介して、デカップリング用容量Ｃｄを接続する。容量分離用スイッチＳＷ２００は、ＯＮ／ＯＦＦすることにより、上記出力端子とデカップリング用容量Ｃｄとを導通／非導通させる。

次に、図６を参照して図５に示した部分回路の動作を説明する。まず、負荷出力用スイッチＳＷ１００がＯＦＦの状態であり、かつ容量分離用スイッチＳＷ２００がＯＮの状態において、演算増幅器１００は、入力端子に入力される入力電圧ＩＮを増幅し、出力端子からアンプ出力電圧ＡＭＰＯを出力する。演算増幅器１００の出力端子にはデカップリング用容量Ｃｄが接続されているため、アンプ出力電圧ＡＭＰＯは、第１実施形態と同様に緩い傾きで到達電圧まで上昇する。また、負荷Ｃｌに対して演算増幅器１００および負荷出力用スイッチＳＷ１００の経路以外の図示しない経路を想定すると、負荷Ｃｌには別の電圧が充電されている。次に、容量分離用スイッチＳＷ２００がＯＮのまま、負荷出力用スイッチＳＷ１００がＯＮすると、演算増幅器１００のアンプ出力電圧ＡＭＰＯが負荷Ｃｌにかかり、負荷Ｃｌの充電が開始する。

負荷出力用スイッチＳＷ１００がＯＮした直後において、第１実施形態と同様に、デカップリング用容量Ｃｄと負荷Ｃｌとの容量結合によって、演算増幅器１００のアンプ出力電圧ＡＭＰＯの低下は、小さいものとなる。充電開始後、当該アンプ出力電圧ＡＭＰＯは、容量結合によって比較例よりも緩い傾きで上昇を始める。次に、負荷出力用スイッチＳＷ１００をＯＮしたまま、容量分離用スイッチＳＷ２００をＯＦＦする。すると、デカップリング用容量Ｃｄが演算増幅器１００の出力端子から切り離され、当該部分回路全体の容量が減少する。したがって、それ以降の当該アンプ出力電圧ＡＭＰＯは、今までの傾きよりも急な傾きで上昇し、第３時点で到達電圧に達する。

第２実施形態は、第１実施形態と同様に、負荷出力用スイッチＳＷ１００がＯＮした直後のバウンドを、デカップリング用容量Ｃｄにより抑えることができる。そして、その後にデカップリング用容量Ｃｄを切り離すことにより、第１実施形態と比較し、高速動作させることができる。したがって、第２実施形態は、負荷出力用スイッチＳＷ１００がＯＮした後の消費電流を第１実施形態より削減することができる。

次に、演算増幅器１００をＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスで構成した例について説明する。図７は、シングルエンドにおける演算増幅器１００の差動増幅部分の等価回路を示す図である。演算増幅器１００は、Ｐチャネル型ＭＯＳ（Metal-Oxide Semiconductor）電界効果トランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｍ３，Ｍ４、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｍ１，Ｍ２、および定電流源１０１を備える。

１対のＰＭＯＳトランジスタＭ３，Ｍ４は、ドレインに電源電圧Ｖｄｄが与えられ、ゲートにバイアス電圧が与えられる。１対のＰＭＯＳトランジスタＭ３，Ｍ４は、カレントミラー回路を構成しており、両方のソースに等しいドレイン電流が流れる。１対のＮＭＯＳトランジスタＭ１，Ｍ２は、ドレインがそれぞれ１対のＰＭＯＳトランジスタＭ３，Ｍ４に接続され、ソースが定電流源１０１に接続される。ゲートには差動入力ＩＮ１，ＩＮ２が与えられる。そして、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との接続点から出力ＯＵＴを得ている。ＮＭＯＳトランジスタＭ１，Ｍ２およびＰＭＯＳトランジスタＭ３，Ｍ４の相互コンダクタンスおよび出力抵抗によりゲインが決まる。定電流源１０１には、ＮＭＯＳトランジスタを使用することができる。当該ＮＭＯＳトランジスタのゲートにはバイアス電圧が与えられ、飽和領域で動作する。

図８は、完全差動方式における演算増幅器１００の差動増幅部分の等価回路を示す図である。基本的に図７の説明と同様である。ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ１との接続点、およびＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ２との接続点から、差動出力ＯＵＴ１，２を得ている。また、電源側から接地側に貫通電流が流れる。このように、図７や図８に示したようなＣＭＯＳプロセスで構成した演算増幅器１００は、増幅期間にドレイン電流が流れ、出力用の端子にも流れ込む。特に図７のシングルエンドにおける演算増幅器１００の場合、両側のドレイン電流が合流して、出力用の端子に流れ込む。

（第３実施形態）
第３実施形態は、非サイクリック型の前段で４ビットを変換し、サイクリック型の後段で２ビットずつ変換し、後段が３周回することにより合計１０ビットを出力するＡＤ変換器の例である。

図９は、第１実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、まず、前段ステージについて説明する。入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第１ＤＡ変換回路１３に出力する。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルホールドして所定のタイミングで第１減算回路１４に出力する。第１増幅回路１１は、アナログ信号を増幅せず、サンプルホールド回路として機能している。第１減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、第１減算回路１４の出力を２倍に増幅する。なお、第１減算回路１４および第２増幅回路１５は、一体型の第１減算増幅回路１６であってもよい。これによれば、回路を簡素化することができる。第２増幅回路１５の出力端子と、接地との間に第１デカップリング用容量Ｃｄ１が接続される。なお、当該出力端子と第１デカップリング用容量Ｃｄ１との間に、図示しない容量分離用スイッチを設けてもよい。

次に、後段ステージについて説明する。第１スイッチＳＷ１および第２スイッチＳＷ２は、交互にオンオフするスイッチである。第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフの状態において、前段ステージから第１スイッチＳＷ１を介して入力されるアナログ信号は、第３増幅回路１９および第２ＡＤ変換回路１７に入力される。第２ＡＤ変換回路１７も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含んだビット数は３ビットである。また、第２ＡＤ変換回路１７を構成している電圧比較素子に供給されるリファレンス電圧は、第１ＡＤ変換回路１２を構成している電圧比較素子に供給されるリファレンス電圧の１／２に設定される。第２ＡＤ変換回路１７は、２ビット変換のため、第１ＡＤ変換回路１２での変換後のアナログ信号を実質４（２の２乗）倍に増幅しなければならない。しかしながら、第２増幅回路１５が２倍の増幅率であるため、リファレンス電圧を１／２にすることにより、調整している。第２ＡＤ変換回路１７は、入力されるアナログ信号をデジタル値に変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路１８に出力する。第２ＤＡ変換回路１８は、第２ＡＤ変換回路１７により変換されたデジタル値をアナログ値に変換する。

第３増幅回路１９は、入力されたアナログ信号を２倍に増幅して、第２減算回路２０に出力する。第２減算回路２０は、第３増幅回路１９の出力から、第２ＤＡ変換回路１８の出力を減算して、第４増幅回路２１に出力する。ここで、第２ＤＡ変換回路１８の出力は、実質２倍に増幅されている。これは、第２ＡＤ変換回路１７の基準電圧レンジと、第２ＤＡ変換回路１８の基準電圧レンジとの比を１：２に設定すれば実現することができる。例えば、第２ＡＤ変換回路１７の入力をシングルで行い、第２ＤＡ変換回路１８の出力を差動で構成すれば、１：２に設定することができる。

第４増幅回路２１は、第２減算回路２０の出力を２倍に増幅する。第４増幅回路２１の出力端子と、接地との間に第２デカップリング用容量Ｃｄ２が接続される。なお、当該出力端子と第２デカップリング用容量Ｃｄ２との間に、図示しない容量分離用スイッチを設けてもよい。第４増幅回路２１の増幅開始と同時に、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオンに遷移する。第４増幅回路２１において増幅されたアナログ信号は、第２スイッチＳＷ２を介して第３増幅回路１９および第２ＡＤ変換回路１７へフィードバックされる。なお、第２減算回路２０および第４増幅回路２１は、一体型の第２減算増幅回路２２を用いてもよい。以下、上記の処理が繰り返され、第２ＡＤ変換回路１７は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビットをサイクリック型の後段ステージにより得ている。

図１０は、第３実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＣＬＫＳＷを示す。第１クロック信号ＣＬＫ１は、第１増幅回路１１、第２増幅回路１５、第１ＡＤ変換回路１２および第１ＤＡ変換回路１３の動作を制御する。第２クロック信号ＣＬＫ２は、第３増幅回路１９、第４増幅回路２１、第２ＡＤ変換回路１７および第２ＤＡ変換回路１８の動作を制御する。スイッチ信号ＣＬＫＳＷは、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。

第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の３倍である。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を基本にＰＬＬ等を用いて逓倍して生成してもよい。第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の２回目の立ち下がりが第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の２回目の立ち上がりが第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、後段ステージによる変換処理速度も前段ステージによる変換処理速度の３倍である。より上位ビットでの変換処理における減算や増幅等のアナログ処理の精度は全体の変換精度に大きく影響するため、これを担当する前段ステージほど高い精度が要求される。したがって、本実施形態の構成において、前段ステージほどには処理精度が要求されない後段ステージは、前段ステージの処理速度より、その変換処理速度を速めることが可能である。

第１増幅回路１１および第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第１増幅回路１１は、第１クロック信号ＣＬＫ１がＨｉのときにサンプルしたアナログ信号をホールドし、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第２増幅回路１５は、第１クロック信号ＣＬＫ１の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第１クロック信号ＣＬＫ１がＬｏのときにサンプルしたアナログ信号を増幅して、第３増幅回路１９および第２ＡＤ変換回路１７に出力し、第１クロック信号ＣＬＫ１がＨｉのときにオートゼロ動作をする。第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１がＨｉのときに変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第１ＤＡ変換回路１３は、第１クロック信号ＣＬＫ１がＬｏのときに変換確定データを保持し、第１クロック信号ＣＬＫ１がＨｉのときは不定状態となる。

第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳＷがＨｉのときにオンされ、スイッチ信号ＣＬＫＳＷがＬｏのときにオフされる。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳＷがＬｏのときにオンされ、スイッチ信号ＣＬＫＳＷがＨｉのときにオフされる。

第３増幅回路１９および第２ＡＤ変換回路１７は、第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力されるアナログ信号をサンプルする。第３増幅回路１９は、第２クロック信号ＣＬＫ２がＨｉのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＡＤ変換回路１７が最下位ビットＤ１〜０を変換する期間は、増幅しない。第４増幅回路２１は、第２クロック信号ＣＬＫ２の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第２クロック信号ＣＬＫ２がＬｏのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＨｉのときにオートゼロ動作をする。第２ＡＤ変換回路１７がＤ１〜Ｄ０を変換後の次の半クロック期間は、増幅を行わない。

第２ＡＤ変換回路１７は、第２クロック信号ＣＬＫ２がＨｉのときに変換動作をして冗長ビット分を除いて２ビットを出力し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＤＡ変換回路１８は、第２クロック信号ＣＬＫ２がＬｏのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がＨｉのときは不定状態となる。第２ＡＤ変換回路１７の出力がＤ１〜Ｄ０のときは変換動作を行わない。

第１増幅回路１１、第２増幅回路１５、第３増幅回路１９、第４増幅回路２１、第１ＡＤ変換回路１２および第２ＡＤ変換回路１７のオートゼロ期間は、入力される信号をサンプル中の状態である。図のように、第２ＡＤ変換回路１７がＤ５〜Ｄ４およびＤ３〜Ｄ２を変換処理する間、第１ＡＤ変換回路１２は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。

第２増幅回路１５は、第１スイッチＳＷ１がＯＮになる以前に増幅を開始している。したがって、第１デカップリング用容量Ｃｄ１が接続されていなければ、図４に示したように、第１スイッチＳＷ１のＯＮ直後に、第２増幅回路１５の出力電圧が大きく低下してしまう。これに対し、本実施形態においては第１デカップリング用容量Ｃｄ１が接続されているため、図２に示したように、第１スイッチＳＷ１のＯＮ直後に、当該出力電圧が大きく低下することはない。このように第２増幅回路１５の出力電圧の低下が抑えられると、負荷となる第２ＡＤ変換回路１７および第３増幅回路１９にかかる電圧が、それが接続されていない場合より到達電圧まで早く上昇する。よって、ＡＤ変換器全体の動作を高速化することができる。また、動作速度が同等であれば消費電流を低減できるため、低電圧時における特性を向上させることが可能となる。

なお、容量分離用スイッチを設けた場合、第１デカップリング用容量Ｃｄ１により、第１スイッチＳＷ１のＯＮ直後における上記出力電圧のバウンドを抑え、その後に容量分離用スイッチをＯＦＦすることにより、第１デカップリング用容量Ｃｄ１を切り離す。第１デカップリング用容量Ｃｄ１が切り離されると、上記出力電圧のかかる負荷が軽減されるため、到達電圧までさらに早く上昇する。よって、さらにＡＤ変換器全体の動作を高速化することができる。また、動作速度が同等であれば消費電流をさらに低減できるため、低電圧時における特性をさらに向上させることが可能となる。

また図１０において、第２スイッチＳＷ２のＯＮは、第４増幅回路２１の増幅開始と同時に行うように設定されている。しかしながら、現実的にはノイズ等の影響により、第２クロック信号ＣＬＫ２またはスイッチ信号ＣＬＫＳＷのタイミングがずれて、第４増幅回路２１の増幅開始後に第２スイッチＳＷ２がＯＮする場合も起こる。また、たとえ同時であっても、接続される負荷となる第２ＡＤ変換回路１７および第３増幅回路１９に何らかの電圧が充電されていれば、第２スイッチＳＷ２のＯＮ時に影響を受ける。例えば、第４増幅回路２１を後述する図１１および図１３に示すスイッチトキャパシタオペアンプで構成した場合、当該スイッチトキャパシタオペアンプには、入力用容量Ｃ１に対して、Ｖｉｎ１用スイッチＳＷ１２およびＶｉｎ２用スイッチＳＷ１３の２個のスイッチが設けられている。したがって、一般的なパイプライン型のＡＤ変換器でも、サイクリック型のＡＤ変換器でも、上述したような状況が起こりえる。即ち、第４増幅回路２１の出力開始と、第２スイッチＳＷ２のＯＮが同時であっても、ＯＮ直後の当該出力は、接続された負荷の充電具合に依存してオートゼロ電圧から動く。したがって、動作が遅くなる。このような場合、上述した第２増幅回路１５および第１スイッチＳＷ１の説明がそのまま妥当する。

次に、第２増幅回路１５および第４増幅回路２１の詳細な構成について説明する。図１１は、これらの増幅回路をシングルエンドのスイッチトキャパシタ演算増幅器で構成した場合を示す図である。図１２は、スイッチトキャパシタオペアンプの動作を説明するためのタイムチャートである。図１１において、演算増幅器１００ａの反転入力端子には、入力用容量Ｃ１が接続されており、Ｖｉｎ１用スイッチＳＷ１２を介して入力電圧Ｖｉｎ１が入力され、Ｖｉｎ２用スイッチＳＷ１３を介して入力電圧Ｖｉｎ２が入力される。なお、入力電圧Ｖｉｎ１は、第１増幅回路１１または第３増幅回路１９から入力されるアナログ信号が該当し、入力電圧Ｖｉｎ２は、第１ＤＡ変換回路１３または第２ＤＡ変換回路１８の出力アナログ信号が該当する。演算増幅器１００ａの非反転入力端子は、オートゼロ電位に接続されている。演算増幅器１００ａの出力端子と反転入力端子とは、帰還用容量Ｃ２を介して接続されている。また、その外側にオートゼロ用スイッチＳＷ１１が接続され、演算増幅器１００ａの出力端子と反転入力端子とが短絡可能な構成となっている。

次に、図１２を参照しながら図１１に示したシングルエンドのスイッチトキャパシタオペアンプの動作を説明する。まず、オートゼロ電位Ｖａｇにするため、オートゼロ用スイッチＳＷ１１をオンにする。この状態において、入力側ノードＮ１および出力側ノードＮ２は、共にオートゼロ電位Ｖａｇである。入力電圧Ｖｉｎ１をサンプルするため、Ｖｉｎ１用スイッチＳＷ１２をオンにし、Ｖｉｎ２用スイッチＳＷ１３をオフする。このとき、入力側ノードＮ１の電荷ＱＡは次式（Ａ１）のようになる。

ＱＡ＝Ｃ２（Ｖｉｎ１−Ｖａｇ）…（Ａ１）

次に、仮想接地して増幅するために、オートゼロ用スイッチＳＷ１１をオフにする。その後、入力電圧Ｖｉｎ２を減算するために、Ｖｉｎ１用スイッチＳＷ１２をオフにし、Ｖｉｎ２用スイッチＳＷ１３をオンにする。このとき、入力側ノードＮ１の電荷ＱＢは次式（Ａ２）のようになる。

ＱＢ＝Ｃ２（Ｖｉｎ２−Ｖａｇ）＋Ｃ１（Ｖｏｕｔ−Ｖａｇ）…（Ａ２）

入力側ノードＮ１には電荷の抜け出る経路がないため、電荷保存則よりＱＡ＝ＱＢとなり、次式（Ａ３）が成立する。

Ｖｏｕｔ＝Ｃ２／Ｃ１（Ｖｉｎ１−Ｖｉｎ２）＋（Ｃ１Ｖａｇ）…（Ａ３）

したがって、当該シングルエンドのスイッチトキャパシタオペアンプは、オートゼロ電位Ｖａｇが理想的に接地電位であれば、入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２との差分を、入力用容量Ｃ１と帰還用容量Ｃ２との容量比によって、増幅することができる。もちろん、オートゼロ電位Ｖａｇが接地電位でなくでも、その近似値を得ることができる。

図１３は、完全差動方式のスイッチトキャパシタオペアンプで構成した場合を示す図である。完全差動方式は、シングルエンド方式と比較し、ノイズ耐性があり、出力振幅も大きくとれる。図１３において、演算増幅器１００ｂの非反転入力端子には、入力用容量Ｃ１ａが接続されており、Ｖｉｎ１用スイッチＳＷ１２ａを介して入力電圧Ｖｉｎ１（＋）が入力され、Ｖｉｎ２用スイッチＳＷ１３ａを介して入力電圧Ｖｉｎ２（＋）が入力される。演算増幅器１００ｂの反転入力端子には、入力用容量Ｃ１ｂが接続されており、Ｖｉｎ１用スイッチＳＷ１２ｂを介して入力電圧Ｖｉｎ１（−）が入力され、Ｖｉｎ２用スイッチＳＷ１３ｂを介して入力電圧Ｖｉｎ２（−）が入力される。演算増幅器１００ｂの反転出力端子と非反転入力端子とは、帰還用容量Ｃ２ａを介して接続されている。演算増幅器１００ｂの非反転出力端子と反転入力端子とは、帰還用容量Ｃ２ｂを介して接続されている。また、入力側ノードＮ１ａ，Ｎ１ｂおよび出力側ノードＮ２ａ，Ｎ２ｂには、オートゼロ用スイッチＳＷ１１ａ〜ｄが接続される。オートゼロ用スイッチＳＷ１１ａ〜ｄは同じタイミングで動作し、オン時には入力側ノードＮ１ａ，Ｎ１ｂおよび出力側ノードＮ２ａ，Ｎ２ｂの電位は、オートゼロ電位Ｖａｇとなる。

次に、図１３の当該完全差動方式のスイッチトキャパシタオペアンプの動作を説明する。動作タイミングは、図１２に示したタイミングと同様である。まず、オートゼロ電位ａｇにするため、オートゼロ用スイッチＳＷ１１ａ〜ｄをオンにする。この状態において、入力側ノードＮ１ａ，ｂおよび出力側ノードＮ２ａ，ｂは、共にオートゼロ電位Ｖａｇである。入力電圧Ｖｉｎ１をサンプルするため、Ｖｉｎ１用スイッチＳＷ１２ａ，ｂをオンにし、Ｖｉｎ２用スイッチＳＷ１３ａ，ｂをオフする。このとき、入力側ノードＮ１ａの電荷ＱＡＡは次式（Ａ４）のようになり、入力側ノードＮ１ｂの電荷ＱＡＢは次式（Ａ５）のようになる。

ＱＡＡ＝Ｃ２｛Ｖｉｎ１（＋）−Ｖａｇ｝…（Ａ４）
ＱＡＢ＝Ｃ２｛Ｖｉｎ１（−）−Ｖａｇ｝…（Ａ５）

次に、仮想接地状態にして増幅するために、オートゼロ用スイッチＳＷ１１ａ〜ｄをオフにする。その後、入力電圧Ｖｉｎ２を減算するために、Ｖｉｎ１用スイッチＳＷ１２ａ，ｂをオフにし、Ｖｉｎ２用スイッチＳＷ１３ａ，ｂをオンにする。このとき、入力側ノードＮ１ａの電荷ＱＢＡは次式（Ａ６）のようになり、入力側ノードＮ１ｂの電荷ＱＢＢは次式（Ａ７）のようになる。

ＱＢＡ＝Ｃ２｛Ｖｉｎ２（＋）−Ｖａｇ｝＋Ｃ１｛Ｖｏｕｔ（＋）−Ｖａｇ｝…（Ａ６）
ＱＢＢ＝Ｃ２｛Ｖｉｎ２（−）−Ｖａｇ｝＋Ｃ１｛Ｖｏｕｔ（−）−Ｖａｇ｝…（Ａ７）

入力側ノードＮ１には電荷の抜け出る経路がないため、電荷保存則よりＱＡＡ＝ＱＢＡおよびＱＡＢ＝ＱＢＢとなり、次式（Ａ８），（Ａ９）が成立する。

Ｖｏｕｔ（＋）＝Ｃ２／Ｃ１｛Ｖｉｎ１（＋）−Ｖｉｎ２（＋）｝＋（Ｃ１Ｖａｇ）…（Ａ８）
Ｖｏｕｔ（−）＝Ｃ２／Ｃ１｛Ｖｉｎ１（−）−Ｖｉｎ２（−）｝＋（Ｃ１Ｖａｇ）…（Ａ９）

２つの出力側ノードＮ２ａ，Ｎ２ｂの差分電圧Ｖｏｕｔは次式（Ａ１０）で表される。

Ｖｏｕｔ＝Ｖｏｕｔ（＋）−Ｖｏｕｔ（−）＝Ｃ２／Ｃ１［｛Ｖｉｎ１（＋）−Ｖｉｎ１（−）｝−｛Ｖｉｎ２（＋）−Ｖｉｎ２（−）｝］…（Ａ１０）

したがって、完全差動方式のスイッチトキャパシタオペアンプは、入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２との差分を、入力用容量Ｃ１と帰還用容量Ｃ２との容量比によって、増幅することができる。

図１１や図１３に示したように、スイッチトキャパシタオペアンプは、オートゼロ期間から増幅期間に遷移すると、演算増幅器１００ａ，ｂの出力端子から電圧が出力し始める。その後に図９に示した第１スイッチＳＷ１または第２スイッチＳＷ２がＯＮする回路構成は、図３に示した回路構成と同様である。そこに、演算増幅器１００ａ，ｂの出力端子と、接地との間にデカップリング用容量Ｃｄ１，Ｃｄ２を接続した構成は、図１に示した回路構成と同様である。また、上記出力端子とデカップリング用容量Ｃｄ１，Ｃｄ２との間に容量分離用スイッチを接続した構成は、図５に示した回路構成と同様である。このように、図１や図５に示した回路構成が、パイプライン型のＡＤ変換器やサイクリック型のＡＤ変換器に適用可能であることが分かる。

（第４実施形態）
第４実施形態は、サイクリック型のＡＤ変換器であり、最初に４ビットを変換し、それ以降３周回して２ビットずつ変換し、合計１０ビットを出力する例である。

図１４は、第４実施形態におけるＡＤ変換器の構成を示す。第１スイッチＳＷ３および第２スイッチＳＷ４は、交互にオンオフするスイッチである。初期状態において、第１スイッチＳＷ３がオン、第２スイッチＳＷ４がオフの状態である。入力アナログ信号Ｖｉｎは、第１スイッチＳＷ３を介して、第１増幅回路３１およびＡＤ変換回路３２に入力される。ＡＤ変換回路３２は、フラッシュ型のものであり、その最大分解能、即ち変換ビット数は４ビットである。ＡＤ変換回路３２は、第１スイッチＳＷ３を介して入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよびＤＡ変換回路３３に出力する。ＤＡ変換回路３３は、ＡＤ変換回路３２により変換されたデジタル値をアナログ値に変換する。第１増幅回路３１は、入力されたアナログ信号を２倍に増幅して、減算回路３４に出力する。減算回路３４は、第１増幅回路３１の出力から、ＤＡ変換回路３３の出力を減算する。ここで、ＤＡ変換回路３３の出力は、実質２倍に増幅されている。これは、ＡＤ変換回路３２の基準電圧レンジと、ＤＡ変換回路３３の基準電圧レンジとの比を１：２に設定すれば実現することができる。第２増幅回路３５は、減算回路３４の出力を２倍に増幅する。なお、減算回路３４および第２増幅回路３５は、一体型の減算増幅回路３６であってもよい。これによれば、回路を簡素化することができる。第２増幅回路３５の出力端子と、接地との間にデカップリング用容量Ｃｄ３が接続される。なお、当該出力端子とデカップリング用容量Ｃｄ３との間に、図示しない容量分離用スイッチを設けてもよい。

この段階において、第１スイッチＳＷ３がオフ、第２スイッチＳＷ４がオンの状態に遷移している。第２増幅回路３５の出力アナログ信号は、第２スイッチＳＷ４を介して、第１増幅回路３１およびＡＤ変換回路３２にフィードバックされる。ＡＤ変換回路３２は、第２スイッチＳＷ４を介して入力されるアナログ信号を、冗長１ビットを除いて２ビット変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよびＤＡ変換回路３３に出力する。ＤＡ変換回路３３、第１増幅回路３１、減算回路３４および第２増幅回路３５の動作は、１回目の変換のときと同様である。ＡＤ変換回路３２が２回目以降２ビット変換になるため、第１増幅回路３１および第２増幅回路３５は、合計で実質４（２の２乗）倍に増幅する。以下、上記の処理が繰り返され、ＡＤ変換回路３２は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。

第２スイッチＳＷ４は、第２増幅回路３５の増幅開始と同時にＯＮすることが理想的であるが、現実的にはノイズ等の影響により、第２増幅回路３５の増幅開始後に第２スイッチＳＷ４がＯＮする場合も起こる。このような場合に、デカップリング用容量Ｃｄ３が接続されていなければ、図４に示したように、第２スイッチＳＷ４のＯＮ直後に、第２増幅回路３５の出力電圧が大きく低下してしまう。これに対し、本実施形態においてはデカップリング用容量Ｃｄ３が接続されているため、図２に示したように、第２スイッチＳＷ４のＯＮ直後に、当該出力電圧が大きく低下することはない。このように第２増幅回路３５の出力電圧の低下が抑えられると、負荷となるＡＤ変換回路３２および第１増幅回路３１にかかる電圧が、それが接続されていない場合より到達電圧まで早く上昇する。よって、ＡＤ変換器全体の動作を高速化することができる。また、動作速度が同等であれば消費電流を低減できるため、低電圧時における特性を向上させることが可能となる。

なお、容量分離用スイッチを設けた場合、デカップリング用容量Ｃｄ３により、第２スイッチＳＷ４のＯＮ直後における上記出力電圧のバウンドを抑え、その後に容量分離用スイッチをＯＦＦすることにより、デカップリング用容量Ｃｄ３を切り離す。デカップリング用容量Ｃｄ３が切り離されると、上記出力電圧のかかる負荷が軽減されるため、到達電圧までさらに早く上昇する。よって、さらにＡＤ変換器全体の動作を高速化することができる。また、動作速度が同等であれば消費電流をさらに低減できるため、低電圧時における特性をさらに向上させることが可能となる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。

各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。また、ステージ数は、１段や２段に限るものではなく、３段以上にも適用可能である。そして、それらのステージの１段以上がサイクリック型の構成であってもよい。

また、各実施形態においては入力される信号のサンプルのタイミングを向上させるために、各増幅回路をスイッチトキャパシタオペアンプで構成する例を説明した。この点、増幅回路はこれに限るものではなく、主に抵抗を用いた一般的な増幅回路でもよい。

さらに、各実施形態においては増幅回路をＣＭＯＳプロセスで構成する例を説明した。この点、ＴＴＬ（Transistor Transistor Logic）プロセスで構成してもよい。

第１実施形態における増幅回路を含む部分回路図である。 第１実施形態における部分回路の動作タイミングと出力波形を示すタイムチャートである。 比較例における増幅回路を含む部分回路図である。 比較例における部分回路の動作タイミングと出力波形を示すタイムチャートである。 第２実施形態における増幅回路を含む部分回路図である。 第２実施形態における部分回路の動作タイミングと出力波形を示すタイムチャートである。 シングルエンドにおける演算増幅器の差動増幅部分の等価回路を示す図である。 完全差動方式における演算増幅器の差動増幅部分の等価回路を示す図である。 第３実施形態におけるＡＤ変換器の構成を示す図である。 第３実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。 シングルエンドのスイッチトキャパシタオペアンプの構成を示す図である。 スイッチトキャパシタオペアンプの動作を説明するためのタイムチャートである。 完全差動方式のスイッチトキャパシタオペアンプの構成を示す図である。 第４実施形態におけるＡＤ変換器の構成を示す図である。

符号の説明

１１ 第１増幅回路、 １２ 第１ＡＤ変換回路、 １３ 第１ＤＡ変換回路、 １４ 第１減算回路、 １５ 第２増幅回路、 １６ 第１減算増幅回路、 １７ 第２ＡＤ変換回路、 １８ 第２ＤＡ変換回路、 １９ 第３増幅回路、 ２０ 第２減算回路、 ２１ 第４増幅回路、 ２２ 第２減算増幅回路、 ３１ 第１増幅回路、 ３２ ＡＤ変換回路、 ３３ ＤＡ変換回路、 ３４ 減算回路、 ３５ 第２増幅回路、 ３６ 減算増幅回路、 １００，１００ａ，１００ｂ 演算増幅器、 １０１ 定電流源、 ＳＷ１，ＳＷ２，ＳＷ１１〜１３，ＳＷ１００，ＳＷ２００ スイッチ、 Ｃｄ，Ｃｄ１，Ｃｄ２，Ｃｄ３，Ｃ１，Ｃ２ 容量、 Ｃｌ 負荷、 Ｍ１，Ｍ２ ＮＭＯＳトランジスタ、 Ｍ３，Ｍ４ ＰＭＯＳトランジスタ。

Claims (7)

1. 所定の負荷と、自己の出力端子とが負荷出力用スイッチを介して接続される演算増幅器であって、
   前記出力端子と所定の固定電位との間に、容量を設けたことを特徴とする演算増幅器。
2. 前記出力端子と前記容量との間に、容量分離用スイッチを設けたことを特徴とする請求項１に記載の演算増幅器。
3. 前記容量分離用スイッチは、信号が遷移している間に前記負荷出力用スイッチがオンされた後に、オフすることを特徴とする請求項２に記載の演算増幅器。
4. 複数ステージからなるアナログデジタル変換器であって、
   前記複数ステージの内のあるステージは、
   自己のステージの入力アナログ信号と、該自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅し、後段のステージに第１スイッチを介して出力する増幅回路を有し、
   前記第１スイッチを介して出力する増幅回路は、請求項１から３のいずれかに記載の演算増幅器を含むことを特徴とするアナログデジタル変換器。
5. 複数ステージからなるアナログデジタル変換器であって、
   前記複数ステージの内のあるステージは、
   自己のステージの入力アナログ信号を所定の増幅率で増幅する入力側増幅回路と、
   前記入力側増幅回路の出力アナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅し、後段のステージに第１スイッチを介して出力する出力側増幅回路と、を有し、
   前記出力側増幅回路は、請求項１から３のいずれかに記載の演算増幅器を含むことを特徴とするアナログデジタル変換器。
6. 前記複数ステージの内の他のステージは、
   自己のステージの入力アナログ信号と、該自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅し、前記自己のステージの入力に第２スイッチを介して出力する増幅回路を有し、
   前記第２スイッチを介して出力する増幅回路は、請求項１から３のいずれかに記載の演算増幅器を含むことを特徴とする請求項４または５に記載のアナログデジタル変換器。
7. 入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
   前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
   前記入力されるアナログ信号を所定の増幅率で増幅する第１増幅回路と、
   前記第１増幅回路の出力アナログ信号と、前記所定の増幅率と実質的に同一の増幅率で増幅された前記ＤＡ変換回路の出力アナログ信号との差分を所定の増幅率で増幅し、スイッチを介して前記ＡＤ変換回路および前記第１増幅回路に出力する第２増幅回路と、を有し、
   前記第２増幅回路は、請求項１から３のいずれかに記載の演算増幅器を含むことを特徴とするアナログデジタル変換器。

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