WO2015029740A1 - スイッチ回路、サンプルホールド回路、および固体撮像装置 - Google Patents

スイッチ回路、サンプルホールド回路、および固体撮像装置 Download PDF

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drain
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switch circuit
voltage
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晋 山崎
義雄 萩原
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オリンパス株式会社
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    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present invention relates to a switch circuit used in an analog circuit, a sample and hold circuit having the switch circuit, and a solid-state imaging device.
  • a sample and hold circuit shown in FIG. 9 is conventionally known as an example of a sample and hold circuit which samples and holds an analog signal.
  • FIG. 9 shows the configuration of a conventional sample and hold circuit. First, the configuration of the sample and hold circuit shown in FIG. 9 will be described.
  • the sample and hold circuit shown in FIG. 9 has an input terminal 901, an output terminal 902, a switch circuit 903 and a capacitor Csh.
  • the input terminal 901 is connected to the input of the switch circuit 903.
  • the output of the switch circuit 903 is connected to the output terminal 902 and one end of the capacitor Csh.
  • the other end of the capacitor Csh is connected to the ground GND.
  • the switch circuit 903 and the capacitor Csh are formed on a semiconductor substrate.
  • the control signal ⁇ SH is input to the switch circuit 903.
  • the switch circuit 903 When the control signal ⁇ ⁇ ⁇ SH is in the High state (logical value “1”), the switch circuit 903 is in the ON state (conductive state) in which the input and the output are conductive.
  • the control signal SHSH When the control signal SHSH is in the low state (logical value “0”), the switch circuit 903 is in the OFF state (non-conduction state) in which the input and the output do not conduct (the input and the output are disconnected).
  • FIG. 10 shows waveforms of signals (control signal SHSH, analog signal Vin, analog signal Vout) related to the sample and hold circuit shown in FIG.
  • the horizontal direction of FIG. 10 shows time, and the vertical direction of FIG. 10 shows voltage.
  • the analog signal Vin input from the input terminal 901 is input to the switch circuit 903.
  • the switch circuit 903 is turned on by the control signal SHSH being in the high state.
  • the sample and hold circuit charges the capacitor Csh with the analog signal Vin (timing t1 in FIG. 10).
  • the switch circuit 903 is turned off by the control signal SHSH being in the low state.
  • the sample and hold circuit holds the analog signal Vin in the capacitor Csh (timing t2 in FIG. 10).
  • the analog signal Vout held in the capacitor Csh is output from the output terminal 902 as an output signal.
  • the analog signal Vout held in the capacitor Csh is constant while the control signal SHSH is in the low state.
  • the conventional sample and hold circuit has the following problems. That is, the capacitor Csh is held by the voltage of the analog signal Vout held by the capacitor Csh and the voltage of the analog signal Vin input to the switch circuit 903 while the capacitor Csh holds the analog signal Vout. There is a possibility that crosstalk (cross talk) may occur in the analog signal Vout. This is because, in the switch circuit 903 formed on the semiconductor substrate, the capacitance (parasitic capacitance) formed between the input and the output of the switch circuit 903 affects even when the control signal ⁇ SH is in the low state.
  • FIG. 11 shows the layout of the switch circuit 903.
  • FIG. 11 shows a state in which the switch circuit 903 is planarly viewed in a direction perpendicular to the main surface of the semiconductor substrate constituting the switch circuit 903 (when the main surface of the semiconductor substrate is viewed from above).
  • FIG. 12 shows a cross-sectional structure taken along line A-A 'of FIG.
  • the switch circuit 903 has a drain wiring 31, a source wiring 32, a gate wiring 33, a drain region D, a source region S, a gate electrode GA, a drain contact CAD, a source contact CAS, and a gate contact CAG.
  • a P-type single crystal silicon substrate (P-type Si substrate 34 in FIG. 12) is used as a semiconductor substrate to be a base of the switch circuit 903.
  • the switch circuit 903 is formed of an NMOS transistor.
  • a gate electrode GA formed of polysilicon is formed on the P-type Si substrate 34.
  • the gate electrode GA is connected to the gate wiring 33 through the gate contact CAG.
  • the drain region D is connected to the drain wiring 31 via the drain contact CAD.
  • Source region S is connected to source interconnection 32 through source contact CAS.
  • the insulating layer INS is the insulating layer INS.
  • FIG. 13 shows the configuration of a sample and hold circuit in which a parasitic capacitance Cp is formed.
  • FIG. 14 shows the waveforms of signals (control signal SHSH, analog signal Vin, analog signal Vout) related to the sample and hold circuit shown in FIG. The horizontal direction of FIG. 14 shows time, and the vertical direction of FIG. 14 shows voltage.
  • the voltage deviation ⁇ V described above may be a problem for the output characteristics of the analog circuit.
  • a solid-state imaging device mounted at the tip of an endoscope In order to mount the solid-state imaging device on the tip of a thin endoscope, it is necessary to miniaturize the solid-state imaging device. For this reason, the value of the capacitance Csh can not be made sufficiently large due to the restriction of the circuit area.
  • the present invention has been made in view of the above-described problem, and is capable of suppressing voltage deviation (cross talk) while holding a voltage, a sample hold circuit, and a solid-state imaging device. Intended to provide.
  • a switch circuit includes a semiconductor region including a source region, a drain region, and a channel region disposed between the source region and the drain region, and disposed facing the channel region.
  • the gate electrode the first material having a conductivity higher than that of the semiconductor layer, the source wiring connected to the source region, and the second material having a conductivity higher than that of the semiconductor layer
  • the source region and the drain region become conductive in a first period, and the second period differs from the first period.
  • the source region and the drain region become nonconductive, and the voltage of the source wiring or the drain wiring changes in the second period, and the voltage of the decoupling wiring is constant in the second period. is there.
  • the first material, the second material, and the third material may be the same material.
  • the decoupling wiring may be connected to the gate electrode to supply a gate voltage to the gate electrode.
  • the decoupling wiring when the semiconductor layer is viewed in the direction perpendicular to the main surface of the semiconductor substrate including the semiconductor layer, the decoupling wiring is And may be disposed so as not to overlap the gate electrode.
  • a sample and hold circuit includes the switch circuit according to the first aspect, an input terminal, an output terminal, and a capacitance, and one of the source wiring and the drain wiring is the above The capacitance is connected between an input terminal, the other of the source wiring and the drain wiring connected to the output terminal, and a point having the predetermined constant voltage from the output terminal.
  • the sample and hold circuit in the sample and hold circuit according to the fifth aspect, it is formed between the decoupling wiring and the one of the source wiring and the drain wiring connected to the input terminal.
  • the second parasitic capacitance formed between the other one of the source wiring and the drain wiring connected to the output terminal and the decoupling wiring may be smaller than the first parasitic capacitance.
  • an imaging unit in which a plurality of pixels outputting pixel signals in accordance with the amount of light incident is arranged in a matrix, and an analog signal corresponding to the pixel signals
  • a sample and hold circuit according to a fifth aspect of sampling and holding.
  • the decoupling wiring is disposed between the source wiring and the drain wiring, parasitic capacitance is less likely to be formed between the source wiring and the drain wiring. For this reason, it is possible to suppress voltage deviation (cross talk) while holding the voltage.
  • FIG. 1 is a cross-sectional view of a switch circuit according to a first embodiment of the present invention. It is a circuit diagram showing the composition around the switch circuit concerning a 1st embodiment of the present invention. It is a timing chart which shows the waveform of the signal concerning the switch circuit concerning a 1st embodiment of the present invention. It is a top view of the switch circuit concerning a 2nd embodiment of the present invention. It is a top view of the switch circuit concerning a 3rd embodiment of the present invention. It is a circuit diagram showing composition of a sample hold circuit concerning a 4th embodiment of the present invention.
  • FIG. 7 is a circuit diagram showing a configuration of a conventional sample and hold circuit. It is a timing chart which shows the waveform of the signal concerning the conventional sample hold circuit. It is a top view of the switch circuit which constitutes the conventional sample hold circuit.
  • FIG. 6 is a cross-sectional view of a switch circuit that constitutes a conventional sample and hold circuit.
  • FIG. 7 is a circuit diagram showing a configuration of a conventional sample and hold circuit. It is a timing chart which shows the waveform of the signal concerning the conventional sample hold circuit.
  • FIG. 1 shows the configuration of a switch circuit 100 which is an example of the switch circuit according to the present embodiment.
  • FIG. 1 shows a state in which the switch circuit 100 is planarly viewed in a direction perpendicular to the main surface of the semiconductor substrate constituting the switch circuit 100 (when the main surface of the semiconductor substrate is viewed from above).
  • FIG. 2 shows a cross-sectional structure taken along line AA 'of FIG.
  • the switch circuit 100 includes a drain wiring 31, a source wiring 32, a gate wiring 33, a decoupling wiring 101, a drain region D, a source region S, a gate electrode GA, a drain contact CAD, a source contact CAS, and a gate contact CAG.
  • a P-type Si substrate 34 is used as a semiconductor substrate to be a base of the switch circuit 100.
  • the switch circuit 100 is formed of an NMOS transistor.
  • the P-type Si substrate 34 is a semiconductor layer including a source region S, a drain region D, and a channel region CH disposed between the source region S and the drain region D.
  • the source region S and the drain region D are regions different in impurity concentration from the P-type Si substrate 34.
  • Source region S is exposed on the surface of P-type Si substrate 34 and connected to source contact CAS.
  • the drain region D is exposed on the surface of the P-type Si substrate 34 and connected to the drain contact CAD.
  • the channel region CH is disposed in the vicinity of the surface of the P-type Si substrate 34.
  • a gate electrode GA made of polysilicon is formed on the P-type Si substrate 34.
  • the gate electrode GA is disposed to face the channel region CH.
  • the gate electrode GA is connected to the gate wiring 33 formed of the first metal layer through the gate contact CAG.
  • the drain region D is connected to the drain wiring 31 formed of the first metal layer via the drain contact CAD.
  • Source region S is connected to source interconnection 32 formed of the first metal layer via source contact CAS.
  • the switch circuit 100 when the switch circuit 100 is viewed in plan in a direction perpendicular to the main surface of the P-type Si substrate 34 (when the main surface of the semiconductor substrate is viewed from above) It is arranged not to overlap.
  • the drain wiring 31 extends in the direction (left direction in FIG. 1) opposite to the direction in which the source wiring 32 is disposed, as viewed from the position of the drain wiring 31.
  • the source wiring 32 extends in the direction (the right direction in FIG. 1) opposite to the direction in which the drain wiring 31 is disposed as viewed from the position of the source wiring 32.
  • the place where the gate electrode GA, the contacts, and the wires are not formed is an insulating layer INS formed of an insulating material. That is, the insulating layer INS is disposed including the source region S, the drain region D, and the gate electrode GA inside.
  • the source wiring 32 is formed of a first material whose conductivity is higher than that of the P-type Si substrate 34 which is a semiconductor layer, and is connected to the source region S.
  • the drain wiring 31 is formed of a second material having a conductivity higher than that of the P-type Si substrate 34 which is a semiconductor layer, and is connected to the drain region D.
  • drain contacts CAD and source contacts CAS are arranged.
  • parasitic capacitance is formed between the drain contacts CAD and the source contacts CAS.
  • the switch circuit 100 includes the decoupling wiring 101 in the first metal layer in which the drain wiring 31, the source wiring 32, and the gate wiring 33 are formed. That is, the drain wiring 31, the source wiring 32, the gate wiring 33, and the decoupling wiring 101 are formed in the same layer.
  • the decoupling wiring 101 is formed of a third material whose conductivity is higher than that of the P-type Si substrate 34 which is a semiconductor layer, and is disposed between the source wiring 32 and the drain wiring 31. Therefore, the decoupling wiring 101 faces the source wiring 32 and also faces the drain wiring 31.
  • the decoupling wiring 101 is disposed on the drain region D and connected to the ground GND.
  • the P-type Si substrate 34 which is a semiconductor layer is viewed in plan in a direction perpendicular to the main surface of the P-type Si substrate 34 (the main surface of the semiconductor substrate is viewed from above) It is arranged so as not to overlap GA.
  • the first material constituting the source wiring 32, the second material constituting the drain wiring 31, and the third material constituting the decoupling wiring 101 are the same material in the example of the present embodiment (for example, Metal). One or more of these materials may be different from other materials. That is, the first material may be identical to only one of the second material and the third material, may be identical to both, or may be different from each other. The same applies to the second material and the third material.
  • FIG. 3 shows a peripheral configuration of the switch circuit 100 configured as described above.
  • the switch circuit 100 When an analog signal is input to the drain wiring 31, the switch circuit 100 outputs the analog signal to the source wiring 32.
  • the control signal SHSH is input to the gate wiring 33.
  • the control signal SHSH When the control signal SHSH is in the High state (logic value “1”), a channel is formed in the channel region CH under the gate electrode GA, and the switch circuit 100 includes the drain region D (input) and the source region S (output). It becomes ON state (conduction state) to conduct.
  • control signal SHSH when the control signal SHSH is in the low state (logical value “0”), the channel of the channel region CH under the gate electrode GA disappears, and the drain region D (input) and the source region S (output) do not conduct ( The drain region D (input) and the source region S (output) are disconnected to be in the OFF state (non-conductive state).
  • a first parasitic capacitance Cdg is formed between the drain wiring 31 and the ground GND by the drain wiring 31 and the decoupling wiring 101 connected to the ground GND.
  • a second parasitic capacitance Csg is formed between the source wiring 32 and the ground GND by the source wiring 32 and the decoupling wiring 101 connected to the ground GND.
  • FIG. 4 shows a waveform of a signal (a control signal SHSH, a voltage of the decoupling wiring 101, a voltage of the drain wiring 31, and a voltage of the source wiring 32) related to the switch circuit 100.
  • the horizontal direction in FIG. 4 indicates time, and the vertical direction in FIG. 4 indicates voltage. Further, FIG. 4 shows the state (ON state, OFF state) of the switch circuit 100.
  • the switch circuit 100 causes the drain region D (input) and the source region S (output) to conduct. It is turned on (timing t1 in FIG. 4). As a result, the voltage of the source wiring 32 which is the output of the switch circuit 100 becomes the same voltage V 1 as the voltage of the drain wiring 31 which is the input of the switch circuit 100. Thereafter, for a predetermined period (first period), the control signal ⁇ SH is in the high state (logical value “1”), and the switch circuit 100 is in the on state.
  • the switch circuit 100 When the control signal ⁇ SH changes from the high state (logical value “1”) to the low state (logical value “0”) after the first period has elapsed, the switch circuit 100 includes the drain region D (input) and the source region. S (output) does not conduct (the drain region D (input) and the source region S (output) are disconnected) is in the OFF state (timing t2 in FIG. 4). After that, for a predetermined period (second period), the control signal ⁇ SH is in the low state (logical value“ 0 ”), and the switch circuit 100 is in the off state.
  • the voltage of the drain wiring 31 which is the input of the switch circuit 100 changes from the voltage V1 to the voltage V2 (timing t3 in FIG. 4).
  • the drain region D (input) and the source region S (output) of the switch circuit 100 do not conduct, and parasitic capacitance does not exist between the drain wire 31 and the source wire 32. Therefore, the voltage of the source wiring 32 remains at the voltage V2, and no deviation occurs in the voltage value.
  • the switch circuit 100 When the control signal SHSH changes from the low state (logical value “0”) to the high state (logical value “1”) after the second period has elapsed, the switch circuit 100 includes the drain region D (input) and the source region. S (output) is turned on to be in an ON state (timing t4 in FIG. 4). As a result, the voltage of the source wiring 32 which is the output of the switch circuit 100 becomes the same voltage V 2 as the voltage of the drain wiring 31 which is the input of the switch circuit 100. Since the decoupling wiring 101 is connected to the ground GND, the voltage of the decoupling wiring 101 is constant at the ground GND.
  • the source region S and the drain region D are in the ON state (conductive state) in the first period according to the voltage of the gate electrode GA, and in the second period different from the first period.
  • the source region S and the drain region D are in the OFF state (non-conductive state).
  • the voltage of the source wiring 32 or the drain wiring 31 changes in the second period, and the voltage of the decoupling wiring 101 is constant in the second period. is there.
  • the decoupling wiring 101 is disposed between the drain wiring 31 and the source wiring 32, a parasitic capacitance is formed between the drain wiring 31 and the source wiring 32. It becomes difficult to be done. Therefore, even when the input voltage changes while the switch circuit 100 is in the OFF state and holding the output voltage, it is possible to suppress the deviation (cross talk) of the voltage value.
  • the voltage to which the decoupling wiring 101 is connected is the ground GND, but is not limited to this.
  • the voltage to which the decoupling wiring 101 is connected may be a power supply voltage, or may be a predetermined constant voltage other than the ground GND or the power supply voltage.
  • the voltage change time (frequency) of the decoupling wiring 101 is sufficiently long (slow) compared to the second period, the voltage to which the decoupling wiring 101 is connected may not be a constant voltage. .
  • the decoupling wiring 101 is disposed on the drain region D, but the present invention is not limited to this.
  • the decoupling wiring 101 may be disposed on the source region S or on the gate electrode GA.
  • the switch circuit 100 is an NMOS transistor, but the present invention is not limited to this.
  • the switch circuit 100 may be configured of a PMOS transistor, or a combination of an NMOS transistor and a PMOS transistor.
  • the operation (state) of switch circuit 100 with respect to control signal SHSH is opposite to the operation (state) when switch circuit 100 is formed of NMOS transistors, but the effect is the same. It is.
  • the source region and the drain region are turned on (conductive state) in the first period, and the source region and the drain region are turned off in the second period different from the first period. Conduction state).
  • the voltage of the source wiring changes in the second period, and the voltage of the decoupling wiring 101 is constant in the second period.
  • the switch circuit 100 is configured with the drain region D as an input and the source region S as an output, but the present invention is not limited to this.
  • the switch circuit 100 may be configured with the source region S as an input and the drain region D as an output.
  • the metal layer constituting the wiring of the switch circuit 100 is only the first metal layer, the present invention is not limited to this. In the semiconductor manufacturing process, it is general that there are a plurality of metal layers.
  • the decoupling wiring is the same as the drain wiring and the source wiring It may be formed in the metal layer of
  • FIG. 5 shows the configuration of a switch circuit 200 which is an example of the switch circuit according to the present embodiment.
  • FIG. 5 shows a state in which the switch circuit 200 is planarly viewed in a direction perpendicular to the main surface of the semiconductor substrate constituting the switch circuit 200 (when the main surface of the semiconductor substrate is viewed from above).
  • the same components as those used in FIG. 1 are assigned the same reference numerals and descriptions thereof will be omitted.
  • the configuration and operation of the present embodiment will be described focusing on differences from the first embodiment.
  • the configuration shown in FIG. 5 is different from the configuration shown in FIG. 1 in that the gate wiring 33 is wired to the lower side of the gate electrode GA and disposed between the drain wiring 31 and the source wiring 32.
  • the gate line 33 faces both the drain line 31 and the source line 32.
  • the gate wiring 33 can also serve as a decoupling wiring, and it is not necessary to separately arrange the decoupling wiring. That is, the decoupling wiring of this embodiment is the same as the gate wiring 33, is connected to the gate electrode GA, and supplies the gate voltage (the voltage of the control signal SHSH) to the gate electrode GA.
  • the operation of this embodiment is the same as the operation shown in FIG. 4 in the first embodiment. That is, in the second period, since the voltage of the gate wiring 33 functioning as a decoupling wiring is constant, the voltage of the source wiring 32 remains at the voltage V2 and there is no deviation in the voltage value.
  • gate wiring 33 also serves as a decoupling wiring, it is not necessary to separately provide a ground GND and a power supply voltage wiring in order to be used as a decoupling wiring. . Therefore, the layout can be facilitated.
  • the switch circuit 200 is an NMOS transistor, but the present invention is not limited to this.
  • the switch circuit 200 may be configured of a PMOS transistor, or a combination of an NMOS transistor and a PMOS transistor.
  • the operation (state) of switch circuit 200 with respect to control signal SHSH is opposite to the operation (state) when switch circuit 200 is formed of an NMOS transistor, but the effect is the same. It is.
  • the source region and the drain region are turned on (conductive state) in the first period, and the source region and the drain region are turned off in the second period different from the first period. Conduction state).
  • the voltage of the source wiring changes in the second period, and the voltage of the decoupling wiring 101 is constant in the second period.
  • the switch circuit 200 is configured with the drain region D as an input and the source region S as an output, but the present invention is not limited to this.
  • the switch circuit 200 may be configured with the source region S as an input and the drain region D as an output.
  • the metal layer constituting the wiring of the switch circuit 200 is only the first metal layer, the present invention is not limited to this. In the semiconductor manufacturing process, it is general that there are a plurality of metal layers.
  • the decoupling wiring is the same as the drain wiring and the source wiring It may be formed in the metal layer of
  • FIG. 6 shows the configuration of a switch circuit 300 which is an example of the switch circuit according to the present embodiment.
  • the same components as those used in FIG. In the following, the configuration and operation of the present embodiment will be described focusing on differences from the second embodiment.
  • the configuration shown in FIG. 6 differs from the configuration shown in FIG. 5 in the layout of gate interconnections 33.
  • the gate line 33 is bent to the left (at the side of the drain region D) at a right angle at the position of the gate contact CAG, and is routed to the lower side of the drain region D through the drain region D. That is, in the present embodiment, the gate wiring 33 is not disposed on the gate electrode GA but disposed on the drain region D. Also in the present embodiment, the gate wiring 33 faces both the drain wiring 31 and the source wiring 32.
  • the transistor characteristics (threshold voltage) are different in the semiconductor manufacturing process as compared to the case where the wiring is not arranged on the channel, and therefore, the characteristic at the time of design may not be secured. There is. However, according to the configuration shown in FIG. 6, no wiring is arranged on the channel, so that there is no deviation in the transistor characteristics (threshold voltage) in the semiconductor manufacturing process, and the characteristics at the time of design are ensured. Can.
  • the gate wiring 33 is disposed on the drain region D in the present embodiment, the present invention is not limited to this.
  • the gate line 33 may be disposed on the source region S.
  • the switch circuit 200 is an NMOS transistor, but the present invention is not limited to this.
  • the switch circuit 200 may be configured of a PMOS transistor, or a combination of an NMOS transistor and a PMOS transistor.
  • the operation (state) of switch circuit 200 with respect to control signal SHSH is opposite to the operation (state) when switch circuit 200 is formed of an NMOS transistor, but the effect is the same. It is.
  • the source region and the drain region are turned on (conductive state) in the first period, and the source region and the drain region are turned off in the second period different from the first period. Conduction state).
  • the voltage of the source wiring changes in the second period, and the voltage of the decoupling wiring 101 is constant in the second period.
  • the switch circuit 200 is configured with the drain region D as an input and the source region S as an output, but the present invention is not limited to this.
  • the switch circuit 200 may be configured with the source region S as an input and the drain region D as an output.
  • the metal layer constituting the wiring of the switch circuit 200 is only the first metal layer, the present invention is not limited to this. In the semiconductor manufacturing process, it is general that there are a plurality of metal layers.
  • the decoupling wiring is the same as the drain wiring and the source wiring It may be formed in the metal layer of
  • FIG. 7 shows a configuration of a sample and hold circuit 400 which is an example of the sample and hold circuit according to the present embodiment. The configuration of this example will be described below.
  • the sample and hold circuit 400 illustrated in FIG. 7 includes an input terminal 401, an output terminal 402, a switch circuit 403, and a capacitor Csh.
  • the input terminal 401 is connected to the input of the switch circuit 403, and the output of the switch circuit 403 is connected to the output terminal 402 and one end of the capacitor Csh.
  • the other end of the capacitor Csh is connected to the ground GND.
  • the switch circuit 403 and the capacitor Csh are formed on a semiconductor substrate.
  • the switch circuit 403 is configured of the switch circuit according to any one of the first to third embodiments described above. Therefore, the sample and hold circuit 400 according to the present embodiment includes the switch circuit 403, the input terminal 401, the output terminal 402, and the capacitance Csh.
  • One of the source wiring and the drain wiring (the drain wiring in the example shown in FIG. 7) is connected to the input terminal 401.
  • the other of the source wiring and the drain wiring (the source wiring in the example shown in FIG. 7) is connected to the output terminal 402.
  • a capacitor Csh is connected between the output terminal 402 and a point having a predetermined constant voltage (ground GND in the example shown in FIG. 7).
  • the control signal SHSH is input to the switch circuit 403.
  • the switch circuit 403 is in the ON state (conductive state) in which the input and the output are conductive when the control signal ONSH is in the high state (logical value “1”). Further, when the control signal SHSH is in the low state (logical value “0”), the switch circuit 403 is in the OFF state (non-conduction state) in which the input and the output do not conduct (the input and the output are disconnected).
  • the switch circuit 403 is configured by the switch circuit 100 according to the first embodiment.
  • a first parasitic capacitance Cdg is formed between the drain wiring and the ground GND.
  • a second parasitic capacitance Csg is formed between the source wiring and the ground GND.
  • the switch circuit 403 When the switch circuit 403 includes the switch circuit 200 according to the second embodiment or the switch circuit 300 according to the third embodiment, the switch circuit 403 is connected to the drain wiring and the gate voltage.
  • the first parasitic capacitance Cdg is formed between the drain wiring and the gate voltage because the opposing decoupling wiring faces each other.
  • the source wiring and the decoupling wiring connected to the gate voltage face each other, so a second parasitic capacitance Csg is formed between the source wiring and the gate voltage.
  • the operation of the present embodiment is the same as the operation of the first to third embodiments described above, and thus the description thereof is omitted.
  • the switch circuit 403 since the switch circuit 403 has the decoupling wiring, parasitic capacitance is less likely to be formed between the drain wiring and the source wiring. For this reason, in the equation (1), the value C2 of the parasitic capacitance Cp is substantially zero, so that ⁇ V ⁇ 0. That is, it is possible to suppress the deviation (cross talk) of the voltage value while the capacitor Csh holds the voltage.
  • the gate wiring (decoupling wiring) of the switch circuit 403 when the gate wiring (decoupling wiring) of the switch circuit 403 is not disposed on the gate electrode (in the case of the third embodiment), the gate wiring (decoupling wiring) is on the input side (the third embodiment).
  • the second parasitic capacitance Csg can be made smaller than the first parasitic capacitance Cdg by arranging it on the drain region D in FIG. For this reason, it is possible to suppress an increase in the output load (the sum of the capacitance Csh and the second parasitic capacitance Csg) of the sample and hold circuit 400.
  • the gate wiring (decoupling wiring) on the input side, a second wiring formed between one of the source wiring and the drain wiring connected to the input terminal 401 and the decoupling wiring is formed.
  • the second parasitic capacitance Csg formed between the other of the source wiring and the drain wiring connected to the output terminal 402 and the decoupling wiring is smaller than the parasitic capacitance Cdg of 1.
  • Placing the gate wiring (decoupling wiring) on the input side is an example of a method of making the second parasitic capacitance Csg smaller than the first parasitic capacitance Cdg.
  • the distance between opposing sides of the gate wiring (decoupling wiring) and the input-side wiring (drain wiring) is the distance between the gate wiring (decoupling wiring) and the output-side wiring (source wiring).
  • the second parasitic capacitance Csg can be made smaller than the first parasitic capacitance Cdg by making the distance between the two parasitic capacitances smaller.
  • Second parasitic capacitance by making the side length of the input side wiring (drain wiring) longer than the side length of the output side wiring (source wiring) facing the gate wiring (decoupling wiring) Csg can be smaller than the first parasitic capacitance Cdg.
  • the capacitor Csh is connected to the output terminal 402 and the ground GND, but is not limited thereto.
  • the capacitor Csh may be connected between the output terminal 402 and the power supply voltage, or the capacitor Csh may be connected between the output terminal 402 and a point having a predetermined constant voltage other than the ground GND or the power supply voltage. Good.
  • the switch circuit 403 is configured with the drain region D as an input and the source region S as an output, but the present invention is not limited to this.
  • the switch circuit 403 may be configured with the source region S as an input and the drain region D as an output.
  • FIG. 8 shows a configuration of a solid-state imaging device 500 which is an example of the solid-state imaging device according to the present embodiment.
  • the solid-state imaging device 500 illustrated in FIG. 8 includes an imaging unit 501, a read current source unit 504, an analog unit 505, a sample hold unit 506, an output unit 507, a vertical selection unit 509, a horizontal selection unit 510, and a control unit 511.
  • the imaging unit 501 a plurality of pixels (unit pixels 502) that generate and output pixel signals according to the amount of light incident are arranged in a matrix.
  • the vertical selection unit 509 selects each row of the imaging unit 501.
  • the read current source unit 504 reads the pixel signal from the imaging unit 501 as a voltage signal.
  • the analog unit 505 processes and outputs the pixel signal read from the imaging unit 501.
  • the horizontal selection unit 510 transfers the output signal of the analog unit 505 to the sample hold unit 506 connected to the horizontal signal line 512.
  • the sample hold unit 506 holds the input signal and outputs the held signal to the output unit 507.
  • the control unit 511 controls each unit.
  • FIG. 8 describes the case of the imaging unit 501 configured of 4 rows ⁇ 6 columns of unit pixels 502 for simplicity, in reality, several tens of each row and each column of the imaging unit 501 are used. Tens of thousands of unit pixels 502 are to be arranged. Although illustration is omitted, the unit pixel 502 which comprises the imaging part 501 is comprised by photoelectric conversion elements, such as a photodiode / photogate / phototransistor, and a transistor circuit.
  • photoelectric conversion elements such as a photodiode / photogate / phototransistor
  • unit pixels 502 are two-dimensionally arranged by four rows and six columns, and row control lines 508 are wired for each row with respect to the pixel arrangement of four rows and six columns.
  • Each end of the row control line 508 is connected to each output end corresponding to each row of the vertical selection unit 509.
  • the vertical selection unit 509 is configured of a shift register or a decoder, and controls the row address and the row scan of the imaging unit 501 via the row control line 508 when driving each unit pixel 502 of the imaging unit 501.
  • vertical signal lines 503 are wired for each column with respect to the pixel array of the imaging unit 501.
  • the read current source unit 504 is configured of a current source for reading out the pixel signal from the imaging unit 501 as a voltage signal.
  • the analog unit 505 is configured by a CDS circuit or the like, and processes and outputs a pixel signal read from the imaging unit 501.
  • the horizontal selection unit 510 is configured of a shift register or a decoder, and controls column scanning of the analog unit 505. Under the control of the horizontal selection unit 510, the pixel signals processed by the analog unit 505 are sequentially read out to the horizontal signal line 512 and transferred to the sample and hold unit 506.
  • the sample and hold unit 506 is configured by the sample and hold circuit according to the fourth embodiment, and periodically samples and holds an analog corresponding to a pixel signal input from the horizontal signal line 512 and outputs the analog to the output unit 507. Do.
  • the output unit 507 has a buffering function of outputting the input signal, and outputs a signal to an AD conversion circuit (not shown) provided in the subsequent stage.
  • the output unit 507 may incorporate signal processing functions such as an AD conversion circuit, black level adjustment, column variation correction, color processing, and the like.
  • TG Timing Generator: timing generator
  • the unit pixel 502 outputs a reset level and a signal level. From each unit pixel 502 in the selected row of the imaging unit 501, a reset level including noise of the pixel signal is read out as an analog pixel signal in the first read operation, and then the signal level is read in the second read operation. It is read out. Then, the reset level and the signal level are input to the analog unit 505 through the vertical signal line 503 in time series. The signal level may be read in the first read operation, and the reset level may be read in the second read operation.
  • the reset level and the signal level are subjected to CDS processing in the analog unit 505 to generate a pixel signal in which noise is removed from the signal level. Thereafter, the generated pixel signals are sequentially output through the sample hold unit 506 and the output unit 507.
  • the present invention can be widely applied to switch circuits, sample and hold circuits, and solid-state imaging devices, and by arranging decoupling wiring between source wiring and drain wiring, parasitic capacitance is formed between source wiring and drain wiring. This makes it difficult to prevent voltage deviation (cross talk) while holding the voltage.

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Abstract

　スイッチ回路は、ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域の間に配置されたチャネル領域を含む半導体層と、前記チャネル領域と対向して配置されたゲート電極と、前記半導体層よりも導電率が高い第1の材料で形成され、前記ソース領域に接続されているソース配線と、前記半導体層よりも導電率が高い第2の材料で形成され、前記ドレイン領域に接続されているドレイン配線と、前記半導体層よりも導電率が高い第3の材料で形成され、前記ソース配線および前記ドレイン配線の間に配置されているデカップリング配線と、を有する。前記ゲート電極の電圧に応じて、第1の期間に前記ソース領域および前記ドレイン領域は導通状態となり、前記第1の期間と異なる第2の期間に前記ソース領域および前記ドレイン領域は非導通状態となる。前記ソース配線または前記ドレイン配線の電圧は、前記第2の期間において変化する。前記デカップリング配線の電圧は、前記第2の期間において、一定である。

Description

スイッチ回路、サンプルホールド回路、および固体撮像装置
　本発明は、アナログ回路に用いられるスイッチ回路、およびスイッチ回路を有するサンプルホールド回路ならびに固体撮像装置に関する。
　本願は、２０１３年８月２９日に、日本に出願された特願２０１３－１７８１９８号に基づき優先権を主張し、その内容をここに援用する。
　アナログ信号をサンプリングし、保持（ホールド）するサンプルホールド回路の一例として、従来から、図9に示すサンプルホールド回路が知られている。図9は、従来のサンプルホールド回路の構成を示している。はじめに、図9に示すサンプルホールド回路の構成について説明する。
　図9に示すサンプルホールド回路は、入力端子901、出力端子902、スイッチ回路903、容量Cshを有する。入力端子901はスイッチ回路903の入力に接続される。スイッチ回路903の出力は出力端子902および容量Cshの一端に接続される。容量Cshの他端はグラウンドGNDに接続されている。スイッチ回路903、容量Cshは半導体基板に形成されている。
　スイッチ回路903には、制御信号ΦSHが入力される。スイッチ回路903は、制御信号ΦSHがHigh状態（論理値「1」）の場合に、入力と出力が導通するON状態（導通状態）になる。また、スイッチ回路903は、制御信号ΦSHがLow状態（論理値「0」）の場合に、入力と出力が導通しない（入力と出力が切断される）OFF状態（非導通状態）になる。
　次に、図10を用いて、図9に示すサンプルホールド回路の動作を説明する。図10は、図9に示すサンプルホールド回路に係る信号（制御信号ΦSH、アナログ信号Vin、アナログ信号Vout）の波形を示している。図10の横方向は時間を示し、図10の縦方向は電圧を示している。
　入力端子901から入力されたアナログ信号Vinはスイッチ回路903に入力される。サンプルホールド回路が、入力されたアナログ信号Vinをサンプリングする場合、制御信号ΦSHがHigh状態になることによりスイッチ回路903がON状態になる。このとき、サンプルホールド回路は、アナログ信号Vinによって容量Cshを充電する（図10のタイミングt1）。サンプルホールド回路が、入力されたアナログ信号Vinを保持する場合、制御信号ΦSHがLow状態になることによりスイッチ回路903がOFF状態になる。このとき、サンプルホールド回路はアナログ信号Vinを容量Cshに保持する（図10のタイミングt2）。容量Cshに保持されたアナログ信号Voutが、出力信号として出力端子902から出力される。容量Cshに保持されたアナログ信号Voutは、制御信号ΦSHがLow状態である間、一定である。
　しかしながら、上記従来のサンプルホールド回路には以下に示す課題がある。すなわち、容量Cshが保持しているアナログ信号Voutの電圧と、容量Cshがアナログ信号Voutを保持している間にスイッチ回路903に入力されるアナログ信号Vinの電圧とによって、容量Cshが保持しているアナログ信号Voutにずれ（クロストーク）が生じる可能性がある。これは、半導体基板に形成されたスイッチ回路903では、制御信号ΦSHがLow状態である場合でも、スイッチ回路903の入力と出力の間に形成される容量（寄生容量）が影響するからである。
　以下に、容量Cshが保持しているアナログ信号Voutにずれが生じる場合を説明する。図11はスイッチ回路903のレイアウトを示している。図11では、スイッチ回路903を構成する半導体基板の主面に垂直な方向にスイッチ回路903を平面的に見た（半導体基板の主面を上方から見た）状態が示されている。図12は、図11のA-A’線の断面構造を示している。スイッチ回路903は、ドレイン配線31、ソース配線32、ゲート配線33、ドレイン領域D、ソース領域S、ゲート電極GA、ドレインコンタクトCAD、ソースコンタクトCAS、ゲートコンタクトCAGを有する。
　スイッチ回路903の基台となる半導体基板にはP型単結晶シリコン基板（図12のP型Si基板34）が用いられている。スイッチ回路903はNMOSトランジスタで形成されている。P型Si基板34上にはポリシリコンで形成されたゲート電極GAが形成されている。ゲート電極GAは、ゲートコンタクトCAGを介してゲート配線33に接続されている。ドレイン領域Dは、ドレインコンタクトCADを介してドレイン配線31に接続されている。ソース領域Sは、ソースコンタクトCASを介してソース配線32に接続されている。また、P型Si基板34の上方において、上記のゲート電極GAや、各コンタクト、各配線が形成されていない場所は絶縁層INSである。
　上記構成のスイッチ回路903では、ドレイン配線31とソース配線32の間（スイッチ回路903の入力と出力の間）に寄生容量Cpが形成される。図13は、寄生容量Cpが形成されたサンプルホールド回路の構成を示している。また、図14は、図13に示すサンプルホールド回路に係る信号（制御信号ΦSH、アナログ信号Vin、アナログ信号Vout）の波形を示している。図14の横方向は時間を示し、図14の縦方向は電圧を示している。
　図13に示すサンプルホールド回路では、寄生容量Cpがある。このため、制御信号ΦSHがLow状態であるにも関わらず、容量Cshが保持しているアナログ信号Voutの電圧Voと、容量Cshがアナログ信号Voutを保持している間にスイッチ回路903に入力されるアナログ信号Vinの電圧Viとの差によって、容量Cshが保持している電圧にΔV のずれ（クロストーク）が生じてしまう（図14のタイミングt3）。ここで、容量Cshの値をC1、寄生容量Cpの値をC2とすると、ΔVは以下の(1)式で表すことができる。
Figure JPOXMLDOC01-appb-M000001
　上記の電圧のずれΔVは、アナログ回路の出力特性に対して問題になる場合がある。具体的な例の1つとして、内視鏡スコープの先端に搭載される固体撮像装置を考える。固体撮像装置を細い内視鏡スコープの先端に搭載するには、固体撮像装置を小型化する必要がある。このため、回路面積の制約によって、容量Cshの値を十分に大きくできない。
　具体的な数値の例として、(1)式においてC1=1pF、C2=1fF、Vo=2V、Vi=1Vと仮定すると、ΔV≒－1ｍVの誤差が生じる。サンプルホールド回路の後段に備えるAD変換回路の分解能を12bitとし、AD変換回路の入力電圧範囲を1Vとした場合、入力電圧における1ｍVの誤差は、AD変換後のデータにおける約4LSB（Least Significant Bit）程度の誤差になる可能性がある。
　本発明は、上述した課題に鑑みてなされたものであって、電圧を保持している間の電圧値のずれ（クロストーク）を抑制することができるスイッチ回路、サンプルホールド回路、および固体撮像装置を提供することを目的とする。
　本発明の第１態様によれば、スイッチ回路は、ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域の間に配置されたチャネル領域を含む半導体層と、前記チャネル領域と対向して配置されたゲート電極と、前記半導体層よりも導電率が高い第1の材料で形成され、前記ソース領域に接続されているソース配線と、前記半導体層よりも導電率が高い第2の材料で形成され、前記ドレイン領域に接続されているドレイン配線と、前記半導体層よりも導電率が高い第3の材料で形成され、前記ソース配線および前記ドレイン配線の間に配置されているデカップリング配線と、を有し、前記ゲート電極の電圧に応じて、第1の期間に前記ソース領域および前記ドレイン領域は導通状態となり、前記第１の期間と異なる第2の期間に前記ソース領域および前記ドレイン領域は非導通状態となり、前記ソース配線または前記ドレイン配線の電圧は、前記第2の期間において変化し、前記デカップリング配線の電圧は、前記第2の期間において、一定である。
　本発明の第２態様によれば、第１態様に係るスイッチ回路において、前記第1の材料、前記第2の材料、前記第3の材料は同一の材料であってもよい。
　本発明の第３態様によれば、第１態様に係るスイッチ回路において、前記デカップリング配線は、前記ゲート電極に接続され、前記ゲート電極にゲート電圧を供給してもよい。
　本発明の第４態様によれば、第１態様または第２態様に係るスイッチ回路において、前記半導体層を含む半導体基板の主面に垂直な方向に前記半導体層を見ると、前記デカップリング配線は、前記ゲート電極に重ならないように配置されていてもよい。
　本発明の第５態様によれば、サンプルホールド回路は、第１態様に係るスイッチ回路と、入力端子と、出力端子と、容量と、を有し、前記ソース配線および前記ドレイン配線の一方が前記入力端子に接続され、前記ソース配線および前記ドレイン配線の他方が前記出力端子に接続され、前記出力端子と所定の一定電圧を持つ点と間に前記容量が接続されている。
　本発明の第６態様によれば、第５態様に係るサンプルホールド回路において、前記ソース配線および前記ドレイン配線のうち前記入力端子に接続された前記一方と前記デカップリング配線との間で形成される第1の寄生容量よりも、前記ソース配線および前記ドレイン配線のうち前記出力端子に接続された前記他方と前記デカップリング配線との間で形成される第2の寄生容量の方が小さくてもよい。
　本発明の第７態様によれば、固体撮像装置は、入射される光量に応じて画素信号を出力する複数の画素が行列状に配置された撮像部と、前記画素信号に応じたアナログ信号をサンプルおよびホールドする第５態様に係るサンプルホールド回路と、を備える。
　本発明によれば、ソース配線およびドレイン配線の間にデカップリング配線が配置されているため、ソース配線とドレイン配線の間に寄生容量が形成されにくくなる。このため、電圧を保持している間の電圧値のずれ（クロストーク）を抑制することができる。
本発明の第1の実施形態に係るスイッチ回路の平面図である。 本発明の第1の実施形態に係るスイッチ回路の断面図である。 本発明の第1の実施形態に係るスイッチ回路の周辺の構成を示す回路図である。 本発明の第1の実施形態に係るスイッチ回路に係る信号の波形を示すタイミングチャートである。 本発明の第2の実施形態に係るスイッチ回路の平面図である。 本発明の第3の実施形態に係るスイッチ回路の平面図である。 本発明の第4の実施形態に係るサンプルホールド回路の構成を示す回路図である。 本発明の第5の実施形態に係る固体撮像装置の構成を示すブロック図である。 従来のサンプルホールド回路の構成を示す回路図である。 従来のサンプルホールド回路に係る信号の波形を示すタイミングチャートである。 従来のサンプルホールド回路を構成するスイッチ回路の平面図である。 従来のサンプルホールド回路を構成するスイッチ回路の断面図である。 従来のサンプルホールド回路の構成を示す回路図である。 従来のサンプルホールド回路に係る信号の波形を示すタイミングチャートである。
　以下、図面を参照し、本発明の実施形態を説明する。
（第1の実施形態）
　まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係るスイッチ回路の一例であるスイッチ回路100の構成を示している。図1では、スイッチ回路100を構成する半導体基板の主面に垂直な方向にスイッチ回路100を平面的に見た（半導体基板の主面を上方から見た）状態が示されている。図2は、図1のA-A’線の断面構造を示している。スイッチ回路100は、ドレイン配線31、ソース配線32、ゲート配線33、デカップリング配線101、ドレイン領域D、ソース領域S、ゲート電極GA、ドレインコンタクトCAD、ソースコンタクトCAS、ゲートコンタクトCAGを有する。
　スイッチ回路100の基台となる半導体基板にはP型Si基板34が用いられている。スイッチ回路100はNMOSトランジスタで形成されている。P型Si基板34は、ソース領域S、ドレイン領域D、およびソース領域Sとドレイン領域Dの間に配置されたチャネル領域CHを含む半導体層である。ソース領域Sおよびドレイン領域Dは、P型Si基板34とは不純物濃度が異なる領域である。ソース領域SはP型Si基板34の表面に露出しており、ソースコンタクトCASに接続されている。ドレイン領域Dは、P型Si基板34の表面に露出しており、ドレインコンタクトCADに接続されている。チャネル領域CHは、P型Si基板34の表面近傍に配置されている。スイッチ回路100の動作時に、電流の経路となるチャネルがチャネル領域CHに形成される。
　P型Si基板34上にはポリシリコンで構成されたゲート電極GAが形成されている。ゲート電極GAは、チャネル領域CHと対向して配置されている。また、ゲート電極GAは、ゲートコンタクトCAGを介して、第1のメタル層で形成されたゲート配線33に接続されている。ドレイン領域Dは、ドレインコンタクトCADを介して、第1のメタル層で形成されたドレイン配線31に接続されている。ソース領域Sは、ソースコンタクトCASを介して、第1のメタル層で形成されたソース配線32に接続されている。
　図1に示す例では、P型Si基板34の主面に垂直な方向にスイッチ回路100を平面的に見る（半導体基板の主面を上方から見る）と、ゲート配線33は、チャネル領域CHと重ならないように配置されている。ドレイン配線31は、ドレイン配線31の位置から見て、ソース配線32が配置されている方向とは反対の方向（図1の左方向）に向かって伸びている。ソース配線32は、ソース配線32の位置から見て、ドレイン配線31が配置されている方向とは反対の方向（図1の右方向）に向かって伸びている。
　P型Si基板34の上方において、上記のゲート電極GAや、各コンタクト、各配線が形成されていない場所は、絶縁材料で形成された絶縁層INSである。すなわち、絶縁層INSは、ソース領域S、ドレイン領域D、およびゲート電極GAを内部に含んで配置されている。ソース配線32は、半導体層であるP型Si基板34よりも導電率が高い第1の材料で形成され、ソース領域Sに接続されている。ドレイン配線31は、半導体層であるP型Si基板34よりも導電率が高い第2の材料で形成され、ドレイン領域Dに接続されている。
　図1において、ドレインコンタクトCAD、ソースコンタクトCASは、それぞれ4個配置されている。ドレインコンタクトCAD、ソースコンタクトCASの数を増やすと、ドレインコンタクトCADとソースコンタクトCASの間に寄生容量が形成される。このため、ドレインコンタクトCAD、ソースコンタクトCASをそれぞれ1個、あるいは2個以上であって半導体製造工程において歩留まりを確保できる最小の数だけ配置することが好ましい。
　また、スイッチ回路100は、ドレイン配線31、ソース配線32、ゲート配線33が形成されている第1のメタル層にデカップリング配線101を有する。すなわち、ドレイン配線31、ソース配線32、ゲート配線33、デカップリング配線101は、同一の層に形成されている。デカップリング配線101は、半導体層であるP型Si基板34よりも導電率が高い第3の材料で形成され、ソース配線32およびドレイン配線31の間に配置されている。したがって、デカップリング配線101は、ソース配線32と対向していると共に、ドレイン配線31と対向している。
　デカップリング配線101は、ドレイン領域D上に配置され、グラウンドGNDに接続されている。また、半導体層であるP型Si基板34をP型Si基板34の主面に垂直な方向に平面的に見る（半導体基板の主面を上方から見る）と、デカップリング配線101は、ゲート電極GAに重ならないように配置されている。
　ソース配線32を構成する第1の材料と、ドレイン配線31を構成する第2の材料と、デカップリング配線101を構成する第3の材料とは、本実施形態の例では同一の材料（例えば、金属）である。これらの材料の1つ以上が他の材料と異なっていてもよい。つまり、第1の材料は、第2の材料および第3の材料の一方のみと同一であってもよいし、両方と同一であってもよいし、どちらとも異なっていてもよい。第2の材料および第3の材料についても同様である。
　図3は、上記のように構成されたスイッチ回路100の周辺の構成を示している。スイッチ回路100は、ドレイン配線31にアナログ信号が入力されると、ソース配線32にアナログ信号を出力する。ゲート配線33には制御信号ΦSHが入力される。制御信号ΦSHがHigh状態（論理値「1」）の場合にゲート電極GAの下のチャネル領域CHにチャネルが形成され、スイッチ回路100は、ドレイン領域D（入力）とソース領域S（出力）が導通するON状態（導通状態）になる。また、制御信号ΦSHがLow状態（論理値「0」）の場合にゲート電極GAの下のチャネル領域CHのチャネルが消失し、ドレイン領域D（入力）とソース領域S（出力）が導通しない（ドレイン領域D（入力）とソース領域S（出力）が切断される）OFF状態（非導通状態）になる。
　スイッチ回路100では、ドレイン配線31と、グラウンドGNDに接続されたデカップリング配線101とによって、ドレイン配線31とグラウンドGNDの間に第1の寄生容量Cdgが形成される。同様にして、スイッチ回路100では、ソース配線32と、グラウンドGNDに接続されたデカップリング配線101とによって、ソース配線32とグラウンドGNDの間に第2の寄生容量Csgが形成される。
　次に、本実施形態の動作について説明する。図4は、スイッチ回路100に係る信号（制御信号ΦSH、デカップリング配線101の電圧、ドレイン配線31の電圧、ソース配線32の電圧）の波形を示している。図4の横方向は時間を示し、図4の縦方向は電圧を示している。また、図4には、スイッチ回路100の状態（ON状態、OFF状態）が示されている。
　はじめに、制御信号ΦSHがLow状態（論理値「0」）からHigh状態（論理値「1」）になることでスイッチ回路100は、ドレイン領域D（入力）とソース領域S（出力）が導通するON状態になる（図4のタイミングt1）。これにより、スイッチ回路100の出力であるソース配線32の電圧は、スイッチ回路100の入力であるドレイン配線31の電圧と同じ電圧V1になる。その後、所定の期間（第1の期間）、制御信号ΦSHはHigh状態（論理値「1」）であり、スイッチ回路100はON状態である。
　第1の期間が経過した後、制御信号ΦSHがHigh状態（論理値「1」）からLow状態（論理値「0」）になることでスイッチ回路100は、ドレイン領域D（入力）とソース領域S（出力）が導通しない（ドレイン領域D（入力）とソース領域S（出力）が切断される）OFF状態になる（図4のタイミングt2）。その後、所定の期間（第2の期間）、制御信号ΦSHはLow状態（論理値「0」）であり、スイッチ回路100はOFF状態である。
　図4に示す例では、このスイッチ回路100がOFF状態のときに、スイッチ回路100の入力であるドレイン配線31の電圧が電圧V1から電圧V2に変化する（図4のタイミングt3）。このとき、スイッチ回路100のドレイン領域D（入力）とソース領域S（出力）は導通してなく、且つドレイン配線31とソース配線32の間に寄生容量は存在しない。このため、ソース配線32の電圧は電圧V2のままであり、電圧値にずれは生じない。
　第2の期間が経過した後、制御信号ΦSHがLow状態（論理値「0」）からHigh状態（論理値「1」）になることでスイッチ回路100は、ドレイン領域D（入力）とソース領域S（出力）が導通するON状態になる（図4のタイミングt4）。これにより、スイッチ回路100の出力であるソース配線32の電圧は、スイッチ回路100の入力であるドレイン配線31の電圧と同じ電圧V2になる。デカップリング配線101がグラウンドGNDに接続されているため、デカップリング配線101の電圧はグラウンドGNDで一定である。
　つまり、図4に示す例では、ゲート電極GAの電圧に応じて、第1の期間にソース領域Sおよびドレイン領域DはON状態（導通状態）となり、第1の期間と異なる第2の期間にソース領域Sおよびドレイン領域DはOFF状態（非導通状態）となる。また、ソース配線32またはドレイン配線31の電圧（図4に示す例ではドレイン配線31の電圧）は、第2の期間において変化し、デカップリング配線101の電圧は、第2の期間において、一定である。
　上記のように、図1に示した構成によれば、ドレイン配線31とソース配線32の間にデカップリング配線101が配置されているため、ドレイン配線31とソース配線32の間に寄生容量が形成されにくくなる。このため、スイッチ回路100がOFF状態となって出力電圧を保持している間に入力電圧が変化した場合でも電圧値のずれ（クロストーク）を抑制することができる。
　本実施形態では、デカップリング配線101が接続される電圧はグラウンドGNDであったが、これに限られない。例えば、デカップリング配線101が接続される電圧は電源電圧でもよく、またグラウンドGNDや電源電圧以外の所定の一定電圧であってもよい。また、デカップリング配線101の電圧の変化時間（周波数）が、第2の期間と比較して十分に長ければ（遅ければ）、デカップリング配線101が接続される電圧は一定電圧でなくてもよい。
　また、本実施形態では、デカップリング配線101はドレイン領域D上に配置されているが、これに限られない。例えば、デカップリング配線101はソース領域S上やゲート電極GA上に配置されていてもよい。
　また、本実施形態では、スイッチ回路100はNMOSトランジスタであったが、これに限られない。例えば、PMOSトランジスタや、NMOSトランジスタとPMOSトランジスタの組み合わせでスイッチ回路100が構成されていてもよい。スイッチ回路100をPMOSトランジスタで構成した場合には、制御信号ΦSHに対するスイッチ回路100の動作（状態）は、スイッチ回路100をNMOSトランジスタで構成した場合の動作（状態）と逆になるが効果は同じである。例えば、ゲート電極の電圧に応じて、第1の期間にソース領域およびドレイン領域はON状態（導通状態）となり、第1の期間と異なる第2の期間にソース領域およびドレイン領域はOFF状態（非導通状態）となる。また、ソース配線の電圧は、第2の期間において変化し、デカップリング配線101の電圧は、第2の期間において、一定である。
　また、本実施形態では、スイッチ回路100はドレイン領域Dを入力、ソース領域Sを出力として構成されていたが、これに限られない。例えば、スイッチ回路100は、ソース領域Sを入力、ドレイン領域Dを出力として構成されていてもよい。
　また、本実施形態では、スイッチ回路100の配線を構成するメタル層は第1のメタル層のみであったが、これに限られない。半導体製造プロセスにおいて、メタル層は複数層あることが一般的である。第1のメタル層の1つ上のメタル層である第2のメタル層以上のメタル層にもドレイン配線、ソース配線が形成されている場合には、デカップリング配線はドレイン配線、ソース配線と同一のメタル層に形成されていればよい。
（第2の実施形態）
　次に、本発明の第2の実施形態を説明する。図5は、本実施形態に係るスイッチ回路の一例であるスイッチ回路200の構成を示している。図5では、スイッチ回路200を構成する半導体基板の主面に垂直な方向にスイッチ回路200を平面的に見た（半導体基板の主面を上方から見た）状態が示されている。図5中で用いている各構成のうち、図1中で用いている構成と同一の構成には同一の符号を付与し、説明を省略する。以下では、第1の実施形態との相違点を中心に、本実施形態の構成と動作について説明する。
　図5に示す構成において、図1に示した構成と異なるのは、ゲート配線33をゲート電極GAの下側まで配線し、ドレイン配線31とソース配線32の間に配置している点である。ゲート配線33はドレイン配線31とソース配線32の両者と対向している。この構成により、ゲート配線33がデカップリング配線の役割を兼ねることができ、別途デカップリング配線を配置しなくてもよい。つまり、本実施形態のデカップリング配線は、ゲート配線33と同一であって、ゲート電極GAに接続され、ゲート電極GAにゲート電圧（制御信号ΦSHの電圧）を供給する。
　次に、本実施形態の動作を説明する。本実施形態の動作は、第1の実施形態における図4に示した動作と同一である。つまり、第2の期間において、デカップリング配線として機能するゲート配線33の電圧は一定であるため、ソース配線32の電圧は電圧V2のままで電圧値にずれは生じない。
　上記のように、図5に示した構成によれば、ゲート配線33がデカップリング配線を兼ねているため、デカップリング配線として使用するためにグラウンドGNDや電源電圧の配線を別途配置する必要がない。このため、レイアウトを容易にすることができる。
　また、本実施形態では、スイッチ回路200はNMOSトランジスタであったが、これに限られない。例えば、PMOSトランジスタや、NMOSトランジスタとPMOSトランジスタの組み合わせでスイッチ回路200が構成されていてもよい。スイッチ回路200をPMOSトランジスタで構成した場合には、制御信号ΦSHに対するスイッチ回路200の動作（状態）は、スイッチ回路200をNMOSトランジスタで構成した場合の動作（状態）と逆になるが効果は同じである。例えば、ゲート電極の電圧に応じて、第1の期間にソース領域およびドレイン領域はON状態（導通状態）となり、第1の期間と異なる第2の期間にソース領域およびドレイン領域はOFF状態（非導通状態）となる。また、ソース配線の電圧は、第2の期間において変化し、デカップリング配線101の電圧は、第2の期間において、一定である。
　また、本実施形態では、スイッチ回路200はドレイン領域Dを入力、ソース領域Sを出力として構成されていたが、これに限られない。例えば、スイッチ回路200は、ソース領域Sを入力、ドレイン領域Dを出力として構成されていてもよい。
　また、本実施形態では、スイッチ回路200の配線を構成するメタル層は第1のメタル層のみであったが、これに限られない。半導体製造プロセスにおいて、メタル層は複数層あることが一般的である。第1のメタル層の1つ上のメタル層である第2のメタル層以上のメタル層にもドレイン配線、ソース配線が形成されている場合には、デカップリング配線はドレイン配線、ソース配線と同一のメタル層に形成されていればよい。
（第3の実施形態）
　次に、本発明の第3の実施形態を説明する。図6は、本実施形態に係るスイッチ回路の一例であるスイッチ回路300の構成を示している。図6中で用いている各構成のうち、図5中で用いている構成と同一の構成には同一の符号を付与し、説明を省略する。以下では、第2の実施形態との相違点を中心に、本実施形態の構成と動作について説明する。
　図6に示す構成において、図5に示した構成と異なるのは、ゲート配線33のレイアウトである。具体的には、ゲート配線33はゲートコンタクトCAGの位置で直角に左側（ドレイン領域D側）に曲がり、ドレイン領域D上を通ってドレイン領域Dの下側まで配線されている。つまり、本実施形態では、ゲート配線33がゲート電極GA上に配置されてなく、ドレイン領域D上に配置されている。本実施形態においても、ゲート配線33はドレイン配線31とソース配線32の両者と対向している。
　本実施形態の動作は、上記の第1の実施形態および第2の実施形態の動作と同一であるので説明を省略する。
　チャネル上に配線を配置した場合には、半導体の製造過程において、チャネル上に配線を配置しない場合と比較してトランジスタの特性（閾値電圧）が異なるため、設計時の特性を確保できなくなる可能性がある。しかし、図6に示した構成によれば、チャネル上には配線が配置されていないため、半導体の製造過程においてトランジスタの特性（閾値電圧）にずれが生じず、設計時の特性を確保することができる。
　本実施形態では、ゲート配線33がドレイン領域D上に配置されていたが、これに限られない。例えば、ゲート配線33がソース領域S上に配置されていてもよい。
　また、本実施形態では、スイッチ回路200はNMOSトランジスタであったが、これに限られない。例えば、PMOSトランジスタや、NMOSトランジスタとPMOSトランジスタの組み合わせでスイッチ回路200が構成されていてもよい。スイッチ回路200をPMOSトランジスタで構成した場合には、制御信号ΦSHに対するスイッチ回路200の動作（状態）は、スイッチ回路200をNMOSトランジスタで構成した場合の動作（状態）と逆になるが効果は同じである。例えば、ゲート電極の電圧に応じて、第1の期間にソース領域およびドレイン領域はON状態（導通状態）となり、第1の期間と異なる第2の期間にソース領域およびドレイン領域はOFF状態（非導通状態）となる。また、ソース配線の電圧は、第2の期間において変化し、デカップリング配線101の電圧は、第2の期間において、一定である。
　また、本実施形態では、スイッチ回路200はドレイン領域Dを入力、ソース領域Sを出力として構成されていたが、これに限られない。例えば、スイッチ回路200は、ソース領域Sを入力、ドレイン領域Dを出力として構成されていてもよい。
　また、本実施形態では、スイッチ回路200の配線を構成するメタル層は第1のメタル層のみであったが、これに限られない。半導体製造プロセスにおいて、メタル層は複数層あることが一般的である。第1のメタル層の1つ上のメタル層である第2のメタル層以上のメタル層にもドレイン配線、ソース配線が形成されている場合には、デカップリング配線はドレイン配線、ソース配線と同一のメタル層に形成されていればよい。
（第4の実施形態）
　次に、本発明の第4の実施形態を説明する。図7は、本実施形態に係るサンプルホールド回路の一例であるサンプルホールド回路400の構成を示している。以下、本例の構成について説明する。
　図7に示すサンプルホールド回路400は、入力端子401、出力端子402、スイッチ回路403、容量Cshを有する。入力端子401はスイッチ回路403の入力に接続され、スイッチ回路403の出力は出力端子402および容量Cshの一端に接続される。容量Cshの他端はグラウンドGNDに接続されている。スイッチ回路403、容量Cshは半導体基板に形成されている。
　スイッチ回路403は、上記の第1の実施形態から第3の実施形態のいずれかに係るスイッチ回路で構成されている。したがって、本実施形態のサンプルホールド回路400は、スイッチ回路403と、入力端子401と、出力端子402と、容量Cshと、を有する。ソース配線およびドレイン配線の一方（図7に示す例ではドレイン配線）が入力端子401に接続されている。ソース配線およびドレイン配線の他方（図7に示す例ではソース配線）が出力端子402に接続されている。出力端子402と所定の一定電圧を持つ点（図7に示す例ではグラウンドGND）との間に容量Cshが接続されている。
　スイッチ回路403において、ドレイン配線とソース配線の間にデカップリング配線が配置されているため、ドレイン配線とソース配線の間に寄生容量が形成されにくい。スイッチ回路403には、制御信号ΦSHが入力される。スイッチ回路403は、制御信号ΦSHがHigh状態（論理値「1」）の場合に、入力と出力が導通するON状態（導通状態）になる。また、スイッチ回路403は、制御信号ΦSHがLow状態（論理値「0」）の場合に、入力と出力が導通しない（入力と出力が切断される）OFF状態（非導通状態）になる。
　図7に示す例では、スイッチ回路403は、第1の実施形態に係るスイッチ回路100で構成されている。スイッチ回路403において、ドレイン配線と、グラウンドGNDに接続されているデカップリング配線とが対向しているため、ドレイン配線とグラウンドGNDの間に第1の寄生容量Cdgが形成される。同様にして、スイッチ回路403において、ソース配線と、グラウンドGNDに接続されているデカップリング配線とが対向しているため、ソース配線とグラウンドGNDの間に第2の寄生容量Csgが形成される。
　スイッチ回路403が、第2の実施形態に係るスイッチ回路200または第3の実施形態に係るスイッチ回路300で構成されている場合には、スイッチ回路403において、ドレイン配線と、ゲート電圧に接続されているデカップリング配線とが対向しているため、ドレイン配線とゲート電圧の間に第1の寄生容量Cdgが形成される。同様にして、スイッチ回路403において、ソース配線と、ゲート電圧に接続されているデカップリング配線とが対向しているため、ソース配線とゲート電圧の間に第2の寄生容量Csgが形成される。
　本実施形態の動作は、上記の第1の実施形態から第3の実施形態の動作と同一であるので説明を省略する。
　上記のように、図7に示した構成によれば、スイッチ回路403がデカップリング配線を有することによって、ドレイン配線とソース配線の間に寄生容量が形成されにくくなる。このため、(1)式において寄生容量Cpの値C2がほぼ0となることによりΔV≒0となる。つまり、容量Cshが電圧を保持している間の電圧値のずれ（クロストーク）を抑制することができる。
　本実施形態において、スイッチ回路403のゲート配線（デカップリング配線）をゲート電極上に配置しない場合（第3の実施形態の場合）、ゲート配線（デカップリング配線）を入力側（第3の実施形態の図6におけるドレイン領域D上）に配置することで第2の寄生容量Csgを第1の寄生容量Cdgよりも小さくすることができる。このため、サンプルホールド回路400の出力負荷（容量Cshと第2の寄生容量Csgの和）の増加を抑えることができる。
　上記のように、ゲート配線（デカップリング配線）を入力側に配置することで、ソース配線およびドレイン配線のうち入力端子401に接続された一方の配線とデカップリング配線との間で形成される第1の寄生容量Cdgよりも、ソース配線およびドレイン配線のうち出力端子402に接続された他方の配線とデカップリング配線との間で形成される第2の寄生容量Csgの方が小さくなる。
　ゲート配線（デカップリング配線）を入力側に配置するのは、第2の寄生容量Csgを第1の寄生容量Cdgよりも小さくする方法の一例である。例えば、ゲート配線（デカップリング配線）と入力側の配線（ドレイン配線）の互いに対向する辺の間の距離を、ゲート配線（デカップリング配線）と出力側の配線（ソース配線）の互いに対向する辺の間の距離よりも小さくすることで、第2の寄生容量Csgを第1の寄生容量Cdgよりも小さくすることができる。あるいは、ゲート配線（デカップリング配線）と入力側の配線（ドレイン配線）、出力側の配線（ソース配線）のそれぞれとの距離がほぼ同一である場合には、ゲート配線（デカップリング配線）と対向する入力側の配線（ドレイン配線）の辺の長さを、ゲート配線（デカップリング配線）と対向する出力側の配線（ソース配線）の辺の長さよりも長くすることで、第2の寄生容量Csgを第1の寄生容量Cdgよりも小さくすることができる。
　また、本実施形態では、容量Cshは出力端子402とグラウンドGNDに接続されるが、これに限られない。例えば、容量Cshが出力端子402と電源電圧の間に接続されてもよいし、容量Cshが出力端子402とグラウンドGNDや電源電圧以外の所定の一定電圧を持つ点との間に接続されてもよい。
　また、本実施形態では、スイッチ回路403はドレイン領域Dを入力、ソース領域Sを出力として構成されていたが、これに限られない。例えば、スイッチ回路403は、ソース領域Sを入力、ドレイン領域Dを出力として構成されていてもよい。
（第5の実施形態）
　次に、本発明の第5の実施形態を説明する。図8は、本実施形態に係る固体撮像装置の一例である固体撮像装置500の構成を示している。図8に示す固体撮像装置500は、撮像部501、読出電流源部504、アナログ部505、サンプルホールド部506、出力部507、垂直選択部509、水平選択部510、制御部511を有する。
　撮像部501は、入射される光量に応じて画素信号を生成し出力する複数の画素（単位画素502）が行列状に配置されている。垂直選択部509は、撮像部501の各行を選択する。読出電流源部504は、撮像部501からの画素信号を電圧信号として読み出す。アナログ部505は、撮像部501から読み出された画素信号を処理して出力する。またアナログ部505は、必要に応じて信号増幅機能を持つAGC(=Auto Gain Control)回路などを有する。水平選択部510は、アナログ部505の出力信号を、水平信号線512に接続されたサンプルホールド部506に転送する。サンプルホールド部506は入力された信号を保持し、保持している信号を出力部507に出力する。制御部511は各部を制御する。
　図8では、簡単のため4行×6列の単位画素502から構成される撮像部501の場合について説明しているが、現実には、撮像部501の各行や各列には、数十から数万の単位画素502が配置されることになる。図示を割愛するが、撮像部501を構成する単位画素502は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
　以下では、各部のより詳細な説明を行う。撮像部501では、単位画素502が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線508が配線されている。行制御線508の各一端は、垂直選択部509の各行に対応した各出力端に接続されている。垂直選択部509は、シフトレジスタあるいはデコーダなどによって構成され、撮像部501の各単位画素502の駆動に際して、行制御線508を介して撮像部501の行アドレスや行走査の制御を行う。また、撮像部501の画素配列に対して列ごとに垂直信号線503が配線されている。
　読出電流源部504は、撮像部501からの画素信号を電圧信号として読み出すための電流源で構成されている。アナログ部505は、CDS回路などで構成され、撮像部501から読み出された画素信号を処理して出力する。
　水平選択部510は、シフトレジスタあるいはデコーダなどによって構成され、アナログ部505の列走査の制御を行う。この水平選択部510による制御に従って、アナログ部505で処理された画素信号は順に水平信号線512に読み出され、サンプルホールド部506に転送される。
　サンプルホールド部506は、上記の第4の実施形態に係るサンプルホールド回路で構成され、水平信号線512から入力される画素信号に応じたアナログを周期的にサンプルおよびホールドして出力部507へ出力する。
　出力部507は、入力された信号を出力するバッファリング機能を有し、図示しないが、後段に備えるAD変換回路に信号を出力する。また、出力部507は、バッファリング機能以外に、例えばAD変換回路や黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。
　制御部511は、垂直選択部509、水平選択部510、サンプルホールド部506などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG(=Timing Generator：タイミングジェネレータ)の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。
　次に、本実施形態の動作を説明する。単位画素502の具体的な動作については説明を省略するが、周知のように単位画素502ではリセットレベルと信号レベルとが出力される。撮像部501の選択行の各単位画素502からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線503を通してアナログ部505に時系列で入力される。1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。
　リセットレベルと信号レベルは、アナログ部505においてCDS処理されて、信号レベルから雑音を除去した画素信号が生成される。その後、生成された画素信号は、順次サンプルホールド部506と出力部507を介して出力される。
　上記のように、図8に示した構成によれば、容量Cshが電圧を保持している間の電圧値のずれ（クロストーク）を抑制したサンプルホールド回路が配置されているので、高画質化した固体撮像装置を実現することができる。
　本明細書で使用する、「前、後ろ、上、下、右、左、垂直、水平、下、横、行および列」ならびに他の方向を示す言葉は、本発明の装置の向きを表すものとする。従って、本発明の明細書におけるこれらの言葉は、本発明の装置において相対的に解釈されるべきである。
　以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
　本発明は、スイッチ回路、サンプルホールド回路、および固体撮像装置に広く適用でき、ソース配線およびドレイン配線の間にデカップリング配線を配置することにより、ソース配線とドレイン配線の間に寄生容量が形成されにくくなり、電圧を保持している間の電圧値のずれ（クロストーク）を抑制することができる。
　100，200，300，403，903　スイッチ回路
　31　ドレイン配線
　32　ソース配線
　33　ゲート配線
　34　半導体基板（半導体層）
　101　デカップリング配線
　400　サンプルホールド回路
　401，901　入力端子
　402，902　出力端子
　500　固体撮像装置
　501　撮像部
　504　読出電流源部
　505　アナログ部
　506　サンプルホールド部
　507　出力部
　509　垂直選択部
　510　水平選択部
　511　制御部
　CH　チャネル領域
　D　ドレイン領域
　S　ソース領域
　GA　ゲート電極
　CAD　ドレインコンタクト
　CAS　ソースコンタクト
　CAG　ゲートコンタクト
　Csh　容量
　Cdg　第１の寄生容量
　Csg　第２の寄生容量

Claims (7)

  1. 　ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域の間に配置されたチャネル領域を含む半導体層と、
    　前記チャネル領域と対向して配置されたゲート電極と、
    　前記半導体層よりも導電率が高い第1の材料で形成され、前記ソース領域に接続されているソース配線と、
    　前記半導体層よりも導電率が高い第2の材料で形成され、前記ドレイン領域に接続されているドレイン配線と、
    　前記半導体層よりも導電率が高い第3の材料で形成され、前記ソース配線および前記ドレイン配線の間に配置されているデカップリング配線と、
    　を有し、
    　前記ゲート電極の電圧に応じて、第1の期間に前記ソース領域および前記ドレイン領域は導通状態となり、前記第1の期間と異なる第2の期間に前記ソース領域および前記ドレイン領域は非導通状態となり、
    　前記ソース配線または前記ドレイン配線の電圧は、前記第2の期間において変化し、
    　前記デカップリング配線の電圧は、前記第2の期間において、一定であることを特徴とするスイッチ回路。
  2. 　前記第1の材料、前記第2の材料、前記第3の材料は同一の材料であることを特徴とする請求項1に記載のスイッチ回路。
  3. 　前記デカップリング配線は、前記ゲート電極に接続され、前記ゲート電極にゲート電圧を供給することを特徴とする請求項1に記載のスイッチ回路。
  4. 　前記半導体層を含む半導体基板の主面に垂直な方向に前記半導体層を見ると、前記デカップリング配線は、前記ゲート電極に重ならないように配置されていることを特徴とする請求項1または請求項2に記載のスイッチ回路。
  5. 　請求項1に記載のスイッチ回路と、
    　入力端子と、出力端子と、容量と、
    　を有し、
    　前記ソース配線および前記ドレイン配線の一方が前記入力端子に接続され、
    　前記ソース配線および前記ドレイン配線の他方が前記出力端子に接続され、
    　前記出力端子と所定の一定電圧を持つ点との間に前記容量が接続されていることを特徴とするサンプルホールド回路。
  6. 　前記ソース配線および前記ドレイン配線のうち前記入力端子に接続された前記一方と前記デカップリング配線との間で形成される第1の寄生容量よりも、前記ソース配線および前記ドレイン配線のうち前記出力端子に接続された前記他方と前記デカップリング配線との間で形成される第2の寄生容量の方が小さいことを特徴とする請求項5に記載のサンプルホールド回路。
  7. 　入射される光量に応じて画素信号を出力する複数の画素が行列状に配置された撮像部と、
    　前記画素信号に応じたアナログ信号をサンプルおよびホールドする請求項5に記載のサンプルホールド回路と、
    　を備えることを特徴とする固体撮像装置。
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