WO2011058683A1 - 固体撮像装置 - Google Patents

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WO2011058683A1
WO2011058683A1 PCT/JP2010/004493 JP2010004493W WO2011058683A1 WO 2011058683 A1 WO2011058683 A1 WO 2011058683A1 JP 2010004493 W JP2010004493 W JP 2010004493W WO 2011058683 A1 WO2011058683 A1 WO 2011058683A1
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transistor
photoelectric conversion
pixel electrode
pixel
source
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PCT/JP2010/004493
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English (en)
French (fr)
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松長誠之
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パナソニック株式会社
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    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself

Definitions

  • the present disclosure relates to a solid-state imaging device, and more particularly to a stacked solid-state imaging device.
  • a photodiode is provided inside a semiconductor substrate made of crystalline silicon, and a pixel of a CCD type or MOS type solid-state imaging device using a CCD (Charge Coupled Device) or a MOS (Metal OxideconductorSemiconductor) as a scanning circuit has rapidly become finer. It has become.
  • the pixel size which was 3 ⁇ m around 2000, became 2 ⁇ m or less in 2007.
  • a solid-state imaging device with a pixel size of 1.4 ⁇ m is scheduled to be put into practical use in 2010, and it is expected that a pixel size of 1 ⁇ m or less can be realized within a few years as the pixel size becomes finer at this pace.
  • the light absorption coefficient of crystalline silicon depends on the wavelength of light. In order to absorb the green light near the wavelength of 550 nm, which determines the sensitivity of the solid-state imaging device, almost completely and to perform photoelectric conversion, crystalline silicon having a thickness of about 3.5 ⁇ is required. Therefore, the depth of the photodiode formed inside the semiconductor substrate needs to be about 3.5 ⁇ m.
  • the planar pixel size is 1 ⁇ m, it is very difficult to form a photodiode with a depth of about 3.5 ⁇ m. Assuming that a photodiode with a depth of about 3.5 ⁇ m could be formed However, there is a high possibility that a problem that light incident obliquely enters a photodiode of an adjacent pixel will occur. When light incident obliquely enters a photodiode of an adjacent pixel, color mixing (crosstalk) occurs, which is a big problem in a color solid-state imaging device. If the photodiode is formed to be shallower than this in order to prevent color mixing, the green light absorption efficiency deteriorates and the sensitivity of the image sensor deteriorates. In pixel miniaturization, since the pixel size is reduced, the sensitivity of one pixel is lowered. In addition to this, it is fatal that the light absorption efficiency is lowered.
  • the amount of signal to be handled is determined by the saturation charge amount of the embedded photodiode which is a photodiode structure used in a general solid-state imaging device.
  • the embedded photodiode has an advantage that the signal charge accumulated inside can be transferred almost completely to the adjacent charge detection section (complete transfer). For this reason, the embedded photodiode generates almost no noise related to charge transfer and is widely used in solid-state imaging devices.
  • the capacity per unit area of the photodiode cannot be increased in order to realize complete transfer. For this reason, when the pixel is miniaturized, a decrease in saturation charge becomes a problem.
  • a saturation electron number of 10,000 electrons per pixel is required, but when the pixel size is about 1.4 ⁇ m, the saturation electron number is limited to about 5000 electrons.
  • a saturation electron number of about 30000 electrons per pixel is necessary.
  • a stacked solid-state imaging device has a configuration in which a photoelectric conversion film is formed on a semiconductor substrate on which a pixel circuit is formed via an insulating film. For this reason, it is possible to use a material having a large light absorption coefficient such as amorphous silicon for the photoelectric conversion film. For example, in the case of amorphous silicon, green light having a wavelength of 550 nm can be almost absorbed with a thickness of about 0.4 nm.
  • a structure like a stack cell in a dynamic random access memory may be used.
  • the conventional stacked solid-state imaging device has a problem of large random noise.
  • noise is generated when the signal charge is reset. Since the next signal charge is added in a state where noise is generated, the signal charge superimposed with the reset noise is read out. For this reason, random noise increases.
  • This disclosure is intended to solve the above-described problem and realize a stacked solid-state imaging device with low noise.
  • the present disclosure discloses a solid-state imaging device in which a drain of an amplification transistor and a drain of a reset transistor are connected directly or via an address transistor, and a negative resistance load is used as a load of a vertical signal line.
  • the reset noise reduction means is provided.
  • the first solid-state imaging device includes a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, a vertical signal line formed for each column, and a load unit connected to the vertical signal line.
  • the pixel includes an amplification transistor, an address transistor, a reset transistor, and a photoelectric conversion unit.
  • the photoelectric conversion unit is formed on a surface of the photoelectric conversion film on the substrate side of the photoelectric conversion film formed on the semiconductor substrate. And a transparent electrode formed on a surface opposite to the pixel electrode of the photoelectric conversion film.
  • the amplification transistor has a gate connected to the pixel electrode, a source connected to the vertical signal line, and a drain
  • the reset transistor is connected to the power supply line
  • the source is connected to the pixel electrode
  • the drain is connected to the power supply line
  • the address transistor is between the source of the amplification transistor and the vertical signal line. Is connected between the drain and the power line, the load unit includes a negative resistance.
  • the load portion includes a negative resistance. For this reason, the gain of the source follower circuit constituted by the amplification transistor and the load unit can be made larger than one. Therefore, the noise at the time of reset can be significantly reduced. Further, since the drain of the reset transistor is connected to the power supply line together with the drain of the amplification transistor, an element isolation region for separating the reset transistor and the amplification transistor is not necessary, and the solid-state imaging device can be reduced.
  • the resistance unit includes a negative resistance and a positive resistance.
  • the negative resistance is connected to the vertical signal line and the signal is read from the pixel.
  • the positive resistor may be connected to the vertical signal line.
  • the negative resistance is a gain of the source follower circuit formed by the amplification transistor and the negative resistance from 1 to (Cs + Cox) / Cox (where Cs is a capacitance value of the storage capacitor) Yes, Cox may be set to be between the capacitance value of the gate insulating film of the amplification transistor.
  • the gain of the source follower circuit formed by the amplification transistor and the negative resistance may be smaller than when the pixel signal is reset.
  • the pixel may have a zero bias capacity connected to the pixel electrode.
  • the second solid-state imaging device includes a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, a vertical signal line formed for each column, and a differential in which one terminal is connected to the vertical signal line.
  • the pixel includes an amplification transistor, an address transistor, a reset transistor, and a photoelectric conversion unit.
  • the photoelectric conversion unit includes a photoelectric conversion film formed on a semiconductor substrate, and a substrate side surface of the photoelectric conversion film. And a transparent electrode formed on a surface opposite to the pixel electrode of the photoelectric conversion film.
  • the amplification transistor has a gate connected to the pixel electrode and a source connected to the vertical signal line via the address transistor.
  • the source of the reset transistor is connected to the pixel electrode, and the output terminal of the differential amplifier is connected to the amplification transistor and the reset transistor provided in the corresponding column. And it is connected to the rain.
  • the output terminal of the differential amplifier whose one terminal is connected to the vertical signal line is connected to the drains of the amplification transistor and the reset transistor provided in the corresponding column. For this reason, noise generated in the reset transistor can be negatively fed back. Therefore, it is possible to greatly reduce noise at the time of reset. In addition, an element isolation region for separating the reset transistor and the amplification transistor is not necessary, and the solid-state imaging device can be reduced. In addition, since the feedback wiring provided for noise suppression is shared with the power supply wiring, it is effective for pixel miniaturization.
  • a third solid-state imaging device includes a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, an address drain line formed for each column, a vertical signal line formed for each column, A pixel having a differential amplifier connected to a vertical signal line, a pixel having an amplifying transistor, an address transistor, a first feedback transistor, and a photoelectric conversion unit, the photoelectric conversion unit being formed on a semiconductor substrate; A photoelectric conversion film, a pixel electrode formed on the surface of the photoelectric conversion film on the substrate side, and a transparent electrode formed on the surface opposite to the pixel electrode of the photoelectric conversion film. And the source is connected to the vertical signal line.
  • the first feedback transistor has the source connected to the pixel electrode and the drain addressed together with the drain of the amplifying transistor. Connected to the source of the transistor, the drain of the address transistor is connected to the corresponding address drain line for each column, and the address drain line is connected to the power supply line and the output terminal of the differential amplifier in the corresponding column via a switch. ing.
  • the drain of the first feedback transistor is connected to the source of the address transistor together with the drain of the amplification transistor, the drain of the address transistor is connected to the corresponding address drain line for each column, The power supply line and the output terminal of the differential amplifier in the corresponding column are connected through the switch. For this reason, not only the noise at the time of reset can be negatively fed back, but also a rolling reset operation for suppressing noise for each column is possible.
  • the feedback wiring provided for noise suppression is shared with the power supply wiring, it is effective for pixel miniaturization.
  • the pixel may have a second feedback transistor and a feedback capacitor connected between the source of the first feedback and the pixel electrode.
  • the configuration may include a feedback capacitor connected between the source of the first feedback and the pixel electrode, and a second feedback transistor connected between the pixel electrode and the source of the address transistor. Good. With such a configuration, it is possible to reduce noise with a feedback capacitor having a small capacitance value.
  • the pixel includes a feedback capacitor connected between the source of the first feedback transistor and the pixel electrode, and a reset transistor whose source is connected to the pixel electrode. It is good. With such a configuration, noise can be reduced by a feedback capacitor having a small capacitance value, and dark current can also be reduced.
  • the fourth solid-state imaging device includes a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, a power line formed for each column, a vertical signal line formed for each column, and one terminal And a differential amplifier connected to the vertical signal line, and a load unit connected to the vertical signal line.
  • the pixel includes an amplification transistor, an address transistor, a reset transistor, and a photoelectric conversion unit. Includes a photoelectric conversion film formed on a semiconductor substrate, a pixel electrode formed on a surface of the photoelectric conversion film on the substrate side, and a transparent electrode formed on a surface opposite to the pixel electrode of the photoelectric conversion film.
  • the amplification transistor has a gate connected to the pixel electrode, the source connected to the vertical signal line, the drain connected to the power supply line, and the reset transistor connected to the pixel electrode and the drain connected to the power supply line.
  • the address transistor is connected between the source of the amplification transistor and the vertical signal line or between the drain of the amplification transistor and the power supply line, and the output of the differential amplifier is coupled to the vertical signal line.
  • the output of the differential amplifier is coupled to the vertical signal line. For this reason, the voltage of the vertical signal line can be inverted and negative feedback can be applied to the vertical signal line. Accordingly, it is possible to reduce noise during reset.
  • the pixel may have a zero bias capacitance connected to the pixel electrode.
  • a stacked solid-state imaging device with low noise can be realized.
  • FIG. 1 is a circuit diagram illustrating a solid-state imaging device according to a first embodiment. It is sectional drawing which shows the pixel cell of the solid-state imaging device which concerns on 1st Embodiment. It is a circuit diagram which shows the negative resistance of the solid-state imaging device which concerns on 1st Embodiment. It is a circuit diagram which shows the negative resistance of the solid-state imaging device which concerns on 1st Embodiment. It is a circuit diagram which shows the negative resistance of the solid-state imaging device which concerns on 1st Embodiment. It is a circuit diagram which shows a source follower circuit. It is a current-voltage characteristic figure which shows operation
  • FIG. 1 It is a circuit diagram which shows a part of pixel cell of the solid-state imaging device which concerns on 1st Embodiment.
  • (A) And (b) shows the state of the transistor in weak inversion feedback operation
  • movement (a) is a circuit diagram, (b) is a figure which shows the state of an electric potential. (A) And (b) shows the state of the transistor at the time of capacitive insertion weak inversion feedback operation, (a) is a circuit diagram, (b) is a figure which shows the state of an electric potential. It is a circuit diagram which shows the modification of the solid-state imaging device which concerns on 4th Embodiment. It is a circuit diagram which shows the solid-state imaging device which concerns on 5th Embodiment.
  • FIG. 1 shows a circuit configuration of a solid-state imaging device according to this embodiment.
  • a plurality of pixels 11 arranged in a matrix, a vertical scanning unit 13 for supplying various timing signals to the pixels 11, and a horizontal signal reading unit for sequentially reading the signals of the pixels 11 to a horizontal output 142 15.
  • the pixel 11 describes only two rows and two columns, but the number of rows and the number of columns may be arbitrarily set.
  • the pixel 11 includes a photoelectric conversion unit 111, an amplification transistor 113 whose gate is connected to the photoelectric conversion unit 111, a reset transistor 117 whose source is connected to the photoelectric conversion unit 111, and a drain that is connected to the source of the amplification transistor 113.
  • Address transistor 115 The photoelectric conversion unit 111 is connected between the gate of the amplification transistor 113 and the source of the reset transistor 117 and the photoelectric conversion unit control line 131.
  • the source of the address transistor 115 is connected to the corresponding vertical signal line 141.
  • the gate of the address transistor 115 is connected to the vertical scanning unit 13 via the address control line 121.
  • the gate of the reset transistor 117 is connected to the vertical scanning unit 13 through the reset control line 123.
  • the drain of the amplification transistor 113 and the drain of the reset transistor 117 are connected to a power source (not shown) via the drain control line 133.
  • the vertical signal line 141 is provided for each column and is connected to the horizontal signal reading unit 15 via the column signal processing unit 21.
  • the column signal processing unit 21 performs noise suppression signal processing represented by correlated double sampling, analog-digital conversion, and the like.
  • the load unit 23 is connected to the vertical signal line 141.
  • the load unit 23 includes a load resistor 23A and a negative resistor 23B, which are normal positive resistors.
  • the load resistor 23A and the negative resistor 23B are connected to the vertical signal line 141 via the first switch 143 and the second switch 144, respectively.
  • the address control line 121 and the reset control line 123 are provided for each row.
  • the photoelectric conversion unit control line 131 and the drain control line 133 are common to all pixels.
  • the amplification transistor 113 and the address transistor 115 are arranged in series, there is no problem in operation even if this positional relationship is switched. Therefore, the source of the amplification transistor 113 may be directly connected to the vertical signal line 141, and the drain may be connected to the drain control line 133 via the address transistor 115. Further, a constant current load may be provided instead of the load resistance 23A which is a positive resistance.
  • the solid-state imaging device of this embodiment is a stacked solid-state imaging device, and each pixel 11 has the following configuration.
  • FIG. 2 shows a cross-sectional configuration of the pixel 11 in the solid-state imaging device of the present embodiment.
  • an amplification transistor, an address transistor, and a reset transistor are formed on a semiconductor substrate 31 made of silicon.
  • the amplification transistor includes a gate electrode 41, a diffusion layer 51 that is a source, and a diffusion layer 52 that is a drain.
  • the address transistor includes a gate electrode 42, a diffusion layer 52 that is a source, and a diffusion layer 53 that is a drain.
  • the reset transistor includes a gate electrode 43, a diffusion layer 55 that is a source, and a diffusion layer 51 that is a drain.
  • the source of the amplification transistor and the drain of the address transistor are a common diffusion layer, and the drain of the amplification transistor 113 and the drain of the reset transistor are a common diffusion layer.
  • An insulating film 35 is formed on the semiconductor substrate 31 so as to cover each transistor.
  • a photoelectric conversion unit 111 is formed on the insulating film 35.
  • the photoelectric conversion unit 111 includes a photoelectric conversion film 45 made of amorphous silicon or the like, a pixel electrode 46 formed on the lower surface of the photoelectric conversion film 45, and a transparent electrode 47 formed on the upper surface of the photoelectric conversion film 45. .
  • the pixel electrode 46 is connected to the gate electrode 41 of the amplification transistor and the diffusion layer 54 that is the source of the reset transistor via the contact 36.
  • the diffusion layer 54 connected to the pixel electrode 46 functions as a storage diode.
  • FIG. 3 shows a circuit configuration of the negative resistance 23B in the present embodiment.
  • a load transistor 151 and an inverter circuit 152 are included. Since the inverted output of the inverter circuit 152 is connected to the gate of the load transistor 151, the current flowing through the circuit decreases when the voltage at the input terminal 150 increases. Conversely, when the voltage at the input terminal 150 decreases, the current flowing through the circuit increases. Note that the load transistor 151 and the inverter circuit 152 may be grounded via the transistor 153 as shown in FIG. In this way, the circuit can be operated differentially, so that the operation can be stabilized.
  • the load transistor 162 exhibits a constant current characteristic with an infinite resistance in the saturation region in an ideal state. For this reason, in the ideal state, the current-voltage characteristic of the load transistor 162 becomes a load curve denoted by reference numeral A1 in FIG. On the other hand, the current of the driver transistor 161 increases as Vs decreases. For this reason, the current-voltage characteristic of the driver transistor is a parabolic driver curve labeled B1 in FIG. The intersection of the load curve A1 and the driver curve B1 becomes the operating point of the source follower circuit, and the output voltage of the source follower circuit is determined. When a signal is input to the gate of the driver transistor 161 and Vg rises, the driver curve B1 shifts to the right and becomes a driver curve B2.
  • the output of the source follower circuit increases.
  • the actual load transistor 162 does not exhibit a constant current characteristic, but exhibits a positive resistance load characteristic that rises slightly to the right, due to a phenomenon called the Early effect. For this reason, it becomes a load curve like A2.
  • the load transistor is a negative resistance as in the present embodiment, the load curve is slightly lower right as shown by A3.
  • FIGS. 7A to 7C are enlarged views of the operating point portion of the source follower circuit of FIG.
  • the load resistance is infinite and exhibits constant current characteristics
  • the change amount ⁇ Vg of the input voltage Vg and the change amount ⁇ Vs of the output voltage Vs are equal. Therefore, the gain G of the source follower circuit is 1.
  • ⁇ Vs is smaller than ⁇ Vg as shown in FIG. For this reason, the gain G is less than 1.
  • ⁇ Vs is larger than ⁇ Vg and the gain G is larger than 1 as shown in FIG.
  • FIG. 8A and 8B show the potential of each part of the driver transistor.
  • the hatched portion shows a state where charges are accumulated. Electrons flow from the source S of the driver transistor under the gate G to the drain D.
  • the channel potential of the gate G changes from Vc1 to Vc2.
  • the load is a positive resistance load
  • the change ⁇ Vs of the output voltage at the source S is smaller than the change ⁇ Vc of the channel potential, and the gain G is less than 1. Therefore, when the voltage of the gate G rises as shown in FIG. 8A, the amount of charge accumulated in the channel portion increases.
  • the increased charge becomes a capacitance having a capacitance value of Cox (1-G) with respect to the gate.
  • Cox in this case is the capacitance of the gate insulating film. This indicates that the capacitance of the input gate of the driver transistor increases as the gain G decreases.
  • FIG. 9 shows a part of the pixel cell in this embodiment.
  • the storage capacitance Cs is the sum of the capacitance of the photoelectric conversion film, the capacitance of the source to which the pixel electrode is coupled, and other stray capacitance.
  • the capacitance Cg of the gate of the amplification transistor 113 serving as the source follower circuit is Cox (1-G) as described above.
  • the noise of the reset transistor 117 at the time of reset becomes ⁇ kT (Cs + Cg) in the charge region. That is, ⁇ kT (Cs + Cox (1 ⁇ G)). If the gain G of the source follower circuit is set to be (Cs + Cox) / Cox, that is, 1 + Cs / Cox, noise can be reduced to zero.
  • the noise at the time of reset can be greatly reduced.
  • the reset noise can be made almost zero by setting the gain of the source follower circuit to 1 + Cs / Cox.
  • the signal may be read out with the negative resistor 23B connected instead of the load resistor 23A. If the gain of the source follower circuit is set between 1 and 1 + Cs / Cox, the amplified signal can be read out.
  • the drain of the reset transistor 117 and the drain of the amplification transistor 113 are connected. Therefore, an element isolation region that separates the reset transistor 117 and the amplification transistor 113 is not necessary. Further, the drain of the reset transistor 117 and the drain of the amplification transistor 113 can be a common diffusion layer. Thereby, the area of the pixel cell can be reduced. For example, the area of the pixel cell is suppressed to about 75% as compared with the case where the reset transistor 117 and the amplification transistor are separated and separate wirings are connected to the source of the reset transistor 117 and the drain of the amplification transistor. It becomes possible.
  • FIG. 10 shows a solid-state imaging device according to a modification of the first embodiment.
  • a zero bias capacitor 118 is connected between the gate of the amplification transistor 113 and the zero bias capacitor control line 125.
  • the source voltage of the reset transistor 117 to be reset is held at the power supply voltage, but the power supply voltage is a positive high voltage. This may increase the dark current of the source. After resetting, dark current can be reduced by applying a negative pulse to the zero bias capacitor 118 to lower the source voltage during signal accumulation to near 0V.
  • FIG. 11 shows a circuit configuration of the solid-state imaging device according to the second embodiment.
  • the same components as those in FIG. 11 the same components as those in FIG. 11
  • the solid-state imaging device includes a differential amplifier 221 in which a negative-side input (inverting input) terminal is connected to a vertical signal line 141.
  • the output of the differential amplifier 221 is connected to the drain of the amplification transistor 113 and the drain of the reset transistor 117 via the driver 222.
  • the drain of the reset transistor 117 When the drain of the reset transistor 117 is fixed at the power supply potential, a large thermal noise is generated by the reset transistor 117 when the signal is reset.
  • a signal obtained by inverting and amplifying the output of the vertical signal line 141 is input to the drain of the reset transistor 117.
  • the noise generated in the reset transistor 117 can be suppressed by negative feedback. Since the source follower circuit constituted by the amplification transistor 113 does not affect the characteristics even when the power supply fluctuates, such a circuit configuration is not problematic.
  • the output of the differential amplifier 221 may be directly connected to the drain of the amplification transistor 113 and the drain of the reset transistor 117 without passing through the driver 222. Further, such driving may be performed only at the time of resetting, and the drain of the amplification transistor 113 and the drain of the reset transistor 117 may be connected to a fixed power supply voltage at the time of signal reading. Furthermore, a zero bias capacitance may be added to the gate of the amplification transistor.
  • the solid-state imaging device of this embodiment also connects the drain of the reset transistor 117 and the drain of the amplification transistor 113. Therefore, an element isolation region that separates the reset transistor 117 and the amplification transistor 113 is not necessary. Further, the drain of the reset transistor 117 and the drain of the amplification transistor 113 can be a common diffusion layer, and the area of the pixel cell can be reduced.
  • FIG. 12 shows a circuit configuration of a solid-state imaging device according to the third embodiment.
  • the same components as those in FIG. 12 are identical.
  • a solid-state imaging device of a rolling reset operation that performs noise suppression for each column.
  • the solid-state imaging device of this embodiment can perform noise suppression in a global reset that resets all pixels simultaneously.
  • a feedback transistor 311 is connected between the amplification transistor 113 and the address transistor 115.
  • a differential amplifier 321 having a negative input connected to the vertical signal line 141 is provided.
  • the output of the differential amplifier 321 is connected to the drain of the address transistor 115 via the switch 323.
  • the drain of the address transistor 115 is connected to the drain control line 134 via the switch 324.
  • the switch 323 is turned off, the switch 324 is turned on, and then the address transistors 115 of all the pixels are turned off.
  • the feedback transistor 311 functions as a reset transistor.
  • the switch 324 is turned off, the switch 323 is turned on, and the output of the differential amplifier 321 is fed back to the gate of the amplification transistor 113 as a noise suppression voltage via the address transistor 115 and the feedback transistor 311 for each line.
  • a rolling reset operation can be performed.
  • a zero bias capacitor can be connected to the gate of the amplification transistor 113. It is preferable to set the gate voltage of the amplifying transistor 113 to a positive voltage in the vicinity of 0 V by the zero bias capacitance after the reset operation is completed in both the case of all pixel reset and the case of rolling reset. Thereby, the voltage of the source / drain diffusion layer of the feedback transistor 311 connected to the gate electrode of the amplification transistor 113 can be lowered, and the dark current generated in the source / drain diffusion layer of the feedback transistor 311 can be suppressed.
  • FIG. 13 shows a circuit configuration of a solid-state imaging device according to the fourth embodiment.
  • a first feedback transistor 411 and a second feedback transistor 412 are connected between the amplification transistor 113 and the address transistor 115.
  • the source of the second feedback transistor is connected to the gate of the amplification transistor 113
  • the source of the first feedback transistor 411 is connected to the drain of the second feedback transistor 412
  • the amplification transistor 113 is connected via the feedback capacitor 413. Connected to the gate.
  • the gate of the first feedback transistor 411 and the gate of the second feedback transistor 412 are connected to the vertical scanning unit 13 via the first feedback transistor control line 431 and the second feedback transistor control line 432, respectively. Further, a differential amplifier 421 having a negative input connected to the vertical signal line 141 is provided. The output of the differential amplifier 421 is connected to the drain of the address transistor 115 via the switch 423. The drain of the address transistor 115 is connected to the drain control line 134 via the switch 424.
  • the second feedback transistor 412 is turned off, and a second feedback operation is performed via the feedback capacitor 413 in series.
  • a second feedback operation is performed via the feedback capacitor 413 in series.
  • the second feedback operation has a larger noise suppression effect, but the DC component of the signal charge accumulated at the gate of the amplification transistor 113 cannot be reset only by the second feedback operation. For this reason, the first feedback operation is necessary.
  • the first feedback transistor 411 and the second feedback transistor 412 may be turned on and performed in the same manner as in the third embodiment. It is also possible to further improve the noise suppression effect by turning off the second feedback transistor 412.
  • the solid-state imaging device of the present embodiment has a feedback capacitor 413, and noise can be reduced by reducing the capacitance value of the feedback capacitor 413. Noise can also be reduced when performing a rolling reset.
  • FIG. 14A shows a transistor in which a capacitor C is connected to the source S, a bias voltage Vd is applied to the drain D, and the voltage of the gate G is fixed, and FIG. 14B shows the potential of each part. Since the source S is in a floating state, the potential gradually increases when electrons flow to the drain D. When the potential of the channel formed under the gate G and the potential of the source are approximately the same, a current flows due to thermal diffusion of electrons called weak inversion current. The noise in this case is ⁇ (kTC / 2) in the charge region. This is due to the fact that when one electron jumps from the source, the potential of the source rises by q / C, so that the probability of the next jumping electron becomes exp (q 2 / kTC) times smaller.
  • FIG. 15A shows a transistor in which the bias voltage Vs is applied to the source S, and the drain D and the gate G are connected to the capacitor C
  • FIG. 15B shows the potential of each part.
  • electrons flow from the source S to the drain D, and when the potential of the drain D decreases, the voltage of the gate G also decreases, so that the inflow of electrons from the source S gradually decreases.
  • the noise in this case becomes ⁇ (kTC / 2) because when one electron jumps out, the probability of the next electron jumping becomes exp (q 2 / kTC) times smaller.
  • a bias voltage Vs is applied to the source S, a capacitor Cp is connected to the gate G, a gate G and a drain D are connected to the capacitor C, and a minute capacitor C0 is connected between the drain D and the gate G.
  • (B) shows the potential of each part.
  • the capacitor Cp connected to the gate G imagines the capacitance of the photoelectric conversion film.
  • the noise at the gate G is reduced to ⁇ (kTC ⁇ C0 / 2Cp).
  • the noise becomes ⁇ (kTC0 / 2), and is converted into a small noise by the minute capacitance C0.
  • the feedback capacitor 413 having a small capacitance value, it is possible to suppress noise by converting the capacitance.
  • the pixel cell of this embodiment may be configured such that the drain of the second feedback transistor 412 is connected to the address transistor 115 instead of the source of the first feedback transistor 411 as shown in FIG. In this case, the same effect can be obtained.
  • a zero bias capacitor can be connected to the gate of the amplification transistor 113.
  • FIG. 18 shows a circuit configuration of a solid-state imaging device according to the fifth embodiment.
  • a reset transistor 117 connected between the gate of the amplification transistor 113 and the reset bias line 145 is provided instead of the second feedback transistor.
  • the solid-state imaging device of the present embodiment can suppress dark current by setting the voltage of the reset bias line 145 in the vicinity of 0V. Further, since the feedback capacitor 413 having a small capacitance value is used, a large noise suppression effect can be obtained.
  • the solid-state imaging device of the present embodiment can reduce the dark current without adding a zero bias capacitance if the voltage of the reset bias line 145 is set near 0V. However, a zero bias capacity may be provided.
  • the feedback transistor has a function as a reset transistor for resetting a signal.
  • a so-called 1-pixel 1-cell structure in which a photoelectric conversion element, a transfer transistor, a floating diffusion, a reset transistor, and an amplification transistor are provided in each pixel is shown.
  • a so-called multi-pixel 1-cell structure in which a plurality of photoelectric conversion elements are included in a pixel and any or all of the floating diffusion, the reset transistor, and the amplification transistor are shared in the pixel may be employed.
  • the solid-state imaging device can realize a stacked solid-state imaging device with low noise, and is particularly useful as a small-sized image pickup device or the like.

Abstract

　固体撮像装置は、行列状に配置された複数の画素１１と、列ごとに形成された垂直信号線１４１と、垂直信号線と接続された負荷部２３とを備えている。画素１１は、増幅トランジスタ１１３、アドレストランジスタ１１５、リセットトランジスタ１１７及び光電変換部１１１を有している。光電変換部１１１は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含む。リセットトランジスタ１１７は、ソースが画素電極と接続され、ドレインが増幅トランジスタ１１３のドレインと共に電源線と接続され、負荷部２３は、負性抵抗２３Ｂを含む。

Description

固体撮像装置
　本開示は、固体撮像装置に関し、特に積層型の固体撮像装置に関する。
　近年、結晶シリコンからなる半導体基板の内部にフォトダイオードが設けられ、ＣＣＤ（Charge Coupled Device）又はＭＯＳ（Metal Oxide Semiconductor）を走査回路とするＣＣＤ型又はＭＯＳ型の固体撮像装置の画素は急速に微細化されている。２０００年頃には３μｍであった画素サイズは、２００７年には２μｍ以下となった。２０１０年には画素サイズが１．４μｍの固体撮像装置が実用化される予定であり、このペースで画素サイズの微細化が進むと、数年以内に１μｍ以下の画素サイズを実現できると期待される。
　しかし、１μｍ以下の画素サイズを実現するためには結晶シリコンの光吸収係数が小さいことにより生じる第１の課題と、取り扱い信号量に関する第２の課題とを解決する必要があることを本願発明者は見出した。第１の課題について詳細に述べると、結晶シリコンの光吸収係数は光の波長に依存する。固体撮像装置の感度を決める波長５５０ｎｍ近傍の緑色の光をほぼ完全に吸収し光電変換するには約３．５μの厚さの結晶シリコンが必要である。従って、半導体基板の内部に形成するフォトダイオードの深さを３．５μ程度とする必要がある。平面的な画素サイズを１μｍとした場合には、深さが３．５μ程度のフォトダイオードを形成することは非常に困難である、仮に深さが３．５μｍ程度のフォトダイオードを形成できたとしても斜めに入射する光が隣接する画素のフォトダイオードに入射するという問題が発生するおそれが高い。斜めに入射する光が隣接する画素のフォトダイオードに入射すると、混色（クロストーク）が生じ、カラーの固体撮像素子においては大きな問題である。混色を防ぐためにフォトダイオードをこれより浅く形成すると緑の光吸収効率が劣化しイメージセンサの感度が劣化する。画素の微細化では画素サイズが小さくなるので１つの画素の感度が低下するため、これに加えて光吸収効率が低下することは致命的である。
　第２の課題について詳細を述べると、取り扱い信号量は、一般的な固体撮像装置に用いられているフォトダイオード構造である埋め込みフォトダイオードの飽和電荷量により決まる。埋め込みフォトダイオードは、内部に蓄積された信号電荷をほぼ完全に隣接する電荷検出部に転送できる（完全転送）という長所がある。このため、埋め込みフォトダイオードは、電荷転送に関わる雑音がほとんど発生せず、広く固体撮像装置に採用されている。その一方、完全転送を実現するためにフォトダイオードの単位面積あたりの容量を大きくできない。このため、画素を微細化すると飽和電荷の減少が問題となる。コンパクトデジカメにおいては、一画素あたり１００００電子の飽和電子数が必要であったが、画素サイズが１．４μ程度となると飽和電子数は５０００電子程度が限界となる。現在は、デジタル信号処理技術による雑音抑圧処理等により画像を作製することにより、飽和電子数の減少に対応しているが、自然な再生画像を得ることは困難である。さらに、高級な一眼レフカメラの場合には、一画素あたり３００００電子程度の飽和電子数が必要であると言われている。
　画素サイズを小さくするために、結晶シリコン基板を用いたＭＯＳ型イメージセンサにおいて、基板を薄く削ることにより画素回路が形成された表面側ではなく裏面側から光を入射させる構造が検討されている。しかし、画素回路を構成する配線等により入射する光が妨げられることを回避できるだけであり、第１の課題及び第２の課題を解決することはできない。
　これら、２つの課題を解決するために有望な技術として、積層型の固体撮像装置があげられる（例えば、特許文献１を参照。）。積層型の固体撮像装置は、画素回路が形成された半導体基板の上に絶縁膜を介して光電変換膜が形成された構成を有している。このため、光電変換膜にアモルファスシリコン等の光吸収係数が大きい材料を用いることが可能となる。例えば、アモルファスシリコンの場合、波長５５０ｎｍの緑色の光は、０．４ｎｍ程度の厚さでほとんど吸収することができる。
　また埋め込みフォトダイオードを用いないため、光電変換部の容量を大きくすることが可能であり、飽和電荷を大きくすることができる。さらに、電荷を完全転送しないため付加容量を積極的に付加することも可能であり、微細化された画素においても十分な大きさの容量が実現でき、第２の課題も解決できる。ダイナミックランダムアクセスメモリにおけるスタックセルのような構造とすることも可能である。
特開昭５８－０５００３０号公報
　しかしながら、従来の積層型の固体撮像装置は、ランダム雑音が大きいという問題を有している。従来の積層型の固体撮像装置は、信号電荷をリセットするときに雑音が発生する。雑音が発生した状態において次の信号電荷が加算されるためにリセット雑音が重畳された信号電荷を読み出す。このため、ランダム雑音が大きくなる。
　本開示は、前記の問題を解決し、雑音が小さい積層型の固体撮像装置を実現できるようにすることを目的とする。
　前記の目的を達成するため、本開示は固体撮像装置を、増幅トランジスタのドレインとリセットトランジスタのドレインとを直接又はアドレストランジスタを介して接続し、垂直信号線の負荷に負性抵抗負荷を用いる等のリセットノイズ低減手段を備えた構成とする。
　具体的に、第１の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された垂直信号線と、垂直信号線と接続された負荷部とを備え、画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、ドレインが電源線と接続され、リセットトランジスタは、ソースが画素電極と接続され、ドレインが電源線と接続され、アドレストランジスタは、増幅トランジスタのソースと垂直信号線との間又はドレインと電源線との間に接続され、負荷部は、負性抵抗を含む。
　第１の固体撮像装置は、負荷部が負性抵抗を含む。このため、増幅トランジスタと負荷部とにより構成されるソースフォロア回路のゲインを１よりも大きくすることができる。従って、リセット時の雑音を大幅に低減することができる。また、リセットトランジスタのドレインが増幅トランジスタのドレインと共に電源線と接続されているため、リセットトランジスタと増幅トランジスタとを分離する素子分離領域が不要となり、固体撮像装置を小さくすることができる。
　第１の固体撮像装置において、抵抗部は、負性抵抗と正抵抗とを含み、画素の信号をリセットする場合には、負性抵抗を垂直信号線と接続し、画素から信号を読み出す場合には、正抵抗を垂直信号線と接続する構成としてもよい。
　第１の固体撮像装置において、負性抵抗は、増幅トランジスタと負性抵抗とにより形成されたソースフォロア回路のゲインが１から（Cs+Cox）／Cox（但し、Csは蓄積容量の容量値であり、Coxは増幅トランジスタのゲート絶縁膜の容量値である）の間となるように設定してもよい。
　第１の固体撮像装置において、画素から信号を読み出す場合には、増幅トランジスタと負性抵抗とにより形成されたソースフォロア回路のゲインが、画素の信号をリセットする場合よりも小さい構成としてもよい。
　第１の固体撮像装置において、画素は、画素電極と接続されたゼロバイアス容量を有する構成としてもよい。
　第２の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された垂直信号線と、一方の端子が垂直信号線と接続された差動増幅器とを備え、画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースがアドレストランジスタを介して垂直信号線と接続され、リセットトランジスタは、ソースが画素電極と接続され、差動増幅器の出力端子は、対応する列に設けられた増幅トランジスタ及びリセットトランジスタのドレインと接続されている。
　第２の固体撮像装置は、一方の端子が垂直信号線と接続された差動増幅器の出力端子が、対応する列に設けられた増幅トランジスタ及びリセットトランジスタのドレインと接続されている。このため、リセットトランジスタにおいて発生する雑音を負帰還させることができる。従って、リセット時のノイズを大幅に低減することが可能となる。また、リセットトランジスタと増幅トランジスタとを分離する素子分離領域が不要となり、固体撮像装置を小さくすることができる。また、雑音抑圧のために設けられたフィードバック用の配線を電源配線と共通化するため画素の微細化に有効である。
　第３の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成されたアドレスドレイン線と、列ごとに形成された垂直信号線と、一方の端子が垂直信号線と接続された差動増幅器とを備え、画素は、増幅トランジスタ、アドレストランジスタ、第１のフィードバックトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、第１のフィードバックトランジスタは、ソースが画素電極と接続され、ドレインが増幅トランジスタのドレインと共にアドレストランジスタのソースと接続され、アドレストランジスタのドレインは、列ごとに対応するアドレスドレイン線と接続され、アドレスドレイン線は、スイッチを介して電源線及び対応する列の差動増幅器の出力端子と接続されている。
　第３の固体撮像装置は、第１のフィードバックトランジスタのドレインが増幅トランジスタのドレインと共にアドレストランジスタのソースと接続され、アドレストランジスタのドレインが列ごとに対応するアドレスドレイン線と接続され、アドレスドレイン線は、スイッチを介して電源線及び対応する列の差動増幅器の出力端子と接続されている。このため、リセット時のノイズを負帰還させることができるだけでなく、列ごとに雑音抑制を行うローリングリセット動作が可能となる。また、雑音抑圧のために設けられたフィードバック用の配線を電源配線と共通化するため画素の微細化に有効である。
　第３の固体撮像装置において、画素が第１のフィードバックのソースと画素電極との間に接続された第２のフィードバックトランジスタ及びフィードバック容量を有している構成としてもよい。また、第１のフィードバックのソースと画素電極との間に接続されたフィードバック容量と、画素電極とアドレストランジスタのソースとの間に接続された第２のフィードバックトランジスタとを有している構成としてもよい。このような構成とすることにより、容量値が小さいフィードバック容量により雑音を低減することが可能となる。
　さらに、第３の固体撮像装置において、画素が第１のフィードバックトランジスタのソースと画素電極との間に接続されたフィードバック容量と、ソースが画素電極と接続されたリセットトランジスタとを有している構成としてもよい。
このような構成とすることにより、容量値が小さいフィードバック容量により雑音を低減できると共に、暗電流を低減することも可能となる。
　第４の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された電源線と、列ごとに形成された垂直信号線と、一方の端子が垂直信号線と接続された差動増幅器とを備え、垂直信号線と接続された負荷部とを備え、画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、ドレインが電源線と接続され、リセットトランジスタは、ソースが画素電極と接続され、ドレインが電源線と接続され、アドレストランジスタは、増幅トランジスタのソースと垂直信号線との間又は増幅トランジスタのドレインと電源線との間に接続され、差動増幅器の出力は、垂直信号線と結合していることを特徴とする。
　第４の固体撮像装置は、差動増幅器の出力が垂直信号線と結合している。このため、垂直信号線の電圧を反転して垂直信号線に負帰還をかけることができる。従って、リセット時のノイズを低減することが可能となる。
　第４の固体撮像装置において、画素は、画素電極と接続されたゼロバイアス容量を有していてもよい。
　本開示に係る固体撮像装置によれば、雑音が小さい積層型の固体撮像装置を実現できる。
第１の実施形態に係る固体撮像装置を示す回路図である。 第１の実施形態に係る固体撮像装置の画素セルを示す断面図である。 第１の実施形態に係る固体撮像装置の負性抵抗を示す回路図である。 第１の実施形態に係る固体撮像装置の負性抵抗を示す回路図である。 ソースフォロア回路を示す回路図である。 ソースフォロア回路の動作を示す電流電圧特性図である。 （ａ）～（ｃ）は、ソースフォロア回路の電流電圧特性の拡大図であり、（ａ）は負荷の抵抗値が無限大の場合であり、（ｂ）は負荷が正抵抗負荷の場合であり、（ｃ）は負荷が負性抵抗負荷の場合である。 （ａ）及び（ｂ）はソースフォロア回路のドライバトランジスタの電位であり、（ａ）は負荷が正抵抗負荷の場合を示す図であり、（ｂ）は負荷が負性抵抗負荷の場合を示す図である。 第１の実施形態に係る固体撮像装置の画素セルの一部を示す回路図である。 第１の実施形態の一変形例に係る固体撮像装置を示す回路図である。 第２の実施形態に係る固体撮像装置を示す回路図である。 第３の実施形態に係る固体撮像装置を示す回路図である。 第４の実施形態に係る固体撮像装置を示す回路図である。 （ａ）及び（ｂ）は弱反転動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。 （ａ）及び（ｂ）は弱反転フィードバック動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。 （ａ）及び（ｂ）は容量挿入弱反転フィードバック動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。 第４の実施形態係る固体撮像装置の一変形例を示す回路図である。 第５の実施形態に係る固体撮像装置を示す回路図である。
　（第１の実施形態）
　図１は本実施形態に係る固体撮像装置の回路構成を示している。図１に示すように、行列状に配置された複数の画素１１と、画素１１に種々のタイミング信号を供給する垂直走査部１３と、画素１１の信号を順次水平出力１４２へ読み出す水平信号読み出し部１５とを備えている。図１においては画素１１は２行２列分だけを記載しているが、行数及び列数は任意に設定してよい。
　画素１１は、光電変換部１１１と、ゲートが光電変換部１１１と接続された増幅トランジスタ１１３と、ソースが光電変換部１１１と接続されたリセットトランジスタ１１７と、ドレインが増幅トランジスタ１１３のソースと接続されたアドレストランジスタ１１５とを有している。光電変換部１１１は、増幅トランジスタ１１３のゲート及びリセットトランジスタ１１７のソースと、光電変換部制御線１３１との間に接続されている。アドレストランジスタ１１５のソースは対応する垂直信号線１４１と接続されている。アドレストランジスタ１１５のゲートは、アドレス制御線１２１を介して垂直走査部１３と接続されている。リセットトランジスタ１１７のゲートはリセット制御線１２３を介して垂直走査部１３と接続されている。増幅トランジスタ１１３のドレインとリセットトランジスタ１１７のドレインとは、ドレイン制御線１３３を介して電源（図示せず）と接続されている。
　垂直信号線１４１は、列ごとに設けられ、カラム信号処理部２１を介して水平信号読み出し部１５と接続されている。カラム信号処理部２１は、相関２重サンプリングに代表される雑音抑圧信号処理及びアナログデジタル変換等を行う。また、垂直信号線１４１には、負荷部２３が接続されている。負荷部２３は、通常の正抵抗である負荷抵抗２３Ａと負性抵抗２３Ｂとを有している。負荷抵抗２３Ａ及び負性抵抗２３Ｂはそれぞれ第１のスイッチ１４３及び第２のスイッチ１４４を介して垂直信号線１４１と接続されている。アドレス制御線１２１、リセット制御線１２３は行ごとに設けられている。光電変換部制御線１３１及びドレイン制御線１３３は、全画素に共通となっている。増幅トランジスタ１１３とアドレストランジスタ１１５とは直列に配置されているが、この位置関係が入れ替わっても動作上問題ない。従って、増幅トランジスタ１１３のソースが垂直信号線１４１と直接接続され、ドレインがアドレストランジスタ１１５を介してドレイン制御線１３３と接続されていてもよい。また、正抵抗である負荷抵抗２３Ａに代えて定電流負荷を設けてもよい。
　本実施形態の固体撮像装置は積層型の固体撮像装置であり、各画素１１は次のような構成を有している。図２は、本実施形態の固体撮像装置における画素１１の断面構成を示している。図２に示すようにシリコンからなる半導体基板３１に増幅トランジスタ、アドレストランジスタ及びリセットトランジスタが形成されている。増幅トランジスタは、ゲート電極４１と、ソースである拡散層５１及びドレインである拡散層５２とを有している。アドレストランジスタはゲート電極４２と、ソースである拡散層５２及びドレインである拡散層５３とを有している。リセットトランジスタは、ゲート電極４３と、ソースである拡散層５５及びドレインである拡散層５１とを有している。増幅トランジスタのソースとアドレストランジスタのドレインとは共通の拡散層であり、増幅トランジスタ１１３のドレインとリセットトランジスタのドレインとは共通の拡散層である。
　半導体基板３１の上には、各トランジスタを覆うように絶縁膜３５が形成されている。絶縁膜３５の上には光電変換部１１１が形成されている。光電変換部１１１は、アモルファスシリコン等からなる光電変換膜４５と光電変換膜４５の下面に形成された画素電極４６と、光電変換膜４５の上面に形成された透明電極４７とを有している。画素電極４６は、コンタクト３６を介して増幅トランジスタのゲート電極４１及びリセットトランジスタのソースである拡散層５４と接続されている。画素電極４６と接続された拡散層５４は蓄積ダイオードとして機能する。
　図３は、本実施形態における負性抵抗２３Ｂの回路構成を示している。負荷トランジスタ１５１とインバータ回路１５２とにより構成されている。インバータ回路１５２の反転出力が負荷トランジスタ１５１のゲートと接続されているため、入力端子１５０の電圧が上昇すると回路に流れる電流が低下する。入力端子１５０の電圧が低下すると逆に回路に流れる電流は上昇する。なお、図４に示すように負荷トランジスタ１５１及びインバータ回路１５２をトランジスタ１５３を介して接地してもよい。このようにすれば、回路を差動的に動作させることができるので動作を安定させることができる。
　以下に、負性抵抗２３Ｂを設けることによりリセット雑音を低減する原理について説明する。まず、図５に示すようなドライバトランジスタ１６１と、ゲートに一定電圧が入力された負荷トランジスタ１６２とからなるソースフォロア回路の動作を考える。ドライバトランジスタ１６１のゲートに入力するする入力電圧をＶｇ、ドレイン電流をＩｄ、ソースからの出力電圧をＶｓとすると、これらの関係は図６に示すようになる。
　負荷トランジスタ１６２は、理想的な状態においては飽和領域において抵抗が無限大の定電流特性を示す。このため、理想的な状態の場合には、負荷トランジスタ１６２の電流電圧特性は、図６においＡ１の符号を附した負荷カーブとなる。一方、ドライバトランジスタ１６１は、Ｖｓが小さくなると電流が増大する。このため、ドライバトランジスタの電流電圧特性は図６においてＢ１の符号を附した放物線状のドライバカーブとなる。負荷カーブＡ１とドライバカーブＢ１との交点がソースフォロア回路の動作点となり、ソースフォロア回路の出力電圧が決まる。ドライバトランジスタ１６１のゲートに信号が入力されＶｇが上昇すると、ドライバカーブＢ１は右方向にシフトし、ドライバカーブＢ２となる。このため、ソースフォロア回路の出力は増大する。しかし、実際の負荷トランジスタ１６２は、アーリー効果と呼ばれる現象により、定電流特性を示さず、若干右上がりの正抵抗負荷特性を示す。このため、Ａ２のような負荷カーブとなる。一方、本実施形態のように、負荷トランジスタを負性抵抗とすると、Ａ３に示すように若干右下がりの負荷カーブとなる。
　図７（ａ）～（ｃ）は、図６のソースフォロア回路の動作点の部分を拡大して示している。図７（ａ）に示すように、負荷の抵抗が無限大であり定電流特性を示す場合には、入力電圧Ｖｇの変化量ΔＶｇと出力電圧Ｖｓの変化量ΔＶｓとは等しくなる。このためソースフォロア回路のゲインＧは１となる。負荷が正抵抗性負荷の場合には、図７（ｂ）に示すようにΔＶｓはΔＶｇよりも小さくなる。このため、ゲインＧは１未満となる。負荷が負性抵抗負荷の場合には、図７（ｃ）に示すようにΔＶｓはΔＶｇよりも大きくなり、ゲインＧは１よりも大きくなる。
　図８（ａ）及び（ｂ）は、ドライバトランジスタの各部の電位を示している。なお、図８においてハッチングを施した部分は電荷が蓄積されている状態を示している。ドライバトランジスタのソースＳからゲートＧの下を通りドレインＤへ電子が流れ込む。入力信号を受けるとゲートＧのチャネル電位は、Ｖｃ１からＶｃ２へと変化する。図８（ａ）に示すように、負荷が正抵抗負荷の場合には、ソースＳにおける出力電圧の変化ΔＶｓは　チャネル電位の変化ΔＶｃよりも小さくなり、ゲインＧは１未満となる。従って、図８（ａ）に示すようにゲートＧの電圧が上昇すると、チャネル部分に蓄積されている電荷の量が増大する。増大した電荷は、ゲートに対しては容量値がＣｏｘ（１－Ｇ）の容量となる。この場合のＣｏｘはゲート絶縁膜の容量である。このことは、ゲインＧが小さくなると、ドライバトランジスタの入力ゲートの容量が大きくなることを示している。
　一方、負荷が負性抵抗負荷である場合には、図８（ｂ）に示すように出力電圧の変化ΔＶｓはゲートＧのチャネル電位の変化ΔＶｃよりも大きくなり、ゲインＧは１よりも大きくなる。このため、ゲートＧの電圧が上昇すると、チャネル部分に蓄積されている電荷の量は減少し、電気的に負の容量となる。
　図９は本実施形態における画素セルの一部を示している。蓄積容量Ｃｓは光電変換膜の容量、画素電極が結合しているソースの容量及びその他の浮遊容量の和である。ソースフォロア回路となる、増幅トランジスタ１１３のゲートの容量Ｃｇは、先に示したようにＣｏｘ（１－Ｇ）となる。リセットの際におけるリセットトランジスタ１１７の雑音は電荷領域において√ｋＴ（Ｃｓ＋Ｃｇ）となる。つまり√ｋＴ（Ｃｓ＋Ｃｏｘ（１－Ｇ））となる。ソースフォロア回路のゲインＧを（Ｃｓ＋Ｃｏｘ）／Ｃｏｘつまり１＋Ｃｓ／Ｃｏｘとなるように設定すれば雑音をゼロにすることができる。
　つまり、図１に示す増幅トランジスタ１１３と負性抵抗２３Ｂとにより構成されるソースフォロア回路のゲインを１よりも大きくすることにより、リセット時の雑音を大幅に低減することができる。ゲインが１＋Ｃｓ／Ｃｏｘに近いほど雑音を低減する効果が大きくなる。特に、ソースフォロア回路のゲインを１＋Ｃｓ／Ｃｏｘとすることにより、リセット雑音をほとんどゼロとすることができる。このときリセットパルスの立ち下がり時間を緩やかにするテーパーリセット動作を用いることが好ましい。これはリセットトランジスタの雑音帯域をソースフォロア回路の帯域より狭くするためである。
　また、負荷抵抗２３Ａではなく、負性抵抗２３Ｂを接続した状態で信号の読み出しを行ってもよい。ソースフォロア回路のゲインを１から１＋Ｃｓ／Ｃｏｘの間に設定すれば、増幅した信号を読み出すことが可能となる。
　本実施形態の固体撮像装置はリセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを接続している。このため、リセットトランジスタ１１７と増幅トランジスタ１１３とを分離する素子分離領域が不要となる。また、リセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを共通の拡散層とすることができる。これにより、画素セルの面積を小さくできる。例えば、リセットトランジスタ１１７と増幅トランジスタとが分離されており、リセットトランジスタ１１７のソースと増幅トランジスタのドレインとに別々の配線が接続されている場合と比べると、画素セルの面積を７５％程度に抑えることが可能となる。
　ＣＣＤイメージセンサの出力回路に用いられる２段又は３段ソースフォロア回路の初段のソースフォロア回路の負荷部に負性抵抗を用いると、ソースフォロア回路のゲインが向上し雑音が低減するため、非常に有効である。
　（第１の実施形態の一変形例）
　図１０は第１の実施形態の一変形例に係る固体撮像装置を示している。増幅トランジスタ１１３のゲートとゼロバイアス容量制御線１２５との間にゼロバイアス容量１１８が接続されている。リセットされるリセットトランジスタ１１７のソース電圧は電源電圧に保持されるが、電源電圧は正の高い電圧である。このためソースの暗電流が大きくなるおそれがある。リセットした後、ゼロバイアス容量１１８に負方向のパルスを印加して、信号蓄積時のソース電圧を０Ｖ近傍まで下げることにより暗電流を低減することができる。
　（第２の実施形態）
　図１１は、第２の実施形態に係る固体撮像装置の回路構成を示している。図１１において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
　第２の実施形態の固体撮像装置は、－側の入力（反転入力）端子が垂直信号線１４１と接続された差動増幅器２２１を有している。差動増幅器２２１の出力はドライバ２２２を介して増幅トランジスタ１１３のドレイン及びリセットトランジスタ１１７のドレインと接続されている。
　リセットトランジスタ１１７のドレインが電源電位に固定されている場合には、信号をリセットする際にリセットトランジスタ１１７により大きな熱雑音が発生する。本実施形態の固体撮像装置は、リセットトランジスタ１１７のドレインに垂直信号線１４１の出力を反転増幅した信号を入力している。これにより、リセットトランジスタ１１７において発生する雑音を負帰還させて抑制することが可能となる。増幅トランジスタ１１３により構成されるソースフォロア回路は、電源が変動しても特性に影響が生じないため、このような回路構成としても問題ない。
　なお、差動増幅器２２１の駆動能力によってはドライバ２２２を介さず、差動増幅器２２１の出力を増幅トランジスタ１１３のドレイン及びリセットトランジスタ１１７のドレインと直接接続してもよい。また、リセット時においてのみこのような駆動を行い、信号読み出し時には増幅トランジスタ１１３のドレイン及びリセットトランジスタ１１７のドレインを固定の電源電圧と接続してもよい。さらに、増幅トランジスタのゲートにゼロバイアス容量を付加してもよい。
　本実施形態の固体撮像装置もリセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを接続している。このため、リセットトランジスタ１１７と増幅トランジスタ１１３とを分離する素子分離領域が不要となる。また、リセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを共通の拡散層とすることができ、画素セルの面積を小さくできる。
　なお、第１の実施形態と同様に増幅トランジスタ１１３とアドレストランジスタ１１５との配置は入れ替えても問題ない。
　（第３の実施形態）
　図１２は第３の実施形態に係る固体撮像装置の回路構成を示している。図１２において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
　第１の実施形態及び第２の実施形態は、列ごとに雑音抑制を行うローリングリセット動作の固体撮像装置を示した。本実施形態の固体撮像装置は、全画素を同時にリセットするグローバルリセットにおいて雑音抑制を行うことができる。図１２に示すように、増幅トランジスタ１１３とアドレストランジスタ１１５との間に、フィードバックトランジスタ３１１が接続されている。また、－側の入力が垂直信号線１４１と接続された差動増幅器３２１を有している。差動増幅器３２１の出力はスイッチ３２３を介してアドレストランジスタ１１５のドレインと接続されている。また、アドレストランジスタ１１５のドレインはスイッチ３２４を介してドレイン制御線１３４と接続されている。スイッチ３２３をオフ状態とし、スイッチ３２４をオン状態とし、この後全画素のアドレストランジスタ１１５をオフ状態とする。これにより増幅トランジスタ１１３のドレイン電圧が低下し、その電圧がフィードバックトランジスタ３１１を介して増幅トランジスタ１１３のゲートにフィードバックされる。従って、全画素に対して同時にフィードバック動作を行うことができる。本実施形態の固体撮像装置においては、フィードバックトランジスタ３１１がリセットトランジスタの機能を果たす。スイッチ３２４をオフ状態とし、スイッチ３２３をオン状態として、一ラインごとにアドレストランジスタ１１５とフィードバックトランジスタ３１１とを介して差動増幅器３２１の出力を増幅トランジスタ１１３のゲートに雑音抑圧電圧としてフィードバックすれば、ローリングリセット動作を行うことができる。
　本実施形態においても、増幅トランジスタ１１３のゲートにゼロバイアス容量を接続することが可能である。全画素リセットの場合においても、ローリングリセットの場合においてもリセット動作が終了した後に、ゼロバイアス容量により増幅トランジスタ１１３のゲート電圧を０Ｖ近傍の正の電圧に設定することが好ましい。これにより、増幅トランジスタ１１３のゲート電極と接続されたフィードバックトランジスタ３１１のソースドレイン拡散層の電圧を下げることができ、フィードバックトランジスタ３１１のソースドレイン拡散層において発生する暗電流を抑圧することができる。
　（第４の実施形態）
　図１３は第４の実施形態に係る固体撮像装置の回路構成を示している。図１３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図１３に示すように、増幅トランジスタ１１３とアドレストランジスタ１１５との間に、第１のフィードバックトランジスタ４１１及び第２のフィードバックトランジスタ４１２が接続されている。第２のフィードバックトランジスタのソースが増幅トランジスタ１１３のゲートと接続され、第１のフィードバックトランジスタ４１１のソースは第２のフィードバックトランジスタ４１２のドレインと接続されると共に、フィードバック容量４１３を介して増幅トランジスタ１１３のゲートと接続されている。第１のフィードバックトランジスタ４１１のゲート及び第２のフィードバックトランジスタ４１２のゲートは、それぞれ第１のフィードバックトランジスタ制御線４３１及び第２のフィードバックトランジスタ制御線４３２を介して垂直走査部１３と接続されている。また、－側の入力が垂直信号線１４１と接続された差動増幅器４２１を有している。差動増幅器４２１の出力はスイッチ４２３を介してアドレストランジスタ１１５のドレインと接続されている。また、アドレストランジスタ１１５のドレインはスイッチ４２４を介してドレイン制御線１３４と接続されている。全画素リセットを行う場合には、まず全画素のアドレストランジスタ１１５、第１のフィードバックトランジスタ４１１及び第２のフィードバックトランジスタ４１２をオン状態とし、第３の実施形態と同様に１回目のフィードバック動作を行う。この後、さらに雑音抑圧をするために第２のフィードバックトランジスタ４１２をオフ状態とし、フィードバック容量４１３を直列に介して２回目のフィードバック動作を行う。後で説明するように、このような動作とすることにより雑音抑圧効果をさらに向上させることができる。２回目のフィードバック動作の方が雑音抑圧効果が大きいが、２回目のフィードバック動作だけでは増幅トランジスタ１１３のゲートに蓄積される信号電荷の直流成分をリセットできない。このため、１回目のフィードバック動作が必要である。ローリングリセットに関しては、第１のフィードバックトランジスタ４１１と第２のフィードバックトランジスタ４１２とをオン状態とし、第３の実施形態と同様に行えばよい。第２のフィードバックトランジスタ４１２をオフ状態とし雑音抑圧効果をさらに向上させることも可能である。
　本実施形態の固体撮像装置は、フィードバック容量４１３を有しており、フィードバック容量４１３の容量値を小さくすることにより雑音を小さくすることができる。ローリングリセットを行う場合にも雑音を低減することが可能である。
　フィードバック容量４１３を設けることにより雑音を低減できる原理は以下の通りである。図１４（ａ）はソースＳに容量Ｃが接続され、ドレインＤにバイアス電圧Ｖｄが印加され、ゲートＧの電圧が固定されたトランジスタを示し、（ｂ）は各部の電位を示している。ソースＳはフローティング状態であるため、ドレインＤに電子が流れるとその電位は徐々に高くなる。ゲートＧの下側に形成されたチャネルの電位とソースの電位とが同程度となると弱反転電流と呼ばれる電子の熱拡散により電流が流れる。この場合における雑音は電荷領域では√（ｋＴＣ／２）である。これは、ソースから電子１個が飛び出すと、ソースの電位がｑ／Ｃだけ上昇することにより、次に飛び出す電子の確率がｅｘｐ（ｑ2／ｋＴＣ）倍小さくなることに起因している。
　図１５（ａ）はソースＳにバイアス電圧Ｖｓが印加され、ドレインＤ及びゲートＧが容量Ｃと接続されたトランジスタを示し、（ｂ）は各部の電位を示している。この場合にはソースＳからドレインＤに電子流れ込むことにより、ドレインＤの電位が低下するとゲートＧの電圧も低下するためソースＳからの電子の流入は徐々に小さくなる。この場合における雑音は、電子１個が飛び出すと、次に電子の飛び出す確率がｅｘｐ（ｑ2／ｋＴＣ）倍小さくなるので、√（ｋＴＣ／２）となる。
　図１６（ａ）は、ソースＳにバイアス電圧Ｖｓが印加され、ゲートＧに容量Ｃｐが接続され、ゲートＧ及びドレインＤが容量Ｃと接続され、ドレインＤとゲートＧと間に微小な容量Ｃ０が挿入されたトランジスタを示し、（ｂ）は各部の電位を示している。ゲートＧに接続された容量Ｃｐは、光電変換膜の容量をイメージしている。Ｃ０がＣ及びＣｐと比べ十分に小さい場合には、ソースＳから１個の電子が飛び出すと、次に電子が飛び出す確立はｅｘｐ（ｑ2／ｋＴＣ・（Ｃ０／Ｃｐ））分小さくなる。これにより、ドレインＤにおける雑音は√（ｋＴＣ・Ｃｐ／２Ｃ０）となり増加する。しかしゲートＧにおける雑音は√（ｋＴＣ・Ｃ０／２Ｃｐ）となり減少する。ＣとＣｐとがほぼ同等である場合には、雑音は√（ｋＴＣ０／２）となり、微小な容量Ｃ０により小さな雑音に変換される。このように、容量値が小さいフィードバック容量４１３を用いることにより、容量の変換による雑音の抑圧が可能となる。
　ここでフィードバックについて簡単に説明する。ソースからドレインに電子が飛び出すと、ドレインの電圧が低下する。ドレインの電圧が低下する度合いはゲートの電圧が高い程大きい。従って、ゲートの電圧に対してドレインの電圧は反転した電圧となる。ゲートの電圧に対して反転したドレインの電圧をゲートに返すことにより、負帰還（ネガティブフィードバック）をかけることができる。
　本実施形態の画素セルを図１７に示すように、第２のフィードバックトランジスタ４１２のドレインが第１のフィードバックトランジスタ４１１のソースではなく、アドレストランジスタ１１５と接続された構成としてもよい。この場合にも、同様の効果が得られる。
　なお、本実施形態においても、増幅トランジスタ１１３のゲートにゼロバイアス容量を接続することが可能である。
　（第５の実施形態）
　図１８は第５の実施形態に係る固体撮像装置の回路構成を示している。図１８において図１７と同一の構成要素には同一の符号を附すことにより説明を省略する。図１８に示すように、第２のフィードバックトランジスタに代えて、増幅トランジスタ１１３のゲートとリセットバイアス線１４５との間に接続されたリセットトランジスタ１１７を有している。本実施形態の固体撮像装置は、リセットバイアス線１４５の電圧を０Ｖ近傍に設定することにより、暗電流を抑圧できる。また、容量値が小さいフィードバック容量４１３を用いているため、大きな雑音抑圧効果が得られる。本実施形態の固体撮像装置は、リセットバイアス線１４５の電圧を０Ｖ近傍に設定すればゼロバイアス容量を付加しなくても、暗電流を低減できる。但し、ゼロバイアス容量を設けてもよい。
　なお、第３～第５の実施形態において、フィードバックトランジスタは信号のリセットを行うリセットトランジスタとしての機能を有している。
　各実施形態において、光電変換素子、転送トランジスタ、フローティングディフュージョン、リセットトランジスタ及び増幅トランジスタが各画素にそれぞれ設けられた、いわゆる１画素１セル構造の例を示した。しかし、画素内に複数の光電変換素子を含み、さらにフローティングディフュージョン、リセットトランジスタ及び増幅トランジスタのいずれか又はすべてを画素内において共有する、いわゆる多画素１セル構造としてもよい。
　本開示に係る固体撮像装置は、雑音が小さい積層型の固体撮像装置を実現でき、特に小型の画像ピックアップ装置等として有用である。
１１　　　　画素
１３　　　　垂直走査部
１５　　　　水平信号読み出し部
２１　　　　カラム信号処理部
２３　　　　負荷部
２３Ａ　　　負荷抵抗
２３Ｂ　　　負性抵抗
３１　　　　半導体基板
３５　　　　絶縁膜
３６　　　　コンタクト
４１　　　　ゲート電極
４２　　　　ゲート電極
４３　　　　ゲート電極
４５　　　　光電変換膜
４６　　　　画素電極
４７　　　　透明電極
５１　　　　拡散層
５２　　　　拡散層
５３　　　　拡散層
５４　　　　拡散層
５５　　　　拡散層
１１１　　　光電変換部
１１３　　　増幅トランジスタ
１１５　　　アドレストランジスタ
１１７　　　リセットトランジスタ
１１８　　　ゼロバイアス容量
１２１　　　アドレス制御線
１２３　　　リセット制御線
１２５　　　ゼロバイアス容量制御線
１３１　　　光電変換部制御線
１３３　　　ドレイン制御線
１３４　　　ドレイン制御線
１４１　　　垂直信号線
１４２　　　水平出力
１４３　　　第１のスイッチ
１４４　　　第２のスイッチ
１４５　　　リセットバイアス線
１５０　　　入力端子
１５１　　　負荷トランジスタ
１５２　　　インバータ回路
１５３　　　トランジスタ
１６１　　　ドライバトランジスタ
１６２　　　負荷トランジスタ
２２１　　　差動増幅器
２２２　　　ドライバ
３１１　　　フィードバックトランジスタ
３２１　　　差動増幅器
３２３　　　スイッチ
３２４　　　スイッチ
４１１　　　第１のフィードバックトランジスタ
４１２　　　第２のフィードバックトランジスタ
４１３　　　フィードバック容量
４２１　　　差動増幅器
４２３　　　スイッチ
４２４　　　スイッチ
４３１　　　第１のフィードバックトランジスタ制御線
４３２　　　第２のフィードバックトランジスタ制御線

Claims (12)

  1. 　固体撮像装置は、
    　半導体基板と、
    　前記半導体基板に行列状に配置された複数の画素と、
    　列ごとに形成された垂直信号線と、
    　前記垂直信号線と接続された負荷部とを備え、
    　前記画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、
    　前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
    　前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、ドレインが電源線と接続され、
    　前記リセットトランジスタは、ソースが前記画素電極と接続され、ドレインが電源線と接続され、
    　前記アドレストランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間又は前記増幅トランジスタのドレインと前記電源線との間に接続され、
    　前記負荷部は、負性抵抗を含む。
  2. 　請求項１に記載の固体撮像装置において、
    　前記抵抗部は、前記負性抵抗と正抵抗又は定電流負荷とを含み、
    　前記画素の信号をリセットする場合には、前記負性抵抗を前記垂直信号線と接続し、
    　前記画素から信号を読み出す場合には、前記正抵抗又は定電流負荷を前記垂直信号線と接続する。
  3. 　請求項１に記載の固体撮像装置において、
    　前記負性抵抗は、前記増幅トランジスタと前記負性抵抗とにより形成されたソースフォロア回路のゲインが１から（Ｃｓ＋Ｃｏｘ）／Ｃｏｘ（但し、Ｃｓは蓄積容量の容量値であり、Ｃｏｘは前記増幅トランジスタのゲート絶縁膜の容量値である）の間となるように設定する。
  4. 　請求項１に記載の固体撮像装置において、
    　前記増幅トランジスタと前記負性抵抗とにより形成されたソースフォロア回路のゲインは、前記画素から信号を読み出す場合に、前記画素の信号をリセットする場合よりも小さい。
  5. 　請求項１に記載の固体撮像装置において、
    　前記画素は、前記画素電極と接続されたゼロバイアス容量を有する。
  6. 　固体撮像装置は、
    　半導体基板と、
    　前記半導体基板に行列状に配置された複数の画素と、
    　列ごとに形成された垂直信号線と、
    　一方の端子が前記垂直信号線と接続された差動増幅器とを備え、
    　前記画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、
    　前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
    　前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記アドレストランジスタを介して前記垂直信号線と接続され、
    　前記リセットトランジスタは、ソースが前記画素電極と接続され、
    　前記差動増幅器の出力端子は、対応する列に設けられた前記増幅トランジスタ及びリセットトランジスタのドレインと接続されている。
  7. 　固体撮像装置は、
    　半導体基板と、
    　前記半導体基板に行列状に配置された複数の画素と、
    　列ごとに形成されたアドレスドレイン線と、
    　列ごとに形成された垂直信号線と、
    　一方の端子が前記垂直信号線と接続された差動増幅器とを備え、
    　前記画素は、増幅トランジスタ、アドレストランジスタ、第１のフィードバックトランジスタ及び光電変換部を有し、
    　前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
    　前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、
    　前記第１のフィードバックトランジスタは、ソースが前記画素電極と接続され、ドレインが前記増幅トランジスタのドレインと共に前記アドレストランジスタのソースと接続され、
    　前記アドレストランジスタのドレインは、列ごとに対応する前記アドレスドレイン線と接続され、
    　前記アドレスドレイン線は、スイッチを介して電源線及び対応する列の前記差動増幅器の出力端子と接続されている。
  8. 　請求項７に記載の固体撮像装置において、
    　前記画素は、前記第１のフィードバックのソースと前記画素電極との間に接続された第２のフィードバックトランジスタ及びフィードバック容量を有している。
  9. 　請求項７に記載の固体撮像装置において、
    　前記画素は、
    　前記第１のフィードバックのソースと前記画素電極との間に接続されたフィードバック容量と、
    　前記画素電極と前記アドレストランジスタのソースとの間に接続された第２のフィードバックトランジスタとを有している。
  10. 　請求項７に記載の固体撮像装置において、
    　前記画素は、
    　前記第１のフィードバックトランジスタのソースと前記画素電極との間に接続されたフィードバック容量と、
    　ソースが前記画素電極と接続されたリセットトランジスタとを有している。
  11. 　固体撮像装置は、
    　半導体基板と、
    　前記半導体基板に行列状に配置された複数の画素と、
    　列ごとに形成された電源線と、　
    　列ごとに形成された垂直信号線と、
    　一方の端子が前記垂直信号線と接続された差動増幅器とを備え、
    　前記垂直信号線と接続された負荷部とを備え、
    　前記画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、
    　前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
    　前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、ドレインが電源線と接続され、
    　前記リセットトランジスタは、ソースが前記画素電極と接続され、ドレインが電源線と接続され、
    　前記アドレストランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間又は前記増幅トランジスタのドレインと前記電源線との間に接続され、
    　前記差動増幅器の出力は、前記垂直信号線と結合している。
  12. 　請求項１１に記載の固体撮像装置において、
    　前記画素は、前記画素電極と接続されたゼロバイアス容量を有している。
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