JP2002501718A

JP2002501718A - 革新的行リセットを備えるコンパクト低ノイズアクティブ画素センサ

Info

Publication number: JP2002501718A
Application number: JP55165299A
Authority: JP
Inventors: ジェイ．コズロウスキー，レスター; エル．スタンドレイ，デイビッド
Original assignee: コネクサントシステムズ，インコーポレイテッド
Priority date: 1998-04-08
Filing date: 1999-02-17
Publication date: 2002-01-15
Also published as: EP0988749A1; WO1999053683A1; US6697111B1; TW420942B; AU2768599A

Abstract

(57)【要約】アクティブ画素センサの撮像アレイは、各画素に、コンパクトな３トランジスタＣＭＯＳ導入を用いる。各列の頂部の電流源は、選択された行の各画素のために、分配型フィードバック増幅器を作り出す。リセット増幅器は、ソースフォロワ増幅器フィードバック回路の可変抵抗としての役割を果たす。可変抵抗は、リセット増幅器に付与された範囲リセット電圧により制御され、それにより、フォトダイオードリセットノイズをゼロにする。

Description

【発明の詳細な説明】革新的行リセットを備えるコンパクト低ノイズアクティブ画素センサ発明の背景１．発明の分野本発明は、電子撮像装置に関し、特に、各画素内に最小数のアナログ部品を有するＣＭＯＳ撮像装置に関する。２．関連技術の説明現在、ビデオまたは静止画像を生成するためのＣＣＤセンサに対する多くの代替法が存在する。多様なスキームは、信号増幅が各画素部で実行されるか、画素アレイ外の支援回路内で実行されるかにより、２つの基本クラスに分類できる。パッシブ画素センサは、増幅をアレイの外で実行する。パッシブ画素センサは、画素の単純化および最大化された光充填ファクター（fill factour）を示す。アクティブ画素センサは、各画素部に増幅器を含む。アクティブ画素センサは、信号転送および感度を最適化する。最も単純なパッシブ画素は、１個のフォトダイオードと１個のアクセストランジスタとを含む。フォト生成された電荷は、各画素から下流の回路にパッシブ的に転送される。しかしながら統台された電荷は、低いノイズと非均一性において効率よく転送されなければならない。画素の各列は、信号を読み出すための同じ行または列バスをしばしば共有しているので、ノイズおよび非均一性の抑制は、典型的には、各バスに仕える「列」バッファにおいて容易となる。パッシブ画素の適用の一例を図１に示す。これは、容量フィードバックを用いた相互インピーダンス増幅器から成るバッファを用い、大型バス容量に関して適度な感度を産出する。そのような電荷増幅は、初期のＭＯＳ画像センサのオンチップで適用するには、概して実用的ではなかった。従って、ＮＭＯＳ技術に適合する代替スキームが用いられてきた。図２に示す基本的スキームは、Ｈｉｔａｃｈｉによってカムコーダのために大量生産された。図１のスキームに対する重要な改良は、対焦点ぼけ制御と固定パターンノイズ低減のための回路とを含む。これらの撮像装置は、当時利用できた新しい電荷結合素子（ＣＣＤ）撮像装置に対し劣ってはいたが、同様のＭＯＳ撮像装置が今日でも市販されている。パッシブ画素撮像装置の性能を向上させるための続く努力は、列バッファの増大にも焦点を当ててきた。列バッファは、エンハンスメント／デプレッションインバータ増幅器を用い、少数のリアルエステート（real estate）において適度に大きな増幅を提供することにより改良された。その４０ルクスの感度は、尚もって競合するＣＣＤベースセンサのほぼ約１０倍低い。他にも、列バッファにおける電荷増幅を介し、感度を増大させ、自動利得制御を容易にすることが取り組まれた。より最近では、図１の容量フィードバック相互インピーダンス増幅器（ＣＴＩＡ）の概念が、米国特許第５，０４３，８２０号および第５，３４５，２６６号に例示されているように、さらなる開発の基盤として役だってきた。ＣＴＩＡは、一時的ノイズ干渉および固定パターンノイズが適切にアドレスされた場合、パッシブ画素読み出しにおいて、ほぼ理想的である。パッシブ画素撮像装置の開発において、多くの進歩が達成されてきたが、それらの一時的Ｓ／Ｎ性能は、尚もって競合するＣＣＤ撮像装置に対し基本的に劣っている。それらのバス容量は、約１００ｅ−の読み出しノイズになる。他方ＣＣＤは、典型的には、ビデオフレーム速度において２０から４０ｅ−の読み出しノイズを有する。難解なＣＣＤプロセス（通常、多くの注入工程および複雑なインターフェイス回路を要求する）よりも寧ろ、従来のＭＯＳ製造技術による撮像装置を作成する魅力が、アクティブ画素センサの開発を促進した。バス容量に関連するノイズを低減するために、フォトトランジスタを介して画素に増幅を付与した。ベース格納画像センサ（ＢＡＳＩＳ）と呼ばれるそのような方法の一つは、ランダムおよび一時的ノイズを抑制するための二重サンプリングに相関する下流のエミッタフォロア構成において双極トランジスタを用いていた。フォトトランジスタのベースにフォト生成された信号を格納して、電荷増幅を提供することにより、最小情景（scene）照度は、線形センサアレイにおいて１０^-3ルクスに低減された。しかしながら、３１０，０００画素を有する２次元ＢＡＳＩＳ撮像装より高い(１０^-2ルクス)。これらのＭＯＳ撮像装置は適切な感度を有していたが、それらの画素ピッチは約13μｍと大きすぎた。これが、画素ピッチを縮小するとともにフォト応答非均一性をも低減する問題を残した。双極フォトトランジスタの組み込みは、主流のＣＭＯＳプロセスとは厳密に適合しないので、光検出と信号増幅とを分離する方法もある。例えば、米国特許第５，２９６，６９６号および第５，０８３，０１６号は、フォトダイオードを備える３個のトランジスタ画素を本質的に含むアクティブ画素センサを記載している。これらの実施形態は、尚もって不適切な性能を提示する。例えば、’６９６号の特許は、’０１６号特許の基本的ソースフォロア構成を、固定パターンノイズを取り消す列バッファで補強しているが、電荷ポンピングおよび共存電荷（co ncomitant charge）の再分配のために、ランダムオフセットの生成に対して弱い浮動ノードを生成する第４のトランジスタを追加している。’０１６号特許は、オフセット誤差を低減する方法を提供しているが、ＣＣＤに匹敵する適切な正確さおよび有用な解像度を備えていない。さらに、これらの、または他の同様の方法は、フォトダイオードに加え、画素内に３から４個のトランジスタ（少なくとも、そのうち一つは、１／ｆノイズを最小化するために比較的大型である）を、画素内に必要とする。また、これらの実施形態は、いずれも一時的ノイズの主な原因に取り組んでいないので、最良のＳ／Ｎ性能のためのオフチップ信号処理も要する。検出器容量のリセットによって生成されるリセットノイズ（ｋＴＣ）を除去または大幅に低減するためには、通常、フォト生成された電圧が読み出されている間、リセット電圧を格納して相関二重サンプリング（correlated double sampling）を適用し、相関するリセットノイズを整合的に減じる専用のメモリ素子を、オンチップまたはオフチップのいずれかで必要とする。この基本的欠点は、米国特許第５，４７１，５１５号において、画素内電荷伝達を用いて各画像フレームの開始時にリセット電荷を各画素に格納するアクティブ画素センサ（ＡＰＳ）によって取り組まれた。浮動ゲートＡＰＳは、複数のトランジスタを追加し、信号検出のためのフォトゲートに依存することによって高効率の相関二重サンプリングを容易にする。しかしながら、画像装置のコストを増大させるので、随伴する欠点は御し難い。前者は、各画素に複数のトランジスタを追加し、各画像装置ごとに数百万個のトランジスタを含むので、これにより生産利益は低減される。後者は、標準のＣＭＯＳゲート製造と適合せず、従って、非標準のプロセスが開発されねばならない。Ａｃｋｌａｎｄらに発行された米国特許第５，５７６，７６３号および第５，５４１，４０２号、ならびにＣｈｉらに発行された第５，５８７，５９６号および第５，６０８，２４３号は、こうした欠点に取り組んでいる。Ａｃｋｌａｎｄは、画素内電荷伝達手段に関連する画像ずれの問題を指摘している。しかし、彼の方法は、なおもって非標準的ＣＭＯＳプロセスを要する。Ｃｈｉは、一個のフォトトランジスタおよびリセットＭＯＳＦＥＴのみを備える、簡単な可能な限りアクティブである画素を使用することによって、画素の複雑性を低減した。Ｃｈｉの実施形態は、なおもってリセットノイズを被り、フォトダイオードがｎ型ウェルであるので、長い波長におけるスペクトル応答（response）において妥協している。発明の目的および要旨本発明の目的は、ＣＭＯＳまたは他の半導体製造技術における実施のための、アクティブ画素低ノイズ画像システムを提供することである。本発明の別の目的は、効果的にリセットノイズを抑制する画像システムのための低ノイズ増幅器を提供することである。本発明のさらに別の目的は、低価格および停電力消費であり、低い一時的および固定パターンノイズを示す画像システムのための集積低ノイズ増幅器を提供することである。本発明のこれらの目的および利点は、各画素がフォト検出器と３個のトランジスタとから成る回路によって達成される。第１のトランジスタは、信号読み出しの間におけるソースフォロアのドライバとして、および信号リセットの間において、相互インピーダンス増幅器のドライバとして機能し、オンチップまたはオフチップメモリのいずれかを使用する相関二重サンプリングを実施せずとも、リセットノイズを抑制する。第２のトランジスタは、各画素からの信号を読み出すのに用いられるアクセスＭＯＳＦＥＴであり、画素アレイから出力される信号を多重送信する。第３のトランジスタは、統合信号が読み出され、検出器センスノードが相互インピーダンス増幅器によって効率的に「固定」された後、検出器をリセットするＭＯＳＦＥＴである。図面の簡単な説明本発明の他の目的および多くの付随する利点は、全図面を通じ同様の部材を同様の参照符号にて指示した添付の図面とともに、下記の詳細な説明を参照することで容易に理解できる。図１は、従来技術のパッシブ画素ＭＯＳフォトダイオードアレイのための増幅システムを示す概略回路図である。図２は、従来技術のパッシブ画素画像センサのための増幅システムを示す概略回路図である。図３は、従来技術のアクティブ画素画像センサのための増幅システムを示す概略回路図である。図４は、本発明の低ノイズアクティブ画素の好適な実施形態を示す概略回路図である。図５は、信号リセット時における、本発明の低ノイズ増幅システムの動作を示す概略回路図である。図６は、読み出し時における、本発明の動作を示す概略回路図である。図７は、列ベースソース供給回路の好適な実施形態を示す概略回路図である。図８は、行ベースアクセス供給回路の好適な実施形態を示す概略回路図である。図９は、本発明のアクティブ画素センサのための小信号等価回路を示す概略回路図である。図１０は、漸減リセット波形のための代表的クロッキングを示す信号図である。図１１は、ノイズに関して、本発明の性能を示す２次元グラフである。図１２は、ノイズに関して、本発明の性能を示す３次元グラフである。好適な実施形態の詳細な説明ＣＭＯＳで実現される可視撮像システムは、画像センサ、駆動エレクトロニクス、および出力信号調整エレクトロニクス、などのコンポーネントにおいて、コストおよび電力要求が大幅に低減される可能性を有する。例えば、ビデオカメラは、発振器およびバッテリによってのみサポートされる単一のＣＭＯＳ集積回路として構成され得る。そのようなＣＭＯＳ撮像システムは、ＣＣＤベースのシステムよりも低い電圧を必要とするとともに、より少ない電力を放散する。これらの改良は、言い換えると、より小さいカメラサイズ、より長いバッテリ寿命、および、多数の新製品への適用可能性になる。ＣＭＯＳ可視撮像装置により提供される利点のため、アクティブ画素センサ( ＡＰＳ)装置を開発するためにかなりの努力がなされてきた。アクティブ画素センサは、科学グレードのＣＣＤシステムに匹敵するかまたはそれよりも優れた低読み出しノイズを提供し得る。しかし、ＡＰＳ装置の各画素のアクティブ回路は、セルの「リアルエステート」を使用する。このセルの「リアルエステート」は、その他の場合には、標準レンズと互換性のある光フォーマットを有する撮像装置をイネーブルするため、および／または、高感度のためにセンサの光充填ファクタを最大にするために用いられ得るものである。アクティブ画素回路はまた、パッシブ画素の代替物に対して電力放散を増加し得、固定パターンノイズを増加し得（このノイズを抑制するためには、おそらく追加の回路が必要である）、そして、スケーラビリティを制限し得る。本発明の低ノイズ増幅器システムは、各画素の集合回路（aggregate circuitr y）と、画素のその列または行をサービスする波形発生回路とにより形成される。アクティブ画素からの信号は、アクティブ画素と、波形発生器と、標準の列バッファとからなる低ノイズ信号増幅システムにより読み出される。検出器のリセットノイズを抑制する手段に加えて、下流エレクトロニクスの列バッファは、相関二重サンプリング、サンプルホールド、任意のビデオパイプライン化、および列増幅器オフセットキャンセル機能を実行し、列バッファによりその他の方法で発生される一時的および空間ノイズを抑制する。本発明の低ノイズシステムは、以下の主要な機能を提供する。（１）各画素にアナログメモリおよび信号減算のための手段を提供する必要なく、リセットノイズを抑制する、（２）ソースフォロワ増幅による高感度、（３）増幅器の時定数および浮遊容量の変動に起因する固定パターンノイズの発生を防ぐための適切な増幅器バンド幅、（４）精巧なサポートエレクトロニクスを必要としないカメラオンチップの開発を可能にするための適切な電力供給拒絶、ならびに（５）５ミクロン以下の画素ピッチを有する撮像アレイへの応用との互換性。本発明は、標準のシリサイド化サブミクロンＣＭＯＳとの完全なプロセス互換性という利点を有する。これは、歩留まりを最大にするのを助けるとともに、ダイコストを最小にするのを助ける。なぜなら、回路の複雑さは、アクティブ画素および周辺回路の中に分布され、ＣＭＯＳに固有の信号処理能力を利用するからである。本発明のスペクトル応答は、近紫外（４００ｎｍ）から近ＩＲ（＞８００ｎｍ）までの広い範囲である。本発明の低ノイズシステムは、各画素に４つのＭＯＳＦＥＴしか有していないため、本発明は、図示されるように、ＣＭＯＳの０．５μｍ設計ルールを用いて、７μｍの画素ピッチで２５％よりも大きい光充填ファクタを提供する。実際の光充填ファクタは、商業用ＣＭＯＳプロセスの横方向の集まりおよび長い拡散長のため、それよりも幾らか大きい。最後の利点は、電磁干渉に対する高い免疫を生じるデジタル論理および信号処理回路の配置の柔軟性である。低ノイズＡＰＳは、所望のカメラオンチップアーキテクチャにおいて完全に実現されると、ホストマイクロプロセッサへのデジタルインタフェースを介してフレームごとに更新される単純なシリアルインタフェースを用いて、（電子手段を介してビデオ撮像またはスチール写真と互換性のあるデータレートで）１５ｅ− という低い一時読み出しノイズ、最大信号の０．１％よりもかなり小さい固定パターンノイズ（競合のＣＣＤ撮像装置と同等）、０．５％よりも小さい非線形性、３．３Ｖ電源の場合のＩＶ以上の信号の振れ、大きい電荷処理能力、および可変感度を提供し得る。低ノイズＡＰＳの発明のプロトタイプ実施形態では、１０３２（列）×７７６（行）の可視光検出器（光検出器）アレイを含む可視撮像装置を形成した。画素の行および列を、標準の０．５μｍ設計ルールを用いて、中心から中心で７ミクロンの間隔をあけた。０．２５μｍルールを用いたその後のレイアウトは、本発明が、５μｍという非常に望ましいピッチで同様の充填ファクタを提供することを示す。感光性領域の周囲の４列および４行の検出器を金属で被覆し、オフチップ信号処理の暗レベルを達成するために用いた。さらに、各行の検出器をカラーフィルタで被覆して、カラー撮像装置を生成した。例えば、奇数行は、左から赤フィルタ、緑フィルタ、次いで青フィルタで始まり得、偶数行は、青フィルタ、赤フィルタ、次いで緑フィルタで始まり得る。これらのパターンを繰り返して、それぞれの行を満たす。本発明による低ノイズアクティブ画素センサ１０が、図４に示される。センサアレイ（図示せず）の各画素１０は、例えば二重ドライバＭＯＳＦＥＴ１４のゲートとリセットＭＯＳＦＥＴ１６の１つのレッグとに接続される、フォトダイオードなどの光検出器１２を含む。行選択ＭＯＳＦＥＴ１８の１つのレッグは、ＭＯＳＦＥＴ１４に接続される。列バス２０は、光検出器アレイの列にあるすべての画素を、行選択ＭＯＳＦＥＴ１８により、ソース供給３０に接続する。行バス２２は、行のすべての画素リセットをアクセス供給４０に接続する。テーパ状リセット供給５０は、最適化されたアクティブ画素リセット波形（図１０）を、ＭＯＳＦＥＴ１６のゲートに供給する。フォトダイオード１２は、例えば、シリサイドが除去された基板ダイオードを含み得る。本実施形態では、シリサイドを除去することが必要である。なぜなら、シリサイドは、可視光に対して不透明であるからである。幅広いスペクトル応答、ブルーミング（blooming）および信号積分時間の制御、ならびにＣＭＯＳ製造プロセスとの互換性を提供しながら、利用可能な最も大きい光検出領域を得るために、画素１０は、できるだけ単純に設計される。標準のサブミクロンＣＭＯＳプロセスとの最大の互換性のために、フォトダイオード１２は、選択されたプロセスの場合、ｎ型ＭＯＳＦＥＴの低濃度にドープされたドレイン（ＬＤＤ）注入部と同時に形成され得る。これにより、ｐ型基板にｎ−オン−ｐフォトダイオード接合を作り出す。追加のイオン注入が必要でないため、アクティブ画素回路１０のためのプロセスおよびウエハコストは、標準のハイボリューム（high volume）デジタル電子製品のプロセスおよびウエハコストと同じである。図５は、画素リセット中の図４の回路の動作を示す。図６は、読み出し中の動作を示す。好適な実施形態では、光検出器１２はまず、アレイ内で、下から上に一度に１行ずつリセットされる。各行では、光検出器１２は、左から右にリセットされる。リセットは、選択された行の画素の行選択ＭＯＳＦＥＴ１８を完全にイネーブルすることにより開始され、それにより、選択された行のすべての画素について、低インピーダンス電圧源（ソース供給３０に配置される）を、ＭＯＳＦＥＴ１４の１つのレッグに接続する。その後、撮像アレイの各列がイネーブルされて、ビデオのラスタ線と同様の形式で信号を多重化すると、アクセス供給４０に配置された電流源が、ＭＯＳＦＥＴ１４のドレインレッグに接続される。電流源は、バイアス電圧Ｖ_biasにより駆動され且つＶ_ddから電力供給されるｎ型ＭＯＳＦＥＴ５６であってもよい。トポロジー的には、選択された行の画素増幅器は今、ＭＯＳＦＥＴ１４のミラーキャパシタンスにより提供される容量フィードバックを有する分配型（dlstributed）相互インピーダンス増幅器として構成され、相互インピーダンス増幅器の電流源は、列バッファに配置される。従って、ＭＯＳＦＥＴ１４は、トランスコンダクタンス（transconductance）としての役割を果たし、リセットＭＯＳＦＥＴ１６は、テーパ状リセット供給５０により制御される抵抗としての役割を果たす。ＭＯＳＦＥＴ１６の直列抵抗は、減少するランプ波形（図１０）をＭＯＳＦＥＴ１６のゲートに付与することにより徐々に増加され、ＭＯＳＦＥＴ１４のフィードバックトランスコンダクタンスに、フィードバックを介してリセットノイズ（ｋＴＣ）をゼロにする機会を与える。このアクティブ画素導入は、標準の０．５ミクロンＣＭＯＳ技術を用いて数十マイクロ秒のアパーチャ内でリセットする。図６は、読み出しモードで構成される同じ画素回路を示す。その後に、光検出器１２からの信号は、所定の積分時間後に、一度に１行ずつ、アレイの下から上へ読み出される。各行内では、光検出器１２は、左から右に読み出される。読み出しは、選択された行のすべての光検出器１２のアクセスＭＯＳＦＥＴ１８をオンにすることにより開始される。高感度の読み出しを可能にするために、ＭＯＳＦＥＴ１４の一方のレッグは今、ＭＯＳＦＥＴ５６のＶ_biasを完全にオンにすることにより、行バス２２を介して、低インピーダンス電圧源Ｖ_ddに接続される。ＭＯＳＦＥＴ１４の他方のレッグもまた、列バス２０を介して周囲の電流源に接続される。ＭＯＳＦＥＴ１４は今、ソースフォロワドライバであり、そのため、行選択フォトダイオード１２の各々からの増幅信号が、列バス２０に効率的に伝達される。図７は、ソース供給３０の好適な実施形態を示す。電源電圧Ｖ_SRCは、ユニティゲイン増幅器４４によりバッファ処理される。アクティブ画素を、低ノイズリセットのために相互インピーダンス増幅器として構成するのを容易にするために、トランジスタ４６のゲート４２には、電源電圧によりパルスが付与され(pulse d)、トランジスタ４６を完全にオンにし、そして、Ｖ_SRCを出力バス２０に接続する。アクティブ画素の読み出しを容易にするために、ゲート４２にはローのパルスが付与され、トランジスタ４６を開回路にする。電流源４８は今、アクティブ画素に、定電圧Ｖ_nbiasにより確立される電源電流Ｉ_SRCを供給する。図８は、アクセス供給４０の好適な実施形態を示す。電源電圧Ｖ_ddは、ユニティゲイン増幅器５２によりバッファ処理される。アクティブ画素を、低ノイズリセットのために相互インピーダンス増幅器として構成するのを容易にするために、トランジスタ５４のゲート５０には、電源電圧によりパルスが付与され、トランジスタ５４を完全にオフにし、電流源５６に、定電圧Ｖ_biasにより確立される電源電流Ｉ_biasを、アクティブ画素へ供給させる。アクティブ画素の読み出しを容易にするために、ゲート５０にはローのパルスが付与され、Ｖ_ddを出力バス２２に接続する。相互インピーダンス増幅器へのテーパ状リセット波形（図１０）の付与は、リセットスイッチ１６（図４）が完全に開かれる前にリセットノイズ（ｋＴＣノイズ）エンベロープが減衰することを可能にする。本発明はまた、各画素のＭＯＳＦＥＴ１４からの固定パターンオフセットを低減する。なぜなら、フォトダイオードノードが、画素ごとのＭＯＳＦＥＴ１４の変動をキャンセルする電圧まで充電されるからである。テーパ状リセットを用いることにより、行は、完全なノイズ抑制のためには、数十マイクロ秒以内にリセット可能であり、または、控えめなノイズ低減のためには、それよりも短い時間以内にリセット可能である。図９は、リセット中の画素１０の一般化された小信号等価回路モデルを示す。この回路は、リセットスイッチ抵抗Ｒ_swに依存する、リセットノードでの定常状態ノイズエンベロープの計算を可能にする。リセット電圧の低下が遅すぎると、各行をリセットするのに時間がかかりすぎるため、ビデオフレームレートでの動作が問題になる。しかし、それでも、デジタルスチールカメラへの応用はかなり実現可能である。テーパ状リセット波形の低下が速すぎると、ｋＴＣノイズエンベロープは、スイッチが完全に開く前にリセットノイズを抑制するのに十分には減衰しない。図９は、フォトダイオード１２ノードを、電圧Ｖ₁と、接地へのキャパシタンスＣ₁とを有するものとして示す。増幅器１４の出力ノードは、電圧Ｖ₂と、接地への出力キャパシタンスＣ₀および出力コンダクタンスＧ₀とを有する。キャパシタンスＣ₀は、リセットアクセスバス全体に関連し、リセットアクセスバスのほとんどは、すべての行のＭＯＳＦＥＴ１４−ＭＯＳＦＥＴ１６機能から来ている。おそらくＭＯＳＦＥＴ１８により低下されるＭＯＳＦＥＴ１４のトランスコンダクタンスは、制御された電流源ｇ_mＶ₁として示される。フィードバックキャパシタンスＣ_fbは、ＭＯＳＦＥＴ１４の寄生ミラーキャパシタンスである。ＭＯＳＦＥＴ１４からのノイズは、電流源ｉ_nにより表される。ＭＯＳＦＥＴ１６（オーム領域で動作する）からのノイズは、電圧源Ｖ_nにより表される。この簡略化されたモデルに含まれていないのは、テーパ状リセット波形の容量フィードスルーからのノイズである。小信号等価回路を用いて、簡略化されたノイズ式を得ることができる。その理由は以下の通りである。増幅器のｄｃゲインＡ_dcが１よりもはるかに大きいと仮定すると、ｒｍｓリセットノイズは、以下のようになる。従って、テーパ状クロック波形の時定数は、無次元量（ｋ₁＋ｋ₂）が１よりも大幅に大きくなるように、適切に選択される。従って、リセットノイズは、トランスコンダクタンス増幅器のフィードバックキャパシタンスから起こるはるかに小さい量に低減される。本発明では、このフィードバックキャパシタンスは、ＭＯＳＦＥＴ１４の寄生ミラーキャパシタンスである。本発明の好適な実施形態は、以下のおおよその設計値を有する：１０００×７００のフォーマット、７μｍ×７μｍの画素、ｇ_m＝２０μｍｈｏ、Ｇ₀＝０．０８μｍｈｏ、Ａ_dc＝３００、Ｃ₁＝１５ｆＦ、Ｃ₀＝３．０ｐＦ、およびＣ_fb＝０．３ｆＦ。従って、ビデオレート動作と完全に互換性のある２５ｋＨｚの所望のテーパ状クロック周波数は、Ｒ_sw＝５０ＧΩと、２５μｓの最適なテーパ状クロック時定数とを必要とする。これにより、好適な実施形態の場合ｋ₁＋ｋ₂＝５８が得られ、そして、１．８ｆＦの等価ノイズキャパシタンスが得られる。公称検出器キャパシタンスは１５ｆＦであり、ｋＴＣノイズは、関連するキャパシタンスの平方根に比例するため、リセットノイズは、約５５ｅ−から、わずか１４ｅ −に抑制される。Ｒ_swは、ラインレート（line rate）のいかなる変化をも支持するように調整されなければならない。従って、ラインレートを増加するには、より低いスイッチ抵抗が必要とされる。以下の表は、テーパ状クロック時定数が適切に短くされたときのリセットノイズへの影響を数値で示す。時定数が２．７μｓｅｃであるとき、リセットノイズは、５５ｅ−に低下する。好適な実施形態の場合のリセットノイズへの影響列バス２０は、好ましくは、標準の列バッファによりモニタされ、ビデオ信号が利用可能であるときにビデオ信号を読み出す。列バッファに対する主要な要求は、電圧モード信号を処理しなければならない従来の設計と同様であり、当該分野において周知である。アクティブ画素のリセットおよび読み出しを容易にするための、リセット回路１０と、ソース供給３０およびアクセス供給４０のクロッキングとのためのクロック信号（図１０）は、標準のＣＭＯＳデジタル論理を用いてオンチップで生成される。従って、このデジタル論理スキームは、「ウィンドウイング(windowing )」を可能にする。このウィンドウイングでは、ユーザは、単に適切なサポート論理をイネーブルして適切なサブフォーマットをクロックするだけで、撮像装置を様々なフォーマットで読み出すことができる。ウィンドウイングでは、プロトタイプ実施形態の１０３２×７７６のフォーマットは、アレイ全体を読み出す必要なく、１つ以上の任意の大きさおよび位置のＭ×Ｎアレイとして読み出され得る。例えば、ユーザは、アレイ全体のすべての画素を読み出す必要なく、コンピュータ互換性「ＶＧＡ」フォーマット（即ち、約６４０×４８０）を、共通インタフェースフォーマット（ＣＩＦ；公称上３５２×２４０）またはクウォーター (quarter)共通インタフェースフォーマット（ＱＣＩＦ；公称上１７６×１２０）のいずれかに変えたいと考え得る。この特徴は、サポートエレクトロニクスを簡略化し、コストを削減するとともに、特定の通信媒体の必要に合う。一実施例として、ＱＣＩＦ能力しか持っていない遠隔のユーザへの個人遠隔会議リンクは、ＱＣＩＦ解像度を提供し、従って、遠隔会議リンク全体のバンド幅要求を低減するように最適化され得る。別の実施例として、共通インタフェースフォーマット（ＣＩＦ）で構成される撮像装置は、信号処理およびデータ圧縮について最も高い関心を有する画像の部分についてのウィンドウ情報を供給しながら、フルＣＩＦ画像を提供し得る。遠隔会議中、（例えば）人の口の周りのウィンドウは、ＣＩＦ画像全体よりも頻繁に供給され得る。このスキームは、会議リンク全体のバンド幅要求を低減する。図１１および図１２は、本発明のノイズ性能の可能性を示す。図１１は、電子（ｅ−）の単位で表されたリセットノイズＱ_nと、リセット抵抗（Ｒ_sw）の変動との関係を示す。図１２は、フィードバックキャパシタンスＣ_fbがノイズに与える影響を示す。以上、本発明をその特定の実施形態に関して説明してきたが、本発明の範囲から逸脱することなく、当業者により様々な変更および改変が行われ得る。従って、本発明は、そのような変更および改変を、添付の請求の範囲の範囲内にあるものとして含むことが意図される。

【手続補正書】【提出日】平成１３年３月２８日（２００１．３．２８）【補正内容】請求の範囲１．センサアレイに構成された複数のアクティブ画素センサにおいて放射検出器を含むアクティブ画素センサであって、入力および出力を有するトランジスタ増幅器であって、該トランジスタ増幅器の該入力が該放射検出器に接続され、該放射検出器により生成される電荷入力の関数である大きさを有する電気信号出力を生成するためのトランジスタ増幅器と、該トランジスタ増幅器に接続され、該トランジスタ増幅器からの該電気信号を出力ラインに付与するためのスイッチと、該トランジスタ増幅器と該放射検出器との間に接続され、該トランジスタ増幅器への該電荷入力を所定の信号レベルにリセットするための可変抵抗と、を含む、アクティブ画素センサ。２．前記可変抵抗が、第１および第２のレッグと、該第１および第２のレッグにより前記トランジスタ増幅器と前記放射検出器との間に接続されるゲートとを有するトランジスタを含み、テーパ状リセット電源電圧が該ゲートに供給される、請求項１に記載のアクティブ画素センサ。３．前記トランジスタの前記ゲートに供給される前記テーパ状リセット電源電圧が、該トランジスタの直列抵抗に相応して増加する、減少するランプ波形を含み、それにより、前記センサのリセットノイズが実質的にゼロにされる、請求項２に記載のアクティブ画素センサ。４．前記スイッチが、第１および第２のレッグと、該第１および第２のレッグにより前記トランジスタ増幅器の前記出力と前記出力ラインとの間に接続されるゲートとを有するトランジスタを含み、該ゲート上の行選択信号が、該トランジスタをオンにする、請求項１に記載のアクティブ画素センサ。５．前記トランジスタ増幅器が、ＭＯＳＦＥＴである、請求項１に記載のアクティブ画素センサ。６．前記スイッチが、ＭＯＳＦＥＴである、請求項５に記載のアクティブ画素センサ。７．前記可変抵抗が、ＭＯＳＦＥＴである、請求項６に記載のアクティブ画素センサ。８．前記放射検出器が、フォトダイオードである、請求項７に記載のアクティブ画素センサ。９．センサの行および列に構成されたアクティブ画素センサの２次元アレイにおいて放射検出器を含むアクティブ画素センサであって、入力および出力を有するトランジスタ増幅器であって、該トランジスタ増幅器の該入力が該放射検出器に接続され、該放射検出器により生成される電荷入力の関数である大きさを有する電気信号出力を生成するためのトランジスタ増幅器と、該トランジスタ増幅器に接続され、該トランジスタ増幅器の該出力の該電気信号を列出力ラインに付与するためのスイッチと、該トランジスタ増幅器と該放射検出器との間に接続され、該トランジスタ増幅器の該入力での該電荷を所定の信号リードにリセットするための可変抵抗と、を含む、アクティブ画素センサ。１０．前記可変抵抗が、第１のレッグと、第２のレッグと、該第１および第２のレッグにより前記トランジスタ増幅器と前記放射検出器との間に接続されるゲートとを有するトランジスタを含み、テーパ状リセット電源電圧が該ゲートに供給される、請求項９に記載のアクティブ画素センサ。１１．前記トランジスタの前記ゲートに供給される前記テーパ状リセット電源電圧が、該トランジスタの直列抵抗に相応して増加する、減少するランプ波形を含み、それにより、前記センサのリセットノイズが実質的にゼロにされる、請求項１０に記載のアクティブ画素センサ。１２．前記スイッチが、第１のレッグと、第２のレッグと、該第１および第２のレッグにより前記トランジスタ増幅器の前記出力と前記列出力ラインとの間に接続されるゲートとを有するトランジスタを含み、行選択信号が、該ゲートに供給され、該トランジスタをオンにする、請求項９に記載のアクティブ画素センサ。１３．前記可変抵抗が、リセット中徐々に増加しており、それにより、前記センサのリセットノイズが実質的にゼロにされる、請求項９に記載のアクティブ画素センサ。１４．センサの行および列に構成されたアクティブ画素センサの２次元アレイの列出力ラインに接続されるソース供給をさらに含む、請求項１３に記載のアクティブ画素センサ。１５．前記ソース供給が、電圧源Ｖ_SRCと、電流源Ｉ_SRCと、前記センサのリセット中、該電圧源Ｖ_SRCを前記列出力ラインに接続するための手段であって、該センサの読み出し中、該電流源Ｉ_SRCを該列出力ラインに接続するための手段と、を含む、請求項１４に記載のアクティブ画素センサ。１６．センサの行および列に構成されたアクティブ画素センサの２次元アレイの行出力ラインに接続されるアクセス供給をさらに含む、請求項１４に記載のアクティブ画素センサ。１７．前記アクセス供給が、電源電圧Ｖ_ddと、電源電流Ｉ_biasと、前記センサのリセット中、該電源電流Ｉ_biasを前記行出力ラインに接続し、該センサの読み出し中、該電源電圧Ｖ_ddを該行出力ラインに接続するための手段と、を含む、請求項１６に記載のアクティブ画素センサ。１８．前記アクセス供給が、電源電圧Ｖ_ddと、電源電流Ｉ_biasと、前記センサのリセット中、該電源電流Ｉ_biasを前記行出力ラインに接続し、該センサの前記読み出し中、該電源電圧Ｖ_ddを該行出力ラインに接続するための手段と、を含む、請求項１６に記載のアクティブ画素センサ。１９．センサの行および列に構成されたアクティブ画素センサの２次元アレイの行出力ラインに接続されるアクセス供給をさらに含む、請求項１３に記載のアクティブ画素センサ。２０．前記アクセス供給が、電源電圧Ｖ_ddと、電源電流Ｉ_biasと、前記センサのリセット中、該電源電流Ｉ_biasを前記行出力ラインに接続し、該センサの読み出し中、該電源電圧Ｖ_ddを該行出力ラインに接続するための手段と、を含む、請求項１９に記載のアクティブ画素センサ。２１．センサアレイにおけるアクティブ画素を感知するための方法であって、トランジスタ増幅器および放射検出器の電気信号出力を生成するステップであって、該電気信号出力が該放射検出器により生成される電荷入力の関数である大きさを有する、ステップと、該電気信号出力を該トランジスタ増幅器から出力ラインへ付与するステップと、該トランジスタ増幅器への該電荷入力を、該放射検出器に付随するキャパシタンスから該トランジスタ増幅器に付随するキャパシタンスへノイズをシフトすることにより、所定のレベルにリセットするステップと、を含む方法。２２．センサアレイに構成された複数のアクティブ画素センサにおいて放射検出器を含むアクティブ画素センサであって、入力および出力を有するトランジスタ増幅器であって、該トランジスタ増幅器の該入力が該放射検出器に接続され、該放射検出器により生成される電荷入力の関数である大きさを有する電気信号出力を生成するためのトランジスタ増幅器と、該トランジスタ増幅器に接続され、該トランジスタ増幅器からの該電気信号を出力ラインに付与するためのスイッチと、該トランジスタ増幅器と該放射検出器との間に接続され、該放射検出器に付随するキャパシタンスから該トランジスタ増幅器に付随するキャパシタンスヘノイズをシフトすることにより、容量性フィードバックを介して該トランジスタ増幅器への該電荷入力を所定の信号レベルにリセットするための可変抵抗と、を含む、アクティブ画素センサ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者スタンドレイ，デイビッドエル. アメリカ合衆国カリフォルニア 91361, ウエストレイクビレッジ，ハンプシャーロードナンバー165―ジー 563

Claims

【特許請求の範囲】１．センサアレイに構成された複数のアクティブパイプセンサにおいて放射検出器を含むアクティブ画素センサであって、入力および出力を有するトランジスタ増幅器であって、該入力が該放射検出器に接続され、該放射検出器により生成される電荷入力の関数である大きさを有する電気信号出力を生成するためのトランジスタ増幅器と、該トランジスタ増幅器に接続され、該トランジスタ増幅器からの該電気信号を出力ラインに付与するためのスイッチと、該トランジスタ増幅器と該放射検出器との間に接続され、該トランジスタ増幅器への該電荷入力を所定の信号レベルにリセットするための可変抵抗と、を含む、アクティブ画素センサ。２．前記可変抵抗が、第１および第２のレッグと、該第１および第２のレッグにより前記トランジスタ増幅器と前記放射検出器との間に接続されるゲートとを有するトランジスタを含み、テーパ状リセット電源電圧が該ゲートに供給される、請求項１に記載のアクティブ画素センサ。３．前記スイッチが、第１および第２のレッグと、該第１および第２のレッグにより前記トランジスタ増幅器の前記出力と前記出力ラインとの間に接続されるゲートとを有するトランジスタを含み、該ゲート上の行選択信号が、該トランジスタをオンにする、請求項１に記載のアクティブ画素センサ。４．前記トランジスタの前記ゲートに供給される前記テーパ状リセット電源電圧が、該トランジスタの直列抵抗に相応して増加する、減少するランプ波形を含み、それにより、前記センサのリセットノイズがゼロにされる、請求項２に記載のアクティブ画素センサ。５．前記トランジスタ増幅器が、ＭＯＳＦＥＴである、請求項１に記載のアクティブ画素センサ。６．前記スイッチが、ＭＯＳＦＥＴである、請求項５に記載のアクティブ画素センサ。７．前記可変抵抗が、ＭＯＳＦＥＴである、請求項６に記載のアクティブ画素センサ。８．前記放射検出器が、フォトダイオードである、請求項７に記載のアクティブ画素センサ。９．センサの行および列に構成されたアクティブ画素センサの２次元アレイにおいて放射検出器を含むアクティブ画素センサであって、入力および出力を有するトランジスタ増幅器であって、該入力が該放射検出器に接続され、該放射検出器により生成される電荷入力の関数である大きさを有する電気信号出力を生成するためのトランジスタ増幅器と、該トランジスタ増幅器に接続され、該出力の該電気信号を列出力ラインに付与するためのスイッチと、該トランジスタ増幅器と該放射検出器との間に接続され、該トランジスタの該入力での該電荷を所定の信号リードにリセットするための可変抵抗と、を含む、アクティブ画素センサ。１０．前記可変抵抗が、第１のレッグと、第２のレッグと、該第１および第２のレッグにより前記トランジスタ増幅器と前記放射検出器との間に接続されるゲートとを有するトランジスタを含み、テーパ状リセット電源電圧が該ゲートに供給される、請求項９に記載のアクティブ画素センサ。１１．前記スイッチが、第１のレッグと、第２のレッグと、該第１および第２のレッグにより前記トランジスタ増幅器の前記出力と前記列出力ラインとの間に接続されるゲートとを有するトランジスタを含み、行選択信号が、該ゲートに供給され、該トランジスタをオンにする、請求項９に記載のアクティブ画素センサ。１２．前記トランジスタの前記ゲートに供給される前記テーパ状リセット電源電圧が、該トランジスタの直列抵抗に相応して増加する、減少するランプ波形を含み、それにより、前記センサのリセットノイズがゼロにされる、請求項１０に記載のアクティブ画素センサ。１３．前記可変抵抗が、リセット中徐々に増加しており、それにより、前記センサのリセットノイズがゼロにされる、請求項９に記載のアクティブ画素センサ。１４．センサの行および列に構成されたアクティブ画素センサの２次元アレイの列出力ラインに接続されるソース供給をさらに含む、請求項１３に記載のアクティブ画素センサ。１５．前記ソース供給が、電圧源Ｖ_SRCと、電流源Ｉ_SRCと、前記センサのリセット中、該電圧源Ｖ_SRCを前記列出力ラインに接続するための手段であって、該センサの読み出し中、該電流源Ｉ_SRCを該列出力ラインに接続するための手段と、を含む、請求項１４に記載のアクティブ画素センサ。１６．センサの行および列に構成されたアクティブ画素センサの２次元アレイの行出力ラインに接続されるアクセス供給をさらに含む、請求項１３に記載のアクティブ画素センサ。１７．前記アクセス供給が、電源電圧Ｖ_ddと、電源電流Ｉ_biasと、前記センサのリセット中、該電源電流Ｉ_biasを前記行出力ラインに接続し、該センサの読み出し中、該電源電圧Ｖ_ddを該行出力ラインに接続するための手段と、を含む、請求項１６に記載のアクティブ画素センサ。１８．センサの行および列に構成されたアクティブ画素センサの２次元アレイの行出力ラインに接続されるアクセス供給をさらに含む、請求項１４に記載のアクティブ画素センサ。１９．前記ソース供給が、電圧源Ｖ_SRCと、電流源Ｉ_SRCと、前記センサのリセット中、該電圧源Ｖ_SRCを前記列出力ラインに接続するための手段であって、該センサの読み出し中、該電流源Ｉ_SRCを該列出力ラインに接続するための手段と、を含む、請求項１８に記載のアクティブ画素センサ。２０．前記アクセス供給が、電源電圧Ｖ_ddと、電源電流Ｉ_biasと、前記センサのリセット中、該電源電流Ｉ_biasを前記行出力ラインに接続し、該センサの読み出し中、該電源電圧Ｖ_ddを該行出力ラインに接続するための手段と、を含む、請求項１８に記載のアクティブ画素センサ。