JPH1065971A - Ｃｍｏｓ受動画素センサシステムおよび同システムのための読出回路 - Google Patents

Ｃｍｏｓ受動画素センサシステムおよび同システムのための読出回路

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JPH1065971A
JPH1065971A JP9154949A JP15494997A JPH1065971A JP H1065971 A JPH1065971 A JP H1065971A JP 9154949 A JP9154949 A JP 9154949A JP 15494997 A JP15494997 A JP 15494997A JP H1065971 A JPH1065971 A JP H1065971A
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amplifier
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bus
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JP9154949A
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Lester J Kozlowski
レスター・ジェイ・コズロウスキ
William A Kleinhans
ウィリアム・エイ・クレインハンス
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Boeing North American Inc
Original Assignee
Rockwell International Corp
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
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    • H—ELECTRICITY
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    • H04N25/70—SSIS architectures; Circuits associated therewith
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    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Abstract

(57)【要約】 【課題】 受動画素のアレイのための低雑音読出および
増幅を行なうためのＣＭＯＳ撮像システムを提供する。 【解決手段】 該受動画素は各々光検出器、アクセスＭ
ＯＳＦＥＴ、および信号溢れシャントおよび試験信号を
電気的に注入するための手段として機能する第２のＭＯ
ＳＦＥＴを含む。画素の各列のための読出回路は利得が
高く、帯域幅の広いＣＭＯＳ差動増幅器、リセットスイ
ッチ、選択可能フィードバックキャパシタ、選択可能負
荷キャパシタ、相関ダブルサンプリングおよびサンプル
・ホールド回路、任意に設けられるパイプライン回路、
および出力バッファに接続されて増幅器の入力オフセッ
ト非均一性を抑制するオフセット消去回路とを含む。本
発明による利点には、高い製造歩留り、近ＵＶから近Ｉ
Ｒまでの広い帯域でのスペクトル応答、ＨＤＴＶデータ
速度での低い読出雑音、大きな電荷処理容量、単純な制
御で変更可能な感度および消費電力の低減が含まれる。

Description

【発明の詳細な説明】
【０００１】
【技術の分野】本発明は、電子撮像装置に関し、より詳
細には受動画素ＣＭＯＳ撮像器用電荷蓄積コラムバッフ
ァを有する低雑音増幅器システムに関する。
【０００２】
【発明の背景】現在入手可能なビデオカメラの多くは映
像を生成するために電荷結合素子（ＣＣＤ）を使用す
る。多くの用途に適しているものの、ＣＣＤ系カメラ技
術は比較的高コストであるため、大量に販売する市場で
は、パーソナルコンピュータによるテレコンファレンス
等その用途が限られる。
【０００３】ＣＣＤカメラシステムのコストが高い理由
にはいくつかの要素が組合さっている。たとえばＣＣＤ
プロセスのマスクレベルが多いこと、高度に複雑なため
フォトセンサの歩留りが低いこと、フォトセンサとＣＣ
Ｄシフトレジスタの画素領域が共有で、ミクロ光学素子
または代替的なダイ面積二重化フレーム転送方式を必要
とすること（でなければ光学フィルファクタが制限され
る）、前面を照らす設計のため上にあるポリシリコン層
を介しての光検出が必要で、一般にスペクトルの青色お
よび近ＵＶ領域の応答が劣化すること、複雑なインタフ
ェースおよび信号処理の電子工学装置が、バッテリの動
作と必ずしも両立しないこと、システムをサポートする
電子工学装置の機能がＣＣＤ撮像器に簡単に統合されな
いこと、およびインタフェース電子工学装置が、ＣＣＤ
および映像信号調節増幅器（映像を操作して適切なプロ
トコルにするために必要な相関するダブルサンプラと他
の回路系とを含む）を作動させるのに高電圧クロックド
ライバとＤＣバイアスを必要とする点などが挙げられ
る。
【０００４】より低コストの、ＣＣＤセンサに代わるさ
まざまなＭＯＳＦＥＴ系代替装置が先行技術において公
知である。たとえば日立は、カムコーダを始め大量生産
向きＭＯＳ系フォトダイオード撮像アレイを製造してい
る（日立部品番号ＨＥ９８２２１）。一般に受動画素セ
ンサと呼ばれるこの基本方式では、典型的には水平およ
び垂直スキャナにより増幅器に接続される画素アレイを
含む。各受動画素（すなわち画素ごとの増幅を行なわな
い）はシリコンフォトダイオードと画素アクセストラン
ジスタとを含む。
【０００５】ｎＭＯＳ技術を用いて製造された初期の受
動画素素子は、分光学等特定の用途を除いて、それ以後
登場したＣＣＤ系撮像器に対し競争力がなかったが、こ
れは読出雑音（ブルーミングおよび固定パターン雑音を
含む）が高すぎたためである。さらに、各コラムにサー
ビスする回路が、スイッチング雑音、垂直スミヤ雑音お
よびランダム雑音があると低レベル信号電流を十分に抽
出しない。一般に相関ダブルサンプラを有するエミッタ
フォロワ構成のバイポーラトランジスタを備えるコラム
バッファが典型的に生成するショット雑音および固定パ
ターン雑音は、競合するＣＣＤが生成するものよりその
規模が一桁ほど大きいものであった。それでも、EG & G
Reticon社等の企業はさまざまな多重化方式の受動画素
設計を有するＭＯＳフォトダイオードアレイを製造し続
けている。
【０００６】多数の注入工程と複雑なインタフェース回
路を必要とする複雑高度なＣＣＤプロセスではなく、従
来の技術のＭＯＳ製造技術を使用し撮像器を製造するこ
とによって次々と改良が生み出された。コラムバッファ
は、強化空乏インバータを用いることによって改良さ
れ、ウェハの小さい「土地」面積でより大きな増幅を行
なうようになった。増幅器の利得によってコラムの容量
が効果的に低減され、したがってｋＴＣ雑音およびパタ
ーン雑音も抑制された。低照度レベル性能は、以前のＭ
ＯＳ撮像器に対し約３倍（４０ルクスの最小シーン照明
に対し）改善された。
【０００７】次に、増幅はフォトトランジスタにより画
素に移された。セル系の増幅撮像器は能動画素センサと
呼ばれることがある。ベース・ストアード・イメージ・
センサ（ＢＡＳＩＳ）は、ダウンストリーム相関サンプ
ラを備える、エミッタフォロワ構成のバイポーラトラン
ジスタを用いてランダムおよびショット雑音を抑制し
た。光生成信号をフォトトランジスタのベースに記憶す
ることによってセルごとの電荷増幅を行ない、最小シー
ン照明はリニアセンサアレイで１０-3ルクスまで低減さ
れた。３１０，０００個の画素を有する関連の２次元Ｂ
ＡＳＩＳ撮像器では最小シーン照明はこれより高い（≒
０．０１ルクス）が、これは光応答の非均一性が比較的
高かったためである（≦２％）。このＭＯＳ撮像器の感
度は十分であったが、画素のピッチは大きすぎると考え
られた（約１３μｍ）。
【０００８】３トランジスタ画素を含む能動画素センサ
については、米国特許第５，２９６，６９６号（Ｕｎ
ｏ）に記載されている。セルごとのソース・フォロワ増
幅器は、固定パターン雑音消去を行なうＣＭＯＳコラム
バッファを設けて増強される。この方式では、画素内の
３つのトランジスタのうち１つが比較的大きく、増幅器
１／ｆ雑音を最小化する。パターン雑音を抑えて大きな
Ｓ／Ｎ比が得られるが、画素の光学フィルファクタは比
較的小さい。
【０００９】ＣＭＯＳ、ＮＭＯＳ、バイポーラ、ＢｉＭ
ＯＳ、ＢｉＣＭＯＳまたはアモルファスシリコン等を含
むさまざまな技術を用いて製造することが可能な小型受
動画素イメージセンサが米国特許第５，３４５，２６６
（Denyer）に記載されている。Denyer特許は、電荷蓄積
コラム増幅器を備える受動画素からの出力信号をバッフ
ァ処理して各画素から信号を抽出する技術を開示する
が、垂直ストリーク雑音、ランダム熱雑音の最小化や、
固定パターン雑音の抑制または試験能力を改善する回路
については開示していない。
【００１０】大量生産の市場での用途を制限するＣＣＤ
系撮像システムの複雑性および比較的高いコストならび
に先行技術の能動および受動画素センサの限界によっ
て、コストおよび電力要件を飛躍的に低減する新たな電
子撮像システムが求められている。センサシステムの増
幅要件は、アレイ内の画素ごとに小さな電荷が生じるこ
とを考えればかなり大きいものになるので、オンチップ
または外部回路のいずれで実現されるにせよ増幅器の設
計は複雑にならざるを得ない。
【００１１】
【発明の要約】本発明は、ＣＭＯＳ撮像器のための低雑
音読出システムを含む。該システムは、受動画素のアレ
イについて低雑音増幅を行ない、該受動画素の各々が光
検出器、信号を画素のアレイから読出しかつアレイから
の出力を多重化するアクセスＭＯＳＦＥＴおよび信号オ
ーバフロー分路および試験信号を電気的に注入するため
の手段として働く第２のＭＯＳＦＥＴを含む。典型的な
２次元アレイでは、先行技術で知られるとおり、多重化
はたとえば水平および垂直シフトレジスタによって行な
うことができる。本発明の低雑音増幅器は、画素の各列
（または行）を読出すためのコラムバッファを構成す
る。この低雑音コラムバッファは、ロバストＣＭＯＳ容
量トランスインピーダンス増幅器（ＣＴＩＡ）、利得設
定フィードバックキャパシタ、選択可能負荷キャパシ
タ、相関ダブルサンプリングおよびサンプル・ホールド
回路、任意のパイプライン回路、および出力バスに接続
されて増幅器の入力オフセット非均一性を抑制するオフ
セット消去回路を含む。
【００１２】この読出システムがインタフェースする各
受動画素には次のような特徴がある。（１）高いフィル
ファクタの光検出器が、多くの商業ベースのＣＭＯＳプ
ロセスに共通するｐ型ファンデーションへの軽くドーピ
ングされたドレイン（ＬＤＤ）ｎ型注入よって形成され
ること、（２）信号溢れＭＯＳＦＥＴが大信号状態で余
分な電荷を流出させて垂直ストリーク雑音を防止し、電
荷の均衡をうまく制御してフォトダイオード容量に信号
を電気的に注入して低コスト内蔵試験をするための手段
を提供しかつ蓄積時間を最適に管理すること、および
（３）アクセスＭＯＳＦＥＴが電気的または光学的に誘
導された信号の読出を可能にすることである。
【００１３】本発明の低雑音読出システムには以下のよ
うな特徴がある。 （１）帯域幅および過渡応答が十分で、増幅器の時定数
および漂遊容量の変化による固定パターン雑音の発生を
防止すること、（２）フレームごとに読込まれかつオン
チップで記憶されるｎビットのデジタルワードを用いて
プログラムできる複数のフィードバック容量によってオ
ンチップ感度制御が行なわれること、（３）十分に電源
阻止を行なって広範な雑音減結合回路等の手の込んだ支
持装置を設けずに単一チップのカメラの開発を可能にし
たこと、（４）コラム容量に伴うｋＴＣ雑音を抑制する
こと、（５）寄生クロックフィード・スルーおよび信号
整定の非均一性によるパターン雑音を抑制すること、
（６）選択可能な帯域制限を行なって広域電荷蓄積ＣＴ
ＩＡに伴う広帯域チャネル雑音を最小化すること、
（７）光学信号パイプライン処理を行なって増幅器の帯
域幅要件を緩和しかつ電力の消失を最小限にしたこと、
（８）しきい値が非均一なため生じるパターン雑音を抑
制する増幅器オフセット消去を行なうこと、および
（９）パラメータの変更に対する許容度が高いので、増
幅器を区分して、５ミクロン以下の画素ピッチの撮像ア
レイへの応用を可能にしたこと。
【００１４】本発明は、標準的なケイ化サブミクロンＣ
ＭＯＳと全プロセスが両立するという利点がある。本発
明のシステムは、ＣＭＯＳに固有の信号処理能力を活用
して、回路の複雑性をコラムバッファに限定することに
よって歩留りを最大にし、かつダイコストを最小にす
る。溢れＭＯＳＦＥＴを使用して蓄積時間を管理しかつ
自動利得制御を行なうことは、多くのＣＣＤおよびいく
つかのＭＯＳ撮像アレイにおいて使用される垂直ブルー
ミング制御にとっては好ましいが、これはリセットＭＯ
ＳＦＥＴを追加する必要がなく、スペクトル応答が近Ｕ
Ｖから近ＩＲまでと広範で（代替的には、基板にパルス
を送ると吸収深度が低減され、近ＩＲの光応答が劣化す
る）、かつこの方式ではコラムバッファの設計を全体的
な雑音が低くなるように最適化することができるからで
ある。さらに、オフセット消去回路は、しきい値電圧の
非均一性がより大きい、異種のＣＭＯＳプロセスとの両
立性を改善する。
【００１５】本発明の低雑音ＣＭＯＳ撮像システムは、
各画素内に小型ＭＯＳＦＥＴが２つあるのみなので、Ｃ
ＭＯＳにおける０．６μｍのデザインルールを用いて１
０μｍの画素ピッチで５０％大きい「設計上の」フィル
ファクタを有する。実際のフィルファクタは、それより
いくぶん大きくなるが、これは横収光および商業ベース
のＣＭＯＳプロセスの拡散長がおよそ１００μｍである
ためである。本発明にはこれ以外にも利点があり、多量
のデジタル論理および信号処理を並列で行なう柔軟性
（ロバストな増幅器の設計によって）、高品位テレビ
（ＨＤＴＶ）と両立するデータ速度で、２８８素子およ
び４８８素子のコラム長それぞれについて読出雑音が６
０ｅ−および９５ｅ−を下回ること、固定パターン雑音
が０．１％（競合するＣＣＤ撮像器のものに相当）をか
なり下回ること、３．３Ｖ電源で、１．２Ｖの信号につ
いて非線形性が０．５％を下回ること、取扱い能力が大
きいこと、およびフレームごとにデジタルで更新される
連続インタフェースを用いて感度が可変になることなど
である。本発明の設計では、他の信号処理の特徴を各ダ
イに組込むことも可能で、かつ同時にクロック雑音に対
する感度および許容度を維持することができる。たとえ
ば、出力増幅器の後に高速アナログ−デジタル変換器を
付加して直接マイクロプロセッサとインタフェースする
ことができる。
【００１６】本発明の基本的な目的は、電子撮像システ
ムを改善することである。本発明の特徴となるものは、
受動画素センサシステムの読出に用いる蓄積低雑音増幅
器である。本発明の利点は、ＣＭＯＳで実現される電子
撮像システムにおける雑音、コストおよび消費電力が低
減されることである。
【００１７】本発明をより完全に理解しかつ本発明の他
の利点についても理解を深めるために、以下の好ましい
実施例の詳細な説明の項は随時添付の図面を参照して行
なう。
【００１８】
【好ましい実施例の詳細な説明】ＣＭＯＳで実現される
可視撮像システムは、撮像センサ、駆動素子および出力
信号調節素子等のコンポーネントにおけるコストおよび
電力要件をかなり低減する可能性がある。本発明の目的
は、発振器とバッテリのみにより支持される単一のＣＭ
ＯＳ集積回路として構成され得るビデオカメラを提供す
ることである。このようなＣＭＯＳ撮像システムであれ
ば、ＣＣＤ系のシステムに比べて必要とする電圧が低く
かつ消失する電力も少ないと考えられ、すなわち小型化
およびバッテリ寿命の延長を意味する改善である。
【００１９】ＣＭＯＳ可視撮像器によるこのような利点
により、現在、能動画素センサ（ＡＰＳ）装置の開発が
進められている。能動画素センサの出す読出雑音は、科
学的グレードのＣＣＤシステムに匹敵する低さである。
しかしながら、ＡＰＳ装置の各画素における能動回路
は、センサの光学フィルファクタを最大化するために使
用することもできるはずのセルの「土地」面積を使用す
る。能動画素回路はまた電力の消失を増大させ、固定パ
ターン雑音を増大させ（この雑音を抑制するためにはお
そらく回路を追加する必要がある）、かつこの技術のス
ケール能力を制限する傾向にある。
【００２０】ＡＰＳシステムと異なり、受動画素を備え
るＣＭＯＳセンサはミクロレンズを使用せずに高い光学
フィルファクタおよび画素密度が得られ、電力消失が極
わずかで、撮像器のスケール能力が得られかつ固定パタ
ーン雑音が低減されるなどの利点がある。しかしなが
ら、受動画素システムは一般に、望ましくない読出雑音
を示しかつ標準的なＣＭＯＳプロセスとの両立にも問題
がある。ＣＭＯＳ撮像器を実用的にするために低減する
必要がある全読出ノイズには、コラムバスの容量に関連
するショット雑音、信号溢れにより生じる垂直ストリー
ク雑音および画素をアクセスする際のクロックフィード
・スルー等のさまざまな雑音源から生じる固定パターン
雑音が含まれる。
【００２１】本発明のＣＭＯＳ読出および増幅システム
は、光検出器信号を抽出するための低雑音電荷蓄積増幅
器を含む、受動画素アレイのための実用的な設計を含
む。低雑音増幅器の原型となる実施例は、可視光線検出
器（光検出器）からなる６４８（列）×４８８（行）の
アレイを含む可視撮像器と３５６（列）×２８８（行）
を含むもう１つの撮像器とを含んでいる。これらの実施
例では、行は中心から中心の間隔が１０ミクロンで、偶
数の行は奇数の行の右側へ５ミクロンずれていた。感光
領域周辺の検出器のいくつかの列および行（典型的には
６まで）は、金属で覆って、列間のパターン雑音を抑制
する等のオンチップ信号処理のための暗レベルを作るた
めに使用してもよい。さらに、各行の検出器をカラーフ
ィルタで覆ってもよい。たとえば、奇数の行は左から
赤、緑、青フィルタという順番で始め、かつ偶数の行は
青、赤、緑フィルタの順にして、これらのパターンを繰
返してそれぞれの行を埋めるようにしてもよい。
【００２２】本発明の低雑音ＣＭＯＳ読出増幅器１０を
図１の模式図に示す。好ましい実施例では、センサアレ
イの各画素１２はアクセスＭＯＳＦＥＴ１６に接続され
るフォトダイオード１４等の光検出器と、信号溢れＭＯ
ＳＦＥＴ１８とを含む。フォトダイオード１４からの信
号はアクセスＭＯＳＦＥＴ１６を介してコラムバス２０
へ読出される。コラムバス２０は光検出器アレイの１つ
の列にある全画素を読出増幅器１０に接続する。光検出
器アレイの各列について別々の読出増幅器１０を設け
る。フォトダイオード１４は、たとえばシリサイドを取
除いた基板ダイオードを含んでもよい。この実施例でシ
リサイドを取除くことが必要なのは、シリサイドが可視
光線を透過させないためである。画素１２は、最大の光
検出領域が確保できかつ広範なスペクトル応答、ブルー
ミングおよび信号蓄積時間の制御ならびにＣＭＯＳ製造
プロセスとの両立性が図られるように最も単純な形に設
計されている。
【００２３】標準的なサブミクロンＣＭＯＳプロセスと
の両立を最大限に図るため、フォトダイオード１４は、
ＭＯＳＦＥＴ１６の軽くドープされたドレイン（ＬＤ
Ｄ）注入によりｐ−ｎ接合を作ることによって形成して
もよい。この実施例では、各フォトダイオード１４はア
クセスＭＯＳＦＥＴ１６の軽くドープされたソースを含
む。追加のイオン注入を行なう必要がないので、回路１
０に係るプロセスおよびウェハコストは標準的な大量生
産のデジタル電子製品のものと同じである。ＬＤＤ注入
は標準的なソース／ドレイン注入よりも深く行なわれる
ので、フォトダイオード１４のスペクトル応答は近ＩＲ
放射については高くなる。
【００２４】原型の実施例では、光検出器１２からの信
号はアレイの下から上へ一度に１行ずつ読出されてい
た。各行内では、光検出器１２は左から右へ読出されて
いた。読出は選択された行の全光検出器１２のアクセス
ＭＯＳＦＥＴ１６をオンにすることによって開始され
る。これによって選択された行の各光検出器１２が対応
するコラムバス２０に接続される。各コラムバス２０
は、容量トランスインピーダンス増幅器（ＣＴＩＡ）２
２を含む、電荷蓄積増幅器回路に接続される。こうしし
て、各行選択フォトダイオード１４からの光電荷がその
コラムバス２０によって対応のＣＴＩＡ２２へ転送され
る。
【００２５】容量トランスインピーダンス増幅器（ＣＴ
ＩＡ）２２は、小型フィードバックキャパシタ２６が並
列に接続されて電荷増幅器を構成する利得が高く、帯域
幅の広いＣＭＯＳ差動増幅器２４を含む。ＣＴＩＡ２２
の感度は１以上の利得設定並列フィードバックキャパシ
タ３０Ａから３０Ｄと、最小フィードバック容量２６と
の何らかの組合せを選択することによって調節すること
ができる。並列フィードバックキャパシタに接続された
リセットスイッチ３２によって、読出された後の信号
（すなわち光発生電荷）をＣＴＩＡ２２から取除くこと
ができる。最適負荷容量（３２）（半導体容量３４Ａお
よび切換可能半導体容量３４Ｂを含み得る）は、ＣＴＩ
Ａ２２の出力に接続されて、必要に応じて選択され、帯
域幅を制限して雑音、特にＣＴＩＡ２２の広域チャネル
雑音を制御することができる。
【００２６】光検出器１２からの信号がＣＴＩＡ２２へ
伝送された後、光検出器の電圧はＲＥＦ１によって電源
が５Ｖの場合約２Ｖに設定される（または３．３Ｖの電
源の場合は約１．４Ｖに設定される）。光検出器容量
（および３０Ａ−３０Ｄ）上の電圧はその後入来光強度
に比例する速度で０の方向に放電される。光検出器信号
はゲート−ソース電圧がＭＯＳＦＥＴ１８のしきい値電
圧に到達しても、溢れＭＯＳＦＥＴ１８がオンすること
によって０にならないようにされている。さもなければ
分離が不良になり、漏話および垂直ストリーク雑音が生
じると考えられる。溢れＭＯＳＦＥＴ１８のゲートは内
部的に発生されたバイアスによって約１．２Ｖに設定さ
れる。光検出器信号が約０．４Ｖに到達すると、余分な
信号は電源バスに対し溢れＭＯＳＦＥＴ１８を介してシ
ャントし始める。結果として、最大光検出器信号は約
０．１ピコクーロンに制限される。
【００２７】差動増幅器２４のプラス（＋）（非反転）
端末は低雑音基準（ＲＥＦ１）に接続される。ＲＥＦ１
は典型的にはバンドギャップ基準回路によりオンチップ
で発生され（可能な最も低いショット雑音について）、
かつＭＯＳＦＥＴスイッチ３６およびキャパシタ３８に
より構成されるサンプル・ホールド（Ｓ／Ｈ）回路によ
りサンプリングされる。基準電圧ＲＥＦ１をサンプリン
グすることによって、最小電圧の広域雑音はＳ／Ｈクロ
ック周波数によって設定されるナイキスト帯域幅に帯域
制限される。他の実施例では、各差動増幅器２４（すな
わち上に説明したとおり２次元撮像アレイの各列当り１
増幅器）の非反転（＋）端末は、「黒色」基準画素（本
実施例ではＲＥＦ１を構成する）に接続されて列間のオ
フセットおよび他の共通モード雑音を抑制する。各「黒
色」基準画素は、その出力が基本的に暗信号機構によっ
て発生するように、吸光材料で変換される標準的な画素
を含む。この構成は、ＣＴＩＡ２２の前端での列間のオ
フセットに関連する雑音を取除くことによって空間雑音
が低くなる。
【００２８】システム１０の好ましい実施例では、２つ
の相関ダブルサンプル回路を使用して回路の感度を改善
する。第１の相関ダブルサンプル回路４２は、ＣＴＩＡ
２２の出力とクランプスイッチ４６との間に接続された
直列キャパシタ４４を含む。受動画素（画素１２等）を
読出かつリセットした直後に、クランプスイッチ４６は
基準電圧（ＲＥＦ２）に接続され、かつＣＴＩＡ２２は
リセットレベル（リセットスイッチ３２が閉じられて）
に保持される。キャパシタクランプスイッチ４６は、リ
セットスイッチ３２が開放されかつＣＴＩＡ２２が安定
して始めて解放（開放）される。したがって、ＣＴＩＡ
２２がその最終リセットレベルにあるとき、キャパシタ
４４の遠端側は基準レベルＲＥＦ２になる。コラムバス
容量と増幅器２４とに関連するショットリセット雑音は
この時点で抑制される。
【００２９】キャパシタ４４の遠端側の端末は単一利得
バッファ増幅器５２、ＣＭＯＳサンプル・ホールド（Ｓ
／Ｈ）スイッチ５４およびＳ／Ｈキャパシタ５６を含む
バッファ段５０に接続される。第２の相関ダブルサンプ
ル回路６２は、Ｓ／Ｈバッファ５０（ＣＴＩＡ２２のサ
ンプル・ホールド出力）と、クランプスイッチ６６との
間に接続されて列間固定パターン雑音を抑制する直列キ
ャパシタ６４を含む。各フレームの開始時点で、「黒
色」画素からの整定されたリセット信号がＣＴＩＡ２
２、クランプ回路４２およびＳ／Ｈバッファ５０を含む
信号処理鎖を介して読出されると、クランプスイッチ６
６は直列キャパシタ６４を基準電圧（ＲＥＦ３）に接続
する。キャパシタクランプスイッチ６６は、リセットス
イッチ３２が開放され、ＣＴＩＡ２２が整定されかつク
ランプスイッチ４６が開放されて始めて解放（開放）さ
れる。したがって、ＣＴＩＡ２２が安定したリセットレ
ベルになると、キャパシタ６４の遠端側が基準電圧レベ
ルＲＥＦ３になる。列間パターン雑音はこの時点で抑制
される。
【００３０】キャパシタ６４の遠端側の端末はオフセッ
ト消去回路７０に接続される。該オフセット消去回路７
０は出力バスに接続された高出力インピーダンスを有す
る単一段のトランスコンダクタを含む主増幅器７２を含
む。単一利得バッファは、増幅器７２の出力をフィード
バック接続オフセットスイッチ７４を介してその反転
（−）入力に接続し、ＲＥＦ３を基準スイッチ７６によ
り外し、かつクランプ回路６２からの光電荷信号を非反
転（＋）入力に接続することによって得られる。しきい
値の調節は、低トランスコンダクタンス増幅器８２を主
増幅器７２と並列に配置することによって行なわれる。
オフセットを打消すため、増幅器７２はフィードバック
接続スイッチ７４を開放して高利得モードにおかれる。
増幅器８２への反転（−）入力は、基準電圧ＲＥＦ３に
接続され、かつこの出力がオフセットスイッチ８８を介
してフィルタキャパシタ８４とサンプルキャパシタ８６
とに接続される。増幅器８２はこうして主増幅器７２の
不均衡な電流を打消す電流を発生する。補正電圧はキャ
パシタ８６上にトラップされ、かつ主増幅器７２はその
単一利得構成に戻される。このような出力バスドライバ
のオフセット消去技術については、Degranwe他による
「マイクロパワーＣＭＯＳ計装増幅器」（“A Micropow
er CMOS-Instrumentation Amplifier,”IEEE Journal o
f Solid-State Circuits,Vol.SC-20, No.3, pp.805-80
7、１９８５年６月）を参照。
【００３１】任意には、バッファ増幅器５２の出力を少
なくとも１つの並列回路９０を加えて、少なくとも２つ
の並列ブランチを含むアナログパイプラインに接続して
もよい。回路９０は、単にサンプル・ホールド（Ｓ／
Ｈ）およびそれに並列接続される相関ダブルサンプル回
路をもう１つ設けるものである。適切に切換えることに
よって、パイプライン化されたサンプル・ホールド回路
は光検出器アレイの現在選択されている行からの光検出
器信号がＣＴＩＡ２２に伝送されるようにし、かつ同時
進行で以前に選択された行からのデータが出力バスへ多
重化されるようにする。最終の多重化を、赤色、緑色お
よび青色信号を分配するために利用してもよい。
【００３２】さらに図２に示すとおり、差動増幅器２４
の好ましい実施例は、閉ループ駆動能力を最大にし、パ
ラメータの変更とは無関係に信号を十分に整定させ、電
荷蓄積段のミラー容量を最小化し、増幅器の雑音を最小
化しかつ信号が混合されるような状況でロバストな信号
取扱い能力を与える折返しカスコード構成を含む。コア
増幅器段１００は、電流源ｎＦＥＴ１０２と組合せた差
動ｎ型増幅器ＦＥＴ１０４および１０６を含む。電流源
ＦＥＴ１０２は、ＡＭＰＢＩＡＳによって内部的にたと
えばシンク２０μＡに設定されて、映像フレーム速度で
動作する。ｎＦＥＴ１０８を含むカスコードされた負の
レグを有する増幅器段１００は、折返しカスコード電流
ミラー能動負荷１１４を駆動する。ｐＦＥＴ１１０およ
び１１２の対は映像フレーム速度で１２μＡの静止バイ
アス電流を供給する均衡の取れた電流源を含み、かつＭ
ＩＲＲＯＲを適切なバイアスレベルに設定することによ
って、増幅器負荷１１４は各レグについておよそ２μＡ
低下する。能動負荷１１４における電流の低減は同じよ
うな性能利得を得るためにはさらにチップ「土地」面積
を必要とする他の差動増幅器の方式に比べて、開ループ
利得が増強される。このタイプの差動増幅器２４は、低
雑音システムにおいて、１／ｆおよび広域雑音の両方を
抑制する一方、同時に利得を増加させるために必要とさ
れる。
【００３３】図２に示す増幅器２４は、微妙な信号の変
化から生じる固定パターン雑音の発生を避ける設計にな
っている。増幅器２４はまた、十分な電源阻止性能およ
び並列する信号処理回路から生じることが考えられるク
ロック雑音を防ぐことができかつそのロバストな性能に
よって、画素ピッチが２０μｍより小さくされると低雑
音ＣＴＩＡ２２の列間の区分を可能にする。システム１
０の好ましい実施例では、水平方向の画素ピッチが１０
μｍであり、画素の列が１つおきに撮像領域の上下に沿
って１つおきに配置されるコラムバッファ（２０μｍの
ピッチでレイアウトされる）を有する低雑音ＣＴＩＡ２
２の処理を受ける。
【００３４】この発明において、画素アクセスおよびリ
セット、電荷蓄積増幅器読出およびリセット、相関ダブ
ルサンプリングならびにコラムオフセット消去を含む、
回路１０のための全クロック信号が、標準的なＣＭＯＳ
デジタル論理を使用してオンチップで生成される。この
デジタル論理方式によって、「ウィンドウイング」が可
能になり、ユーザは適切な指示論理を選択するだけでさ
まざまなフォーマットで撮像器を読出すことができる。
ウィンドウイングでは、原型の実施例の６４８×４８８
フォーマットを全アレイを読出すことなしに１以上の任
意に寸法決めされかつ配置されるＭ×Ｎアレイとして読
出すことができる。たとえば、ユーザによっては、全ア
レイを読出さずに、コンピュータと互換性がある「ＶＧ
Ａ」フォーマット（すなわちおよそ６４０×４８０）
を、コモン・インタフェース・フォーマット（ＣＩＦ、
公称３５２×２４０）またはクォーター・コモン・イン
タフェース・フォーマット（ＱＣＩＦ、公称１７６×１
２０）に変更をすることを希望するかもしれない。この
ような特徴によって支持装置が簡略化されるので、コス
トが低減され、特定の通信媒体の需要に一致する。たと
えば、ＱＣＩＦ能力しか有していない遠隔地のユーザに
対するパーソナルテレコンファレンスリンクを最適化し
てＱＣＩＦ解像度を提供しかつそれによってこのテレコ
ンファレンスリンク全体の帯域幅要件を低減することが
できる。他の例では、コモン・インタフェース・フォー
マット（ＣＩＦ）に構成された撮像器はフルＣＩＦ画像
を出すことができる一方で、信号処理およびデータ圧縮
について最も対象となる画像の部分をウィンドウ化され
た情報で供給することができる。テレコンファレンスの
間、たとえばある人の口のまわりのウィンドウをＣＩＦ
画像全体よりもより頻繁に供給することができる。この
方式は、帯域幅要件はコンファレンスリンク全体の帯域
幅要件を低減するものと考えられる。
【００３５】先にも述べたが、本発明の重要な特徴の１
つは電気的に生成した信号（光学的に生成した信号では
なく）を使用することによって装置をテストする能力に
ある。溢れＭＯＳＦＥＴ１８は余剰の光発生電荷を減衰
するのではなく、少数キャリアを供給するように構成す
ることができる（代替例）。内蔵テストモードは正のパ
ルスを溢れＭＯＳＦＥＴ１８の「ドレイン」に付与し、
同ＭＯＳＦＥＴがソースとして作用するようにし、かつ
ゲート電圧を変調して電荷の均衡によってフォトダイオ
ード容量に蓄積された正確な電荷パケットを計ることに
よって実現される。この技術については、「電荷結合素
子における電荷を設定する表面電位均衡方法」（“Surf
ace Potential Equilibration Method of Setting Char
ge in Charge-Coupled Devices, ”IEEE Trans. on Ele
ctron Devices, Vol.ED-22, No.6, pp.305-309、１９７
５年６月）に詳しい。行ごとに測定ゲートを変調させか
つ列ごとにＲＥＦ１電圧を変調させることによって、本
発明の２次元実施例に碁盤の目の模様をプログラムする
ことができる。この特徴によって光学的励振を行なわず
に撮像センサシステム１０の試験を行なうことができ
る。
【００３６】本発明による、感度、帯域制限および内蔵
試験については、さまざまなスイッチを必要な位置に続
いてセットする連続するワードでラッチすることによっ
てかなり柔軟にすることができる。好ましい実施例で
は、このワードは画素クロックによりクロックを与えら
れかつフレーム速度の第２のクロックによりラッチされ
る。ＣＭＯＳクロックドライバは、ラッチされたデータ
をバッファ処理し、適切なＣＭＯＳ電圧分割器回路を駆
動することによって、スイッチを適切な状態にセットす
る。したがって、このような選択能力はフレームごとに
プログラム可能である。
【００３７】本発明について特定の実施例に関連して記
載したが、本発明の範囲から逸脱することなく、当業者
においてさまざまな変更および修正が可能である。した
がって、本発明は、そのような変更および修正をすべて
特許請求の範囲内にあるものとして包含するものであ
る。
【図面の簡単な説明】
【図１】受動画素撮像アレイの読出のための低雑音ＣＭ
ＯＳ増幅システムを示す模式回路図である。
【図２】図１のシステムに組込まれる、利得が高く帯域
幅の広い差動増幅器の好ましい実施例を示す模式回路図
である。
【符号の説明】
１０ 低雑音ＣＭＯＳ読出増幅器 １２ 画素 １４ フォトダイオード １６ アクセスＭＯＳＦＥＴ １８ 溢れＭＯＳＦＥＴ ２０ コラムバス ２２ 容量トランスインピーダンス増幅器 ２４ ＣＭＯＳ差動増幅器 ２６ フィードバックキャパシタ ３０Ａ−３０Ｄ フィードバックキャパシタ ３２ リセットスイッチ ３４ 負荷容量 ３４Ａ 半導体容量 ３４Ｂ 半導体容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・エイ・クレインハンス アメリカ合衆国、91361 カリフォルニア 州、ウエストレイク・ビレッジ、ストーン ズゲイト・ストリート、1789

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ＣＭＯＳ受動画素センサシステムであっ
    て、 アクセストランジスタに接続された光検出器を含む画素
    と、 ＣＴＩＡ入力およびＣＴＩＡ出力を有する容量トランス
    インピーダンス増幅器（ＣＴＩＡ）と、 前記ＣＴＩＡ入力に前記画素を接続する電気的バスと、 前記ＣＴＩＡ入力から前記ＣＴＩＡ出力に向かって並列
    に接続されたリセットスイッチおよび選択可能フィード
    バック容量と、 前記ＣＴＩＡ出力に接続された選択可能負荷容量と、 前記負荷容量に接続された第１の相関ダブルサンプル回
    路と、 前記第１の相関ダブルサンプル回路に接続されたサンプ
    ル・ホールドバッファ回路と、 前記バッファ回路を出力バスに接続するオフセット消去
    回路とを含む、システム。
  2. 【請求項２】 前記画素が、前記光検出器に接続されて
    飽和を防止するための溢れトランジスタをさらに含む、
    請求項１に記載のシステム。
  3. 【請求項３】 前記光検出器が、前記アクセストランジ
    スタの軽くドープされたソース領域から形成されるフォ
    トダイオードを含む、請求項２に記載のシステム。
  4. 【請求項４】 前記容量トランスインピーダンス増幅器
    （ＣＴＩＡ）が、利得が高く、帯域幅の広い、ＣＭＯＳ
    差動増幅器を含む、請求項１に記載のシステム。
  5. 【請求項５】 前記ＣＭＯＳ差動増幅器が、前記ＣＴＩ
    Ａ入力に接続された第１の入力と、低雑音基準に接続さ
    れた第２の入力とを含む、請求項４に記載のシステム。
  6. 【請求項６】 前記ＣＭＯＳ差動増幅器の前記第２の入
    力が、前記低雑音基準を発生する黒色画素に接続され固
    定パターン雑音を減じる、請求項５に記載のシステム。
  7. 【請求項７】 前記バッファ回路と前記オフセット消去
    回路との間に接続された少なくとも第１および第２の並
    列経路を有するパイプライン回路をさらに含む、請求項
    １に記載のシステム。
  8. 【請求項８】 前記バッファ回路と前記オフセット消去
    回路との間に接続された第２の相関ダブルサンプル回路
    をさらに含む、請求項１に記載のシステム。
  9. 【請求項９】 前記オフセット消去回路が、前記第２の
    相関ダブルサンプル回路に接続された入力と、前記出力
    バッファに接続された出力とを有する出力増幅器を含
    む、請求項８に記載のシステム。
  10. 【請求項１０】 前記オフセット消去回路が、低空間雑
    音基準信号に接続された入力と、前記出力バスに接続さ
    れた出力とを有する低トランスコンダクタンス増幅器を
    含む、請求項９に記載のシステム。
  11. 【請求項１１】 ＣＭＯＳ受動画素センサシステムのた
    めの読出回路であって、 入力バスに接続された複数の画素を含み、前記画素の各
    々が、光検出器、前記光検出器に接続された溢れトラン
    ジスタ、および前記光検出器を前記入力バスに接続する
    アクセストランジスタを含み、さらに前記入力バスに接
    続された第１の入力、低雑音基準に接続された第２の入
    力および増幅器出力を有する、利得が高く帯域幅の広い
    ＣＭＯＳ差動増幅器と、 前記入力バスから前記増幅器出力の方向に並列に接続さ
    れたリセットスイッチおよびフィードバック容量と、 前記増幅器出力に接続された選択可能負荷容量と、 前記負荷容量に接続された第１の相関ダブルサンプル回
    路と、 前記第１の相関ダブルサンプル回路に接続されたサンプ
    ル・ホールドバッファ回路と、 出力バスに接続されたオフセット消去回路と、 前記バッファ回路を前記オフセット消去回路に接続する
    少なくとも２つの並列ブランチを有するパイプライン回
    路とを含む、読出回路。
  12. 【請求項１２】 前記フィードバック容量が、前記入力
    バスから前記増幅器出力の方向に並列に接続された複数
    の選択可能フィードバックキャパシタを含む、請求項１
    １に記載の読出回路。
  13. 【請求項１３】 前記パイプライン回路の前記並列ブラ
    ンチの各々が第２の相関ダブルサンプル回路を含む、請
    求項１１に記載の読出回路。
  14. 【請求項１４】 前記オフセット消去回路が、 前記パイプライン回路に接続された入力と、前記出力バ
    スに接続された出力とを有する出力増幅器と、 低空間雑音基準信号に接続された入力と、前記出力バス
    に接続された出力とを有する低トランスコンダクタンス
    増幅器とを含む、請求項１１に記載の読出回路。
  15. 【請求項１５】 前記ＣＭＯＳ差動増幅器の前記第２の
    入力が、前記低雑音基準信号を発生する黒色画素に接続
    され固定パターン雑音を減じる、請求項１１に記載の読
    出回路。
  16. 【請求項１６】 受動画素のアレイのためのＣＭＯＳコ
    ラム読出回路であって、 前記画素の列を読出回路に接続するコラムバスを含み、 前記列の画素の各々が、前記コラムバスに接続されたア
    クセストランジスタ、フォトダイオードを構成する前記
    アクセストランジスタの軽くドープされたソース領域、
    および前記フォトダイオードに接続される溢れトランジ
    スタを含み、さらに前記コラムバスに接続された第１の
    入力、低雑音基準に接続された第２の入力、および増幅
    器出力を有する、利得が高く帯域幅の広いＣＭＯＳ差動
    増幅器を含む、容量トランスインピーダンス増幅器（Ｃ
    ＴＩＡ）を含み、 前記ＣＴＩＡは、前記第１の増幅器入力と前記増幅器出
    力との間に並列に接続されたリセットスイッチと選択可
    能フィードバック容量とを含み、さらに前記増幅器出力
    に接続された選択可能負荷容量と、 前記負荷容量に接続された第１の相関ダブルサンプル回
    路と、 前記第１の相関ダブルサンプル回路に接続されたサンプ
    ル・ホールドバッファ回路と、 出力バスに接続されたオフセット消去回路と、 前記バッファ回路を前記オフセット消去回路に接続する
    少なくとも２つの並列のブランチを有するパイプライン
    回路とを含み、前記パイプライン回路の前記並列のブラ
    ンチの各々が、第２の相関ダブルサンプル回路を含む、
    ＣＭＯＳコラム読出回路。
  17. 【請求項１７】 前記ＣＭＯＳ差動増幅器の前記第２の
    入力が、前記低雑音基準発生する黒色画素に接続され固
    定パターン雑音を減じる、請求項１６に記載のＣＭＯＳ
    コラム読出回路。
  18. 【請求項１８】 前記オフセット消去回路が、前記パイ
    プライン回路に接続された入力と、前記出力バスに接続
    された出力とを有する出力増幅器を含む、請求項１６に
    記載のＣＭＯＳコラム読出回路。
  19. 【請求項１９】 前記オフセット消去回路が、低空間雑
    音基準に接続された入力と、前記出力バスに接続された
    出力とを有する低トランスコンダクタンス増幅器をさら
    に含む、請求項１８に記載のＣＭＯＳコラム読出回路。
  20. 【請求項２０】 前記コラムバスに接続された前記画素
    のうち選択されたものを読出すためのデジタル論理をさ
    らに含む、請求項１６に記載のＣＭＯＳコラム読出回
    路。
JP9154949A 1996-06-13 1997-06-12 Ｃｍｏｓ受動画素センサシステムおよび同システムのための読出回路 Withdrawn JPH1065971A (ja)

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