JP4403387B2 - 固体撮像装置および固体撮像装置の駆動方法 - Google Patents

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Description

本発明は、固体撮像装置および固体撮像装置の駆動方法に関し、特にＣＭＯＳ型（あるいは、ＭＯＳ型）の固体撮像装置および当該固体撮像装置の駆動方法に関する。
固体撮像装置として、ＣＭＯＳ集積回路と同様のプロセスで製造できるＣＭＯＳ型固体撮像装置（以下、ＣＭＯＳイメージセンサと記す）が知られている（例えば、特許文献１参照）。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスに付随した微細化技術により、画素毎に増幅機能を持つアクティブ型の構造が容易に作ることができ、また画素アレイ部を駆動する駆動回路や当該画素アレイ部の各画素から出力される信号を処理する信号処理回路などの周辺回路部を、画素アレイ部と同一チップ（基板）上に集積できるという特長を持っている。このため、近年、ＣＭＯＳイメージセンサが注目され、当該ＣＭＯＳイメージセンサに関してより多くの研究・開発がなされている。
特許第３０００７８２号明細書
本発明者の解析により、ＣＭＯＳイメージセンサ等の固体撮像装置において、その画質劣化の原因の一つが、次のような機構に起因することがわかった。すなわち、画素から信号が垂直信号線に出力されると、当該垂直信号線の電位が変化する。このとき、画素から信号を１行毎に読み出していても、垂直信号線の電位は画素アレイ部の全面に亘って変化する。このため、画素アレイ部のウェルの電位が、画素アレイ部の全面に亘る容量結合によって振られて揺れてしまう。画素からの信号の読み出し中に、画素アレイ部のウェルの電位が揺れると、その電位の揺れが画素の信号に乗り、ノイズやシェーディング（撮像画面上の大域的なむら）を引き起こす要因となる。
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、画素からの信号の読み出し中に、画素アレイ部のウェル電位の揺れを抑えることで、当該電位の揺れに起因するノイズやシェーディングの発生を防止することを可能とした固体撮像装置および固体撮像装置の駆動方法を提供することにある。
上記目的を達成するために、本発明では、
光電変換素子を含む画素が行列状に２次元配置され、当該行列状配置の列ごとに信号線が配線されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で走査するとともに、該当行の画素を駆動する垂直駆動回路と
を備える固体撮像装置において、
前記垂直駆動回路による駆動の下に、ある行の画素が動作を終了し、次の行の画素が動作期間に入る前に、前記信号線の電位を第１の電源電位と第２の電源電位との中間電位に固定する
ことを特徴としている。
上記構成の固体撮像装置において、画素が動作期間に入る前に、信号線の電位を中間電位に固定すると、画素から信号線にリセットレベルを出力する際に、信号線の電位が中間電位からリセットレベルに遷移することになるためその変化幅は小さい。これにより、リセットレベルの出力時における信号線の電位揺れ（変化）を最小限に抑えられるため、信号線の電位揺れに伴う画素アレイ部のウェル電位の揺れが抑えられる。
本発明によれば、信号線の電位揺れに伴う画素アレイ部のウェル電位の揺れを抑え、リセットレベルと信号レベルに悪影響を及ぼすのを確実に防ぐことができるため、当該ウェル電位の揺れに起因するノイズやシェーディングの発生を防止することができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明が適用される固体撮像装置、例えばＣＭＯＳイメージセンサの全体の構成を示すブロック図である。なお、ここでは、ＣＭＯＳ型の固体撮像装置に適用する場合を例に挙げて説明するが、本発明はこの適用例に限られるものではなく、ＭＯＳ型の固体撮像装置にも同様に適用可能である。
図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、光電変換素子を含む画素１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部１２に加えて、垂直（Ｖ）駆動回路１３、カラム処理部１４、水平（Ｈ）駆動回路１５、水平信号線１６、出力回路１７およびタイミング制御回路１８を有する構成となっている。
このシステム構成において、タイミング制御回路１８は、垂直同期信号Ｖｓｙｎｃ、水平同期信号ＨｓｙｎｃおよびマスタークロックＭＣＫに基づいて、垂直駆動回路１３、カラム処理部１４および水平駆動回路１５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路１３、カラム処理部１４および水平駆動回路１５などに対して与える。また、画素アレイ部１２の各画素１１を駆動制御する周辺の駆動回路や信号処理回路部、即ち垂直駆動回路１３、カラム処理部１４、水平駆動回路１５、水平信号線１６、出力回路１７およびタイミング制御回路１８などは、画素アレイ部１２と同一の半導体基板（チップ）１９上に集積される。
画素アレイ部１２には、画素１１がｍ行ｎ列分（ここでは、図面の簡略化のため１０行１２列分の画素配列を示している）だけ２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行ごとに行制御線（図示せず）が配線され、列ごとに垂直信号線１２１（１２１−１〜１２１−ｎ）が配線されている。垂直駆動回路１３は、シフトレジスタなどによって構成され、画素アレイ部１２の各画素１１を行単位で順次選択し、その選択行の各画素に対して上記行選択線を通して必要なパルスを供給する。
選択行の各画素から出力される信号は、垂直信号線１２１を通してカラム処理部１４に供給される。カラム処理部１４には、画素アレイ部１２の各画素列に対応してカラム信号処理回路１４１が設けられている。カラム信号処理回路１４１は、１行分の画素１１から出力される信号を画素列ごとに受けて、その信号に対して画素１１固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling;相関二重サンプリング)や信号増幅あるいは必要に応じてＡ／Ｄ（アナログ／デジタル）変換などの処理を行う。
水平駆動回路１５は、シフトレジスタなどによって構成され、カラム処理部１４のカラム信号処理回路１４１の各々を順番に選択し、カラム信号処理回路１４１の各々から出力される信号を水平信号線１６に導く。出力回路１７は、カラム信号処理回路１４１の各々から水平信号線１６を通して順に供給される信号に対して種々の信号処理を施して出力する。この出力回路１７での具体的な信号処理としては、例えば、バッファリングだけする場合もあるし、あるいはバッファリングの前に黒レベル調整、列ごとのばらつきの補正、信号増幅、色関係処理などを行うこともある。
（実施例１）
図２は、本発明の実施例１に係るＣＭＯＳイメージセンサの要部の構成、即ち画素およびカラム信号処理回路の一部の構成を示す回路図である。ここでは、ある１つの画素１１Ａと、当該画素１１Ａの列の垂直信号線１２１に繋がるカラム信号処理回路１４１の一部の回路構成のみを示している。
図２において、画素１１Ａは、光電変換素子、例えばフォトダイオード（ＰＤ）２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する構成となっている。ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５として、ＮｃｈＭＯＳトランジスタを用いた例を示しているが、ＰｃｈＭＯＳトランジスタを用いることも可能である。
フォトダイオード２１は、アノードが第１の電源電位、例えばグランドに接続されており、入射光をその光量に応じた電荷量の信号電荷（光電子）に光電変換し、当該信号電荷を蓄積する。転送トランジスタ２２は、ドレインがフローティングディフュージョンＦＤに、ソースがフォトダイオード２１のカソードに、ゲートが転送配線２６にそれぞれ接続されており、垂直駆動回路１３から転送パルスＴＲＦが転送配線２６を通してゲートに与えられるとオン（導通）状態となって、フォトダイオード２１に蓄積されている信号電荷をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ２３は、ドレインが第２の電源電位、例えば電源電位ＶＤＤ（例えば、２．５Ｖ）の電源配線２７に、ソースがフローティングディフュージョンＦＤに、ゲートがリセット配線２８にそれぞれ接続されており、垂直駆動回路１３からリセットパルスＲＳＴがリセット配線２８を通してゲートに与えられるとオン状態となり、フローティングディフュージョンＦＤの信号電荷を電源配線２７に捨てることによって当該フローティングディフュージョンＦＤをリセットする。
増幅トランジスタ２４は、ドレインが電源配線２７に、ゲートがフローティングディフュージョンＦＤにそれぞれ接続されており、当該フローティングディフュージョンＦＤの電位に対応した信号を出力する。選択トランジスタ２５は、ドレインが増幅トランジスタ２４のソースに、ソースが垂直信号線１２１に、ゲートが選択配線２９にそれぞれ接続されており、垂直駆動回路１３から選択パルスＳＥＬが選択配線２９を通してゲートに与えられるとオン状態となって当該画素１１Ａを選択し、増幅トランジスタ２４から出力される画素１１Ａの信号を垂直信号線１２１に読み出す。
転送配線２６、リセット配線２８および選択配線２９は、同一行の画素１１Ａについて共通に配線されている。そして、これら転送配線２６、リセット配線２８および選択配線２９には、上述したように、転送パルスＴＲＦ、リセットパルスＲＳＴおよび選択パルスＳＥＬが垂直駆動回路１３から適宜与えられることで、フォトダイオード２１からフローティングディフュージョンＦＤへの信号電荷の転送動作、フローティングディフュージョンＦＤのリセット動作および画素１１Ａの選択動作の制御が行われる。
カラム信号処理回路１４１の入力段には、例えばＮｃｈのＭＯＳトランジスタが負荷トランジスタ３１として設けられている。この負荷（ＭＯＳ）トランジスタ３１は、ドレインが垂直信号線１２１に、ソースがグランドにそれぞれ接続され、画素１１Ａの増幅トランジスタ２４と共に、垂直信号線１２１を介してソースフォロアを形成することで定電流源をなしており、ゲートにロードパルスＬＯＡＤが与えられることによってオン状態となり、画素１１Ａの信号を増幅トランジスタ２４を通して垂直信号線１２１に出力させる。
カラム信号処理回路１４１にはさらに、画素１１Ａが動作期間に入る前の垂直信号線１２１の電位を、電源配線２７の電位ＶＤＤとグランド電位との中間電位Ｖｍｉｄに固定する手段として例えばＰｃｈのＭＯＳトランジスタ（以下、固定トランジスタと記す）３２が設けられている。固定トランジスタ３２は、ソースが垂直信号線１２１に、ドレインが所定の中間電位Ｖｍｉｄにそれぞれ接続されており、ゲートに“Ｌ”レベルの固定パルスＦＩＸが与えられることでオン状態となり、垂直信号線１２１に中間電位Ｖｍｉｄを与えることで、垂直信号線１２１の電位を中間電位Ｖｍｉｄに固定する。ここでは、中間電位Ｖｍｉｄとして、電源電位ＶＤＤ＝２．５Ｖに対して例えば１．５Ｖを設定する。
図３は、上記構成の実施例１に係るＣＭＯＳイメージセンサの駆動タイミングを示すタイミングチャートである。ここでは、ロードパルスＬＯＡＤ、固定パルスＦＩＸ、選択パルスＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＲＦに加え、垂直信号線１２１の電位の概略の波形をも示し、説明のため縦軸スケールを異ならせている。ここで、固定パルスＦＩＸについては“Ｌ”レベルの状態がアクティブ状態となり、それ以外のロードパルスＬＯＡＤ、選択パルスＳＥＬ、リセットパルスＲＳＴおよび転送パルスＴＲＦについては“Ｈ”レベルの状態がアクティブ状態となる。また、ロードパルスＬＯＡＤの“Ｈ”レベルについては、負荷トランジスタ３１が定電流源となる電圧（約１Ｖ）である。
画素１１Ａの動作前では、固定パルスＦＩＸがアクティブの状態にあり、よって固定トランジスタ３２がオン状態となって中間電位Ｖｍｉｄを垂直信号線１２１に与える。これにより、画素１１Ａの動作前には、垂直信号線１２１の電位が電源配線２７の電位ＶＤＤとグランド電位との中間電位Ｖｍｉｄ（ここでは、１．５Ｖ）に固定された状態にある。この固定状態から固定パルスＦＩＸが非アクティブの状態に移行しても、短時間の間は垂直信号線１２１の電位が中間電位Ｖｍｉｄ付近に保たれる。
その後、ロードパルスＬＯＡＤおよび選択パルスＳＥＬがアクティブになると同時に、リセットパルスＲＳＴが入ることで、画素１１ＡのフローティングディフュージョンＦＤがリセットトランジスタ２３によってリセットされ、このリセット後のフローティングディフュージョンＦＤの電位がリセットレベルとしてリセットレベルとして増幅トランジスタ２４によって垂直信号線１２１に出力される。
このリセットレベルの出力後、転送パルスＴＲＦが入ることで、フォトダイオード２１の信号電荷（光電子）が転送トランジスタ２２によってフローティングディフュージョンＦＤに転送され、この転送後のフローティングディフュージョンＦＤの電位が信号レベルとして増幅トランジスタ２４によって垂直信号線１２１に出力される。これらリセットレベルおよび信号レベルは順次、垂直信号線１２１を通してカラム信号処理回路１４１へ送られる。
カラム信号処理回路１４１では、例えば、リセットレベルと信号レベルとの差をとることで画素１１Ａ固有の固定パターンノイズを除去するＣＤＳ処理、ＣＤＳ処理後の信号の保持、あるいは増幅などの種々の信号処理が行われる。
その後、ロードパルスＬＯＡＤおよび選択パルスＳＥＬが非アクティブ状態になり、しかる後固定パルスＦＩＸがアクティブ状態になると、固定トランジスタ３２がオン状態となって中間電位Ｖｍｉｄを垂直信号線１２１に与えるため、垂直信号線１２１の電位が再び中間電位Ｖｍｉｄに固定される。この後に、カラム信号処理回路１４１から信号が出力される期間（有効期間）となる。
ここで、画素１１Ａから垂直信号線１２１に信号が出力され、垂直信号線１２１の電位が変化するときに、容量結合（カップリング）によって画素アレイ部１２のウェル電位が揺らされる。画素１１Ａからリセットレベルや信号レベルが出力されている期間に画素アレイ部１２のウェル電位が揺れていると、先述したように、当該ウェル電位の揺れがリセットレベルと信号レベルに影響を及ぼすため、ノイズやシェーディングの原因となる。そこで、本実施例１に係るＣＭＯＳイメージセンサでは、固定トランジスタ３２の作用により、画素１１Ａの動作期間に入る直前に垂直信号線１２１の電位を中間電位Ｖｍｉｄに固定し、画素アレイ部１２のウェルの電位が揺らされないようにしている。
このとき一番大きなのが、画素１１Ａが動作を始める前に、垂直信号線１２１の電位が何ボルトになっているかである。垂直信号線１２１の電位が例えば０ＶやＶＤＤレベルにあり、これらのレベルからリセットレベルに急激に遷移すると、垂直信号線１２１の電位が大きく変化し、これに伴って画素アレイ部１２のウェル電位が揺れることになるため、当該ウェル電位の揺れがリセットレベルと信号レベルに影響を及ぼし、ノイズやシェーディングが発生する。
従来のＣＭＯＳイメージセンサでは、画素１１Ａが動作を始める前の垂直信号線１２１の電位は、０Ｖまたは電源電位ＶＤＤになっているか、またはフローティング状態にあった。フローティング状態の場合には、フォトダイオード２１を外れて垂直信号線１２１の拡散層に流入する光電子によって、光量が大きいときには０Ｖ近辺まで電位が下がってしまうことから、やはり好ましくない。
そこで、本実施例１に係るＣＭＯＳイメージセンサにおいては、画素１１Ａが動作期間に入る前の垂直信号線１２１の電位を、電源電位ＶＤＤとグランド電位（０Ｖ）との中間電位Ｖｍｉｄ、具体的には電源電電位ＶＤＤ＝２．５Ｖに対して例えば１．５Ｖの電位に固定することで、リセットレベルに遷移するときの垂直信号線１２１の電位揺れ（変化）を最小限に抑えるようにしている。これにより、垂直信号線１２１の電位揺れに伴う画素アレイ部１２のウェル電位の揺れが、リセットレベルと信号レベルに悪影響を及ぼすのを最小限にすることができるため、当該ウェル電位の揺れに起因するノイズやシェーディングの発生を最小限にすることができる。
垂直信号線１２１の電位の揺れを最小限に抑えるには、中間電位Ｖｍｉｄをリセットレベル付近に設定するのが好ましい。リセットトランジスタ２３とフローティングディフュージョンＦＤのカップリングによって、垂直信号線１２１の電位が例えば０．３Ｖ程度変化する。この例では、リセットパルスＲＳＴがアクティブ状態になっているときの垂直信号線１２１の電位が１．６Ｖ、その後のリセットレベルが１．３Ｖであることから、中間電位Ｖｍｉｄを１．６Ｖと１．３Ｖの間、即ち１．５Ｖに設定している。
このように、中間電位Ｖｍｉｄを１．６Ｖと１．３Ｖの間に設定するのが好ましいが、もちろんこの間でなくても、電源電位ＶＤＤとグランド電位（０Ｖ）との中間の電位であれば、リセットレベルに遷移するときの垂直信号線１２１の電位揺れを抑えて画素アレイ部１２のウェル電位の揺れを防止する、という効果を得ることができる。
なお、本実施例では、垂直信号線１２１の電位を、画素１１Ａの動作期間の終了直後に画素アレイ部１２のウェル電位の揺れに固定する場合を例に挙げて説明したが、必ずしも画素１１Ａの動作期間の終了直後である必要はなく、画素１１Ａが動作期間に入る僅か前に、具体的には画素アレイ部１２のウェル電位の揺れの時定数位までに、垂直信号線１２１の電位を中間電位Ｖｍｉｄに固定するようにすることで、所期の目的を達成することができる。
（実施例２）
図４は、本発明の実施例２に係るＣＭＯＳイメージセンサの要部の構成、即ち画素およびカラム信号処理回路の一部の構成を示す回路図である。ここでは、ある１つの画素１１Ｂと、当該画素１１Ｂの列の垂直信号線１２１に繋がるカラム信号処理回路１４１の一部の回路構成のみを示している。
図４において、画素１１Ｂは、光電変換素子、例えばフォトダイオード（ＰＤ）４１に加えて、転送トランジスタ４２、リセットトランジスタ４３および増幅トランジスタ４４の３つのトランジスタを有する構成となっている。ここでは、転送トランジスタ４２、リセットトランジスタ４３および増幅トランジスタ４４として、ＮｃｈＭＯＳトランジスタを用いた例を示しているが、ＰｃｈＭＯＳトランジスタを用いることも可能である。
フォトダイオード４１は、アノードがグランドに接続されており、入射光をその光量に応じた電荷量の信号電荷（光電子）に光電変換し、当該信号電荷を蓄積する。転送トランジスタ４２は、ドレインがフローティングディフュージョンＦＤに、ソースがフォトダイオード４１のカソードに、ゲートが転送配線４６にそれぞれ接続されており、垂直駆動回路１３から転送パルスＴＲＦが転送配線４６を通してゲートに与えられるとオン状態となって、フォトダイオード４１に蓄積されている信号電荷をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ４３は、ドレインがドレイン駆動配線４７に、ソースがフローティングディフュージョンＦＤに、ゲートがリセット配線４８にそれぞれ接続されており、垂直駆動回路１３からリセットパルスＲＳＴがリセット配線４８を通してゲートに与えられるとオン状態となり、フローティングディフュージョンＦＤの信号電荷をドレイン駆動配線４７に捨てることにより当該フローティングディフュージョンＦＤをリセットする。このドレイン駆動配線４７には、ドレインパルスＤＲＮが与えられる。増幅トランジスタ４４は、ドレインがドレイン駆動配線４７に、ゲートがフローティングディフュージョンＦＤにそれぞれ接続されており、当該フローティングディフュージョンＦＤの電位に対応した信号を垂直信号線１２１に出力する。
転送配線４６およびリセット配線４８は、同一行の画素１１Ｂについて共通に配線されている。そして、これら転送配線４６およびリセット配線４８には、上述したように、転送パルスＴＲＦおよびリセットパルスＲＳＴが垂直駆動回路１３から適宜与えられることで、フォトダイオード４１からフローティングディフュージョンＦＤへの信号電荷の転送動作およびフローティングディフュージョンＦＤのリセット動作の制御が行われる。
ここで、実施例２の３トランジスタ構成の画素１１Ｂが、実施例１の４トランジスタ構成の画素１１Ａと違う点は、上述したことから明らかなように、選択トランジスタ２５が無いことと、電源配線２５に代えてドレイン駆動配線４７を用いていることである。ドレイン駆動配線４７は、画素アレイ部１２の全域に亘って共通の配線となっている。
この違いにより、実施例１の画素１１Ａでは選択トランジスタ２５によって画素選択を行うに対して、実施例２の画素１１ＢではフローティングディフュージョンＦＤの電位の制御によって画素選択を行うことになる。具体的には、通常はフローティングディフュージョンＦＤの電位を“Ｌ”レベルにしており、画素１１Ｂを選択するときに、選択画素のフローティングディフュージョンＦＤの電位を“Ｈ”レベルにすることで、選択画素の信号を増幅トランジスタ４４によって垂直信号線１２１に出力する。
カラム信号処理回路１４１の入力段には、例えばＮｃｈのＭＯＳトランジスタが負荷トランジスタ５１として設けられている。この負荷（ＭＯＳ）トランジスタ５１は、ドレインが垂直信号線１２１に、ソースがグランドにそれぞれ接続され、画素１１Ｂの増幅トランジスタ４４と共に、垂直信号線１２１を介してソースフォロアを形成することで定電流源をなしており、ゲートにロードパルスＬＯＡＤが与えられることによってオン状態となり、画素１１Ｂの信号を増幅トランジスタ４４を通して垂直信号線１２１に出力させる。
カラム信号処理回路１４１にはさらに、画素１１Ｂが動作期間に入る前の垂直信号線１２１の電位を、電源電位ＶＤＤとグランド電位との中間電位Ｖｍｉｄに固定する手段として例えばＰｃｈのＭＯＳトランジスタ（以下、固定トランジスタと記す）５２が設けられている。固定トランジスタ５２は、ソースが垂直信号線１２１に、ドレインが所定の中間電位Ｖｍｉｄにそれぞれ接続されており、ゲートに“Ｌ”レベルの固定パルスＦＩＸが与えられることでオン状態となり、垂直信号線１２１に中間電位Ｖｍｉｄを与えることで、垂直信号線１２１の電位を中間電位Ｖｍｉｄに固定する。ここでは、中間電位Ｖｍｉｄとして、電源電位ＶＤＤ＝２．５Ｖに対して例えば１．５Ｖを設定する。
図５は、上記構成の実施例２に係るＣＭＯＳイメージセンサの駆動タイミングを示すタイミングチャートである。ここでは、ロードパルスＬＯＡＤ、固定パルスＦＩＸ、ドレインパルスＤＲＮ、リセットパルスＲＳＴおよび転送パルスＴＲＦに加え、垂直信号線１２１の電位の概略の波形をも示し、説明のため縦軸スケールを異ならせている。ここで、固定パルスＦＩＸについては“Ｌ”レベルの状態がアクティブ状態となり、それ以外のロードパルスＬＯＡＤ、ドレインパルスＤＲＮ、リセットパルスＲＳＴおよび転送パルスＴＲＦについては“Ｈ”レベルの状態がアクティブ状態となる。また、ロードパルスＬＯＡＤの“Ｈ”レベルについては、負荷トランジスタ３１が定電流源となる電圧（約１Ｖ）である。
画素１１Ｂが動作期間に入る前では、ドレインパルスＤＲＮおよび固定パルスＦＩＸがアクティブの状態にあり、よって固定トランジスタ５２がオン状態となって中間電位Ｖｍｉｄを垂直信号線１２１に与える。これにより、画素１１Ｂが動作期間に入る前には、垂直信号線１２１の電位が電源電位ＶＤＤとグランド電位との中間電位Ｖｍｉｄ（ここでは、１．５Ｖ）に固定された状態にある。この固定状態から固定パルスＦＩＸが非アクティブの状態に移行しても、短時間の間は垂直信号線１２１の電位が中間電位Ｖｍｉｄ付近に保たれる。
その後、ロードパルスＬＯＡＤがアクティブになると同時に、リセットパルスＲＳＴが入ることにより、画素１１ＢのフローティングディフュージョンＦＤがリセットトランジスタ４３によってリセットされ、このリセット後のフローティングディフュージョンＦＤの電位がリセットレベルとして増幅トランジスタ４４によって垂直信号線１２１に出力される。
このリセットレベルの出力後、転送パルスＴＲＦが入ることにより、フォトダイオード４１の信号電荷（光電子）が転送トランジスタ４２によってフローティングディフュージョンＦＤに転送され、この転送後のフローティングディフュージョンＦＤの電位が信号レベルとして増幅トランジスタ４４によって垂直信号線１２１に出力される。これらリセットレベルおよび信号レベルは順次、垂直信号線１２１を通してカラム信号処理回路１４１へ送られ、実施例１の場合と同様の信号処理が行われる。
その後、ロードパルスＬＯＡＤおよびドレインパルスＤＲＮが非アクティブ状態になると同時に、リセットパルスＲＳＴがアクティブ状態になると、リセットトランジスタ４３がオン状態になるため、フローティングディフュージョンＦＤの電位が“Ｌ”レベルになる。その後に、ドレインパルスＤＲＮがアクティブ状態になる。続いて、固定パルスＦＩＸがアクティブ状態になると、固定トランジスタ５２がオン状態となって中間電位Ｖｍｉｄを垂直信号線１２１に与えるため、垂直信号線１２１の電位が再び中間電位Ｖｍｉｄに固定される。その後、カラム信号処理回路１４１から信号が出力される期間（有効期間）となる。
固定トランジスタ５２によって画素１１Ｂの動作期間に入る直前の垂直信号線１２１の電位を中間電位Ｖｍｉｄに固定するとともに、中間電位Ｖｍｉｄをリセットレベル付近に設定することによる作用効果、即ち画素１１Ｂから垂直信号線１２１に信号が出力された際に、画素アレイ部１２のウェルの電位が揺れないようにすることについては実施例１の場合と同じである。
ただし、３トランジスタ構成の画素１１Ｂでは、先述したように、画素アレイ部１２の全域に亘って共通の配線となっているドレイン駆動配線４７の電位が常に固定にあるのではなく、フローティングディフュージョンＦＤの電位の制御を目的として、ドレイン駆動配線４７にはドレインパルスＤＲＮが与えられるため、ドレイン駆動配線４７の電位が変化するようになっている。このため、ドレイン駆動配線４７の電位が変化するときにも、画素アレイ部１２のウェル電位がカップリングで振られ、揺れてしまう。
したがって、ドレイン駆動配線４７の電位（ドレインパルスＤＲＮのレベル）を非アクティブレベル（“Ｌ”レベル）からアクティブレベル（“Ｈ”レベル）状態に戻すタイミングが、画素１１Ｂが動作期間に入る前であると、ドレイン駆動配線４７の電位変化が画素１１Ｂの動作期間まで残り、画素アレイ部１２のウェル電位の揺れによるノイズやシェーディングが起こる。この点に鑑み、本実施例２に係るＣＭＯＳイメージセンサでは、ドレインパルスＤＲＮを非アクティブレベルからアクティブレベルに戻す動作を、画素１１Ｂの動作期間の終了後、具体的にはリセットレベルおよび信号レベルの読み出し後のリセット動作が完了した後に行うようにしている。この場合の「後」というのは、画素動作期間「前」を避けるという意味であり、ある行の画素動作の終了後、次の行の画素動作前になるほど長く時間がたっていないということであり、好ましくは、有効期間の始まる前である。
上述したように、本実施例２に係るＣＭＯＳイメージセンサでは、画素１１Ｂが動作期間に入る前の垂直信号線１２１の電位を、電源電位ＶＤＤとグランド電位（０Ｖ）との中間電位Ｖｍｉｄ、好ましくはリセットレベル付近に固定するとともに、ドレイン駆動配線４７の電位を非アクティブレベルからアクティブレベルに戻す動作を画素１１Ｂの動作期間の終了後に行う構成を採ることで、画素アレイ部１２のウェル電位の揺れがリセットレベルと信号レベルに悪影響を及ぼすのを最大限防ぐことができるため、当該ウェル電位の揺れに起因するノイズやシェーディングの発生を最大限防止できる。
ところで、リセットトランジスタ４３については、フローティングディフュージョンＦＤのリセット時の電位をできるだけ高く設定するために、通常、しきい値電圧Ｖｔｈが低く設定されている。このため、ドレイン駆動配線４７の電位を“Ｈ”レベルにするのが画素１１Ｂからの信号の読み出し後であると、その後、しきい値電圧Ｖｔｈが低く設定されているリセットトランジスタ４３でリークが生じ、このリーク電流によってフローティングディフュージョンＦＤの電位が例えば２００ｍＶ程度高くなってしまう。すると、この高い分が電源電位ＶＤＤの低電圧化に対して障害となる。
そこで、リセットトランジスタ４３のゲートに与えるリセットパルスＲＳＴの非アクティブ時のレベル（“Ｌ”レベル）を負電圧に設定することが望ましい。これにより、リセットトランジスタ４３を確実にオフ状態にできるため、当該リセットトランジスタ４３でのリークを防止でき、電源電位ＶＤＤの低電圧化が可能になる。もちろん、フォトダイオードが正孔を蓄積するタイプで、リセットトランジスタがＰｃｈＭＯＳトランジスタのときは、リセットパルスＲＳＴの非アクティブ時のレベル（“Ｈ”レベル）を電源電圧以上に設定することになる。
または、リセットトランジスタ４３のしきい値電圧Ｖｔｈを、リークを無視できる値、具体的には画素アレイ部１２の周辺回路（垂直駆動回路１３やカラム処理部１４など）に用いるトランジスタよりも低い値に設定して、動作レンジ確保のためにリセットパルスＲＳＴの“Ｈ”レベルを電源電位ＶＤＤ以上にすることが望ましい。なお、複数の電源を用いているときは、ドレイン駆動配線４７の“Ｈ”レベルとして使われている電源電圧以上にすることが望ましい。
（変形例）
なお、上記実施例１，２では、画素１１Ａ／１１Ｂが動作期間に入る前に垂直信号線１２１に与える中間電位Ｖｍｉｄを、固定値（好ましくは、リセットレベル付近）としてあらかじめ設定しておく場合を例に挙げて説明したが、画素１１Ａ／１１Ｂの動作ごとに中間電位Ｖｍｉｄとして最適な値を設定する構成を採ることも可能である。
具体的には、図６に示すように、ある１本の垂直信号線１２１、好ましくは一番端の垂直信号線１２１ｅにサンプルホールド回路６１を接続し、当該サンプルホールド回路６１において、画素１１Ａ／１１Ｂから垂直信号線１２１ｅを通して供給されるリセットレベルをサンプルホールドし、そのホールド値（リセットレベル）をバッファ６２を介して、垂直信号線１２１ごとに配された固定トランジスタ３２／５２に中間電位Ｖｍｉｄとして与えるようにする。ここで、サンプルホールドするのは、リセットレベルに近い値であれば、例えばリセットパルスＲＳＴがアクティブの間の垂直信号線１２１ｅの電圧値でも構わない。
この構成を採ることにより、画素１１Ａ／１１Ｂの動作ごとに中間電位Ｖｍｉｄとして最適な値、即ちリセットレベルを設定できるため、リセットレベルに遷移するときの垂直信号線１２１の電位揺れを最大限抑えることができるため、垂直信号線１２１の電位揺れに伴う画素アレイ部１２のウェル電位の揺れ、当該ウェル電位の揺れに起因するノイズやシェーディングの発生を確実に防止できる。ここでは、一番端の垂直信号線１２１ｅにサンプルホールド回路６１を設けるとしたが、垂直信号線１２１ごとにサンプルホールド回路６１を設ける構成を採ることも可能であり、これによれば、中間電位Ｖｍｉｄとして垂直信号線１２１ごとに最適な値を設定できる。
本発明に係る固体撮像装置は、ビデオカメラやデジタルスチルカメラなどの撮像装置の撮像デバイスとして用いることができる他、カメラ付き携帯電話などの携帯機器の撮像デバイスとしても用いることができる。
本発明が適用されるＣＭＯＳイメージセンサの全体の構成を示すブロック図である。 本発明の実施例１に係るＣＭＯＳイメージセンサの要部の構成を示す回路図である。 実施例１に係るＣＭＯＳイメージセンサの動作説明に供するタイミングチャートである。 本発明の実施例２に係るＣＭＯＳイメージセンサの要部の構成を示す回路図である。 実施例２に係るＣＭＯＳイメージセンサの動作説明に供するタイミングチャートである。 実施例１，２の変形例に係るＣＭＯＳイメージセンサの要部の構成を示す回路図である。
符号の説明
１０…ＣＭＯＳイメージセンサ、１１，１１Ａ，１１Ｂ…画素、１２…画素アレイ部、１３…垂直駆動回路、１４…カラム処理部、１５…水平駆動回路、２１，４１…フォダイオード、２２，４２…転送トランジスタ、２３，４３…リセットトランジスタ、２４，４４…増幅トランジスタ、２５…選択トランジスタ、３１，５１…負荷トランジスタ、３２，５２…固定トランジスタ、１２１，１２１ｅ…垂直信号線、１４１…カラム信号処理回路、ＦＤ…フローティングディフュージョン

Claims (6)

  1. 光電変換素子を含む画素が行列状に２次元配置され、当該行列状配置の列ごとに信号線が配線されてなる画素アレイ部と、
    前記画素アレイ部の各画素を行単位で走査するとともに、該当行の画素を駆動する垂直駆動回路と、
    前記垂直駆動回路による駆動の下に、ある行の画素が動作を終了し、次の行の画素が動作期間に入る前に、前記信号線の電位を第１の電源電位と第２の電源電位との中間電位に固定する固定手段と
    を備えた固体撮像装置。
  2. 前記中間電位が、前記画素のリセット動作によって当該画素から出力されるリセットレベル付近の電位である
    請求項１記載の固体撮像装置。
  3. 前記固定手段は、前記画素から出力される前記リセットレベルまたはそれに近い電圧値をサンプルホールドし、当該ホールド値を前記中間電位とする
    請求項２記載の固体撮像装置。
  4. 光電変換素子を含む画素が行列状に２次元配置され、当該行列状配置の列ごとに信号線が配線されてなる画素アレイ部と、
    前記画素アレイ部の各画素を行単位で走査するとともに、該当行の画素を駆動する垂直駆動回路と
    を備える固体撮像装置の駆動に当たって、
    前記垂直駆動回路による駆動の下に、ある行の画素が動作を終了し、次の行の画素が動作期間に入る前に、前記信号線の電位を第１の電源電位と第２の電源電位との中間電位に固定する
    固体撮像装置の駆動方法。
  5. 前記中間電位が、前記画素のリセット動作によって当該画素から出力されるリセットレベル付近の電位である
    請求項４記載の固体撮像装置の駆動方法。
  6. 前記画素から出力される前記リセットレベルまたはそれに近い電圧値をサンプルホールドし、当該ホールド値を前記中間電位とする
    請求項５記載の固体撮像装置の駆動方法。
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