JP6486151B2 - 撮像システム - Google Patents

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Description

本発明は、フローティングディフュージョンを共有した複数の画素を有する撮像装置に関するものである。
撮像面に、撮像用画素行と焦点検出用などの撮像以外の機能に用いる機能用画素行を設けて、それぞれの信号を読み出す撮像装置が知られている。
このような装置の一例として特許文献1には、1フレームの走査を行なう際に、撮像用画素行の走査をまとめて行い、その後、焦点検出用画素行の走査をまとめて行う方法が開示されている。
特開2010−074243号公報
特許文献1に記載された撮像装置では、1フレームの画像を得る際に、焦点検出用画素行を飛び越して撮像用画素行を順次走査した後、焦点検出用画素行を順次走査する。仮に、撮像用画素行の画素と機能用画素行の画素とでフローティングディフュージョン(以下、FD)を共有すると、FDを共有する撮像用画素行と焦点検出用画素行とで電荷蓄積期間が重ならない。そうすると、一方の画素行の電荷蓄積期間もしくはFDに信号が存在する期間において、他方の画素行では信号に用いられない電荷が光電変換部で蓄積されることになる。このような場合には、一方の画素行の画素の光電変換部から、共有されたFDに電荷が漏れこみ、他方の画素行の画素の信号にノイズが生じる恐れがあった。
本発明は上記課題に鑑み、FDを共有する複数の画素行が、互いに電荷蓄積期間が重ならないような動作を行なう構成においてノイズが低減された撮像システムを提供することを目的とする。
本発明の撮像システムは、光電変換部と、フローティングディフュージョンと、光電変換部で生じた電荷をフローティングディフュージョンに転送する転送トランジスタと、を有する画素が行列状に配された画素部と、電子シャッタ動作により各画素の電荷蓄積期間を制御し、電荷蓄積期間に生じた信号を画素から出力する走査回路とを有する撮像装置と、撮像装置から出力された信号を処理する信号処理部と、を有する撮像システムであって、画素部は、走査回路により電荷蓄積期間の少なくとも一部が互いに重なるように制御される複数の第1画素行と、走査回路により電荷蓄積期間が複数の第1画素行の電荷蓄積期間と重ならないように制御される複数の第2画素行とを有し、複数の第1画素行のうちの一部は、第2画素行の画素とフローティングディフュージョンを共有しており、複数の第1画素行のうちの他の一部は、第2画素行の画素とフローティングディフュージョンを共有しておらず、信号処理部は、第2画素行の画素とフローティングディフュージョンを共有している第1画素行の画素の信号を用いずに信号処理を行なうことを特徴とする。
本発明によれば、FDを共有する複数の画素行が、互いに電荷蓄積期間が重ならないような動作を行なう構成においてノイズを低減させることが可能となる。
撮像装置のブロック図 画素の回路図 画素部の説明図 読出しシーケンス図 駆動タイミング図 画素部の説明図 読出しシーケンス図 駆動タイミング図 読出しシーケンス図 読出しシーケンス図 画素部の説明図 読出しシーケンス図 駆動タイミング図
以下、本発明の実施形態における撮像システムについて、図面を参照しながら説明する。図面において、同様な機能を有する要素には同一の符号を付し、重複した説明は省略する。
(実施例1)
図1〜図5を用いて本実施例の撮像システムを説明する。各図面において、同様の機能を有する部分には同じ符号を付し詳細な説明は省略する。図1、2で説明する撮像システムの構成は他の実施例にも適用することが出来る。
図1に本実施例の撮像システムのブロック図を示す。撮像装置10は、画素部100、駆動パルス生成部160、垂直走査回路120、駆動線114、信号線115、列回路140、水平走査回路150、出力部170を有している。
信号処理部180は、撮像装置10から出力された信号の処理を行なう。信号処理部180は撮像装置10から出力された信号を用いた画像形成と、撮像装置10から出力された信号を用いて焦点検出を行なうため等の撮像以外の機能を行うための信号の生成を行なう。撮像装置10と信号処理部180とは、同一の半導体チップにより構成してもよいし、別の半導体チップにより構成してもよい。
画素部100は、光を電荷信号へ変換し、変換した電気信号を出力する画素101を複数有している。複数の画素101は行列状に配されている。
駆動パルス生成部160は制御パルスを生成し、垂直走査回路120は駆動パルス生成部160からの制御パルスを受け、駆動線114を介して各画素行V1〜Vnに駆動パルスを供給する。ここで供給される駆動パルスは、後述する転送トランジスタを駆動するpTX、リセットトランジスタを駆動するpRES、選択トランジスタを駆動するpSELである。列回路140は、たとえばAD変換部を有し、単位画素から出力されたアナログ信号である画素信号をデジタル信号に変換する。
垂直走査回路120から駆動パルスが各画素のトランジスタへ供給されることで各画素のトランジスタのオン、オフが切り替えられる動作を、画素行の走査という。画素行を走査することにより、各画素からの信号の出力、電荷蓄積期間の開始、終了が制御される。以下の説明において、垂直走査回路120を単に走査回路として説明する。
そして、水平走査回路150は、列回路140において並列に処理された信号を列ごとに出力部170に出力する。出力部170から出力された信号は信号処理部180に入力される。信号処理部180は、欠陥画素補正や、AE(Auto Exposure)、AF(Auto Forcus)、ホワイトバランス調整、ガンマ調整、ノイズリダクション処理、同時化処理等のデジタル信号処理を行う。そして形成した画像信号を不図示の記憶部を介して不図示の表示部に出力し画像を表示する。もしくは焦点検出用等の撮像以外の機能に用いるための信号を形成する。
図2に画素等価回路の一例を示す。本実施例では、信号電荷を電子とし、各トランジスタはN型のトランジスタとして説明する。ただし、信号電荷としてホールを用い、画素のトランジスタとしてP型のトランジスタを用いてもよい。本図ではFDを共有する2画素を示している。各画素を識別するために添え字a、bを用いているが、同様の機能を有する部分においては添え字を付さずに説明する。両者を区別しての説明が必要な場合には添え字を付して説明する。
光電変換部103は、入射光に応じて電荷対を生じさせ電子を蓄積する。光電変換部103には、例えばフォトダイオードが用いられる。
転送トランジスタ104aは光電変換部103aで蓄積された電子をFD108へ転送し、転送トランジスタ104bは光電変換部103bで蓄積された電子をFD108へ転送する。転送トランジスタ104a、104bのゲートにはそれぞれ制御パルスpTX1、pTX2が供給され、オン、オフが切り替えられる。FD108には、光電変換部103a、103bで生じ、転送トランジスタ104a、104bにより転送された電子を保持する。
増幅トランジスタ106は、そのゲートがFD108に接続されており、転送トランジスタ104a、104bによってFD108に転送された電子に基づく信号を増幅して出力する。より具体的には、FD108に転送された電子は、その量に応じた電圧に変換され、その電圧に応じた電気信号が増幅トランジスタ106を介して信号線115へ出力される。増幅トランジスタ106は、不図示の電流源とともにソースフォロア回路を構成している。
リセットトランジスタ105は、増幅トランジスタ106の入力ノードの電位をリセットする。また、リセットトランジスタ105と転送トランジスタ104a、104bとのそれぞれのオン期間を重ねることにより、光電変換部103a、103bの電位をリセットする。リセットトランジスタ105のゲートには駆動パルスpRESが供給され、オン、オフが切り替えられる。ただし、ここでは光電変換部103a、103bをリセットするために転送トランジスタ104a、104bを介する構成としたが、直接、光電変換部103a、103bをリセットする構成としてもよい。
選択トランジスタ107は、1つの信号線115に対して複数設けられている画素の信号を、1画素ずつもしくは複数画素ずつ出力させる。選択トランジスタ107のドレインは、増幅トランジスタ106のソースに接続され、選択トランジスタ107のソースは信号線115に接続されている。
本実施例の構成に代えて、選択トランジスタ107を増幅トランジスタ106のドレインと、電源電圧が供給されている電源配線との間に設けてもよい。いずれの場合も、選択トランジスタ107は、増幅トランジスタ106と信号線115との電気的導通を制御する。選択トランジスタ107のゲートには、駆動パルスpSELが供給され、選択トランジスタ107のオン、オフが切り替えられる。
なお、選択トランジスタ107を設けずに、増幅トランジスタ106のソースと信号線115を接続してもよい。その場合には、増幅トランジスタ106のドレインもしくは増幅トランジスタ106のゲートの電位を切り替えることにより、オン、オフを切り替えてもよい。
次に図3を用いて画素部100における複数の画素行V1〜Vnの配置に関して説明する。
画素部100には、走査回路により電荷蓄積期間の少なくとも一部が互いに重なるように制御される複数の第1画素行と、複数の第1画素行の電荷蓄積期間と重ならないように電荷蓄積期間が制御される複数の第2画素行とが配される。また複数の第2画素行どうしの電荷蓄積期間の少なくとも一部は互いに重なるように制御される。図3においては、画素行V1〜V3、V5〜V7、V9〜V11が第1画素行201であり、画素行V4、V8、V12が第2画素行202である。
複数の第1画素行は例えば撮像用の信号を出力する画素行(以下、撮像画素行)として用いることができる。複数の第2画素行は例えば焦点検出等の撮像以外の機能を有する機能用の信号を取得するための画素行(以下、機能画素行)として用いることができる。以下の説明では第1画素行を撮像画素行として用い、第2画素行を機能画素行として用いた例に関して説明する。
図3において、画素行V1の画素と画素行V2の画素とがFD108を共有し、画素行V3の画素と画素行V4の画素とがFD108を共有し、以下の画素行も同様の順に2つの画素でFD108を共有している。
したがって、複数の撮像画素行のうちの一部(画素行V3)は、機能画素行の画素(V4)とFDを共有している。そして、複数の第1画素行のうちの他の一部(V1)は、機能画素行の画素とFDを共有していない。機能画素行の画素とFDを共有しない例として、本例では、撮像画素行どうしでFDを共有する例を示す。その他にも、FDを共有しない場合や、そのほかの画素行の画素とFDを共有する構成であってもよい。
以下説明のため、撮像画素行の画素と機能画素行の画素とにより共有されるFD108をFD108a(第1FD)とする。複数の撮像画素行の画素のみで共有されるFD108をFD108b(第2FD)とする。そして、複数の機能画素行の画素のみで共有されるFD108をFD108c(第3FD)とする。なお、ここでは2画素がFD108を共有する構成について述べているが、2画素以上でFDを共有していてもよい。これは以下の実施例においても同様である。
図4は画素部における信号読出しシーケンスを示す図である。図4において、縦方向は画素行を示し、横方向は時間の経過を示している。画素行は平面視においてこの番号の順に配置されている。電荷蓄積期間は電子シャッタ動作によって制御される。具体的には、各画素行の光電変換部103のリセットによって電荷蓄積期間が開始し、所定期間経過後、各画素行の光電変換部103の電荷を転送することで電荷蓄積期間が終了する。
撮像面全体では、複数の撮像画素行の電荷蓄積期間は、各撮像画素行の画素の光電変換部に蓄積された電荷を行ごとに順次リセットすることで開始する。そして、複数の撮像画素行の電荷蓄積期間は、各撮像画素行の画素の光電変換部に蓄積された電荷を行ごとにFD108へ順次転送することで終了する。そして撮像画素行のうち互いに隣り合う画素行の電荷蓄積期間は重なっている。
複数の機能画素行の電荷蓄積期間は、各機能画素行の画素の光電変換部に蓄積された電荷を行ごとに順次リセットすることで開始する。そして、複数の機能画素行の電荷蓄積期間は、光電変換部に蓄積された電荷を行ごとにFD108へ順次転送することで終了する。機能画素行の電荷蓄積期間は撮像画素行の電荷蓄積期間と重なっておらず、機能画素行同士の電荷蓄積期間は互いに重なっている。
このような動作により、複数の撮像画素行の一電荷蓄積期間の信号と、複数の機能画素用の一電荷蓄積期間の信号とを時分割で出力する。
また、電荷蓄積期間の終了後であって信号線115への信号の出力が終了するまでの期間を出力期間と呼ぶ。図4の矢印の始点と終点とで示す期間は各行における電荷蓄積期間と出力期間を示している。これは、図7、図9、図10、図12においても同様である。
そして画素部100の全画素行の電荷蓄積期間の開始から出力期間の終了までを1つのフレーム期間として各フレーム期間を第1フレーム期間FR1、第2フレーム期間FR2とする。また、FR3以降は省略している。
第1フレーム期間FR1は第1期間S1と第2期間S2により構成されており、第1期間S1では、機能画素行V4、V8、V12を飛び越し走査して、撮像画素行V1〜V3、V5〜V7、V9〜V11を順次走査して信号を出力させる。機能画素行V4、V8、V12は走査されないため、第1期間S1においてはこれらの画素行の電荷蓄積期間は開始されない。これに対し、撮像画素行V1〜V3、V5〜V7、V9〜V11は走査されるため、これらの画素行の電荷蓄積期間が順次開始された後に、各々の電荷蓄積期間に生じた信号が順次出力される。
第2期間S2では、撮像画素行V1〜V3、V5〜V7、V9〜V11を飛び越し走査して、機能画素行V4、V8、V12を順次走査して信号を出力させる。撮像画素行V1〜V3、V5〜V7、V9〜V11は走査されないため、これらの画素行の電荷蓄積期間は開始されない。これに対し、機能画素行V4、V8、V12は走査されるため、これらの画素行の電荷蓄積期間が順次開始された後に、各々の電荷蓄積期間に生じた信号が順次出力される。
したがって機能画素行V4、V8、V12の電荷蓄積期間は、各々に隣り合って配される画素行V3、V5、V7、V9、V11の電荷蓄積期間と重ならない。
次に図5を用いて、撮像画素行の画素と機能画素行の画素とがFD108aを共有している画素行V3、V4と、複数の撮像画素行の画素どうしがFD108bを共有している画素行V5とV6の詳細な動作を示す。本図を用いて本実施例の課題を説明する。
図5の縦方向には、各画素行の駆動パルスを示しており、横方向には時間の経過を示している。水平同期パルスにより水平走査期間HDが設定される。
図5において、駆動パルスがハイレベルの期間において各トランジスタがオンとなる。また、各トランジスタの駆動パルスにおいて、実線で示された期間は、その画素行の各トランジスタに垂直走査回路120から各信号(pRES、pTX、pSEL)が供給されている。破線で示された期間は垂直走査回路120から各信号が供給されておらず、各駆動配線の電位が寄生容量によって保持されていることを意味する。ただし、破線で示された部分においても、垂直走査回路120から信号が供給されていてもよい。
まず、時刻t0に、水平同期パルスにより、第1水平走査期間HD1が開始される。この時、画素行V3の駆動パルスpRES3、4及び駆動パルスpTX3がハイレベルになる。次に時刻t1に、駆動パルスpRES3、4および駆動パルスpTX3がローレベルとなる。これにより光電変換部103がリセットされ、画素行V3の画素の電荷蓄積期間Ts3が開始される。期間t0−t1をリセット期間Tres3とする。ここでは図示していないが、第1水平走査期間HD1において所定の画素行の画素からの信号の読出しが行われる。
時刻t2に第1水平走査期間HD1が終了する。
そして時刻t3に第2水平走査期間HD2が開始される。この時、画素行V5の駆動パルスpRES5、6及び駆動パルスpTX5がハイレベルになる。
次に時刻t4に、駆動パルスpRES5、6および駆動パルスpTX5がローレベルとなる。これにより画素行V5の光電変換部103aがリセットされ、画素行V5の画素の電荷蓄積期間Ts5が開始される。期間t3−t4をリセット期間Tres5とする。
時刻t5に、第2水平走査期間HD2が終了する。
時刻t6に、第3水平走査期間HD3が開始され、画素行V3の駆動パルスpSEL3、4およびpRES3、4がハイレベルになる。さらに、画素行V6の駆動パルスpRES5、6及びpTX6がハイレベルになる。そして、時刻t7に、駆動パルスpRES3、4がローレベルになる。これにより画素行V3、V4のFD108aがリセットされる。また、画素行V6の駆動パルスpRES5、6及び駆動パルスpTX6がローレベルとなる。これにより画素行V6の光電変換部103bがリセットされ、電荷蓄積期間Ts6が開始される。期間t6−t7をリセット期間Tres6とする。
そして期間t7−t8に、画素行V3のノイズ信号が信号線115に出力される。
時刻t8に、駆動パルスpTX3がハイレベルとなり、時刻t9に駆動パルスpTX3がローレベルとなる。この動作により画素行V3の光電変換部103aに蓄積された電荷が第1FDに転送される。期間t1−t9が画素行V3の電荷蓄積期間Ts3となる。
時刻t10に、駆動パルスpSEL3、4がローレベルになる。これによって画素行V3、4の選択トランジスタ107がオフになる。そして、期間t9−t10に、電荷蓄積期間Ts3に光電変換部で生じた電荷に基づく信号が信号線115に出力される。時刻t10で第3水平走査期間HD3が終了する。期間t9−t10を出力期間Top3とする。
時刻t11に第4水平走査期間HD4が開始される。この時、画素行V5の駆動パルスpSEL5、6およびpRES5、6がハイレベルとなり、画素行V5、6の選択トランジスタ107がオンとなる。そして画素行V5、V6で共有される第2FDのリセットが開始される。
時刻t12に駆動パルスpRES5、6がローレベルとなり、これにより画素行V5、V6の画素で共有される第2FDのリセットが完了する。そして期間t12−t13に、画素行V5のノイズ信号が信号線115に出力される。
時刻t13に駆動パルスpTX5がハイレベルとなり、時刻t14にpTX5がローレベルとなる。この動作により画素行V5の光電変換部103aに蓄積された電荷が画素行V5、6の画素で共有される第2FDに転送される。期間t4−t14が画素行V5の電荷蓄積期間Ts5となる。
時刻t15では、駆動パルスpSEL5、6がローレベルになる。これによって画素行V5、6の選択トランジスタ107がオフになる。また、第4水平走査期間HD4が終了する。そして、期間t14−t15に、電荷蓄積期間Ts5に画素行V5の光電変換部103aで生じた電荷に基づく信号が信号線115に出力される。期間t14−t15を出力期間Top5とする。
続いて、時刻t16に第5水平走査期間HD5が開始される。ここでは、画素行V6の駆動パルスpSEL5、6およびpRES5、6がハイレベルとなる。これによって画素行V5、6の選択トランジスタ107がオンとなり、画素行V5、V6で共有される第2FDのリセットが開始される。
時刻t17に駆動パルスpRES5、6がローレベルとなり、これにより画素行V5、V6の第2FDのリセットが完了する。期間t17−t18に、画素行V5のノイズ信号が信号線115に出力される。
時刻t18に駆動パルスpTX6がハイレベルとなり、時刻t19にpTX6がローレベルとなる。この動作により画素行V6の光電変換部103bに蓄積された電荷が画素行V5、6で共有される第2FDに転送される。期間t7−t19が画素行V6の電荷蓄積期間Ts6となる。
そして時刻t20で駆動パルスpSEL5、6がローレベルになり、第5水平走査期間HD5が終了する。また、期間t19−t20に、電荷蓄積期間Ts6に画素行V6の光電変換部103bで生じた電荷に基づく信号が信号線115に出力される。この期間を出力期間Top6とする。その後同様に撮像画素行の信号の電荷蓄積期間及び電荷蓄積期間に生じた信号の読出しが行われる。そして撮像画素用の信号の読出しがすべて終了した時点で第1期間S1が終了する。
なお、機能画素行V4は第1期間S1における撮像画素行の読出し動作が全て終了するまで駆動パルスpTX4はローレベルである。そして、第1期間S1における撮像画素行の読出し動作が全て終了すると、第2期間S2の機能画素行の読出し動作へ移行する。ここでは、第8水平走査期間HD8から機能画素行V4の読出し動作が行われる。
時刻t21に、水平同期パルスにより、第8水平走査期間HD8が開始される。この時、画素行V3の駆動パルスpRES3、4及び駆動パルスpTX4がハイレベルになる。次に時刻t22に、駆動パルスpRES3、4および駆動パルスpTX4がローレベルとなる。これにより光電変換部103がリセットされ、画素行V4の画素の電荷蓄積期間Ts4が開始される。期間t21−t22をリセット期間Tres4とする。
そして第9水平走査期間HD9が終了した後、時刻t23に、第10水平走査期間HD10が開始される。第9水平走査期間HD9には不図示の画素行からの信号読み出しが行われる。また時刻t23に、画素行V4の駆動パルスpSEL3、4およびpRES3、4がハイレベルになる。
そして時刻t24に、駆動パルスpRES3、4がローレベルになる。これにより画素行V3、V4のFD108aがリセットされる。そして期間t24−t25に、画素行V4のノイズ信号が信号線115に出力される。
時刻t25に駆動パルスpTX4がハイレベルとなり、時刻t26に駆動パルスpTX4がローレベルとなる。この動作により画素行V4の光電変換部103に蓄積された電荷が第1FDに転送される。期間t22−t26が画素行V4の電荷蓄積期間Ts4となる。
時刻t27に、駆動パルスpSEL3、4がローレベルになる。これによって画素行V3、4の選択トランジスタ107がオフになる。そして、期間t26−t27に、電荷蓄積期間Ts4に光電変換部103で生じた電荷に基づく信号が信号線115に出力される。時刻t27で第10水平走査期間HD10が終了する。期間t26−t27を出力期間Top4とする。
ここで、画素行V3においては、時刻t9から第2フレーム期間FR2の電荷蓄積期間の開始である時刻t28までは、光電変換部103aに電荷が蓄積される状態となる。期間t9‐t28に蓄積された電荷は画素外に信号として出力されないため、この期間を無効期間Tnu3とよぶ。画素行V4、V5においても同様に無効期間Tnu4、Tnu5が存在する。
ここで、画素行V3の画素と画素行V4の画素は第1FDを共有しているために、画素行V4の光電変換部103bから、共有された第1FDへ電荷の漏れこみが発生するおそれがある。または、画素行V3の光電変換部103aから、共有された第1FDへ電荷の漏れこみが発生するおそれがある。第1FDへ電荷が漏れこむと、各光電変換部の信号を第1FDへ転送した際のノイズとなる。
この現象は、特に高輝度な被写体を撮像した場合や、第1FDを共有する複数の画素の一方の電荷蓄積期間Tsに対して他方の無効期間Tnuが長い場合に発生することが多い。もしくは、光電変換部103a、103bの電荷蓄積可能な電荷量に対して、受光量が過大な時に発生することが多い。
そこで、本実施例では、画素行V3の画素と画素行V4の画素が第1FDを共有する構成において、信号処理部180で画素行V3の画素の信号を信号処理に用いることなく、他の画素行の信号を用いて信号処理を行なう。同様に画素行V7、V11の画素の信号も信号処理に用いない。
本実施例において画素行V3、V7、V11は撮像画素行であるため、信号処理部180は、画素行V3、V7、V11以外の撮像画素行、すなわち、画素行V1、V2、V5、V6、V9、V10を用いて画像形成処理を行なう。つまり、複数の撮像画素行の画素のみが第2FDを共有している画素行から出力された信号は、信号処理部180において画像形成処理に用いる。
そのため、撮像画素行の画素と機能画素行の画素が第1FDを共有している構成のうち撮像用画素行の画素から読みだされた信号を画像形成処理に使用しなくても画像を形成することができる。これにより、第1FDへの電荷の漏れこみによる画像への影響を抑制することが可能となる。
ここで画素行V3、V7、V11の信号を信号処理に用いない方法としては種々の方法を取ることができる。たとえば、信号処理部180に画素行V3などの信号処理に用いない信号の入力を行なわない。もしくは、信号処理部180に信号が入力された後、その画素のアドレスを判別して、信号処理時にその信号を無視するという処理を行なえばよい。
もしくは第1FDを共有する他方の画素行、すわなち、画素行V4、V8、V12の信号を信号処理部180で用いなくてもよい。ただしこの場合には、画素行V4、V8、V12の他に、撮像画素行とFDを共有しない機能画素行が必要である。
本実施例によれば、FDを共有した際のFDを介した電荷の漏れこみによるノイズの影響が抑制された撮像信号や機能用信号を取得することが可能となる。
また画像形成処理に用いない場合には、その部分の画像の信号が欠落することになるが、画像の解像度によって、信号が欠落してもよい場合には、そのまま画像を形成すればよい。もしくは、周囲の画素行の信号を用いて補間を行なって画像を形成してもよい。
また本実施例においては、機能用画素として焦点検出用の画素を例に説明を行なったが、これに限られるものではない。例えば、機能用画素としては撮像以外の機能を有するもの、もしくは撮像以外に用いられる信号を出力可能なものを用いることができる。具体例として上述の焦点検出用画素の他に、距離検出用画素、温度検出用画素、赤外線検出用画素を用いることができる。以下の実施例でも同様である。
なお、本実施例では電子シャッタ動作として1画素行ずつ電荷蓄積期間が異なるローリングシャッタ動作を構成しているが、グローバル電子シャッタ動作でもよい。グローバル電子シャッタ動作の場合には、複数の第1画素行の電荷蓄積期間もしくは複数の第2画素行の電荷蓄積期間の全てが重なることになる。これは以下の実施例でも同様である。
(実施例2)
本実施例の実施例1との違いは、画素部100において、FD108を共有する画素行の組み合わせが異なることである。本実施例においては、実施例1の組み合わせに加えて、複数の第2画素行の画素どうしで第3FDを共有する組み合わせを更に有している。
図6に本実施例の画素部100の各画素行の配置を示す。図6と図3では、機能画素行202と撮像画素行201の行数が異なる。ここでは、画素行V1〜V3、V7、V8、V12は撮像画素行であり、他の画素行は機能画素行である。
本実施例の画素部100は、第1FDを共有する撮像画素行と機能画素行、第2FDを共有する複数の撮像画素行、そして、第3FDを共有する複数の機能画素行を有する。
図7は画素部100の信号読出しシーケンスを示す図である。図7において、第1期間S1では、機能画素行である画素行V4〜V6、V9〜V11を飛び越し走査して、撮像画素行である画素行V1〜V3、V7、V8、V12を互いの電荷蓄積期間の少なくとも一部が重なるように走査する。次の第2期間S2では撮像画素行の各画素行を飛び越し走査して、機能画素行V4〜V6、V9〜V11の各画素行を順次走査する。
次に、図8を用いて、図7に示した画素行の信号読み出しシーケンスのうち、撮像画素行の画素と機能画素行の画素とが第1FDを共有している部分と複数の機能画素行の画素同士が第3FDを共有している部分を抜き出して説明する。なお、図8では不図示ではあるが、前述したように本実施例においては、複数の撮像画素行の画素同士が第2FDを共有する構成も有する。
図8では、図7に示した12行の画素行のうち、撮像画素行V3および機能画素行V4、V5、V6の各信号タイミングについて説明する。図5との違いは、第2期間S2において複数の機能画素行の画素で第3FDを共有する画素行V5、V6の読出し動作を行うことである。以下、主に、図5との差分に関して説明する。
期間t0−t10では、画素行V3は図5と同じ走査が行われる。そして、第1期間S1に複数の撮像画素行を走査した後に、第2期間S2に複数の機能画素行を走査する。ここでは第2期間S2の読出し動作を説明する。
時刻t11に、水平同期パルスにより、第5水平走査期間HD5が開始される。この時、画素行V4の駆動パルスpRES3、4及び駆動パルスpTX4がハイレベルになる。
時刻t12に、駆動パルスpRES3、4および駆動パルスpTX4がローレベルとなる。これにより画素行V4の光電変換部103bがリセットされ、画素行V4の光電変換部103bにおける電荷蓄積期間Ts4が開始される。この期間t11−t12が光電変換部103bのリセット動作が行われるリセット期間Tres4である。
ここでは図示していないが、第5水平走査期間HD5において所定の画素行の画素からの信号の読出しが行われる。
時刻t13に第5水平走査期間HD5が終了する。そして時刻t14に第6水平走査期間HD6が開始される。この時、画素行V5の駆動パルスpRES5、6及び駆動パルスpTX5がハイレベルになる。
次に時刻t15に、駆動パルスpRES5、6および駆動パルスpTX5がローレベルとなる。これにより画素行V5の光電変換部103aがリセットされる。期間t14−t15をリセット期間Tres5とする。そして画素行V5の光電変換部103aにおける電荷蓄積期間Ts5が開始する。
時刻t16に第6水平走査期間HD6が終了する。そして時刻t17に第7水平走査期間HD7が開始される。そして画素行V4の駆動パルスpSEL3、4およびpRES3、4がハイレベルになる。駆動パルスpSEL3、4がハイレベルになることで、画素行V3、4の選択トランジスタ107がオンとなる。
さらに、画素行V6の駆動パルスpRES5、6及びpTX6がハイレベルになる。そして、時刻t18において、駆動パルスpRES3、4がローレベルになる。これにより画素行V3、V4のFD108aがリセットされる。また、画素行V6の駆動パルスpRES5、6がローレベルになり、画素行V6の光電変換部103bがリセットされる。
そして、期間t18−t19に、画素行V4のノイズ信号が信号線115に出力される。この期間を画素行V6のリセット期間Tres6とする。そして画素行V6の光電変換部103bにおける電荷蓄積期間Ts6が開始される。
時刻t19に駆動パルスpTX4がハイレベルとなり、時刻t20に駆動パルスpTX4がローレベルとなる。この動作により画素行V4の光電変換部103bに蓄積された電荷が画素行V3、V4のFD108aに転送される。期間t12−t20が画素行V4の電荷蓄積期間Ts4となる。
時刻t21では、駆動パルスpSEL3、4がローレベルになる。これによって画素行V3、4の選択トランジスタ107がオフになる。そして、第7水平走査期間HD7が終了する。そして、期間t20−t21に、電荷蓄積期間Ts4に光電変換部103bで生じた電荷に基づく信号を信号線115に出力される。この期間を出力期間Top4とする。
時刻t22に第8水平走査期間HD8が開始される。ここでは、画素行V5の駆動パルスpSEL5、6およびpRES5、6がハイレベルとなる。そして画素行V5、6の選択トランジスタ107がオンとなる。
時刻t23に駆動パルスpRES5、6がローレベルとなり、これにより画素行V5、V6のFD108がリセットされる。期間t23−t24に、画素行V5のノイズ信号が信号線115に出力される。
時刻t24に駆動パルスpTX5がハイレベルとなり、時刻t25にpTX5がローレベルとなる。この動作により画素行V5の光電変換部103aに蓄積された電荷が画素行V5、6のFD108cに転送される。期間t15−t25が画素行V5の電荷蓄積期間Ts5となる。
時刻t26では、駆動パルスpSEL5、6がローレベルになる。これによって画素行V5、6の選択トランジスタ107がオフになる。そして、第8水平走査期間HD8が終了する。そして、期間t25−t26に、電荷蓄積期間Ts5に画素行V5の光電変換部103aで生じた電荷に基づく信号を信号線115に出力する。この期間を出力期間Top5とする。
続いて、時刻t27に第9水平走査期間HD9が開始する。ここでは、画素行V6の駆動パルスpSEL5、6およびpRES5、6がハイレベルとなる。そして画素行V5、6の選択トランジスタ107がオンとなる。
時刻t28に駆動パルスpRES5、6がローレベルとなり、これにより画素行V5、V6のFD108cがリセットされる。期間t28−t29に、画素行V5のノイズ信号が信号線115に出力される。
時刻t29に駆動パルスpTX6がハイレベルとなり、時刻t30に駆動パルスpTX6がローレベルとなる。この動作により画素行V6の光電変換部103bに蓄積された電荷が画素行V5、6のFD108cに転送される。期間t18−t30が画素行V6の電荷蓄積期間Ts6となる。
そして時刻t31で駆動パルスpSEL5、6がローレベルになり、第9水平走査期間HD9が終了する。また、期間T30−t31に電荷蓄積期間Ts6に画素行V6の光電変換部103bで生じた電荷に基づく信号を信号線115に出力する。この期間を出力期間Top6とする。
図8で説明した走査においても実施例1と同様の課題が生じる。これに対し本実施例では、複数の機能画素行の画素のみで第3FDを共有しておりこれらの画素行の信号を信号処理部180での信号処理に使用する。
そのため、第1FDを共有している撮像画素行の画素と機能画素行の画素といずれか一方の画素行の信号を用いなければよい。より好ましくは両方用いなくてもよい。これは本実施例の複数の機能画素行の画素同士が第3FDを共有している構成から出力された信号を用いて、信号処理部180において信号処理を行なうことができるためである。
(実施例3)
本実施例の実施例1、2との違いは、撮像装置10から、上述のFDへの電荷漏れこみが発生する画素行の信号を画素から出力しないことである。
実施例1、2では、撮像装置10からは、FDへの電荷の漏れこみによりノイズが生じ得る画素の信号も撮像装置10の外部に出力されていた。そのため、信号処理部180での処理負荷が高いことと、信号読み出しの高速化という点で課題があった。これに対し、本実施例では撮像装置10から信号を出力しないことでこのような課題を解決している。
本実施例の構成は、垂直走査回路120により走査する際に当該画素行を飛び越し走査して、信号線115に信号を読み出さないことで実現できる。さらに、信号線115には信号が読み出された後に、水平走査回路において飛び越し走査がなされ、信号を読み出さないようにしてもよい。
まず、本実施例において画素部100が実施例1と同じ図3の構成である場合について説明する。この時の信号読み出しシーケンスは図9となる。本実施例では、第1FDを共有する撮像画素行の画素と機能画素行の画素のうち撮像画素行の信号の出力が行われない。ここでは該当する撮像画素行を画素行V3として説明する。
垂直走査回路120によって画素行V3の信号を読み出さない場合には、図5の駆動パルスpSEL3、4を少なくとも出力期間Top3においてローレベルにする。これにより、信号出力を行う期間に選択トランジスタ107をオフとすることができる。もしくは、少なくとも期間t7−t10の駆動パルスpTX3をローレベルとしてもよい。
また、水平走査回路150によって、画素行V3の信号を読み出さない場合には、列回路140に対して、水平走査を行う際に画素行V3の信号を飛び越し走査し、信号が読みだされないようにすればよい。
次に画素部100が実施例2と同じ図6の構成である場合について説明する。この時の画素部の信号読み出しシーケンスは図10となる。図10では、第1FDを共有する撮像画素行と機能画素行のうち機能画素行の読み出しが行われない。ここでは該当する機能用画素行を画素行V4として説明する。
垂直走査回路120によって画素行V4の信号を読み出さない場合には、図8の駆動パルスpSEL3、4を少なくとも出力期間Top4においてローレベルにする。これにより、信号出力を行う期間に選択トランジスタ107をオフとすることができる。
もしくは、少なくとも期間t18−t21に駆動パルスpTX4をローレベルとする。これにより、選択トランジスタ107がオンのときで、FD108aに信号の保持が可能な期間に、画素行V4の光電変換部103bに蓄積された電荷をFD108aに転送しない。
また、垂直走査回路120によって、駆動線114を介して出力された信号は列回路140で並列に処理される。そして、画素行V4の信号を読み出さない場合には水平走査回路150によって、列回路140に対して、水平走査を行う際に画素行V4の信号を飛び越し走査することで、保持された信号が読みだされない。
本実施例によれば上述の実施例で得られる効果に加えて、信号処理部180での処理負荷を下げることができ、信号読み出しの高速化、低消費電力化を図ることが可能となる。
(実施例4)
本実施例の上述の実施例との違いは、FD108を共有する画素行の組み合わせである。上述の実施例では、第1画素行と第2画素行とが第1FDを共有していたが、本実施例では、第1画素行の画素どうし、及び第2画素行の画素どうしで第2FD、第3FDを共有する構成である。第1画素行と第2画素行とで第2FDを共有する構成は有さない。
このような構成によれば、FDを共有する画素行の間で電荷蓄積期間は重なるため、FDへの電荷の漏れ出し量を小さくすることができる。
図11において本実施例の画素部100の複数の画素行の配置について説明する。図3と同様に12行の画素行数に省略して示している。本実施例では、撮像画素行は画素行V1〜V4、V7、V8、V11、V12であり、機能画素行は、画素行V5、V6、V9、V10である。
そして、本実施例の画素部100は、実施例1〜実施例3とは異なり、撮像画素行の画素と機能画素行の画素とがFDを共有している構成をもたない。そして、複数の撮像画素行の画素のみが第2FDを共有している構成と、複数の機能画素行の画素のみが第3FDを共有している構成を有する。
図12は画素部の信号読出しシーケンスを示す図である。図12において、第1期間S1では、機能画素行である画素行V5、V6、V9、V10を飛び越し走査して、画素行V1〜V4、V7、V8、V11、V12を順次走査する。次の第2期間S2では撮像画素行の各画素行を飛び越し走査して、機能画素行の各画素行を順次走査する。
図13では、図12に示した12行の画素行のうち、画素行V3、V4、V5、V6の各信号タイミングについて説明する。
ここでは、撮像画素行の動作タイミングについてのみ説明する。機能画素行の動作は図8の動作と同様であるため説明を省略する。
まず、時刻t0において、水平同期パルスにより、第1水平走査期間HD1が開始される。この時、画素行V3の駆動パルスpRES3、4及び駆動パルスpTX3がハイレベルになる。次に時刻t1において、駆動パルスpRES3、4および駆動パルスpTX3がローレベルとなる。これにより光電変換部103aがリセットされ、画素行V3の画素の光電変換部103aにおける電荷蓄積期間Ts3が開始される。期間t0−t1が光電変換部103aのリセット動作が行われるリセット期間Tres3とする。
ここでは図示していないが、第1水平走査期間HD1において所定の画素行の画素からの信号の読出しが行われる。
時刻t2に第1水平走査期間HD1が終了する。そして時刻t3に第2水平走査期間HD2が開始される。この時、画素行V4の駆動パルスpRES3、4及び駆動パルスpTX4がハイレベルになる。次に時刻t4において、駆動パルスpRES3、4および駆動パルスpTX4がローレベルとなる。これにより画素行V4の光電変換部103bがリセットされる。期間t3−t4をリセット期間Tres4とする。そして画素行V4の光電変換部103bにおける電荷蓄積期間Ts4が開始される。
時刻t5では、第2水平走査期間HD2が終了する。そして時刻t6に第3水平走査期間HD3が開始される。時刻t6に、画素行V3の駆動パルスpSEL3、4およびpRES3、4がハイレベルになる。駆動パルスpSEL3、4がハイレベルになることで、画素行V3、4の選択トランジスタ107がオンとなる。
そして、時刻t7において、駆動パルスpRES3、4がローレベルになる。これにより画素行V3、V4のFD108bがリセットされる。
そして、期間t7−t8に、画素行V3のノイズ信号が信号線115に出力される。
時刻t8に駆動パルスpTX3がハイレベルとなり、時刻t9に駆動パルスpTX3がローレベルとなる。この動作により画素行V3の光電変換部103aに蓄積された電荷が画素行V3、V4のFD108bに転送される。期間t1−t9が画素行V3の電荷蓄積期間Ts3となる。また、時刻t9から次のリセット期間Tres3の開始である時刻t32まで、画素行V3は無効期間Tnu3となる。
時刻t10では、駆動パルスpSEL3、4がローレベルになる。これによって画素行V3、4の選択トランジスタ107がオフになる。また、第3水平走査期間HD3が終了する。そして、期間t9−t10に、電荷蓄積期間Ts3に光電変換部103aで生じた電荷に基づく信号を信号線115に出力する。この期間を出力期間Top3とする。
時刻t11に第4水平走査期間HD4が開始する。ここでは、画素行V4の駆動パルスpSEL3、4およびpRES3、4がハイレベルとなる。そして画素行V3、4の選択トランジスタ107がオンとなる。
時刻t12に駆動パルスpRES3、4がローレベルとなり、これにより画素行V3、V4のFD108bがリセットされる。期間t12−t13に、画素行V4のノイズ信号が信号線115に出力される。
時刻t13に駆動パルスpTX4がハイレベルとなり、時刻t14にpTX4がローレベルとなる。この動作により画素行V4の光電変換部103bに蓄積された電荷が画素行V3、4のFD108bに転送される。期間t4−t14が画素行V4の電荷蓄積期間Ts4となる。また、時刻t14から次のリセット期間Tres4の開始まで、画素行V4は無効期間Tnu4となる。
時刻t15では、駆動パルスpSEL3、4がローレベルになる。これによって画素行V3、4の選択トランジスタ107がオフになる。また、第4水平走査期間HD4が終了する。そして、期間t14−t15に、電荷蓄積期間Ts4に画素行V4の光電変換部103aで生じた電荷に基づく信号を信号線115に出力する。この期間を出力期間Top4とする。
本実施例によれば、FDを共有する画素行の電荷蓄積期間の少なくとも一部が重なるように構成されている。したがって、電荷蓄積期間の少なくとも一部が互いに重なる複数の第1画素行と、電荷蓄積期間が複数の第1画素行の電荷蓄積期間と重ならない複数の第2画素行とを有していても共有したFDを介したノイズの影響を低減できる。
以上本発明を複数の実施例を用いて説明したが本発明は各実施例に限定されるべきものではなく、本発明の思想を超えない範囲で適宜変更組み合わせすることができる。
10 撮像装置
100 画素部
101 画素
103a 光電変換部
103b 光電変換部
108 フローティングディフュージョン
180 信号処理部

Claims (11)

  1. 光電変換部と、フローティングディフュージョンと、前記光電変換部で生じた電荷を前記フローティングディフュージョンに転送する転送トランジスタと、を有する画素が行列状に配された画素部と、電子シャッタ動作により各画素の電荷蓄積期間を制御し、前記電荷蓄積期間に生じた信号を画素から出力する走査回路とを有する撮像装置と、
    前記撮像装置から出力された信号を処理する信号処理部と、を有する撮像システムであって、
    前記画素部は、
    前記走査回路により前記電荷蓄積期間の少なくとも一部が互いに重なるように制御される複数の第1画素行と、
    前記走査回路により前記電荷蓄積期間が前記複数の第1画素行の電荷蓄積期間と重ならないように制御される複数の第2画素行とを有し、
    前記複数の第1画素行のうちの一部は、前記第2画素行の画素と前記フローティングディフュージョンを共有しており、
    前記複数の第1画素行のうちの他の一部は、前記第2画素行の画素と前記フローティングディフュージョンを共有しておらず、
    前記信号処理部は、前記第2画素行の画素と前記フローティングディフュージョンを共有している前記第1画素行の画素の信号を用いずに信号処理を行なうことを特徴とする撮像システム。
  2. 更に、前記画素部は、
    前記複数の第1画素行の画素と前記複数の第2画素行の画素のうち、前記複数の第1画素行の画素のみで前記フローティングディフュージョンを共有する複数の前記第1画素行を有しており、
    前記複数の第1画素行の画素のみでフローティングディフュージョンを共有する複数の前記第1画素行の画素の信号を、前記信号処理部において用いて信号処理を行なうことを特徴とする請求項1に記載の撮像システム。
  3. 前記複数の第2画素行の一部は、複数の前記第2画素行の画素のみで前記フローティングディフュージョンを共有しており、
    前記複数の第2画素行の前記一部の画素の信号を、前記信号処理部を用いて信号処理を行なうことを特徴とする請求項1に記載の撮像システム。
  4. 前記第1画素行は撮像画素を有し、前記第2画素行は撮像以外の機能に用いる機能画素を有しており、
    前記撮像画素と前記機能画素とで前記フローティングディフュージョンを共有しており、
    前記信号処理部において、前記フローティングディフュージョンを共有した前記撮像画素と前記機能画素のうち、前記撮像画素の信号を前記信号処理部において用いずに画像形成処理を行なうことを特徴とする請求項1乃至3のいずれか1項に記載の撮像システム。
  5. 前記撮像画素どうしで前記フローティングディフュージョンを共有しており、
    前記フローティングディフュージョンを共有した前記撮像画素の信号を前記信号処理部において画像形成処理に使用することを特徴とする請求項4に記載の撮像システム。
  6. 前記信号処理部は、前記撮像画素の信号を前記信号処理部における画像形成処理に用いない場合に、前記画像形成処理に使用されない画素の信号を、当該画素の周囲の撮像画素の信号を用いて補間することを特徴とする請求項5に記載の撮像システム。
  7. 前記機能画素どうしで前記フローティングディフュージョンを共有しており、前記フローティングディフュージョンを共有した前記機能画素の信号を前記信号処理部における信号処理に使用することを特徴とする請求項4に記載の撮像システム。
  8. 光電変換部と、フローティングディフュージョンと、前記光電変換部で生じた電荷を前記フローティングディフュージョンに転送する転送トランジスタと、を有する画素が行列状に配された画素部と、電子シャッタ動作により各画素の電荷蓄積期間を制御し、前記電荷蓄積期間に生じた信号を画素から出力する走査回路とを有する撮像装置であって、
    前記画素部は、
    前記走査回路により前記電荷蓄積期間の少なくとも一部が互いに重なるように制御される複数の第1画素行と、
    前記走査回路により前記電荷蓄積期間が前記複数の第1画素行の電荷蓄積期間と重ならないように制御される複数の第2画素行とを有し、
    前記複数の第1画素行のうちの一部は、前記第2画素行の画素と前記フローティングディフュージョンを共有しており、
    前記複数の第1画素行のうちの他の一部は、前記第2画素行の画素と前記フローティングディフュージョンを共有しておらず、
    前記走査回路は、
    前記第1画素行の前記一部の画素の信号を画素から出力せず、前記第1画素行の前記他の一部の画素の信号を画素から出力させることを特徴とする撮像装置。
  9. 前記複数の第2画素行の一部は、複数の前記第2画素行の画素のみで前記フローティングディフュージョンを共有しており、
    前記複数の第2画素行の前記一部の画素の信号を出力することを特徴とする請求項8に記載の撮像装置。
  10. 光電変換部と、フローティングディフュージョンと、前記光電変換部で生じた電荷を前記フローティングディフュージョンに転送する転送トランジスタと、を有する画素が行列状に配された画素部と、電子シャッタ動作により各画素の電荷蓄積期間を制御し、前記電荷蓄積期間に生じた信号を画素から出力する走査回路とを有する撮像装置であって、
    前記画素部は、
    前記走査回路により前記電荷蓄積期間の少なくとも一部が互いに重なるように制御される複数の第1画素行と、
    前記走査回路により前記電荷蓄積期間が前記複数の第1画素行の電荷蓄積期間と重ならないように制御される複数の第2画素行とを有し、
    複数の前記第1画素行の画素のみで前記フローティングディフュージョンが共有され、
    複数の前記第2画素行の画素のみで前記フローティングディフュージョンが共有されることを特徴とする撮像装置。
  11. 前記第1画素行は撮像画素を有し、前記第2画素行は撮像以外の機能に用いる機能画素を有することを特徴とする請求項8乃至10のいずれか1項に記載の撮像装置。
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