JP2016163329A - 撮像システム - Google Patents

Abstract

【課題】１フレームの画像を得る際に、機能用画素行を飛び越して撮像用画素行を順次走査した後、機能用画素行の走査を行なう構成において、ブルーミングの影響を抑制した撮像信号および機能信号を取得する撮像システムを提供する。
【解決手段】撮像システムの画素部は、走査回路により電荷蓄積期間の少なくとも一部が互いに重なるように制御される複数の第１画素行と、走査回路により電荷蓄積期間が複数の第１画素行の電荷蓄積期間と重ならないように制御される複数の第２画素行とを有し、複数の第１画素行のうちの一部は、第２画素行の画素とフローティングディフュージョンを共有している。信号処理部は、第２画素行の画素とフローティングディフュージョンを共有している第１画素行の画素の信号を用いずに信号処理を行なう。
【選択図】図５

Description

本発明は、フローティングディフュージョンを共有した複数の画素を有する撮像装置に関するものである。

撮像面に、撮像用画素行と焦点検出用などの撮像以外の機能に用いる機能用画素行を設けて、それぞれの信号を読み出す撮像装置が知られている。

このような装置の一例として特許文献１には、１フレームの走査を行なう際に、撮像用画素行の走査をまとめて行い、その後、焦点検出用画素行の走査をまとめて行う方法が開示されている。

特開２０１０−０７４２４３号公報

特許文献１に記載された撮像装置では、１フレームの画像を得る際に、焦点検出用画素行を飛び越して撮像用画素行を順次走査した後、焦点検出用画素行を順次走査する。仮に、撮像用画素行の画素と機能用画素行の画素とでフローティングディフュージョン（以下、ＦＤ）を共有すると、ＦＤを共有する撮像用画素行と焦点検出用画素行とで電荷蓄積期間が重ならない。そうすると、一方の画素行の電荷蓄積期間もしくはＦＤに信号が存在する期間において、他方の画素行では信号に用いられない電荷が光電変換部で蓄積されることになる。このような場合には、一方の画素行の画素の光電変換部から、共有されたＦＤに電荷が漏れこみ、他方の画素行の画素の信号にノイズが生じる恐れがあった。

本発明は上記課題に鑑み、ＦＤを共有する複数の画素行が、互いに電荷蓄積期間が重ならないような動作を行なう構成においてノイズが低減された撮像システムを提供することを目的とする。

本発明の撮像システムは、光電変換部と、フローティングディフュージョンと、光電変換部で生じた電荷をフローティングディフュージョンに転送する転送トランジスタと、を有する画素が行列状に配された画素部と、電子シャッタ動作により各画素の電荷蓄積期間を制御し、電荷蓄積期間に生じた信号を画素から出力する走査回路とを有する撮像装置と、撮像装置から出力された信号を処理する信号処理部と、を有する撮像システムであって、画素部は、走査回路により電荷蓄積期間の少なくとも一部が互いに重なるように制御される複数の第１画素行と、走査回路により電荷蓄積期間が複数の第１画素行の電荷蓄積期間と重ならないように制御される複数の第２画素行とを有し、複数の第１画素行のうちの一部は、第２画素行の画素とフローティングディフュージョンを共有しており、複数の第１画素行のうちの他の一部は、第２画素行の画素とフローティングディフュージョンを共有しておらず、信号処理部は、第２画素行の画素とフローティングディフュージョンを共有している第１画素行の画素の信号を用いずに信号処理を行なうことを特徴とする。

本発明によれば、ＦＤを共有する複数の画素行が、互いに電荷蓄積期間が重ならないような動作を行なう構成においてノイズを低減させることが可能となる。

撮像装置のブロック図 画素の回路図 画素部の説明図 読出しシーケンス図 駆動タイミング図 画素部の説明図 読出しシーケンス図 駆動タイミング図 読出しシーケンス図 読出しシーケンス図 画素部の説明図 読出しシーケンス図 駆動タイミング図

以下、本発明の実施形態における撮像システムについて、図面を参照しながら説明する。図面において、同様な機能を有する要素には同一の符号を付し、重複した説明は省略する。

（実施例１）
図１〜図５を用いて本実施例の撮像システムを説明する。各図面において、同様の機能を有する部分には同じ符号を付し詳細な説明は省略する。図１、２で説明する撮像システムの構成は他の実施例にも適用することが出来る。

図１に本実施例の撮像システムのブロック図を示す。撮像装置１０は、画素部１００、駆動パルス生成部１６０、垂直走査回路１２０、駆動線１１４、信号線１１５、列回路１４０、水平走査回路１５０、出力部１７０を有している。

信号処理部１８０は、撮像装置１０から出力された信号の処理を行なう。信号処理部１８０は撮像装置１０から出力された信号を用いた画像形成と、撮像装置１０から出力された信号を用いて焦点検出を行なうため等の撮像以外の機能を行うための信号の生成を行なう。撮像装置１０と信号処理部１８０とは、同一の半導体チップにより構成してもよいし、別の半導体チップにより構成してもよい。

画素部１００は、光を電荷信号へ変換し、変換した電気信号を出力する画素１０１を複数有している。複数の画素１０１は行列状に配されている。

駆動パルス生成部１６０は制御パルスを生成し、垂直走査回路１２０は駆動パルス生成部１６０からの制御パルスを受け、駆動線１１４を介して各画素行Ｖ１〜Ｖｎに駆動パルスを供給する。ここで供給される駆動パルスは、後述する転送トランジスタを駆動するｐＴＸ、リセットトランジスタを駆動するｐＲＥＳ、選択トランジスタを駆動するｐＳＥＬである。列回路１４０は、たとえばＡＤ変換部を有し、単位画素から出力されたアナログ信号である画素信号をデジタル信号に変換する。

垂直走査回路１２０から駆動パルスが各画素のトランジスタへ供給されることで各画素のトランジスタのオン、オフが切り替えられる動作を、画素行の走査という。画素行を走査することにより、各画素からの信号の出力、電荷蓄積期間の開始、終了が制御される。以下の説明において、垂直走査回路１２０を単に走査回路として説明する。

そして、水平走査回路１５０は、列回路１４０において並列に処理された信号を列ごとに出力部１７０に出力する。出力部１７０から出力された信号は信号処理部１８０に入力される。信号処理部１８０は、欠陥画素補正や、ＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）、ＡＦ（Ａｕｔｏ Ｆｏｒｃｕｓ）、ホワイトバランス調整、ガンマ調整、ノイズリダクション処理、同時化処理等のデジタル信号処理を行う。そして形成した画像信号を不図示の記憶部を介して不図示の表示部に出力し画像を表示する。もしくは焦点検出用等の撮像以外の機能に用いるための信号を形成する。

図２に画素等価回路の一例を示す。本実施例では、信号電荷を電子とし、各トランジスタはＮ型のトランジスタとして説明する。ただし、信号電荷としてホールを用い、画素のトランジスタとしてＰ型のトランジスタを用いてもよい。本図ではＦＤを共有する２画素を示している。各画素を識別するために添え字ａ、ｂを用いているが、同様の機能を有する部分においては添え字を付さずに説明する。両者を区別しての説明が必要な場合には添え字を付して説明する。

光電変換部１０３は、入射光に応じて電荷対を生じさせ電子を蓄積する。光電変換部１０３には、例えばフォトダイオードが用いられる。

転送トランジスタ１０４ａは光電変換部１０３ａで蓄積された電子をＦＤ１０８へ転送し、転送トランジスタ１０４ｂは光電変換部１０３ｂで蓄積された電子をＦＤ１０８へ転送する。転送トランジスタ１０４ａ、１０４ｂのゲートにはそれぞれ制御パルスｐＴＸ１、ｐＴＸ２が供給され、オン、オフが切り替えられる。ＦＤ１０８には、光電変換部１０３ａ、１０３ｂで生じ、転送トランジスタ１０４ａ、１０４ｂにより転送された電子を保持する。

増幅トランジスタ１０６は、そのゲートがＦＤ１０８に接続されており、転送トランジスタ１０４ａ、１０４ｂによってＦＤ１０８に転送された電子に基づく信号を増幅して出力する。より具体的には、ＦＤ１０８に転送された電子は、その量に応じた電圧に変換され、その電圧に応じた電気信号が増幅トランジスタ１０６を介して信号線１１５へ出力される。増幅トランジスタ１０６は、不図示の電流源とともにソースフォロア回路を構成している。

リセットトランジスタ１０５は、増幅トランジスタ１０６の入力ノードの電位をリセットする。また、リセットトランジスタ１０５と転送トランジスタ１０４ａ、１０４ｂとのそれぞれのオン期間を重ねることにより、光電変換部１０３ａ、１０３ｂの電位をリセットする。リセットトランジスタ１０５のゲートには駆動パルスｐＲＥＳが供給され、オン、オフが切り替えられる。ただし、ここでは光電変換部１０３ａ、１０３ｂをリセットするために転送トランジスタ１０４ａ、１０４ｂを介する構成としたが、直接、光電変換部１０３ａ、１０３ｂをリセットする構成としてもよい。

選択トランジスタ１０７は、１つの信号線１１５に対して複数設けられている画素の信号を、１画素ずつもしくは複数画素ずつ出力させる。選択トランジスタ１０７のドレインは、増幅トランジスタ１０６のソースに接続され、選択トランジスタ１０７のソースは信号線１１５に接続されている。

本実施例の構成に代えて、選択トランジスタ１０７を増幅トランジスタ１０６のドレインと、電源電圧が供給されている電源配線との間に設けてもよい。いずれの場合も、選択トランジスタ１０７は、増幅トランジスタ１０６と信号線１１５との電気的導通を制御する。選択トランジスタ１０７のゲートには、駆動パルスｐＳＥＬが供給され、選択トランジスタ１０７のオン、オフが切り替えられる。

なお、選択トランジスタ１０７を設けずに、増幅トランジスタ１０６のソースと信号線１１５を接続してもよい。その場合には、増幅トランジスタ１０６のドレインもしくは増幅トランジスタ１０６のゲートの電位を切り替えることにより、オン、オフを切り替えてもよい。

次に図３を用いて画素部１００における複数の画素行Ｖ１〜Ｖｎの配置に関して説明する。

画素部１００には、走査回路により電荷蓄積期間の少なくとも一部が互いに重なるように制御される複数の第１画素行と、複数の第１画素行の電荷蓄積期間と重ならないように電荷蓄積期間が制御される複数の第２画素行とが配される。また複数の第２画素行どうしの電荷蓄積期間の少なくとも一部は互いに重なるように制御される。図３においては、画素行Ｖ１〜Ｖ３、Ｖ５〜Ｖ７、Ｖ９〜Ｖ１１が第１画素行２０１であり、画素行Ｖ４、Ｖ８、Ｖ１２が第２画素行２０２である。

複数の第１画素行は例えば撮像用の信号を出力する画素行（以下、撮像画素行）として用いることができる。複数の第２画素行は例えば焦点検出等の撮像以外の機能を有する機能用の信号を取得するための画素行（以下、機能画素行）として用いることができる。以下の説明では第１画素行を撮像画素行として用い、第２画素行を機能画素行として用いた例に関して説明する。

図３において、画素行Ｖ１の画素と画素行Ｖ２の画素とがＦＤ１０８を共有し、画素行Ｖ３の画素と画素行Ｖ４の画素とがＦＤ１０８を共有し、以下の画素行も同様の順に２つの画素でＦＤ１０８を共有している。

したがって、複数の撮像画素行のうちの一部（画素行Ｖ３）は、機能画素行の画素（Ｖ４）とＦＤを共有している。そして、複数の第１画素行のうちの他の一部（Ｖ１）は、機能画素行の画素とＦＤを共有していない。機能画素行の画素とＦＤを共有しない例として、本例では、撮像画素行どうしでＦＤを共有する例を示す。その他にも、ＦＤを共有しない場合や、そのほかの画素行の画素とＦＤを共有する構成であってもよい。

以下説明のため、撮像画素行の画素と機能画素行の画素とにより共有されるＦＤ１０８をＦＤ１０８ａ（第１ＦＤ）とする。複数の撮像画素行の画素のみで共有されるＦＤ１０８をＦＤ１０８ｂ（第２ＦＤ）とする。そして、複数の機能画素行の画素のみで共有されるＦＤ１０８をＦＤ１０８ｃ（第３ＦＤ）とする。なお、ここでは２画素がＦＤ１０８を共有する構成について述べているが、２画素以上でＦＤを共有していてもよい。これは以下の実施例においても同様である。

図４は画素部における信号読出しシーケンスを示す図である。図４において、縦方向は画素行を示し、横方向は時間の経過を示している。画素行は平面視においてこの番号の順に配置されている。電荷蓄積期間は電子シャッタ動作によって制御される。具体的には、各画素行の光電変換部１０３のリセットによって電荷蓄積期間が開始し、所定期間経過後、各画素行の光電変換部１０３の電荷を転送することで電荷蓄積期間が終了する。

撮像面全体では、複数の撮像画素行の電荷蓄積期間は、各撮像画素行の画素の光電変換部に蓄積された電荷を行ごとに順次リセットすることで開始する。そして、複数の撮像画素行の電荷蓄積期間は、各撮像画素行の画素の光電変換部に蓄積された電荷を行ごとにＦＤ１０８へ順次転送することで終了する。そして撮像画素行のうち互いに隣り合う画素行の電荷蓄積期間は重なっている。

複数の機能画素行の電荷蓄積期間は、各機能画素行の画素の光電変換部に蓄積された電荷を行ごとに順次リセットすることで開始する。そして、複数の機能画素行の電荷蓄積期間は、光電変換部に蓄積された電荷を行ごとにＦＤ１０８へ順次転送することで終了する。機能画素行の電荷蓄積期間は撮像画素行の電荷蓄積期間と重なっておらず、機能画素行同士の電荷蓄積期間は互いに重なっている。

このような動作により、複数の撮像画素行の一電荷蓄積期間の信号と、複数の機能画素用の一電荷蓄積期間の信号とを時分割で出力する。

また、電荷蓄積期間の終了後であって信号線１１５への信号の出力が終了するまでの期間を出力期間と呼ぶ。図４の矢印の始点と終点とで示す期間は各行における電荷蓄積期間と出力期間を示している。これは、図７、図９、図１０、図１２においても同様である。

そして画素部１００の全画素行の電荷蓄積期間の開始から出力期間の終了までを１つのフレーム期間として各フレーム期間を第１フレーム期間ＦＲ１、第２フレーム期間ＦＲ２とする。また、ＦＲ３以降は省略している。

第１フレーム期間ＦＲ１は第１期間Ｓ１と第２期間Ｓ２により構成されており、第１期間Ｓ１では、機能画素行Ｖ４、Ｖ８、Ｖ１２を飛び越し走査して、撮像画素行Ｖ１〜Ｖ３、Ｖ５〜Ｖ７、Ｖ９〜Ｖ１１を順次走査して信号を出力させる。機能画素行Ｖ４、Ｖ８、Ｖ１２は走査されないため、第１期間Ｓ１においてはこれらの画素行の電荷蓄積期間は開始されない。これに対し、撮像画素行Ｖ１〜Ｖ３、Ｖ５〜Ｖ７、Ｖ９〜Ｖ１１は走査されるため、これらの画素行の電荷蓄積期間が順次開始された後に、各々の電荷蓄積期間に生じた信号が順次出力される。

第２期間Ｓ２では、撮像画素行Ｖ１〜Ｖ３、Ｖ５〜Ｖ７、Ｖ９〜Ｖ１１を飛び越し走査して、機能画素行Ｖ４、Ｖ８、Ｖ１２を順次走査して信号を出力させる。撮像画素行Ｖ１〜Ｖ３、Ｖ５〜Ｖ７、Ｖ９〜Ｖ１１は走査されないため、これらの画素行の電荷蓄積期間は開始されない。これに対し、機能画素行Ｖ４、Ｖ８、Ｖ１２は走査されるため、これらの画素行の電荷蓄積期間が順次開始された後に、各々の電荷蓄積期間に生じた信号が順次出力される。

したがって機能画素行Ｖ４、Ｖ８、Ｖ１２の電荷蓄積期間は、各々に隣り合って配される画素行Ｖ３、Ｖ５、Ｖ７、Ｖ９、Ｖ１１の電荷蓄積期間と重ならない。

次に図５を用いて、撮像画素行の画素と機能画素行の画素とがＦＤ１０８ａを共有している画素行Ｖ３、Ｖ４と、複数の撮像画素行の画素どうしがＦＤ１０８ｂを共有している画素行Ｖ５とＶ６の詳細な動作を示す。本図を用いて本実施例の課題を説明する。

図５の縦方向には、各画素行の駆動パルスを示しており、横方向には時間の経過を示している。水平同期パルスにより水平走査期間ＨＤが設定される。

図５において、駆動パルスがハイレベルの期間において各トランジスタがオンとなる。また、各トランジスタの駆動パルスにおいて、実線で示された期間は、その画素行の各トランジスタに垂直走査回路１２０から各信号（ｐＲＥＳ、ｐＴＸ、ｐＳＥＬ）が供給されている。破線で示された期間は垂直走査回路１２０から各信号が供給されておらず、各駆動配線の電位が寄生容量によって保持されていることを意味する。ただし、破線で示された部分においても、垂直走査回路１２０から信号が供給されていてもよい。

まず、時刻ｔ０に、水平同期パルスにより、第１水平走査期間ＨＤ１が開始される。この時、画素行Ｖ３の駆動パルスｐＲＥＳ３、４及び駆動パルスｐＴＸ３がハイレベルになる。次に時刻ｔ１に、駆動パルスｐＲＥＳ３、４および駆動パルスｐＴＸ３がローレベルとなる。これにより光電変換部１０３がリセットされ、画素行Ｖ３の画素の電荷蓄積期間Ｔｓ３が開始される。期間ｔ０−ｔ１をリセット期間Ｔｒｅｓ３とする。ここでは図示していないが、第１水平走査期間ＨＤ１において所定の画素行の画素からの信号の読出しが行われる。

時刻ｔ２に第１水平走査期間ＨＤ１が終了する。

そして時刻ｔ３に第２水平走査期間ＨＤ２が開始される。この時、画素行Ｖ５の駆動パルスｐＲＥＳ５、６及び駆動パルスｐＴＸ５がハイレベルになる。

次に時刻ｔ４に、駆動パルスｐＲＥＳ５、６および駆動パルスｐＴＸ５がローレベルとなる。これにより画素行Ｖ５の光電変換部１０３ａがリセットされ、画素行Ｖ５の画素の電荷蓄積期間Ｔｓ５が開始される。期間ｔ３−ｔ４をリセット期間Ｔｒｅｓ５とする。

時刻ｔ５に、第２水平走査期間ＨＤ２が終了する。

時刻ｔ６に、第３水平走査期間ＨＤ３が開始され、画素行Ｖ３の駆動パルスｐＳＥＬ３、４およびｐＲＥＳ３、４がハイレベルになる。さらに、画素行Ｖ６の駆動パルスｐＲＥＳ５、６及びｐＴＸ６がハイレベルになる。そして、時刻ｔ７に、駆動パルスｐＲＥＳ３、４がローレベルになる。これにより画素行Ｖ３、Ｖ４のＦＤ１０８ａがリセットされる。また、画素行Ｖ６の駆動パルスｐＲＥＳ５、６及び駆動パルスｐＴＸ６がローレベルとなる。これにより画素行Ｖ６の光電変換部１０３ｂがリセットされ、電荷蓄積期間Ｔｓ６が開始される。期間ｔ６−ｔ７をリセット期間Ｔｒｅｓ６とする。

そして期間ｔ７−ｔ８に、画素行Ｖ３のノイズ信号が信号線１１５に出力される。

時刻ｔ８に、駆動パルスｐＴＸ３がハイレベルとなり、時刻ｔ９に駆動パルスｐＴＸ３がローレベルとなる。この動作により画素行Ｖ３の光電変換部１０３ａに蓄積された電荷が第１ＦＤに転送される。期間ｔ１−ｔ９が画素行Ｖ３の電荷蓄積期間Ｔｓ３となる。

時刻ｔ１０に、駆動パルスｐＳＥＬ３、４がローレベルになる。これによって画素行Ｖ３、４の選択トランジスタ１０７がオフになる。そして、期間ｔ９−ｔ１０に、電荷蓄積期間Ｔｓ３に光電変換部で生じた電荷に基づく信号が信号線１１５に出力される。時刻ｔ１０で第３水平走査期間ＨＤ３が終了する。期間ｔ９−ｔ１０を出力期間Ｔｏｐ３とする。

時刻ｔ１１に第４水平走査期間ＨＤ４が開始される。この時、画素行Ｖ５の駆動パルスｐＳＥＬ５、６およびｐＲＥＳ５、６がハイレベルとなり、画素行Ｖ５、６の選択トランジスタ１０７がオンとなる。そして画素行Ｖ５、Ｖ６で共有される第２ＦＤのリセットが開始される。

時刻ｔ１２に駆動パルスｐＲＥＳ５、６がローレベルとなり、これにより画素行Ｖ５、Ｖ６の画素で共有される第２ＦＤのリセットが完了する。そして期間ｔ１２−ｔ１３に、画素行Ｖ５のノイズ信号が信号線１１５に出力される。

時刻ｔ１３に駆動パルスｐＴＸ５がハイレベルとなり、時刻ｔ１４にｐＴＸ５がローレベルとなる。この動作により画素行Ｖ５の光電変換部１０３ａに蓄積された電荷が画素行Ｖ５、６の画素で共有される第２ＦＤに転送される。期間ｔ４−ｔ１４が画素行Ｖ５の電荷蓄積期間Ｔｓ５となる。

時刻ｔ１５では、駆動パルスｐＳＥＬ５、６がローレベルになる。これによって画素行Ｖ５、６の選択トランジスタ１０７がオフになる。また、第４水平走査期間ＨＤ４が終了する。そして、期間ｔ１４−ｔ１５に、電荷蓄積期間Ｔｓ５に画素行Ｖ５の光電変換部１０３ａで生じた電荷に基づく信号が信号線１１５に出力される。期間ｔ１４−ｔ１５を出力期間Ｔｏｐ５とする。

続いて、時刻ｔ１６に第５水平走査期間ＨＤ５が開始される。ここでは、画素行Ｖ６の駆動パルスｐＳＥＬ５、６およびｐＲＥＳ５、６がハイレベルとなる。これによって画素行Ｖ５、６の選択トランジスタ１０７がオンとなり、画素行Ｖ５、Ｖ６で共有される第２ＦＤのリセットが開始される。

時刻ｔ１７に駆動パルスｐＲＥＳ５、６がローレベルとなり、これにより画素行Ｖ５、Ｖ６の第２ＦＤのリセットが完了する。期間ｔ１７−ｔ１８に、画素行Ｖ５のノイズ信号が信号線１１５に出力される。

時刻ｔ１８に駆動パルスｐＴＸ６がハイレベルとなり、時刻ｔ１９にｐＴＸ６がローレベルとなる。この動作により画素行Ｖ６の光電変換部１０３ｂに蓄積された電荷が画素行Ｖ５、６で共有される第２ＦＤに転送される。期間ｔ７−ｔ１９が画素行Ｖ６の電荷蓄積期間Ｔｓ６となる。

そして時刻ｔ２０で駆動パルスｐＳＥＬ５、６がローレベルになり、第５水平走査期間ＨＤ５が終了する。また、期間ｔ１９−ｔ２０に、電荷蓄積期間Ｔｓ６に画素行Ｖ６の光電変換部１０３ｂで生じた電荷に基づく信号が信号線１１５に出力される。この期間を出力期間Ｔｏｐ６とする。その後同様に撮像画素行の信号の電荷蓄積期間及び電荷蓄積期間に生じた信号の読出しが行われる。そして撮像画素用の信号の読出しがすべて終了した時点で第１期間Ｓ１が終了する。

なお、機能画素行Ｖ４は第１期間Ｓ１における撮像画素行の読出し動作が全て終了するまで駆動パルスｐＴＸ４はローレベルである。そして、第１期間Ｓ１における撮像画素行の読出し動作が全て終了すると、第２期間Ｓ２の機能画素行の読出し動作へ移行する。ここでは、第８水平走査期間ＨＤ８から機能画素行Ｖ４の読出し動作が行われる。

時刻ｔ２１に、水平同期パルスにより、第８水平走査期間ＨＤ８が開始される。この時、画素行Ｖ３の駆動パルスｐＲＥＳ３、４及び駆動パルスｐＴＸ４がハイレベルになる。次に時刻ｔ２２に、駆動パルスｐＲＥＳ３、４および駆動パルスｐＴＸ４がローレベルとなる。これにより光電変換部１０３がリセットされ、画素行Ｖ４の画素の電荷蓄積期間Ｔｓ４が開始される。期間ｔ２１−ｔ２２をリセット期間Ｔｒｅｓ４とする。

そして第９水平走査期間ＨＤ９が終了した後、時刻ｔ２３に、第１０水平走査期間ＨＤ１０が開始される。第９水平走査期間ＨＤ９には不図示の画素行からの信号読み出しが行われる。また時刻ｔ２３に、画素行Ｖ４の駆動パルスｐＳＥＬ３、４およびｐＲＥＳ３、４がハイレベルになる。

そして時刻ｔ２４に、駆動パルスｐＲＥＳ３、４がローレベルになる。これにより画素行Ｖ３、Ｖ４のＦＤ１０８ａがリセットされる。そして期間ｔ２４−ｔ２５に、画素行Ｖ４のノイズ信号が信号線１１５に出力される。

時刻ｔ２５に駆動パルスｐＴＸ４がハイレベルとなり、時刻ｔ２６に駆動パルスｐＴＸ４がローレベルとなる。この動作により画素行Ｖ４の光電変換部１０３に蓄積された電荷が第１ＦＤに転送される。期間ｔ２２−ｔ２６が画素行Ｖ４の電荷蓄積期間Ｔｓ４となる。

時刻ｔ２７に、駆動パルスｐＳＥＬ３、４がローレベルになる。これによって画素行Ｖ３、４の選択トランジスタ１０７がオフになる。そして、期間ｔ２６−ｔ２７に、電荷蓄積期間Ｔｓ４に光電変換部１０３で生じた電荷に基づく信号が信号線１１５に出力される。時刻ｔ２７で第１０水平走査期間ＨＤ１０が終了する。期間ｔ２６−ｔ２７を出力期間Ｔｏｐ４とする。

ここで、画素行Ｖ３においては、時刻ｔ９から第２フレーム期間ＦＲ２の電荷蓄積期間の開始である時刻ｔ２８までは、光電変換部１０３ａに電荷が蓄積される状態となる。期間ｔ９‐ｔ２８に蓄積された電荷は画素外に信号として出力されないため、この期間を無効期間Ｔｎｕ３とよぶ。画素行Ｖ４、Ｖ５においても同様に無効期間Ｔｎｕ４、Ｔｎｕ５が存在する。

ここで、画素行Ｖ３の画素と画素行Ｖ４の画素は第１ＦＤを共有しているために、画素行Ｖ４の光電変換部１０３ｂから、共有された第１ＦＤへ電荷の漏れこみが発生するおそれがある。または、画素行Ｖ３の光電変換部１０３ａから、共有された第１ＦＤへ電荷の漏れこみが発生するおそれがある。第１ＦＤへ電荷が漏れこむと、各光電変換部の信号を第１ＦＤへ転送した際のノイズとなる。

この現象は、特に高輝度な被写体を撮像した場合や、第１ＦＤを共有する複数の画素の一方の電荷蓄積期間Ｔｓに対して他方の無効期間Ｔｎｕが長い場合に発生することが多い。もしくは、光電変換部１０３ａ、１０３ｂの電荷蓄積可能な電荷量に対して、受光量が過大な時に発生することが多い。

そこで、本実施例では、画素行Ｖ３の画素と画素行Ｖ４の画素が第１ＦＤを共有する構成において、信号処理部１８０で画素行Ｖ３の画素の信号を信号処理に用いることなく、他の画素行の信号を用いて信号処理を行なう。同様に画素行Ｖ７、Ｖ１１の画素の信号も信号処理に用いない。

本実施例において画素行Ｖ３、Ｖ７、Ｖ１１は撮像画素行であるため、信号処理部１８０は、画素行Ｖ３、Ｖ７、Ｖ１１以外の撮像画素行、すなわち、画素行Ｖ１、Ｖ２、Ｖ５、Ｖ６、Ｖ９、Ｖ１０を用いて画像形成処理を行なう。つまり、複数の撮像画素行の画素のみが第２ＦＤを共有している画素行から出力された信号は、信号処理部１８０において画像形成処理に用いる。

そのため、撮像画素行の画素と機能画素行の画素が第１ＦＤを共有している構成のうち撮像用画素行の画素から読みだされた信号を画像形成処理に使用しなくても画像を形成することができる。これにより、第１ＦＤへの電荷の漏れこみによる画像への影響を抑制することが可能となる。

ここで画素行Ｖ３、Ｖ７、Ｖ１１の信号を信号処理に用いない方法としては種々の方法を取ることができる。たとえば、信号処理部１８０に画素行Ｖ３などの信号処理に用いない信号の入力を行なわない。もしくは、信号処理部１８０に信号が入力された後、その画素のアドレスを判別して、信号処理時にその信号を無視するという処理を行なえばよい。

もしくは第１ＦＤを共有する他方の画素行、すわなち、画素行Ｖ４、Ｖ８、Ｖ１２の信号を信号処理部１８０で用いなくてもよい。ただしこの場合には、画素行Ｖ４、Ｖ８、Ｖ１２の他に、撮像画素行とＦＤを共有しない機能画素行が必要である。

本実施例によれば、ＦＤを共有した際のＦＤを介した電荷の漏れこみによるノイズの影響が抑制された撮像信号や機能用信号を取得することが可能となる。

また画像形成処理に用いない場合には、その部分の画像の信号が欠落することになるが、画像の解像度によって、信号が欠落してもよい場合には、そのまま画像を形成すればよい。もしくは、周囲の画素行の信号を用いて補間を行なって画像を形成してもよい。

また本実施例においては、機能用画素として焦点検出用の画素を例に説明を行なったが、これに限られるものではない。例えば、機能用画素としては撮像以外の機能を有するもの、もしくは撮像以外に用いられる信号を出力可能なものを用いることができる。具体例として上述の焦点検出用画素の他に、距離検出用画素、温度検出用画素、赤外線検出用画素を用いることができる。以下の実施例でも同様である。

なお、本実施例では電子シャッタ動作として１画素行ずつ電荷蓄積期間が異なるローリングシャッタ動作を構成しているが、グローバル電子シャッタ動作でもよい。グローバル電子シャッタ動作の場合には、複数の第１画素行の電荷蓄積期間もしくは複数の第２画素行の電荷蓄積期間の全てが重なることになる。これは以下の実施例でも同様である。

（実施例２）
本実施例の実施例１との違いは、画素部１００において、ＦＤ１０８を共有する画素行の組み合わせが異なることである。本実施例においては、実施例１の組み合わせに加えて、複数の第２画素行の画素どうしで第３ＦＤを共有する組み合わせを更に有している。

図６に本実施例の画素部１００の各画素行の配置を示す。図６と図３では、機能画素行２０２と撮像画素行２０１の行数が異なる。ここでは、画素行Ｖ１〜Ｖ３、Ｖ７、Ｖ８、Ｖ１２は撮像画素行であり、他の画素行は機能画素行である。

本実施例の画素部１００は、第１ＦＤを共有する撮像画素行と機能画素行、第２ＦＤを共有する複数の撮像画素行、そして、第３ＦＤを共有する複数の機能画素行を有する。

図７は画素部１００の信号読出しシーケンスを示す図である。図７において、第１期間Ｓ１では、機能画素行である画素行Ｖ４〜Ｖ６、Ｖ９〜Ｖ１１を飛び越し走査して、撮像画素行である画素行Ｖ１〜Ｖ３、Ｖ７、Ｖ８、Ｖ１２を互いの電荷蓄積期間の少なくとも一部が重なるように走査する。次の第２期間Ｓ２では撮像画素行の各画素行を飛び越し走査して、機能画素行Ｖ４〜Ｖ６、Ｖ９〜Ｖ１１の各画素行を順次走査する。

次に、図８を用いて、図７に示した画素行の信号読み出しシーケンスのうち、撮像画素行の画素と機能画素行の画素とが第１ＦＤを共有している部分と複数の機能画素行の画素同士が第３ＦＤを共有している部分を抜き出して説明する。なお、図８では不図示ではあるが、前述したように本実施例においては、複数の撮像画素行の画素同士が第２ＦＤを共有する構成も有する。

図８では、図７に示した１２行の画素行のうち、撮像画素行Ｖ３および機能画素行Ｖ４、Ｖ５、Ｖ６の各信号タイミングについて説明する。図５との違いは、第２期間Ｓ２において複数の機能画素行の画素で第３ＦＤを共有する画素行Ｖ５、Ｖ６の読出し動作を行うことである。以下、主に、図５との差分に関して説明する。

期間ｔ０−ｔ１０では、画素行Ｖ３は図５と同じ走査が行われる。そして、第１期間Ｓ１に複数の撮像画素行を走査した後に、第２期間Ｓ２に複数の機能画素行を走査する。ここでは第２期間Ｓ２の読出し動作を説明する。

時刻ｔ１１に、水平同期パルスにより、第５水平走査期間ＨＤ５が開始される。この時、画素行Ｖ４の駆動パルスｐＲＥＳ３、４及び駆動パルスｐＴＸ４がハイレベルになる。

時刻ｔ１２に、駆動パルスｐＲＥＳ３、４および駆動パルスｐＴＸ４がローレベルとなる。これにより画素行Ｖ４の光電変換部１０３ｂがリセットされ、画素行Ｖ４の光電変換部１０３ｂにおける電荷蓄積期間Ｔｓ４が開始される。この期間ｔ１１−ｔ１２が光電変換部１０３ｂのリセット動作が行われるリセット期間Ｔｒｅｓ４である。

ここでは図示していないが、第５水平走査期間ＨＤ５において所定の画素行の画素からの信号の読出しが行われる。

時刻ｔ１３に第５水平走査期間ＨＤ５が終了する。そして時刻ｔ１４に第６水平走査期間ＨＤ６が開始される。この時、画素行Ｖ５の駆動パルスｐＲＥＳ５、６及び駆動パルスｐＴＸ５がハイレベルになる。

次に時刻ｔ１５に、駆動パルスｐＲＥＳ５、６および駆動パルスｐＴＸ５がローレベルとなる。これにより画素行Ｖ５の光電変換部１０３ａがリセットされる。期間ｔ１４−ｔ１５をリセット期間Ｔｒｅｓ５とする。そして画素行Ｖ５の光電変換部１０３ａにおける電荷蓄積期間Ｔｓ５が開始する。

時刻ｔ１６に第６水平走査期間ＨＤ６が終了する。そして時刻ｔ１７に第７水平走査期間ＨＤ７が開始される。そして画素行Ｖ４の駆動パルスｐＳＥＬ３、４およびｐＲＥＳ３、４がハイレベルになる。駆動パルスｐＳＥＬ３、４がハイレベルになることで、画素行Ｖ３、４の選択トランジスタ１０７がオンとなる。

さらに、画素行Ｖ６の駆動パルスｐＲＥＳ５、６及びｐＴＸ６がハイレベルになる。そして、時刻ｔ１８において、駆動パルスｐＲＥＳ３、４がローレベルになる。これにより画素行Ｖ３、Ｖ４のＦＤ１０８ａがリセットされる。また、画素行Ｖ６の駆動パルスｐＲＥＳ５、６がローレベルになり、画素行Ｖ６の光電変換部１０３ｂがリセットされる。

そして、期間ｔ１８−ｔ１９に、画素行Ｖ４のノイズ信号が信号線１１５に出力される。この期間を画素行Ｖ６のリセット期間Ｔｒｅｓ６とする。そして画素行Ｖ６の光電変換部１０３ｂにおける電荷蓄積期間Ｔｓ６が開始される。

時刻ｔ１９に駆動パルスｐＴＸ４がハイレベルとなり、時刻ｔ２０に駆動パルスｐＴＸ４がローレベルとなる。この動作により画素行Ｖ４の光電変換部１０３ｂに蓄積された電荷が画素行Ｖ３、Ｖ４のＦＤ１０８ａに転送される。期間ｔ１２−ｔ２０が画素行Ｖ４の電荷蓄積期間Ｔｓ４となる。

時刻ｔ２１では、駆動パルスｐＳＥＬ３、４がローレベルになる。これによって画素行Ｖ３、４の選択トランジスタ１０７がオフになる。そして、第７水平走査期間ＨＤ７が終了する。そして、期間ｔ２０−ｔ２１に、電荷蓄積期間Ｔｓ４に光電変換部１０３ｂで生じた電荷に基づく信号を信号線１１５に出力される。この期間を出力期間Ｔｏｐ４とする。

時刻ｔ２２に第８水平走査期間ＨＤ８が開始される。ここでは、画素行Ｖ５の駆動パルスｐＳＥＬ５、６およびｐＲＥＳ５、６がハイレベルとなる。そして画素行Ｖ５、６の選択トランジスタ１０７がオンとなる。

時刻ｔ２３に駆動パルスｐＲＥＳ５、６がローレベルとなり、これにより画素行Ｖ５、Ｖ６のＦＤ１０８がリセットされる。期間ｔ２３−ｔ２４に、画素行Ｖ５のノイズ信号が信号線１１５に出力される。

時刻ｔ２４に駆動パルスｐＴＸ５がハイレベルとなり、時刻ｔ２５にｐＴＸ５がローレベルとなる。この動作により画素行Ｖ５の光電変換部１０３ａに蓄積された電荷が画素行Ｖ５、６のＦＤ１０８ｃに転送される。期間ｔ１５−ｔ２５が画素行Ｖ５の電荷蓄積期間Ｔｓ５となる。

時刻ｔ２６では、駆動パルスｐＳＥＬ５、６がローレベルになる。これによって画素行Ｖ５、６の選択トランジスタ１０７がオフになる。そして、第８水平走査期間ＨＤ８が終了する。そして、期間ｔ２５−ｔ２６に、電荷蓄積期間Ｔｓ５に画素行Ｖ５の光電変換部１０３ａで生じた電荷に基づく信号を信号線１１５に出力する。この期間を出力期間Ｔｏｐ５とする。

続いて、時刻ｔ２７に第９水平走査期間ＨＤ９が開始する。ここでは、画素行Ｖ６の駆動パルスｐＳＥＬ５、６およびｐＲＥＳ５、６がハイレベルとなる。そして画素行Ｖ５、６の選択トランジスタ１０７がオンとなる。

時刻ｔ２８に駆動パルスｐＲＥＳ５、６がローレベルとなり、これにより画素行Ｖ５、Ｖ６のＦＤ１０８ｃがリセットされる。期間ｔ２８−ｔ２９に、画素行Ｖ５のノイズ信号が信号線１１５に出力される。

時刻ｔ２９に駆動パルスｐＴＸ６がハイレベルとなり、時刻ｔ３０に駆動パルスｐＴＸ６がローレベルとなる。この動作により画素行Ｖ６の光電変換部１０３ｂに蓄積された電荷が画素行Ｖ５、６のＦＤ１０８ｃに転送される。期間ｔ１８−ｔ３０が画素行Ｖ６の電荷蓄積期間Ｔｓ６となる。

そして時刻ｔ３１で駆動パルスｐＳＥＬ５、６がローレベルになり、第９水平走査期間ＨＤ９が終了する。また、期間Ｔ３０−ｔ３１に電荷蓄積期間Ｔｓ６に画素行Ｖ６の光電変換部１０３ｂで生じた電荷に基づく信号を信号線１１５に出力する。この期間を出力期間Ｔｏｐ６とする。

図８で説明した走査においても実施例１と同様の課題が生じる。これに対し本実施例では、複数の機能画素行の画素のみで第３ＦＤを共有しておりこれらの画素行の信号を信号処理部１８０での信号処理に使用する。

そのため、第１ＦＤを共有している撮像画素行の画素と機能画素行の画素といずれか一方の画素行の信号を用いなければよい。より好ましくは両方用いなくてもよい。これは本実施例の複数の機能画素行の画素同士が第３ＦＤを共有している構成から出力された信号を用いて、信号処理部１８０において信号処理を行なうことができるためである。

（実施例３）
本実施例の実施例１、２との違いは、撮像装置１０から、上述のＦＤへの電荷漏れこみが発生する画素行の信号を画素から出力しないことである。

実施例１、２では、撮像装置１０からは、ＦＤへの電荷の漏れこみによりノイズが生じ得る画素の信号も撮像装置１０の外部に出力されていた。そのため、信号処理部１８０での処理負荷が高いことと、信号読み出しの高速化という点で課題があった。これに対し、本実施例では撮像装置１０から信号を出力しないことでこのような課題を解決している。

本実施例の構成は、垂直走査回路１２０により走査する際に当該画素行を飛び越し走査して、信号線１１５に信号を読み出さないことで実現できる。さらに、信号線１１５には信号が読み出された後に、水平走査回路において飛び越し走査がなされ、信号を読み出さないようにしてもよい。

まず、本実施例において画素部１００が実施例１と同じ図３の構成である場合について説明する。この時の信号読み出しシーケンスは図９となる。本実施例では、第１ＦＤを共有する撮像画素行の画素と機能画素行の画素のうち撮像画素行の信号の出力が行われない。ここでは該当する撮像画素行を画素行Ｖ３として説明する。

垂直走査回路１２０によって画素行Ｖ３の信号を読み出さない場合には、図５の駆動パルスｐＳＥＬ３、４を少なくとも出力期間Ｔｏｐ３においてローレベルにする。これにより、信号出力を行う期間に選択トランジスタ１０７をオフとすることができる。もしくは、少なくとも期間ｔ７−ｔ１０の駆動パルスｐＴＸ３をローレベルとしてもよい。

また、水平走査回路１５０によって、画素行Ｖ３の信号を読み出さない場合には、列回路１４０に対して、水平走査を行う際に画素行Ｖ３の信号を飛び越し走査し、信号が読みだされないようにすればよい。

次に画素部１００が実施例２と同じ図６の構成である場合について説明する。この時の画素部の信号読み出しシーケンスは図１０となる。図１０では、第１ＦＤを共有する撮像画素行と機能画素行のうち機能画素行の読み出しが行われない。ここでは該当する機能用画素行を画素行Ｖ４として説明する。

垂直走査回路１２０によって画素行Ｖ４の信号を読み出さない場合には、図８の駆動パルスｐＳＥＬ３、４を少なくとも出力期間Ｔｏｐ４においてローレベルにする。これにより、信号出力を行う期間に選択トランジスタ１０７をオフとすることができる。

もしくは、少なくとも期間ｔ１８−ｔ２１に駆動パルスｐＴＸ４をローレベルとする。これにより、選択トランジスタ１０７がオンのときで、ＦＤ１０８ａに信号の保持が可能な期間に、画素行Ｖ４の光電変換部１０３ｂに蓄積された電荷をＦＤ１０８ａに転送しない。

また、垂直走査回路１２０によって、駆動線１１４を介して出力された信号は列回路１４０で並列に処理される。そして、画素行Ｖ４の信号を読み出さない場合には水平走査回路１５０によって、列回路１４０に対して、水平走査を行う際に画素行Ｖ４の信号を飛び越し走査することで、保持された信号が読みだされない。

本実施例によれば上述の実施例で得られる効果に加えて、信号処理部１８０での処理負荷を下げることができ、信号読み出しの高速化、低消費電力化を図ることが可能となる。

（実施例４）
本実施例の上述の実施例との違いは、ＦＤ１０８を共有する画素行の組み合わせである。上述の実施例では、第１画素行と第２画素行とが第１ＦＤを共有していたが、本実施例では、第１画素行の画素どうし、及び第２画素行の画素どうしで第２ＦＤ、第３ＦＤを共有する構成である。第１画素行と第２画素行とで第２ＦＤを共有する構成は有さない。

このような構成によれば、ＦＤを共有する画素行の間で電荷蓄積期間は重なるため、ＦＤへの電荷の漏れ出し量を小さくすることができる。

図１１において本実施例の画素部１００の複数の画素行の配置について説明する。図３と同様に１２行の画素行数に省略して示している。本実施例では、撮像画素行は画素行Ｖ１〜Ｖ４、Ｖ７、Ｖ８、Ｖ１１、Ｖ１２であり、機能画素行は、画素行Ｖ５、Ｖ６、Ｖ９、Ｖ１０である。

そして、本実施例の画素部１００は、実施例１〜実施例３とは異なり、撮像画素行の画素と機能画素行の画素とがＦＤを共有している構成をもたない。そして、複数の撮像画素行の画素のみが第２ＦＤを共有している構成と、複数の機能画素行の画素のみが第３ＦＤを共有している構成を有する。

図１２は画素部の信号読出しシーケンスを示す図である。図１２において、第１期間Ｓ１では、機能画素行である画素行Ｖ５、Ｖ６、Ｖ９、Ｖ１０を飛び越し走査して、画素行Ｖ１〜Ｖ４、Ｖ７、Ｖ８、Ｖ１１、Ｖ１２を順次走査する。次の第２期間Ｓ２では撮像画素行の各画素行を飛び越し走査して、機能画素行の各画素行を順次走査する。

図１３では、図１２に示した１２行の画素行のうち、画素行Ｖ３、Ｖ４、Ｖ５、Ｖ６の各信号タイミングについて説明する。

ここでは、撮像画素行の動作タイミングについてのみ説明する。機能画素行の動作は図８の動作と同様であるため説明を省略する。

まず、時刻ｔ０において、水平同期パルスにより、第１水平走査期間ＨＤ１が開始される。この時、画素行Ｖ３の駆動パルスｐＲＥＳ３、４及び駆動パルスｐＴＸ３がハイレベルになる。次に時刻ｔ１において、駆動パルスｐＲＥＳ３、４および駆動パルスｐＴＸ３がローレベルとなる。これにより光電変換部１０３ａがリセットされ、画素行Ｖ３の画素の光電変換部１０３ａにおける電荷蓄積期間Ｔｓ３が開始される。期間ｔ０−ｔ１が光電変換部１０３ａのリセット動作が行われるリセット期間Ｔｒｅｓ３とする。

ここでは図示していないが、第１水平走査期間ＨＤ１において所定の画素行の画素からの信号の読出しが行われる。

時刻ｔ２に第１水平走査期間ＨＤ１が終了する。そして時刻ｔ３に第２水平走査期間ＨＤ２が開始される。この時、画素行Ｖ４の駆動パルスｐＲＥＳ３、４及び駆動パルスｐＴＸ４がハイレベルになる。次に時刻ｔ４において、駆動パルスｐＲＥＳ３、４および駆動パルスｐＴＸ４がローレベルとなる。これにより画素行Ｖ４の光電変換部１０３ｂがリセットされる。期間ｔ３−ｔ４をリセット期間Ｔｒｅｓ４とする。そして画素行Ｖ４の光電変換部１０３ｂにおける電荷蓄積期間Ｔｓ４が開始される。

時刻ｔ５では、第２水平走査期間ＨＤ２が終了する。そして時刻ｔ６に第３水平走査期間ＨＤ３が開始される。時刻ｔ６に、画素行Ｖ３の駆動パルスｐＳＥＬ３、４およびｐＲＥＳ３、４がハイレベルになる。駆動パルスｐＳＥＬ３、４がハイレベルになることで、画素行Ｖ３、４の選択トランジスタ１０７がオンとなる。

そして、時刻ｔ７において、駆動パルスｐＲＥＳ３、４がローレベルになる。これにより画素行Ｖ３、Ｖ４のＦＤ１０８ｂがリセットされる。

そして、期間ｔ７−ｔ８に、画素行Ｖ３のノイズ信号が信号線１１５に出力される。

時刻ｔ８に駆動パルスｐＴＸ３がハイレベルとなり、時刻ｔ９に駆動パルスｐＴＸ３がローレベルとなる。この動作により画素行Ｖ３の光電変換部１０３ａに蓄積された電荷が画素行Ｖ３、Ｖ４のＦＤ１０８ｂに転送される。期間ｔ１−ｔ９が画素行Ｖ３の電荷蓄積期間Ｔｓ３となる。また、時刻ｔ９から次のリセット期間Ｔｒｅｓ３の開始である時刻ｔ３２まで、画素行Ｖ３は無効期間Ｔｎｕ３となる。

時刻ｔ１０では、駆動パルスｐＳＥＬ３、４がローレベルになる。これによって画素行Ｖ３、４の選択トランジスタ１０７がオフになる。また、第３水平走査期間ＨＤ３が終了する。そして、期間ｔ９−ｔ１０に、電荷蓄積期間Ｔｓ３に光電変換部１０３ａで生じた電荷に基づく信号を信号線１１５に出力する。この期間を出力期間Ｔｏｐ３とする。

時刻ｔ１１に第４水平走査期間ＨＤ４が開始する。ここでは、画素行Ｖ４の駆動パルスｐＳＥＬ３、４およびｐＲＥＳ３、４がハイレベルとなる。そして画素行Ｖ３、４の選択トランジスタ１０７がオンとなる。

時刻ｔ１２に駆動パルスｐＲＥＳ３、４がローレベルとなり、これにより画素行Ｖ３、Ｖ４のＦＤ１０８ｂがリセットされる。期間ｔ１２−ｔ１３に、画素行Ｖ４のノイズ信号が信号線１１５に出力される。

時刻ｔ１３に駆動パルスｐＴＸ４がハイレベルとなり、時刻ｔ１４にｐＴＸ４がローレベルとなる。この動作により画素行Ｖ４の光電変換部１０３ｂに蓄積された電荷が画素行Ｖ３、４のＦＤ１０８ｂに転送される。期間ｔ４−ｔ１４が画素行Ｖ４の電荷蓄積期間Ｔｓ４となる。また、時刻ｔ１４から次のリセット期間Ｔｒｅｓ４の開始まで、画素行Ｖ４は無効期間Ｔｎｕ４となる。

時刻ｔ１５では、駆動パルスｐＳＥＬ３、４がローレベルになる。これによって画素行Ｖ３、４の選択トランジスタ１０７がオフになる。また、第４水平走査期間ＨＤ４が終了する。そして、期間ｔ１４−ｔ１５に、電荷蓄積期間Ｔｓ４に画素行Ｖ４の光電変換部１０３ａで生じた電荷に基づく信号を信号線１１５に出力する。この期間を出力期間Ｔｏｐ４とする。

本実施例によれば、ＦＤを共有する画素行の電荷蓄積期間の少なくとも一部が重なるように構成されている。したがって、電荷蓄積期間の少なくとも一部が互いに重なる複数の第１画素行と、電荷蓄積期間が複数の第１画素行の電荷蓄積期間と重ならない複数の第２画素行とを有していても共有したＦＤを介したノイズの影響を低減できる。

以上本発明を複数の実施例を用いて説明したが本発明は各実施例に限定されるべきものではなく、本発明の思想を超えない範囲で適宜変更組み合わせすることができる。

１０ 撮像装置
１００ 画素部
１０１ 画素
１０３ａ 光電変換部
１０３ｂ 光電変換部
１０８ フローティングディフュージョン
１８０ 信号処理部

Claims (11)

1. 光電変換部と、フローティングディフュージョンと、前記光電変換部で生じた電荷を前記フローティングディフュージョンに転送する転送トランジスタと、を有する画素が行列状に配された画素部と、電子シャッタ動作により各画素の電荷蓄積期間を制御し、前記電荷蓄積期間に生じた信号を画素から出力する走査回路とを有する撮像装置と、
   前記撮像装置から出力された信号を処理する信号処理部と、を有する撮像システムであって、
   前記画素部は、
   前記走査回路により前記電荷蓄積期間の少なくとも一部が互いに重なるように制御される複数の第１画素行と、
   前記走査回路により前記電荷蓄積期間が前記複数の第１画素行の電荷蓄積期間と重ならないように制御される複数の第２画素行とを有し、
   前記複数の第１画素行のうちの一部は、前記第２画素行の画素と前記フローティングディフュージョンを共有しており、
   前記複数の第１画素行のうちの他の一部は、前記第２画素行の画素と前記フローティングディフュージョンを共有しておらず、
   前記信号処理部は、前記第２画素行の画素と前記フローティングディフュージョンを共有している前記第１画素行の画素の信号を用いずに信号処理を行なうことを特徴とする撮像システム。
2. 更に、前記画素部は、
   前記複数の第１画素行の画素と前記複数の第２画素行の画素のうち、前記複数の第１画素行の画素のみで前記フローティングディフュージョンを共有する複数の前記第１画素行を有しており、
   前記複数の第１画素行の画素のみでフローティングディフュージョンを共有する複数の前記第１画素行の画素の信号を、前記信号処理部において用いて信号処理を行なうことを特徴とする請求項１に記載の撮像システム。
3. 前記複数の第２画素行の一部は、複数の前記第２画素行の画素のみで前記フローティングディフュージョンを共有しており、
   前記複数の第２画素行の前記一部の画素の信号を、前記信号処理部を用いて信号処理を行なうことを特徴とする請求項１に記載の撮像システム。
4. 前記第１画素行は撮像画素を有し、前記第２画素行は撮像以外の機能に用いる機能画素を有しており、
   前記撮像画素と前記機能画素とで前記フローティングディフュージョンを共有しており、
   前記信号処理部において、前記フローティングディフュージョンを共有した前記撮像画素と前記機能画素のうち、前記撮像画素の信号を前記信号処理部において用いずに画像形成処理を行なうことを特徴とする請求項１乃至３のいずれか１項に記載の撮像システム。
5. 前記撮像画素どうしで前記フローティングディフュージョンを共有しており、
   前記フローティングディフュージョンを共有した前記撮像画素の信号を前記信号処理部において画像形成処理に使用することを特徴とする請求項４に記載の撮像システム。
6. 前記信号処理部は、前記撮像画素の信号を前記信号処理部における画像形成処理に用いない場合に、前記画像形成処理に使用されない画素の信号を、当該画素の周囲の撮像画素の信号を用いて補間することを特徴とする請求項５に記載の撮像システム。
7. 前記機能画素どうしで前記フローティングディフュージョンを共有しており、前記フローティングディフュージョンを共有した前記機能画素の信号を前記信号処理部における信号処理に使用することを特徴とする請求項４に記載の撮像システム。
8. 光電変換部と、フローティングディフュージョンと、前記光電変換部で生じた電荷を前記フローティングディフュージョンに転送する転送トランジスタと、を有する画素が行列状に配された画素部と、電子シャッタ動作により各画素の電荷蓄積期間を制御し、前記電荷蓄積期間に生じた信号を画素から出力する走査回路とを有する撮像装置であって、
   前記画素部は、
   前記走査回路により前記電荷蓄積期間の少なくとも一部が互いに重なるように制御される複数の第１画素行と、
   前記走査回路により前記電荷蓄積期間が前記複数の第１画素行の電荷蓄積期間と重ならないように制御される複数の第２画素行とを有し、
   前記複数の第１画素行のうちの一部は、前記第２画素行の画素と前記フローティングディフュージョンを共有しており、
   前記複数の第１画素行のうちの他の一部は、前記第２画素行の画素と前記フローティングディフュージョンを共有しておらず、
   前記走査回路は、
   前記第１画素行の前記一部の画素の信号を画素から出力せず、前記第１画素行の前記他の一部の画素の信号を画素から出力させることを特徴とする撮像装置。
9. 前記複数の第２画素行の一部は、複数の前記第２画素行の画素のみで前記フローティングディフュージョンを共有しており、
   前記複数の第２画素行の前記一部の画素の信号を出力することを特徴とする請求項８に記載の撮像装置。
10. 光電変換部と、フローティングディフュージョンと、前記光電変換部で生じた電荷を前記フローティングディフュージョンに転送する転送トランジスタと、を有する画素が行列状に配された画素部と、電子シャッタ動作により各画素の電荷蓄積期間を制御し、前記電荷蓄積期間に生じた信号を画素から出力する走査回路とを有する撮像装置であって、
    前記画素部は、
    前記走査回路により前記電荷蓄積期間の少なくとも一部が互いに重なるように制御される複数の第１画素行と、
    前記走査回路により前記電荷蓄積期間が前記複数の第１画素行の電荷蓄積期間と重ならないように制御される複数の第２画素行とを有し、
    複数の前記第１画素行の画素のみで前記フローティングディフュージョンが共有され、
    複数の前記第２画素行の画素のみで前記フローティングディフュージョンが共有されることを特徴とする撮像装置。
11. 前記第１画素行は撮像画素を有し、前記第２画素行は撮像以外の機能に用いる機能画素を有することを特徴とする請求項８乃至１０のいずれか１項に記載の撮像装置。

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