JP3667094B2 - 固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特にビデオカメラやデジタルスチルカメラ用のイメージ入力装置に広範に用いられる固体撮像装置に関するものである。
【０００２】
【従来の技術】
近年、高解像化のため、微細化プロセスを用いた光電変換素子のセルサイズ縮小が精力的に行われる一方、光電変換信号出力が低下することなどから、光電変換信号を増幅して出力することが可能な増幅型の光電変換装置が注目されている。このような増幅型光電変換装置には、ＭＯＳ型、ＡＭＩ、ＣＭＤ、ＢＡＳＩＳ等がある。このうち、ＭＯＳ型はフォトダイオードで発生した光キャリアをＭＯＳトランジスタのゲート電極に蓄積し、走査回路からの駆動タイミングに従って、そのゲート電極の電位変化を、出力部へ電荷増幅して出力するものである。近年では、このＭＯＳ型のうち、光電変換部や、その周辺回路部を含め全てＣＭＯＳプロセスで実現するＣＭＯＳ型光電変換装置が特に注目されてきている。
【０００３】
ところで、上記ＣＭＯＳ型光電変換装置は画素内の電荷増幅アンプで信号電荷の増幅を行う反面、上記アンプの入力ＭＯＳトランジスタのしきい値Ｖｔｈや、アンプゲインのバラツキが、信号のＳ／Ｎの劣化を招く。特にしきい値Ｖｔｈのバラツキは数ｍＶ以下に抑えることは現状の製造技術では困難であり、一方、光信号の飽和電圧は電源電圧に依存するため、数Ｖであるのが実際である。従って、両者の比であるＳ／Ｎは３桁が上限で、市場の要求である７０〜８０ｄＢを達成するのは非常に困難であった。
【０００４】
この技術的課題を克服すべく、なされた提案の１つに特開平４−６１５７３号公報がある。図５に該公報により開示された固体撮像装置の等価回路図を示す。また、上記公知技術例の動作を図６の１画素相当の等価回路図と図７のタイミングチャートを用いて以下、簡単に説明する。図６において、フォトダイオードＤ１からの信号読み出しに先立って、端子ＣＲ１、ＣＲ２、ＣＳ１にパルスを印加することによって、垂直信号線ＶＬ３はＧＮＤレベルに、容量Ｃ１、Ｃ３はともにＶＳＳにリセットされる。その後端子ＣＲ１のパルスをロウレベルにし、端子ＲＳにパルスを印加することによって、増幅用ＭＯＳＦＥＴＱ２のゲートは電圧ＶＲＳにリセットされる。
【０００５】
そしてリセットパルスＲＳをロウレベルにした後、端子Ｖ３にハイレベルのパルスを印加すると、増幅ＭＯＳＦＥＴＱ２のドレインに動作電圧ＶＤＤが供給され、これにより、ＭＯＳＦＥＴＱ２のゲート電圧に対応した電圧ＶＮが、ノイズ信号として垂直信号線ＶＬ３に読み出される（ノイズ信号読み出し）。
【０００６】
次に、ＣＲ２のパルスを立ち下げ、容量Ｃ１の出力側とＣ３の一方の電極をフローティング状態とする。この時、端子Ｖ３をロウレベルにして、選択ＭＯＳＦＥＴＱ３をオフ状態にする。そして、端子ＣＲ１にパルスを入力し、垂直出力線ＶＬ３をリセットすると、容量Ｃ１の出力側とＣ３の一方の電極の電位は上記バイアス電圧ＶＳＳから容量Ｃ１とＣ３の容量比に応じて分割された電圧だけ低下した電圧（ＶＳＳ−ＶＮ′）になる。ここでＶＮ′は次式で表される。
【０００７】
ＶＮ′＝Ｃ１×ＶＮ／（Ｃ１＋Ｃ３） …（１）
次にＣＲ１の端子のパルスを立ち下げ、行選択用端子Ｖ３と転送スイッチ用ＶＧにパルスをハイレベルにし、電荷転送スイッチであるＱ１をオンして、フォトダイオードＤ１に蓄積された信号電荷を入力容量ＣＰに転送すると同時に選択ＭＯＳＦＥＴＱ３がオンし、増幅ＭＯＳＦＥＴＱ２のドレインに、選択ＭＯＳＦＥＴＱ３を介して動作電圧ＶＤＤが供給され、これにより、Ｑ２のゲート電圧に対応した電圧ＶＳが垂直信号線ＶＬ３に読み出される（光信号読み出し）。
【０００８】
この動作により、容量Ｃ１の電位はＶＳが容量Ｃ１とＣ３の容量比に応じて分割された電圧分だけ上昇し、（ＶＳＳ−ＶＮ′＋ＶＳ′）になる。
ここでＶＳ′は、ＶＮ′と同様に以下の式（２）で表される。
【０００９】
ＶＳ′＝Ｃ１×ＶＳ／（Ｃ１＋Ｃ３） …（２）
従って、上記容量Ｃ１の電位は最終的に、
ＶＣ２＝ＶＳＳ−Ｃ１×（ＶＮ−ＶＳ）／（Ｃ１＋Ｃ３） …（３）
となり、（３）式の第２項の（ＶＮ−ＶＳ）より、リセットＭＯＳＦＥＴや増幅ＭＯＳＦＥＴのしきい値Ｖｔｈのバラツキ等が除去されたＳ／Ｎの高い信号が得られる。
【００１０】
一方で、垂直出力線ＶＬ３をリセットするという概念は、非破壊読み出し特性を有する光電変換素子において、画素相互間の信号漏れ等の干渉を防止する目的で、例えば、特開昭５８−４８５７７号公報、特公平５−１８３０９号公報に開示されている。
【００１１】
上記公知技術例の動作を、前記により開示された固体撮像装置のセンサーエリアの図８に示すブロック図、図９に示す水平スイッチ回路図、図１０に示すタイミングチャートを用いて以下、簡単に説明する。時刻ｔ０において、ＰＶ１がハイレベルとなる。これに伴ってセンサアレイＣj i内の垂直走査信号線Ｖ１に接続されているＭＯＳスイッチＳ1 1 〜Ｓ768 1 が導通し、セルＣ1 1 〜Ｃ768 1 内の画素信号が信号出力Ｂ１〜Ｂ７６８上に出力される。時刻ｔ０よりもやや遅れて時刻ｔ１に、水平走査信号線Ｈ１上の信号ＰＨ１がハイレベルとなる。これに伴って、水平スイッチ回路内のＭＯＳスイッチＱ1 1 〜Ｑ1 32が導通し、信号出力線Ｂ１〜Ｂ７６８の３２個のサブグループ内の左端の信号出力線上の画素信号が、多重化出力線Ａ１〜Ａ３２上に出力される。多重化出力線Ａ１〜Ａ３２のそれぞれはアンプＴ１〜Ｔ３２を介して出力される。Ｔ１〜Ｔ３２は共通の定電流源と接地間に接続された差動トランジスタ対からなり、一方のトランジスタのベースにはアナログ画素信号が、他方のトランジスタのベースには遮光した画素からの暗電圧が供給され、暗電圧が差し引かれたアナログ信号が出力される。
【００１２】
この後、水平走査信号線Ｈ１上の信号ＰＨ１がロウレベルに復帰し、時刻ｔ２に、水平走査信号線Ｈ２上の信号ＰＨ２がハイレベルになる。これに伴って、水平スイッチ回路内のＭＯＳスイッチＱ2 1 〜Ｑ2 32が導通し、信号出力線Ｂ１〜Ｂ７６８の３２個のサブグループ内の左から２番目の信号出力線上の画素信号が、多重化出力線Ａ１〜Ａ３２上に出力される。以下同様にして、水平走査信号線Ｈ３〜Ｈ２４までの信号が順次ハイレベルとなり、これに伴って各サブグループ内の信号出力線上のアナログ画素信号が出力される。最後の水平走査線Ｈ２４上の信号ＰＨ２４がロウレベルに復帰した後、垂直走査信号線Ｖ１上に信号ＰＶ１がロウレベルに復帰して、この信号線Ｖ１に連なるすべてのセルの水平走査が完了する。
【００１３】
次に、信号線Ｖ３に連なるセルの読み出しを開始する前に、ブランキング期間を設ける。このブランキング期間中にすべての水平走査信号線Ｈ１〜Ｈ２４上の信号ＰＨ１〜ＰＨ２４をハイレベルにして、すべての信号出力線Ｂ１〜Ｂ７６８を対応する共通信号出力線Ａ１〜Ａ３２に接続すると共に、リフレッシュ線Ｒ上の信号ＰＲをハイレベルにし、ＭＯＳスイッチＲ１〜Ｒ３２を導通させることにより、多重化信号出力線Ａ１〜Ａ３２を接地する。これによって、すべての信号出力線Ｂ１〜Ｂ７６８が接地され、従前の走査に伴って残存していた画素信号がクリアされる。
【００１４】
【発明が解決しようとする課題】
ところで、上記従来例中前者（特開平４−６１５７３号公報）の構成の場合、▲１▼ Ｃ３から共通出力線へ信号を転送する際の感度を大きくするため、Ｃ３は数ｐＦ程度の容量が必要であり、また、（３）式第２項のＣ１／（Ｃ１＋Ｃ３）で決まる画素からの読み出し感度を大きくするため、容量Ｃ１はＣ３に対して数倍以上、大きくしなければならない。従って、チップサイズ、コストの制約から必ずしも十分な感度が得られない。
【００１５】
▲２▼ 上記読み出し方法によると、ノイズ読み出しの場合、容量Ｃ１の出力側はＶＳＳにリセットされているが、光信号読み出しの場合、容量Ｃ１の出力はフローティングであり、画素からみたＣ１の容量はＣ１とＣ３との並列容量になる。従って、十分な時間をかけて読み出しを行う場合は問題ないが、時間が短くなる程、ノイズ信号と光信号間に出力電圧差が生じるため、ノイズ除去動作を高精度に行うことが困難になる。
【００１６】
３）上記読み出し方法によると、垂直出力線ＶＬ３をリセットする電圧は、ＭＯＳＦＥＴＱ２のゲートに入力されるすべての信号レベルに対しても、ＭＯＳＦＥＴＱ２がオンできるような電圧にする必要があるため、リセット電圧に制限がある。
【００１７】
また、上記従来例中、後者（特公平５−１８３０９号公報）の構成の場合の問題点を図１１を用いて説明する。図１１は、例えば、垂直走査信号線Ｖ１に接続されている画素信号を読み出す場合を示している。画素セルＣ1 1 の画素信号電圧ＶＳ１、画素セルＣ2 1 の画素信号電圧をＶＳ２、……画素セルＣ24 1 の画素信号電圧をＶＳ２４、信号出力線Ｂ１、Ｂ２……Ｂ２４の寄生容量をＣ１、差動トランジスタＴ１に接続されたトランジスタのベースに接続された寄生容量をＣ２、共通信号出力線をＡ１とし、ベースに入力される信号電圧をＶＳＯとする。信号出力線Ｂ１の信号を読み出したときの信号電圧ＶＳＯ′は次式で表される。
【００１８】
ＶＳＯ′＝（Ｃ２ＶＳＯ＋Ｃ１ＶＳ１）／（Ｃ２＋Ｃ１） …（４）
信号出力線Ｂ２の信号を読み出したときの信号電圧ＶＳＯ″は次式で表される。
【００１９】
ＶＳＯ″＝（Ｃ２ＶＳＯ′＋Ｃ１ＶＳ２）／（Ｃ２＋Ｃ１） …（５）
上記構成のように、ブランキング期間のみのリセットＭＯＳトランジスタＲ１のゲートへのリセットパルスＲによるリセットで、隣接する画素間の干渉を抑えるためには、（５）式よりＣ２ＶＳＯ′を小さくするため、Ｃ１をＣ２に比べてかなり大きくする必要がある。従って、この容量Ｃ１を大きくすると、画素セルから転送する際の容量が大きくなり、感度が低下するという問題があった。
【００２０】
本発明は、上記３）による問題点を解決することを課題とする。
【００２１】
【課題を解決するための手段】
本発明は、上記問題点を解決すべくなされたものであり、各々が、光電変換された信号を増幅して出力する増幅用トランジスタと、前記増幅用トランジスタの入力端子をリセットする第１のリセット手段とを含む複数の画素と、前記増幅用トランジスタから信号が出力される出力線と、前記増幅用トランジスタとソ−スフォロワを構成する、前記出力線に接続された負荷手段と、前記出力線を所定のリセットレベルにリセットするための第２のリセット手段と、前記増幅用トランジスタと電源との間に設けられる、行を選択するスイッチ手段と、を有することを特徴とする。
【００２２】
また、本発明は、各々が、光電変換された信号を増幅して出力する増幅用トランジスタと、前記増幅用トランジスタの入力端子をリセットする第１のリセット手段とを含む複数の画素と、前記増幅用トランジスタから信号が出力される出力線と、前記増幅用トランジスタとソ−スフォロワを構成する、前記出力線に接続された負荷手段と、前記出力線を所定のリセットレベルにリセットするための第２のリセット手段と、前記増幅用トランジスタと前記画素の出力線との間に設けられる、行を選択するスイッチ手段と、を有することを特徴とする。
【００２３】
また、上記固体撮像装置において、第１のタイミングにおいて読み出したリセット信号を一時保持するための第１の容量と、上記第１の保持容量に転送するためのスイッチ手段と、第２のタイミングにおいて読み出した光電変換信号を一時保持するための第２の容量と、上記第２の保持容量に転送するためのスイッチ手段とを設けたことを特徴とする。
【００２５】
［作用］
上記固体撮像装置によれば、
▲１▼ 増幅素子の負荷手段を設けることによって、クランプ容量Ｃ１（図５）を設ける必要がなく、チップサイズを小さくすることができる。
【００２６】
▲２▼ ノイズ信号読み出しの場合と、光信号読み出しの場合の容量を等しくすることが可能であり、さらに、それぞれの信号を読み出す前に出力線をリセットすることによって、高速読み出しを行う場合においても、ノイズ信号と光信号間に出力電圧差が生じないため、ノイズ除去動作を高精度に行うことが可能である。
【００２７】
▲３▼ 増幅素子に負荷手段を設けることによって、リセット電圧に制限がない。
【００２８】
▲４▼ ノイズ信号読み出しと、光信号読み出しの前に、それぞれ出力線をリセットすることによって、画素からの信号を読み出すごとに、出力線がリフレッシュされ、隣接する画素間の干渉を抑えることが可能である。
【００２９】
【発明の実施の形態】
［実施形態１］
図１は、本発明の固体撮像装置の第１実施形態のブロック図、図２は、例示的に示された画素セルの要部構成を表す回路図である。上記固体撮像装置を構成する各回路素子は、半導体集積回路の製造技術によって、特に制限されないが、単結晶シリコンのような１個の半導体基板上において、ＣＭＯＳ・ＬＳＩプロセス技術によって形成され、一般にＣＭＯＳセンサと称される。また、図１による固体撮像装置の画素セルＳ１１〜Ｓｍｎはｍ行×ｎ列の画素について説明するが、この数値に限定されない。
【００３０】
まず、図２を用いて各画素セルＳ１１〜Ｓｍｎの要部構成について説明する。光信号電荷を発生するフォトダイオードＰＤは、この例ではアノード側が接地されている。フォトダイオードＰＤのカソード側は、電荷転送スイッチＴＸを介して、増幅ＭＯＳＭ３のゲートに接続されている。また、上記増幅ＭＯＳＭ３のゲートには、これをリセットするためのリセットＭＯＳＭ１のソースが接続され、リセットＭＯＳＭ１のドレインは、リセット電圧ＶＲに接続されている。さらに、上記増幅ＭＯＳＭ３のドレインは、動作電圧ＶＤＤを供給するための行選択ＭＯＳＭ２に接続されている。
【００３１】
次に、図１を用いて、本発明の固体撮像装置の構成について説明する。上記各画素セルＳ１１〜Ｓｍｎの電荷転送スイッチＴＸのゲートは、横方向に延長して配置される第１の行選択線（垂直走査線）ＴＸ１に接続される。同じ行に配置された他の画素セルの同様な電荷転送スイッチのゲートも上記第１の行選択線ＴＸ１に共通に接続され、他の行ＴＸｉについても同様である。上記リセットＭＯＳＭ１のゲートは、横方向に延長して配置される第２の行選択線（垂直走査線）ＲＥＳ１に接続される。同じ行に配置された他の画素セルの同様なリセットＭＯＳのゲートも上記第２の行選択線ＲＥＳ１に共通に接続され、他の行ＲＥＳｉについても同様である。
【００３２】
また、上記選択ＭＯＳＭ３のゲートは、横方向に延長して配置される第３の行選択線（垂直走査線）ＳＥＬ１に接続される。同じ行に配置された他の画素セルの同様な選択ＭＯＳのゲートも上記第３の行選択線ＳＥＬ１に共通に接続され、他の行ＳＥＬｉについても同様である。これら第１〜第３の行選択線は、垂直走査回路ブロックＶＳＲに接続され、後述する動作タイミングに基づいて、信号電圧が供給される。図１に示されている残りの行においても同様な構成の画素セルと、行選択線が設けられる。これらの行選択線には、上記垂直走査回路ブロックＶＳＲにより形成されたＴＸ２〜ＴＸｍ、ＲＥＳ２〜ＲＥＳｍ、ＳＥＬ２〜ＳＥＬｍが供給される。
【００３３】
上記増幅ＭＯＳＭ３のソースは、縦方向に延長して配置される垂直信号線Ｖ１に接続される。同じ列に配置される画素セルの同様な増幅ＭＯＳＭ３のソースも上記垂直信号線Ｖ１に接続される。上記垂直信号線Ｖ１は、負荷手段である定電流源Ｉ１に接続されるとともに、垂直信号線Ｖ１をリセットするためのＭＯＳＭ８を介して垂直線リセット電圧ＶＶＲに接続される。さらに、上記垂直信号線Ｖ１は、ノイズ信号転送スイッチＭ４を介してノイズ信号を一時保持するための容量ＣＴＮに、また、光信号転送スイッチＭ５を介して光信号を一時保持するための容量ＣＴＳに同時に接続される。ノイズ信号保持容量ＣＴＮと光信号保持容量ＣＴＳの逆側の端子は接地されている。ノイズ信号転送スイッチＭ４とノイズ信号保持容量ＣＴＮとの接続点Ｖ１Ｎと、光信号転送スイッチＭ５と光信号保持容量ＣＴＳとの接続点Ｖ１Ｓはそれぞれ、保持容量リセットスイッチＭ９、Ｍ１０を介してＶＲＣＴに接続されるとともに、水平転送スイッチＭ６、Ｍ７を介して、光信号とノイズ信号の差をとるための差動回路ブロックに接続される。水平転送スイッチＭ６、Ｍ７のゲートは列選択線Ｈ１に共通に接続され、水平走査回路ブロックＨＳＲに接続される。図１に示されている残りの列Ｖ２〜Ｖｎにおいても同様な構成の読み出し回路が設けられる。
【００３４】
また、各列に接続された垂直信号線リセットスイッチＭ８、ノイズ信号転送スイッチＭ４、光信号転送スイッチＭ５のゲートは、それぞれＶＲＥＳ、ＴＮ、ＴＳに共通に接続され、後述する動作タイミングにもとづいてそれぞれΦＶＲＥＳ、ΦＴＮ、ΦＴＳなる信号電圧が供給される。
【００３５】
次に、本発明の固体撮像装置の動作について、図３を用いて説明する。フォトダイオードＰＤからの信号電荷の読み出しに先立って、リセットＭＯＳＭ１のゲートへのΦＲＥＳ１および、垂直信号線リセットＭＯＳＭ８のゲートへのΦＶＲＥＳがハイレベルとなる（〜ｔ１）。これによって、増幅ＭＯＳＭ３のゲートがＶＲに、垂直信号線Ｖ１〜ＶｎがＶＶＲにリセットされる。リセットＭＯＳＭ１のゲートへのΦＲＥＳ１および、垂直信号線リセットＭＯＳＭ８のゲートへのΦＶＲＥＳがロウレベルに復帰した後に（ｔ１）、選択ＭＯＳＭ２のゲートへのΦＳＥＬ１および、ノイズ信号転送スイッチＭ４のゲートへのΦＴＮがハイレベルとなる（ｔ２）。これによって、リセットノイズが重畳されたリセット信号（ノイズ信号）を増幅ＭＯＳＭ３のゲインをＡ倍とし、ゲート・ソース間電圧ＶＧＳだけレベルシフトした電圧がノイズ信号保持容量ＣＴＮに読み出される。この電圧Ｖ１Ｎは次式で表される。
【００３６】
Ｖ１Ｎ＝Ａ（ＶＲ−ＶＧＳ） …（６）
ここで、ゲート・ソース間電圧ＶＧＳは、前述のように各画素セルごとの増幅ＭＯＳのしきい値Ｖｔｈのばらつきによってばらつく。次に、選択ＭＯＳＭ２のゲートへのΦＳＥＬ１および、ノイズ信号転送スイッチＭ５のゲートへのΦＴＮがロウレベルに復帰する（ｔ３）。
【００３７】
このとき、垂直信号線Ｖ１の電圧は、垂直信号線につく寄生容量ＣＰと負荷の定電流Ｉ１で決まる時定数で徐々に放電され降下する。ここで、負荷の定電流Ｉ１が接続されているために、垂直信号線Ｖ１をリセットする電圧ＶＶＲを高めに設定し、信号読み出し初期において、増幅ＭＯＳＭ３がオフ状態にあったとしても、負荷の定電流により垂直信号線の電圧が降下していくため、最終的には増幅ＭＯＳＭ３はオン状態となり、信号が読み出されることになる。したがって、垂直信号線のリセット電圧に制限がない。
【００３８】
次に、信号電荷の転送に先立って垂直信号線リセットＭＯＳＭ８のゲートへのΦＶＲＥＳがハイレベルとなり（ｔ４）、垂直信号線が再度ＶＶＲにリセットされる。これによって、次に光信号を読み出すときの垂直信号線の初期電圧が、ノイズ信号を読み出したときのそれに等しくなる。従って、高速読み出しを行う場合のように、ノイズ信号の読み出しと光信号の読み出しとの間に十分な時間がとれない場合においても、ノイズ信号と光信号間に出力電圧差が生じないため、後述するノイズ除去動作を高精度に行うことが可能である。
【００３９】
次に、電荷転送スイッチＴＸのゲートへのΦＴＸ１がハイレベルとなり（ｔ５）、フォトダイオードＰＤの光信号電荷が、増幅ＭＯＳＭ３のゲートに転送される。電荷転送スイッチＴＸのゲートへのΦＴＸ１がローレベルに（ｔ６）、垂直信号線リセットスイッチのゲートへのΦＶＲＥＳがロウレベルに復帰した後に（ｔ７）、選択ＭＯＳＭ２のゲートへのΦＳＥＬ１および、光信号転送スイッチＭ５のゲートへのΦＴＳがハイレベルとなる（ｔ８）。これによって、光信号Ｖｓｉｇを増幅ＭＯＳのゲインＡ倍し、ゲート・ソース間電圧だけレベルシフトした電圧が光信号保持容量ＣＴＳに読み出される。この電圧は次式で表される。
【００４０】
Ｖ１Ｓ＝Ａ（Ｖｓｉｇ−ＶＧＳ） …（７）
次に、選択ＭＯＳＭ２のゲートへのΦＳＥＬ１および、光信号転送スイッチＭ５のゲートへのΦＴＳがロウレベルに復帰する（ｔ９）。このとき、垂直信号線Ｖ１の電圧は、垂直信号線Ｖ１につく寄生容量Ｃｐと負荷の定電流Ｉ１で決まる時定数で徐々に放電され降下する。
【００４１】
次に、垂直信号線リセットＭＯＳＭ８のゲートへのΦＶＲＥＳが再度ハイレベルとなり（ｔ１０）、垂直信号線Ｖ１〜Ｖｎがリセットされる。ここまでの動作で、第１行目に接続された画素セルＳ１１〜Ｓ１ｎのノイズ信号と光信号が、それぞれの列に接続されたノイズ信号保持容量ＣＴＮと光信号保持容量ＣＴＳに保持される。
【００４２】
この後、水平走査回路ブロックからの信号Ｈ１〜Ｈｎによって、各列の水平転送スイッチＭ６、Ｍ７のゲートが順次ハイレベルとなり（ｔ１１）、ノイズ保持容量ＣＴＮと光信号保持容量ＣＴＳに保持されていた電圧が、順次差動回路ブロックに読み出される。差動回路ブロックでは、光信号Ｖ１Ｓ〜ＶｎＳとノイズ信号Ｖ１Ｎ〜ＶｎＮの差がとられ、出力端子ＶＯＵＴに順次出力される。例えば第１列の出力電圧ＶＯＵＴは、上記式（７）から式（６）を差し引いた次式で表される。
【００４３】
ＶＯＵＴ＝Ｖ１Ｓ−Ｖ１Ｎ＝Ａ（Ｖｓｉｇ−ＶＲ） …（８）
従って、固定パターンノイズの原因となる各画素セルごとの増幅ＭＯＳのしきい値Ｖｔｈのばらつきが除去された信号が出力される。また、式（８）の右項中Ｖｓｉｇ及びＶRには、リセットノイズが加算されているので、結果としてフォトダイオードＰＤで得られた光電荷が増幅されて出力電圧ＶＯＵＴとなっている。
【００４４】
以上で、第１行目に接続された画素セルの読み出しが完了する。この後、第２行目の読み出しに先立って、ノイズ信号保持容量ＣＴＮおよび光信号保持容量ＣＴＳのリセットスイッチＭ９、Ｍ１０のゲートへのΦＣＴＲがハイレベルとなり、ＶＲＣＴにリセットされる。以下同様に、垂直走査回路のブロックＶＳＲからの信号によって、第２行目〜第ｍ行目に接続された画素セルＣ２１〜Ｃｍｎの信号が順次読み出され、全画素セルの読み出しが完了する。
【００４５】
上記式（８）におけるゲインＡは、増幅ＭＯＳＭ３が電流源Ｉ１を負荷とするソースフォロワ方式の増幅器で構成されているので、電圧ゲインはほぼ１である。従って、差動回路ブロックのゲインを１とすると、光信号成分とノイズ信号成分の差電圧がそのまま出力されることになる。また、増幅ＭＯＳＭ３のしきい値のバラツキやリセットＭＯＳＭ１のしきい値のバラツキ及びリセットノイズ等を除去できるので、高Ｓ／Ｎの画像信号を得ることができる。
【００４６】
また、上記実施形態では、保持容量ＣTN，ＣTSまでの読み出しに、キャパシタ容量の分割電圧で読み出す方式を採用していないので、保持容量の値が垂直出力線の寄生容量に影響されず、コンパクトな固体撮像装置及び高速読み出しを可能とする。
【００４７】
［第２実施形態］
図４は、本発明の第２実施形態を示す画素セルの要部構成を表す図である。図４を用いて各画素セルの要部構成について説明する。本画素セル及びその周辺回路は、ＣＭＯＳ・ＬＳＩプロセス技術によって製造され、ＣＭＯＳセンサと称される。
【００４８】
図４において、光信号電荷を発生するフォトダイオードＰＤは、この例ではアノード側が接地されている。フォトダイオードＰＤのカソード側は、電荷転送スイッチＴＸを介して増幅ＭＯＳＭ３のゲートに接続されている。また、上記増幅ＭＯＳＭ３のゲートには、これをリセットするためのリセットＭＯＳＭ１のソースが接続され、リセットＭＯＳＭ１のドレインは、リセット電圧ＶＲに接続されている。さらに、上記増幅ＭＯＳＭ３のドイレンは、動作電圧ＶＤＤに接続され、ソースは増幅ＭＯＳを垂直信号線に接続するための選択ＭＯＳＭ２に接続されている。行選択ＭＯＳＭ２を増幅ＭＯＳＭ３のソースに接続しているので、図２の画素セルに対して、ＶＤＤ側のダイナミックレンジを広げることができる。
【００４９】
図１の固体撮像装置の各画素セルＣ１１〜Ｃｍｎを、図４に示した上記画素セルの回路に置き換えた場合においても、第１実施形態と同様の構成が可能であり、第１実施形態と同様の動作方法によって同様の効果が得られることは言うまでもない。
【００５０】
本固体撮像装置においても、図３に示したタイミングチャートにより各画素セルのノイズ信号成分をｔ２〜ｔ３間に、光信号成分をｔ８〜ｔ９期間に読み出し、差動回路ブロックでその差の出力信号ＶＯＵＴを得ることができる。
【００５１】
ＶＯＵＴ＝Ｖ１Ｓ−Ｖ１Ｎ＝Ａ（Ｖｓｉｇ−ＶＲ） …（８）
この出力信号ＶＯＵＴには、リセットＭＯＳＭ１や増幅ＭＯＤＭ３のしきい値Ｖｔｈが含まれていないので、従来問題とされていたＣＭＯＳセンサの固定パターンノイズを削減できる。式（８）の右項中Ｖｓｉｇ及びＶＲには、リセットノイズが含まれることになり、結果としてフォトダイオードＰＤで得られた光電荷そのものが電圧変換されて、出力電圧ＶＯＵＴとなり、ノイズ成分をその増幅回路のしきい値等のバラツキをも削減して、Ｓ／Ｎの高い画像信号を得ている。
【００５２】
また、垂直走査回路や水平走査回路等を含むＣＭＯＳプロセス技術による高集積化も可能となり、小型化、低消費電力のイメージセンサを得ることができる。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、以下のような効果がある。
【００５６】
▲３▼ 増幅ＭＯＳに負荷手段を設けることによって、垂直信号線をリセットする電圧を高めに設定し、信号読み出し初期において、増幅ＭＯＳがオフ状態にあったとしても、負荷の定電流により垂直信号線の電圧が降下していくため、最終的には増幅ＭＯＳはオン状態となり、信号が読み出されることになる。従って垂直信号線のリセット電圧に制限がない。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す固体撮像装置の構成要素を説明するブロック図である。
【図２】本発明の固体撮像装置の各画素セルの要部構成を説明する回路図である。
【図３】本発明の固体撮像装置の動作を説明する動作タイミング図である。
【図４】本発明の固体撮像装置の各画素セルの要部構成を説明する回路図であり、本発明の第２実施形態を示す回路図である。
【図５】従来例の固体撮像装置の等価回路図である。
【図６】図６の従来例の固体撮像装置の１画素相当の等価回路図である。
【図７】図６の従来例の固体撮像装置の動作タイミング図である。
【図８】従来例の固体撮像装置のセンサーエリアのブロック図である。
【図９】図８の従来例の固体撮像装置の水平スイッチ回路図である。
【図１０】図８の従来例の固体撮像装置の動作タイミング図である。
【図１１】従来例の問題点を説明するための図である。
【符号の説明】
ＰＤ フォトダイオード
Ｍ１ リセットＭＯＳ
Ｍ２ 行選択ＭＯＳ
Ｍ３ 増幅ＭＯＳトランジスタ
Ｍ４ ノイズ信号転送ゲート
Ｍ５ 光信号転送ゲート
Ｍ６，Ｍ７ 転送ＭＯＳ
Ｍ８ 垂直出力線リセットＭＯＳ
Ｍ９，Ｍ１０ 保持容量リセットＭＯＳ
Ｓ１１〜Ｓｍｎ 画素セル
Ｖ１〜Ｖｎ 垂直出力線
ＶＳＲ 垂直走査回路ブロック
ＨＳＲ 水平走査回路ブロック
ΦＴＸ 転送パルス
ΦＲＥＳ リセットパルス
ΦＳＥＬ 行選択パルス
ΦＴＮ ノイズ信号転送パルス
ΦＴＳ 光信号転送パルス
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特にビデオカメラやデジタルスチルカメラ用のイメージ入力装置に広範に用いられる固体撮像装置に関するものである。
【０００２】
【従来の技術】
近年、高解像化のため、微細化プロセスを用いた光電変換素子のセルサイズ縮小が精力的に行われる一方、光電変換信号出力が低下することなどから、光電変換信号を増幅して出力することが可能な増幅型の光電変換装置が注目されている。このような増幅型光電変換装置には、ＭＯＳ型、ＡＭＩ、ＣＭＤ、ＢＡＳＩＳ等がある。このうち、ＭＯＳ型はフォトダイオードで発生した光キャリアをＭＯＳトランジスタのゲート電極に蓄積し、走査回路からの駆動タイミングに従って、そのゲート電極の電位変化を、出力部へ電荷増幅して出力するものである。近年では、このＭＯＳ型のうち、光電変換部や、その周辺回路部を含め全てＣＭＯＳプロセスで実現するＣＭＯＳ型光電変換装置が特に注目されてきている。
【０００３】
ところで、上記ＣＭＯＳ型光電変換装置は画素内の電荷増幅アンプで信号電荷の増幅を行う反面、上記アンプの入力ＭＯＳトランジスタのしきい値Ｖｔｈや、アンプゲインのバラツキが、信号のＳ／Ｎの劣化を招く。特にしきい値Ｖｔｈのバラツキは数ｍＶ以下に抑えることは現状の製造技術では困難であり、一方、光信号の飽和電圧は電源電圧に依存するため、数Ｖであるのが実際である。従って、両者の比であるＳ／Ｎは３桁が上限で、市場の要求である７０〜８０ｄＢを達成するのは非常に困難であった。
【０００４】
この技術的課題を克服すべく、なされた提案の１つに特開平４−６１５７３号公報がある。図５に該公報により開示された固体撮像装置の等価回路図を示す。また、上記公知技術例の動作を図６の１画素相当の等価回路図と図７のタイミングチャートを用いて以下、簡単に説明する。図６において、フォトダイオードＤ１からの信号読み出しに先立って、端子ＣＲ１、ＣＲ２、ＣＳ１にパルスを印加することによって、垂直信号線ＶＬ３はＧＮＤレベルに、容量Ｃ１、Ｃ３はともにＶＳＳにリセットされる。その後端子ＣＲ１のパルスをロウレベルにし、端子ＲＳにパルスを印加することによって、増幅用ＭＯＳＦＥＴＱ２のゲートは電圧ＶＲＳにリセットされる。
【０００５】
そしてリセットパルスＲＳをロウレベルにした後、端子Ｖ３にハイレベルのパルスを印加すると、増幅ＭＯＳＦＥＴＱ２のドレインに動作電圧ＶＤＤが供給され、これにより、ＭＯＳＦＥＴＱ２のゲート電圧に対応した電圧ＶＮが、ノイズ信号として垂直信号線ＶＬ３に読み出される（ノイズ信号読み出し）。
【０００６】
次に、ＣＲ２のパルスを立ち下げ、容量Ｃ１の出力側とＣ３の一方の電極をフローティング状態とする。この時、端子Ｖ３をロウレベルにして、選択ＭＯＳＦＥＴＱ３をオフ状態にする。そして、端子ＣＲ１にパルスを入力し、垂直出力線ＶＬ３をリセットすると、容量Ｃ１の出力側とＣ３の一方の電極の電位は上記バイアス電圧ＶＳＳから容量Ｃ１とＣ３の容量比に応じて分割された電圧だけ低下した電圧（ＶＳＳ−ＶＮ′）になる。ここでＶＮ′は次式で表される。
【０００７】
ＶＮ′＝Ｃ１×ＶＮ／（Ｃ１＋Ｃ３） …（１）
次にＣＲ１の端子のパルスを立ち下げ、行選択用端子Ｖ３と転送スイッチ用ＶＧにパルスをハイレベルにし、電荷転送スイッチであるＱ１をオンして、フォトダイオードＤ１に蓄積された信号電荷を入力容量ＣＰに転送すると同時に選択ＭＯＳＦＥＴＱ３がオンし、増幅ＭＯＳＦＥＴＱ２のドレインに、選択ＭＯＳＦＥＴＱ３を介して動作電圧ＶＤＤが供給され、これにより、Ｑ２のゲート電圧に対応した電圧ＶＳが垂直信号線ＶＬ３に読み出される（光信号読み出し）。
【０００８】
この動作により、容量Ｃ１の電位はＶＳが容量Ｃ１とＣ３の容量比に応じて分割された電圧分だけ上昇し、（ＶＳＳ−ＶＮ′＋ＶＳ′）になる。
ここでＶＳ′は、ＶＮ′と同様に以下の式（２）で表される。
【０００９】
ＶＳ′＝Ｃ１×ＶＳ／（Ｃ１＋Ｃ３） …（２）
従って、上記容量Ｃ１の電位は最終的に、
ＶＣ２＝ＶＳＳ−Ｃ１×（ＶＮ−ＶＳ）／（Ｃ１＋Ｃ３） …（３）
となり、（３）式の第２項の（ＶＮ−ＶＳ）より、リセットＭＯＳＦＥＴや増幅ＭＯＳＦＥＴのしきい値Ｖｔｈのバラツキ等が除去されたＳ／Ｎの高い信号が得られる。
【００１０】
一方で、垂直出力線ＶＬ３をリセットするという概念は、非破壊読み出し特性を有する光電変換素子において、画素相互間の信号漏れ等の干渉を防止する目的で、例えば、特開昭５８−４８５７７号公報、特公平５−１８３０９号公報に開示されている。
【００１１】
上記公知技術例の動作を、前記により開示された固体撮像装置のセンサーエリアの図８に示すブロック図、図９に示す水平スイッチ回路図、図１０に示すタイミングチャートを用いて以下、簡単に説明する。時刻ｔ０において、ＰＶ１がハイレベルとなる。これに伴ってセンサアレイＣj i内の垂直走査信号線Ｖ１に接続されているＭＯＳスイッチＳ1 1 〜Ｓ768 1 が導通し、セルＣ1 1 〜Ｃ768 1 内の画素信号が信号出力Ｂ１〜Ｂ７６８上に出力される。時刻ｔ０よりもやや遅れて時刻ｔ１に、水平走査信号線Ｈ１上の信号ＰＨ１がハイレベルとなる。これに伴って、水平スイッチ回路内のＭＯＳスイッチＱ1 1 〜Ｑ1 32が導通し、信号出力線Ｂ１〜Ｂ７６８の３２個のサブグループ内の左端の信号出力線上の画素信号が、多重化出力線Ａ１〜Ａ３２上に出力される。多重化出力線Ａ１〜Ａ３２のそれぞれはアンプＴ１〜Ｔ３２を介して出力される。Ｔ１〜Ｔ３２は共通の定電流源と接地間に接続された差動トランジスタ対からなり、一方のトランジスタのベースにはアナログ画素信号が、他方のトランジスタのベースには遮光した画素からの暗電圧が供給され、暗電圧が差し引かれたアナログ信号が出力される。
【００１２】
この後、水平走査信号線Ｈ１上の信号ＰＨ１がロウレベルに復帰し、時刻ｔ２に、水平走査信号線Ｈ２上の信号ＰＨ２がハイレベルになる。これに伴って、水平スイッチ回路内のＭＯＳスイッチＱ2 1 〜Ｑ2 32が導通し、信号出力線Ｂ１〜Ｂ７６８の３２個のサブグループ内の左から２番目の信号出力線上の画素信号が、多重化出力線Ａ１〜Ａ３２上に出力される。以下同様にして、水平走査信号線Ｈ３〜Ｈ２４までの信号が順次ハイレベルとなり、これに伴って各サブグループ内の信号出力線上のアナログ画素信号が出力される。最後の水平走査線Ｈ２４上の信号ＰＨ２４がロウレベルに復帰した後、垂直走査信号線Ｖ１上に信号ＰＶ１がロウレベルに復帰して、この信号線Ｖ１に連なるすべてのセルの水平走査が完了する。
【００１３】
次に、信号線Ｖ３に連なるセルの読み出しを開始する前に、ブランキング期間を設ける。このブランキング期間中にすべての水平走査信号線Ｈ１〜Ｈ２４上の信号ＰＨ１〜ＰＨ２４をハイレベルにして、すべての信号出力線Ｂ１〜Ｂ７６８を対応する共通信号出力線Ａ１〜Ａ３２に接続すると共に、リフレッシュ線Ｒ上の信号ＰＲをハイレベルにし、ＭＯＳスイッチＲ１〜Ｒ３２を導通させることにより、多重化信号出力線Ａ１〜Ａ３２を接地する。これによって、すべての信号出力線Ｂ１〜Ｂ７６８が接地され、従前の走査に伴って残存していた画素信号がクリアされる。
【００１４】
【発明が解決しようとする課題】
ところで、上記従来例中前者（特開平４−６１５７３号公報）の構成の場合、▲１▼ Ｃ３から共通出力線へ信号を転送する際の感度を大きくするため、Ｃ３は数ｐＦ程度の容量が必要であり、また、（３）式第２項のＣ１／（Ｃ１＋Ｃ３）で決まる画素からの読み出し感度を大きくするため、容量Ｃ１はＣ３に対して数倍以上、大きくしなければならない。従って、チップサイズ、コストの制約から必ずしも十分な感度が得られない。
【００１５】
▲２▼ 上記読み出し方法によると、ノイズ読み出しの場合、容量Ｃ１の出力側はＶＳＳにリセットされているが、光信号読み出しの場合、容量Ｃ１の出力はフローティングであり、画素からみたＣ１の容量はＣ１とＣ３との並列容量になる。従って、十分な時間をかけて読み出しを行う場合は問題ないが、時間が短くなる程、ノイズ信号と光信号間に出力電圧差が生じるため、ノイズ除去動作を高精度に行うことが困難になる。
【００１６】
３）上記読み出し方法によると、垂直出力線ＶＬ３をリセットする電圧は、ＭＯＳＦＥＴＱ２のゲートに入力されるすべての信号レベルに対しても、ＭＯＳＦＥＴＱ２がオンできるような電圧にする必要があるため、リセット電圧に制限がある。
【００１７】
また、上記従来例中、後者（特公平５−１８３０９号公報）の構成の場合の問題点を図１１を用いて説明する。図１１は、例えば、垂直走査信号線Ｖ１に接続されている画素信号を読み出す場合を示している。画素セルＣ1 1 の画素信号電圧ＶＳ１、画素セルＣ2 1 の画素信号電圧をＶＳ２、……画素セルＣ24 1 の画素信号電圧をＶＳ２４、信号出力線Ｂ１、Ｂ２……Ｂ２４の寄生容量をＣ１、差動トランジスタＴ１に接続されたトランジスタのベースに接続された寄生容量をＣ２、共通信号出力線をＡ１とし、ベースに入力される信号電圧をＶＳＯとする。信号出力線Ｂ１の信号を読み出したときの信号電圧ＶＳＯ′は次式で表される。
【００１８】
ＶＳＯ′＝（Ｃ２ＶＳＯ＋Ｃ１ＶＳ１）／（Ｃ２＋Ｃ１） …（４）
信号出力線Ｂ２の信号を読み出したときの信号電圧ＶＳＯ″は次式で表される。
【００１９】
ＶＳＯ″＝（Ｃ２ＶＳＯ′＋Ｃ１ＶＳ２）／（Ｃ２＋Ｃ１） …（５）
上記構成のように、ブランキング期間のみのリセットＭＯＳトランジスタＲ１のゲートへのリセットパルスＲによるリセットで、隣接する画素間の干渉を抑えるためには、（５）式よりＣ２ＶＳＯ′を小さくするため、Ｃ１をＣ２に比べてかなり大きくする必要がある。従って、この容量Ｃ１を大きくすると、画素セルから転送する際の容量が大きくなり、感度が低下するという問題があった。
【００２０】
本発明は、上記３）による問題点を解決することを課題とする。
【００２１】
【課題を解決するための手段】
本発明は、上記問題点を解決すべくなされたものであり、各々が、光電変換された信号を増幅して出力する増幅用トランジスタと、前記増幅用トランジスタの入力端子をリセットする第１のリセット手段とを含む複数の画素と、前記増幅用トランジスタから信号が出力される出力線と、前記増幅用トランジスタとソ−スフォロワを構成する、前記出力線に接続された負荷手段と、前記出力線を所定のリセットレベルにリセットするための第２のリセット手段と、前記増幅用トランジスタと電源との間に設けられる、行を選択するスイッチ手段と、を有することを特徴とする。
【００２２】
また、本発明は、各々が、光電変換された信号を増幅して出力する増幅用トランジスタと、前記増幅用トランジスタの入力端子をリセットする第１のリセット手段とを含む複数の画素と、前記増幅用トランジスタから信号が出力される出力線と、前記増幅用トランジスタとソ−スフォロワを構成する、前記出力線に接続された負荷手段と、前記出力線を所定のリセットレベルにリセットするための第２のリセット手段と、前記増幅用トランジスタと前記画素の出力線との間に設けられる、行を選択するスイッチ手段と、を有することを特徴とする。
【００２３】
また、上記固体撮像装置において、第１のタイミングにおいて読み出したリセット信号を一時保持するための第１の容量と、上記第１の保持容量に転送するためのスイッチ手段と、第２のタイミングにおいて読み出した光電変換信号を一時保持するための第２の容量と、上記第２の保持容量に転送するためのスイッチ手段とを設けたことを特徴とする。
【００２５】
［作用］
上記固体撮像装置によれば、
▲１▼ 増幅素子の負荷手段を設けることによって、クランプ容量Ｃ１（図５）を設ける必要がなく、チップサイズを小さくすることができる。
【００２６】
▲２▼ ノイズ信号読み出しの場合と、光信号読み出しの場合の容量を等しくすることが可能であり、さらに、それぞれの信号を読み出す前に出力線をリセットすることによって、高速読み出しを行う場合においても、ノイズ信号と光信号間に出力電圧差が生じないため、ノイズ除去動作を高精度に行うことが可能である。
【００２７】
▲３▼ 増幅素子に負荷手段を設けることによって、リセット電圧に制限がない。
【００２８】
▲４▼ ノイズ信号読み出しと、光信号読み出しの前に、それぞれ出力線をリセットすることによって、画素からの信号を読み出すごとに、出力線がリフレッシュされ、隣接する画素間の干渉を抑えることが可能である。
【００２９】
【発明の実施の形態】
［実施形態１］
図１は、本発明の固体撮像装置の第１実施形態のブロック図、図２は、例示的に示された画素セルの要部構成を表す回路図である。上記固体撮像装置を構成する各回路素子は、半導体集積回路の製造技術によって、特に制限されないが、単結晶シリコンのような１個の半導体基板上において、ＣＭＯＳ・ＬＳＩプロセス技術によって形成され、一般にＣＭＯＳセンサと称される。また、図１による固体撮像装置の画素セルＳ１１〜Ｓｍｎはｍ行×ｎ列の画素について説明するが、この数値に限定されない。
【００３０】
まず、図２を用いて各画素セルＳ１１〜Ｓｍｎの要部構成について説明する。光信号電荷を発生するフォトダイオードＰＤは、この例ではアノード側が接地されている。フォトダイオードＰＤのカソード側は、電荷転送スイッチＴＸを介して、増幅ＭＯＳＭ３のゲートに接続されている。また、上記増幅ＭＯＳＭ３のゲートには、これをリセットするためのリセットＭＯＳＭ１のソースが接続され、リセットＭＯＳＭ１のドレインは、リセット電圧ＶＲに接続されている。さらに、上記増幅ＭＯＳＭ３のドレインは、動作電圧ＶＤＤを供給するための行選択ＭＯＳＭ２に接続されている。
【００３１】
次に、図１を用いて、本発明の固体撮像装置の構成について説明する。上記各画素セルＳ１１〜Ｓｍｎの電荷転送スイッチＴＸのゲートは、横方向に延長して配置される第１の行選択線（垂直走査線）ＴＸ１に接続される。同じ行に配置された他の画素セルの同様な電荷転送スイッチのゲートも上記第１の行選択線ＴＸ１に共通に接続され、他の行ＴＸｉについても同様である。上記リセットＭＯＳＭ１のゲートは、横方向に延長して配置される第２の行選択線（垂直走査線）ＲＥＳ１に接続される。同じ行に配置された他の画素セルの同様なリセットＭＯＳのゲートも上記第２の行選択線ＲＥＳ１に共通に接続され、他の行ＲＥＳｉについても同様である。
【００３２】
また、上記選択ＭＯＳＭ３のゲートは、横方向に延長して配置される第３の行選択線（垂直走査線）ＳＥＬ１に接続される。同じ行に配置された他の画素セルの同様な選択ＭＯＳのゲートも上記第３の行選択線ＳＥＬ１に共通に接続され、他の行ＳＥＬｉについても同様である。これら第１〜第３の行選択線は、垂直走査回路ブロックＶＳＲに接続され、後述する動作タイミングに基づいて、信号電圧が供給される。図１に示されている残りの行においても同様な構成の画素セルと、行選択線が設けられる。これらの行選択線には、上記垂直走査回路ブロックＶＳＲにより形成されたＴＸ２〜ＴＸｍ、ＲＥＳ２〜ＲＥＳｍ、ＳＥＬ２〜ＳＥＬｍが供給される。
【００３３】
上記増幅ＭＯＳＭ３のソースは、縦方向に延長して配置される垂直信号線Ｖ１に接続される。同じ列に配置される画素セルの同様な増幅ＭＯＳＭ３のソースも上記垂直信号線Ｖ１に接続される。上記垂直信号線Ｖ１は、負荷手段である定電流源Ｉ１に接続されるとともに、垂直信号線Ｖ１をリセットするためのＭＯＳＭ８を介して垂直線リセット電圧ＶＶＲに接続される。さらに、上記垂直信号線Ｖ１は、ノイズ信号転送スイッチＭ４を介してノイズ信号を一時保持するための容量ＣＴＮに、また、光信号転送スイッチＭ５を介して光信号を一時保持するための容量ＣＴＳに同時に接続される。ノイズ信号保持容量ＣＴＮと光信号保持容量ＣＴＳの逆側の端子は接地されている。ノイズ信号転送スイッチＭ４とノイズ信号保持容量ＣＴＮとの接続点Ｖ１Ｎと、光信号転送スイッチＭ５と光信号保持容量ＣＴＳとの接続点Ｖ１Ｓはそれぞれ、保持容量リセットスイッチＭ９、Ｍ１０を介してＶＲＣＴに接続されるとともに、水平転送スイッチＭ６、Ｍ７を介して、光信号とノイズ信号の差をとるための差動回路ブロックに接続される。水平転送スイッチＭ６、Ｍ７のゲートは列選択線Ｈ１に共通に接続され、水平走査回路ブロックＨＳＲに接続される。図１に示されている残りの列Ｖ２〜Ｖｎにおいても同様な構成の読み出し回路が設けられる。
【００３４】
また、各列に接続された垂直信号線リセットスイッチＭ８、ノイズ信号転送スイッチＭ４、光信号転送スイッチＭ５のゲートは、それぞれＶＲＥＳ、ＴＮ、ＴＳに共通に接続され、後述する動作タイミングにもとづいてそれぞれΦＶＲＥＳ、ΦＴＮ、ΦＴＳなる信号電圧が供給される。
【００３５】
次に、本発明の固体撮像装置の動作について、図３を用いて説明する。フォトダイオードＰＤからの信号電荷の読み出しに先立って、リセットＭＯＳＭ１のゲートへのΦＲＥＳ１および、垂直信号線リセットＭＯＳＭ８のゲートへのΦＶＲＥＳがハイレベルとなる（〜ｔ１）。これによって、増幅ＭＯＳＭ３のゲートがＶＲに、垂直信号線Ｖ１〜ＶｎがＶＶＲにリセットされる。リセットＭＯＳＭ１のゲートへのΦＲＥＳ１および、垂直信号線リセットＭＯＳＭ８のゲートへのΦＶＲＥＳがロウレベルに復帰した後に（ｔ１）、選択ＭＯＳＭ２のゲートへのΦＳＥＬ１および、ノイズ信号転送スイッチＭ４のゲートへのΦＴＮがハイレベルとなる（ｔ２）。これによって、リセットノイズが重畳されたリセット信号（ノイズ信号）を増幅ＭＯＳＭ３のゲインをＡ倍とし、ゲート・ソース間電圧ＶＧＳだけレベルシフトした電圧がノイズ信号保持容量ＣＴＮに読み出される。この電圧Ｖ１Ｎは次式で表される。
【００３６】
Ｖ１Ｎ＝Ａ（ＶＲ−ＶＧＳ） …（６）
ここで、ゲート・ソース間電圧ＶＧＳは、前述のように各画素セルごとの増幅ＭＯＳのしきい値Ｖｔｈのばらつきによってばらつく。次に、選択ＭＯＳＭ２のゲートへのΦＳＥＬ１および、ノイズ信号転送スイッチＭ５のゲートへのΦＴＮがロウレベルに復帰する（ｔ３）。
【００３７】
このとき、垂直信号線Ｖ１の電圧は、垂直信号線につく寄生容量ＣＰと負荷の定電流Ｉ１で決まる時定数で徐々に放電され降下する。ここで、負荷の定電流Ｉ１が接続されているために、垂直信号線Ｖ１をリセットする電圧ＶＶＲを高めに設定し、信号読み出し初期において、増幅ＭＯＳＭ３がオフ状態にあったとしても、負荷の定電流により垂直信号線の電圧が降下していくため、最終的には増幅ＭＯＳＭ３はオン状態となり、信号が読み出されることになる。したがって、垂直信号線のリセット電圧に制限がない。
【００３８】
次に、信号電荷の転送に先立って垂直信号線リセットＭＯＳＭ８のゲートへのΦＶＲＥＳがハイレベルとなり（ｔ４）、垂直信号線が再度ＶＶＲにリセットされる。これによって、次に光信号を読み出すときの垂直信号線の初期電圧が、ノイズ信号を読み出したときのそれに等しくなる。従って、高速読み出しを行う場合のように、ノイズ信号の読み出しと光信号の読み出しとの間に十分な時間がとれない場合においても、ノイズ信号と光信号間に出力電圧差が生じないため、後述するノイズ除去動作を高精度に行うことが可能である。
【００３９】
次に、電荷転送スイッチＴＸのゲートへのΦＴＸ１がハイレベルとなり（ｔ５）、フォトダイオードＰＤの光信号電荷が、増幅ＭＯＳＭ３のゲートに転送される。電荷転送スイッチＴＸのゲートへのΦＴＸ１がローレベルに（ｔ６）、垂直信号線リセットスイッチのゲートへのΦＶＲＥＳがロウレベルに復帰した後に（ｔ７）、選択ＭＯＳＭ２のゲートへのΦＳＥＬ１および、光信号転送スイッチＭ５のゲートへのΦＴＳがハイレベルとなる（ｔ８）。これによって、光信号Ｖｓｉｇを増幅ＭＯＳのゲインＡ倍し、ゲート・ソース間電圧だけレベルシフトした電圧が光信号保持容量ＣＴＳに読み出される。この電圧は次式で表される。
【００４０】
Ｖ１Ｓ＝Ａ（Ｖｓｉｇ−ＶＧＳ） …（７）
次に、選択ＭＯＳＭ２のゲートへのΦＳＥＬ１および、光信号転送スイッチＭ５のゲートへのΦＴＳがロウレベルに復帰する（ｔ９）。このとき、垂直信号線Ｖ１の電圧は、垂直信号線Ｖ１につく寄生容量Ｃｐと負荷の定電流Ｉ１で決まる時定数で徐々に放電され降下する。
【００４１】
次に、垂直信号線リセットＭＯＳＭ８のゲートへのΦＶＲＥＳが再度ハイレベルとなり（ｔ１０）、垂直信号線Ｖ１〜Ｖｎがリセットされる。ここまでの動作で、第１行目に接続された画素セルＳ１１〜Ｓ１ｎのノイズ信号と光信号が、それぞれの列に接続されたノイズ信号保持容量ＣＴＮと光信号保持容量ＣＴＳに保持される。
【００４２】
この後、水平走査回路ブロックからの信号Ｈ１〜Ｈｎによって、各列の水平転送スイッチＭ６、Ｍ７のゲートが順次ハイレベルとなり（ｔ１１）、ノイズ保持容量ＣＴＮと光信号保持容量ＣＴＳに保持されていた電圧が、順次差動回路ブロックに読み出される。差動回路ブロックでは、光信号Ｖ１Ｓ〜ＶｎＳとノイズ信号Ｖ１Ｎ〜ＶｎＮの差がとられ、出力端子ＶＯＵＴに順次出力される。例えば第１列の出力電圧ＶＯＵＴは、上記式（７）から式（６）を差し引いた次式で表される。
【００４３】
ＶＯＵＴ＝Ｖ１Ｓ−Ｖ１Ｎ＝Ａ（Ｖｓｉｇ−ＶＲ） …（８）
従って、固定パターンノイズの原因となる各画素セルごとの増幅ＭＯＳのしきい値Ｖｔｈのばらつきが除去された信号が出力される。また、式（８）の右項中Ｖｓｉｇ及びＶRには、リセットノイズが加算されているので、結果としてフォトダイオードＰＤで得られた光電荷が増幅されて出力電圧ＶＯＵＴとなっている。
【００４４】
以上で、第１行目に接続された画素セルの読み出しが完了する。この後、第２行目の読み出しに先立って、ノイズ信号保持容量ＣＴＮおよび光信号保持容量ＣＴＳのリセットスイッチＭ９、Ｍ１０のゲートへのΦＣＴＲがハイレベルとなり、ＶＲＣＴにリセットされる。以下同様に、垂直走査回路のブロックＶＳＲからの信号によって、第２行目〜第ｍ行目に接続された画素セルＣ２１〜Ｃｍｎの信号が順次読み出され、全画素セルの読み出しが完了する。
【００４５】
上記式（８）におけるゲインＡは、増幅ＭＯＳＭ３が電流源Ｉ１を負荷とするソースフォロワ方式の増幅器で構成されているので、電圧ゲインはほぼ１である。従って、差動回路ブロックのゲインを１とすると、光信号成分とノイズ信号成分の差電圧がそのまま出力されることになる。また、増幅ＭＯＳＭ３のしきい値のバラツキやリセットＭＯＳＭ１のしきい値のバラツキ及びリセットノイズ等を除去できるので、高Ｓ／Ｎの画像信号を得ることができる。
【００４６】
また、上記実施形態では、保持容量ＣTN，ＣTSまでの読み出しに、キャパシタ容量の分割電圧で読み出す方式を採用していないので、保持容量の値が垂直出力線の寄生容量に影響されず、コンパクトな固体撮像装置及び高速読み出しを可能とする。
【００４７】
［第２実施形態］
図４は、本発明の第２実施形態を示す画素セルの要部構成を表す図である。図４を用いて各画素セルの要部構成について説明する。本画素セル及びその周辺回路は、ＣＭＯＳ・ＬＳＩプロセス技術によって製造され、ＣＭＯＳセンサと称される。
【００４８】
図４において、光信号電荷を発生するフォトダイオードＰＤは、この例ではアノード側が接地されている。フォトダイオードＰＤのカソード側は、電荷転送スイッチＴＸを介して増幅ＭＯＳＭ３のゲートに接続されている。また、上記増幅ＭＯＳＭ３のゲートには、これをリセットするためのリセットＭＯＳＭ１のソースが接続され、リセットＭＯＳＭ１のドレインは、リセット電圧ＶＲに接続されている。さらに、上記増幅ＭＯＳＭ３のドイレンは、動作電圧ＶＤＤに接続され、ソースは増幅ＭＯＳを垂直信号線に接続するための選択ＭＯＳＭ２に接続されている。行選択ＭＯＳＭ２を増幅ＭＯＳＭ３のソースに接続しているので、図２の画素セルに対して、ＶＤＤ側のダイナミックレンジを広げることができる。
【００４９】
図１の固体撮像装置の各画素セルＣ１１〜Ｃｍｎを、図４に示した上記画素セルの回路に置き換えた場合においても、第１実施形態と同様の構成が可能であり、第１実施形態と同様の動作方法によって同様の効果が得られることは言うまでもない。
【００５０】
本固体撮像装置においても、図３に示したタイミングチャートにより各画素セルのノイズ信号成分をｔ２〜ｔ３間に、光信号成分をｔ８〜ｔ９期間に読み出し、差動回路ブロックでその差の出力信号ＶＯＵＴを得ることができる。
【００５１】
ＶＯＵＴ＝Ｖ１Ｓ−Ｖ１Ｎ＝Ａ（Ｖｓｉｇ−ＶＲ） …（８）
この出力信号ＶＯＵＴには、リセットＭＯＳＭ１や増幅ＭＯＤＭ３のしきい値Ｖｔｈが含まれていないので、従来問題とされていたＣＭＯＳセンサの固定パターンノイズを削減できる。式（８）の右項中Ｖｓｉｇ及びＶＲには、リセットノイズが含まれることになり、結果としてフォトダイオードＰＤで得られた光電荷そのものが電圧変換されて、出力電圧ＶＯＵＴとなり、ノイズ成分をその増幅回路のしきい値等のバラツキをも削減して、Ｓ／Ｎの高い画像信号を得ている。
【００５２】
また、垂直走査回路や水平走査回路等を含むＣＭＯＳプロセス技術による高集積化も可能となり、小型化、低消費電力のイメージセンサを得ることができる。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、以下のような効果がある。
【００５６】
▲３▼ 増幅ＭＯＳに負荷手段を設けることによって、垂直信号線をリセットする電圧を高めに設定し、信号読み出し初期において、増幅ＭＯＳがオフ状態にあったとしても、負荷の定電流により垂直信号線の電圧が降下していくため、最終的には増幅ＭＯＳはオン状態となり、信号が読み出されることになる。従って垂直信号線のリセット電圧に制限がない。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す固体撮像装置の構成要素を説明するブロック図である。
【図２】本発明の固体撮像装置の各画素セルの要部構成を説明する回路図である。
【図３】本発明の固体撮像装置の動作を説明する動作タイミング図である。
【図４】本発明の固体撮像装置の各画素セルの要部構成を説明する回路図であり、本発明の第２実施形態を示す回路図である。
【図５】従来例の固体撮像装置の等価回路図である。
【図６】図６の従来例の固体撮像装置の１画素相当の等価回路図である。
【図７】図６の従来例の固体撮像装置の動作タイミング図である。
【図８】従来例の固体撮像装置のセンサーエリアのブロック図である。
【図９】図８の従来例の固体撮像装置の水平スイッチ回路図である。
【図１０】図８の従来例の固体撮像装置の動作タイミング図である。
【図１１】従来例の問題点を説明するための図である。
【符号の説明】
ＰＤ フォトダイオード
Ｍ１ リセットＭＯＳ
Ｍ２ 行選択ＭＯＳ
Ｍ３ 増幅ＭＯＳトランジスタ
Ｍ４ ノイズ信号転送ゲート
Ｍ５ 光信号転送ゲート
Ｍ６，Ｍ７ 転送ＭＯＳ
Ｍ８ 垂直出力線リセットＭＯＳ
Ｍ９，Ｍ１０ 保持容量リセットＭＯＳ
Ｓ１１〜Ｓｍｎ 画素セル
Ｖ１〜Ｖｎ 垂直出力線
ＶＳＲ 垂直走査回路ブロック
ＨＳＲ 水平走査回路ブロック
ΦＴＸ 転送パルス
ΦＲＥＳ リセットパルス
ΦＳＥＬ 行選択パルス
ΦＴＮ ノイズ信号転送パルス
ΦＴＳ 光信号転送パルス
Claims (3)
- 各々が、光電変換された信号を増幅して出力する増幅用トランジスタと、前記増幅用トランジスタの入力端子をリセットする第１のリセット手段とを含む複数の画素と、
前記増幅用トランジスタから信号が出力される出力線と、
前記増幅用トランジスタとソ−スフォロワを構成する、前記出力線に接続された負荷手段と、
前記出力線を所定のリセットレベルにリセットするための第２のリセット手段と、
前記増幅用トランジスタと電源との間に設けられる、行を選択するスイッチ手段と、
を有することを特徴とする固体撮像装置。 - 各々が、光電変換された信号を増幅して出力する増幅用トランジスタと、前記増幅用トランジスタの入力端子をリセットする第１のリセット手段とを含む複数の画素と、
前記増幅用トランジスタから信号が出力される出力線と、
前記増幅用トランジスタとソ−スフォロワを構成する、前記出力線に接続された負荷手段と、
前記出力線を所定のリセットレベルにリセットするための第２のリセット手段と、
前記増幅用トランジスタと前記画素の出力線との間に設けられる、行を選択するスイッチ手段と、
を有することを特徴とする固体撮像装置。 - 請求項１又は２に記載の固体撮像装置において、
第１のタイミングにおいて読み出したリセット信号を一時保持するための第１の容量と、
上記第１の保持容量に転送するためのスイッチ手段と、
第２のタイミングにおいて読み出した光電変換信号を一時保持するための第２の容量と、
上記第２の保持容量に転送するためのスイッチ手段とを設けたことを特徴とする固体撮像装置。
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