JP4534804B2 - 撮像デバイス - Google Patents

Description

本発明は、画素がアレイ状に配置されている撮像部内で、画素列ごとに垂直信号線が接続されている撮像デバイスに関する。

撮像部内の画素列ごとに垂直信号線が接続され、垂直信号線を介して画素で発生した映像信号を出力する撮像デバイスとして、代表的なものではＣＭＯＳセンサが知られている（たとえば、特許文献１参照）。

図１に、特許文献１で従来技術として記載されているＣＭＯＳセンサの画素回路を示す。
図１は、フォトダイオード１００に蓄積した電荷（電子）を垂直信号線１２０に映像信号として出力するまでの構成を示している。このとき垂直信号線１２０の一方側が、カラム処理回路を構成する、サンプルホールドおよび相関二重サンプル（Ｓ／Ｈ・ＣＤＳ）回路に接続され、このためハイインピーダンスとなっている。また、垂直信号線１２０の他方側は撮像部の外で定電流源ｚ１４０に接続されている。

ＣＭＯＳセンサの各画素に、フォトダイオード（以下、ＰＤという）１００と、４つのＭＯＳトランジスタ２００、２２０、２４０、２６０とが設けられている。このうちリセットトランジスタ２００および転送トランジスタ２２０が、駆動電源（電源電圧Ｖdd）とＰＤ１０の出力との間に縦続接続されており、リセットトランジスタ２００のソースと転送トランジスタ２２０のドレインとの間にフローティング・ディフュージョン部（以下、ＦＤ部という）１６０が設けられている。また、選択トランジスタ２４０とアンプトランジスタ２６０が、垂直信号線１２０と電源電圧Ｖddとの間に縦続接続されており、アンプトランジスタ２６０のゲートにＦＤ部１６０が接続されている。

リセットトランジスタ２００がリセット線２０１により制御され、選択トランジスタ２４０が選択線２４１により制御され、転送トランジスタ２２０が転送線２２１により制御される。
映像信号の読み出し時に、リセットトランジスタ２００のゲートにはリセットパルスＲＥＴがリセット線２０１を介して入力され、転送トランジスタ２２０のゲートには転送パルスＴＲＳが転送線２２１を介して入力され、選択トランジスタ２４０のゲートには選択パルスＳＥＬが選択線２４１を介して入力される。

このような構成において、選択トランジスタ２４０をオンすると、アンプトランジスタ２６０と撮像部外の定電流源１４０とがソースフォロアを形成する。このため、垂直信号線１２０の電圧は、アンプトランジスタ２６０のゲート電圧、すなわちＦＤ部１６０の電圧に追従した値となる。この値が画素の出力（画素信号レベル）を規定する。

図２は、画素信号の読み出し時のタイミングチャートである。
ここで、図２（Ａ）に示す転送パルスＴＲＳ、図２（Ｂ）に示すリセットパルスＲＳＴ、図２（Ｃ）に示す選択パルスＳＥＬは、各々のハイレベルが電源電圧Ｖddであり、各々のローレベルが基準電圧Ｖss（たとえば接地電圧）である。このため各パルスが印加されるトランジスタは、ゲートに印加されるパルスが電源電圧Ｖdd付近のレベルに達する過程でオンする。図２（Ｄ）と図２（Ｅ）に、ＦＤ部１６０と垂直信号線１２０（図１参照）の電圧変化を示す。これらの図で時間Ｔ１〜Ｔ３における電源電圧Ｖddと基準電圧Ｖssの間の電圧は、その値が時間とともに変化している場合でも、ある時間における値そのものは確定している。これに対し図２（Ｄ）で斜線に示す、時間Ｔ１以前および時間Ｔ３以後のＦＤ部１６０の電圧は、電源電圧Ｖddと基準電圧Ｖssの間で「不定」となっている。

画素信号の読み出し前、すなわち図２（Ｅ）に示す時刻Ｔの前の状態では、図１に示す画素の４つのトランジスタ２００，２２０，２４０および２６０が全てオフであり、垂直信号線１２０の電圧Ｖ０は電源電圧Ｖddで保持されている。
この状態で、ある画素行が選択されると、その画素行に対応する選択線３９（図１参照）に、図２（Ｃ）に示す選択パルスＳＥＬが印加される。選択パルスＳＥＬの立ち上がりとほぼ同時期の時間Ｔ１で、上記選択された画素行のリセット線３８がアクティブとなり、図２（Ｂ）に示すようにリセットパルスＲＳＴが立ち上がる。すると、リセットトランジスタ２００がオンし、図２（Ｄ）に示すように、それまで不定であったＦＤ部１６０の電圧が、リセットトランジスタ２００の作用により、電源電圧Ｖddよりも所定電圧だけ低いハイレベルの電圧（以下、リセット電圧という）Ｖ１０になる。このとき既に選択トランジスタ２４０がオンしていることから、図２（Ｅ）に示すように、垂直信号線４１の電圧Ｖ０が、それより差電圧ΔＶだけ低い電圧（以下、リセット読出電圧という）Ｖ１１に変化する。リセット読出電圧Ｖ１１は、アンプトランジスタ２６０および選択トランジスタ２４０の作用により、通常、上記リセット電圧Ｖ１０より更に低い、電源電圧Ｖｄｄと基準電圧Ｖｓｓの間の電圧となる。上記差電圧ΔＶは、リセットトランジスタ２００、アンプトランジスタ２６０、これらとＦＤ部１６０との結合容量、さらには、選択トランジスタ２４０などによって総合的に決まる電圧である。

転送線２２１（図１参照）がアクティブになり、図２（Ａ）に示すように、リセット読出電圧Ｖ１１が安定するのに十分な時間が経過した時間Ｔ２において、転送パルスＴＲＳが立ち上がる。すると、リセットトランジスタ２００がオンし、前回の読み出し後のある時から今までにフォトダイオード１００で溜められていた電子がＦＤ部１６０に転送され、ＦＤ部１６０の電位が低下する（電圧Ｖ２０）。その電位の低下は、オン状態のアンプトランジスタ２６０および選択トランジスタ２４０を介して垂直信号線１２０に伝わる。その結果、垂直信号線１２０の電圧は、ＦＤ部１６０に転送された電子の電荷量（受光量）に応じた分だけリセット読出電圧Ｖ１１から更に低下し、フォトダイオード１００の受光量に応じた電圧（以下、画素読出電圧という）Ｖ２１に推移する。
その後、画素読出電圧Ｖ２１が安定するのを待って転送パルスＴＲＳの印加を終了させる（図２（Ａ））。そして、図２（Ｃ）に示すように、それから更に所定時間が経過した時間Ｔ３において選択パルスＳＥＬを立ち下げると、図２（Ｄ）に示すように、ＦＤ部１６０が再び「不定」になる。この選択パルスＳＥＬの終了後に、カラム処理回路（不図示）を経由して信号がセンサ外部へ出力される。

以上の動作が、各画素行を単位として所定周期で繰り返され、これによって順次出力される画素信号から１枚の撮影像に応じたレベル情報を持つ映像信号を読み出すことができる。
特開２００３−０８７６６２号公報

以上の動作例のように、画素信号の読み出し時に垂直信号線の電圧は幾つかのレベルを行き来することとなる。
画素行が選択された選択パルスがアクティブの期間において、垂直信号線に、最初にリセット読出電圧（図２（Ｅ）の例では、Ｖ１１）が現出する。しかし、それ以前の垂直信号線の電圧は電源電圧Ｖdd、基準電圧Ｖss、もしくはフローティングである（図２（Ｅ）の例では電源電圧Ｖdd）。リセット読出電圧Ｖ１１は通常、電源電圧Ｖddから、前述したように画素内のトランジスタや製造プロセスで総合的に決まる差電圧ΔＶだけ低下した電圧であり、基準電圧Ｖssより高い。

このため電源電圧Ｖddや基準電圧Ｖssからリセット読出電圧Ｖ１１に遷移する際に、ある程度の時間を要する。垂直信号線の初期状態がフローティングの場合は、電源電圧Ｖddや基準電圧Ｖss付近のレベルをとる場合もあることから、同じ程度の時間を予め見積もる必要がある。

この電圧変化に要する時間は、垂直信号線の負荷（寄生容量・抵抗）や、アンプトランジスタの駆動能力に関係する。最近の撮像デバイスは画素数が増大しており、これによって垂直信号線の負荷が増大している。そのため、垂直信号線の電位が安定するまでに時間がかかり、図２（Ｅ）における時間Ｔ１とＴ２の間隔を長くとる必要が生じ、これが動作速度を低下させる要因になる。
また、初期状態をフローティングとした場合、垂直信号線の初期電圧が、１つ前の画素行で読み出しが終了した時（図２（Ｅ）における時間Ｔ３）での画素信号レベルに左右されてしまう。このため、垂直信号線の初期電圧が画素行ごと、および列毎にばらつき、時間Ｔ１とＴ２の間隔が短いと、この初期電圧のばらつきが映像信号にとってノイズとなりやすい。

本発明が解決しようとする課題は、撮像デバイスの画素列ごとに設けられている垂直信号線の電圧を、高速動作に適した値に制御可能にすることである。

本発明に係る撮像デバイスは、画素がアレイ状に配置されている撮像部と、前記撮像部の画素列ごとに接続されている複数の垂直信号線と、前記複数の垂直信号線のうち、１以上の所定数の垂直信号線ごとに設けられ、入力した電源電圧から、該電源電圧と基準電圧との間の電圧を内部で発生し、発生した該電圧を対応する前記所定数の垂直信号線に供給する複数の電圧供給回路とを有する。

本発明に係る他の撮像デバイスは、複数の垂直信号線と、行列状に配置された複数の画素を含み、該複数の画素の画素列に接続された前記垂直信号線にリセット電圧を出力し、該リセット電圧が出力された状態で前記垂直信号線に画素信号を読み出す撮像部と、を有し、前記リセット電圧が出力された状態の前記垂直信号線の電圧と同等となる所定電圧を内部で発生し、発生した前記所定電圧を、前記リセット電圧を出力するより前に予め垂直信号線に供給する電圧供給回路を、１以上の所定数の垂直信号線ごとに備える。

本発明は、好適に、前記電圧供給回路が、全ての垂直信号線の電気的な接続と非接続とを切り替える短絡回路を含む。
前記電圧供給回路は、好適に、電源電圧から当該電源電圧より低い所定電圧を発生する電圧発生手段と、前記所定電圧の前記垂直信号線への供給を制御するスイッチと、を含む。

撮像デバイスは、撮像部内の画素信号を読み出そうとする画素において、たとえば、リセット電圧が設定され、該リセット電圧が垂直信号線に出力され、この状態で該垂直信号線に画素信号が読み出される（排出される）。
上記構成によれば、たとえば、このリセット電圧の出力に先立って予め垂直信号線に、電源供給回路が電源電圧と基準電圧の間の電圧を供給する。このため、本発明ではリセット電圧の出力時に、垂直信号線の電圧は、電源電圧または基準電圧の電源レベルよりリセット電圧に近いレベルから、リセット電圧に変化する。

本発明によれば、撮像デバイスの画素列ごとに設けられている垂直信号線の電圧を、高速動作に適した値に制御可能にすることができる。

本実施の形態は、画素信号を垂直信号線に読み出す、いわゆるＸ−Ｙアドレス方式の固体撮像デバイスに広く適用できる。このような固体撮像デバイスの代表的なものとしてＣＭＯＳセンサがある。以下、ＣＭＯＳイメージセンサを例として本実施の形態を説明する。

図３に、本実施の形態におけるＣＭＯＳイメージセンサの主な構成を示す。図４に画素の回路図を示す。なお、図３において電源電圧Ｖddや基準電圧Ｖssの供給線（電源線）は省略している。
図３に示すＣＭＯＳイメージセンサ２は、画素３がマトリクス状に配置された撮像部２Ａを有している。撮像部２Ａは、通常、有効画素領域と遮光画素領域とを有するが、基本的には、同一または類似（有効画素と遮光画素は類似）の画素３を規則的に配列したものである。

各画素３は、図４に示す４トランジスタ型の場合、入力した光を光電変換するフォトダイオード（ＰＤ）３５と４つのトランジスタ３１〜３４とを有する。
ＰＤ３５は、そのアノードが基準電圧Ｖss（図では接地電圧）の供給線に接続され、そのカソードがトランジスタ３１のソースに接続されている。
３つのトランジスタは、フローティング・ディフュージョン部（以下、ＦＤ部という）３６のノードＮＤをフローティング状態から電源電圧（以下、Ｖddとする）の供給線である電源電圧線１５への接続状態に切り替え、ノードＮＤに電源電圧Ｖddを充電して、その電荷量をリセットするリセットトランジスタ３２と、リセット後に再びフローティング状態となったノードＮＤにフォトダイオードＰＤの蓄積電荷（本例では電子）を転送する転送トランジスタ３１と、ノードＮＤに転送された蓄積電荷に応じた画素信号を増幅するアンプトランジスタ３３と、アンプトランジスタ３３の出力の垂直信号線４への出力を制御する選択トランジスタ３４である。
リセットトランジスタ３２のゲートに、同一行内の画素に共通なリセット線６が接続されている。転送トランジスタ３１のゲートに、同一行内の画素に共通な転送線５が接続されている。選択トランジスタ３４のゲートに、同一行内の画素に共通な選択線７が接続されている。

図３に示すように、垂直信号線４に一斉に読み出された画素信号を並列処理してノイズを除去し、時系列の信号等に変換するカラム処理回路８が、当該ＣＭＯＳイメージセンサ２に設けられている。
図３では省略しているが、これらの各種制御線（リセット線６、転送線５および選択線７）、並びに、電源電圧線１５のそれぞれに各種信号を供給する垂直駆動回路が接続されている。また、図１と同様に、アンプトランジスタ１３に一定電流を供給するための電流源（不図示）が、垂直信号線４ごとに設けられている。
これらのカラム処理回路８、垂直駆動回路および電流源は、当該ＣＭＯＳイメージセンサ２内に設けられている不図示のタイミング制御回路により制御されて動作する。

なお、画素３は４トランジスタ型に限らず、たとえば選択トランジスタ３４を省略した３トランジスタ型であってもよい。

本実施の形態において、垂直信号線４に電圧供給回路２Ｂが接続されている。図３における電圧供給回路２Ｂは図ではカラム処理回路８と反対側に位置するが、カラム処理回路８と撮像部２Ａとの間でもよいし、垂直信号線４の配線方向の両側に設けてもよい。
電圧供給回路２は、画素信号の読み出しに先立つリセット電圧の出力時に予め垂直信号線４の電圧を、電源電圧Ｖddと基準電圧Ｖssの間の電圧に設定する回路である。以下、電圧供給回路２Ｂの種々な構成例を、その動作とともに説明する。

＜構成例１＞
構成例１は、図３に示すように、電圧供給回路２Ｂの基本ユニット１が垂直信号線４ごとに接続される場合に対応する。
構成例１における電圧供給回路の基本ユニット１は、図５に示すように、電圧発生手段としての電圧発生トランジスタ９、スイッチトランジスタ１０およびショートトランジスタ１１を備える。電圧発生トランジスタ９はゲートとドレインが電源電圧線１５に接続され、ダイオード接続されている。このため、電圧発生トランジスタ９のソース電圧は「電源電圧−Ｖｔ」程度となる。ここで「Ｖｔ」は電圧発生トランジスタ９の閾値電圧であり、「電源電圧−Ｖｔ」とは電源電圧から、いわゆる「閾値落ち」した電圧である。この電圧がスイッチトランジスタ１０を介して垂直信号線４に供給される。
一方、ショートトランジスタ１１は隣接する垂直信号線４，４を短絡するための手段であり、図３に示す電圧供給回路２Ｂ全体では、「短絡回路」を構成する要素となる。このショートトランジスタ１１は電圧供給の機能としては付加的なものであり、省略も可能である。ただし、一般的にトランジスタの閾値電圧はばらつきを持つため、これに起因し垂直信号線４ごとに上記電圧「電源電圧−Ｖｔ」が多少なりともばらつく。ショートトランジスタ１１および、これを要素とする短絡回路は、このばらつきを除去するため、電圧供給回路２Ｂに付加することが望ましい。

スイッチトランジスタ１０は、そのゲートが行方向に並ぶ基本ユニット１内の各スイッチトランジスタで共通なスイッチ制御線１２に接続されている。ショートトランジスタ１１は、そのゲートが同様に、行方向に並ぶ基本ユニット１内の各ショートトランジスタで共通な短絡制御線１３に接続されている。

図６は、電圧供給回路の基本ユニットに関するタイミングチャートの例である。図６（Ａ）に上記スイッチ制御線１２に供給されるスイッチパルスＳ１２を示し、図６（Ｂ）に上記短絡制御線１３に供給される短絡パルスＳ１３を示す。図６（Ｃ）に、これらのパルス供給に応じた垂直信号線４の電圧変化を示す。ここで、各パルスＳ１２、Ｓ１３のハイレベルが電源電圧Ｖdd、ローレベルが基準電圧Ｖssである。

この垂直信号線４への電圧供給は、図４に示す画素３において、垂直信号線４にリセット電圧を出力し、該リセット電圧が出力された状態で垂直信号線４に画素信号を読み出す場合、リセット電圧を出力する時の垂直信号線電圧を制御するために行う。

図６における時間Ｔ１より前の垂直信号線電圧は、電源電圧Ｖdd、基準電圧Ｖss、フローティング状態（不定）の何れであってもよいが、図６は基準電圧Ｖssの場合を示している。
図６（Ａ）に示すように、時間Ｔ１でスイッチトランジスタ１０のゲートに接続されているスイッチ線１２にスイッチパルスＳ１２が立ち上がると、スイッチトランジスタ１０がオンする。これにより電圧発生トランジスタ９のソース電圧「Ｖdd−Ｖｔ」が、オン状態のスイッチトランジスタ１０を通って垂直信号線４に出力される。このため垂直信号線４の電圧が上昇し、所定電圧「Ｖdd−ΔＶ０」に達する。この所定電圧は、ソース電圧「Ｖdd−Ｖｔ」とほぼ同じであるが、スイッチトランジスタのオン抵抗などの影響によりソース電圧より若干低くなる。つまり、所定電圧の電源電圧Ｖddからの差電圧ΔＶｔは、主に電圧発生トランジスタ９の閾値電圧Ｖｔであり、これに上記オン抵抗などの電圧降下分が加わったもので、この所定電圧は垂直信号線ごとに多少ばらつく。

このばらつきをなくすために、図６（Ｂ）に示すように、時間Ｔ２でショートトランジスタ１１のゲートに接続されている短絡制御線１３に短絡パルスＳ１３を印加する。このパルスが立ち上がると、隣接する垂直信号線間のショートトランジスタ１１が一斉にオンし、これにより全ての垂直信号線４が同電位にイコライズされる。
その後、時間Ｔ３でスイッチパルスＳ１２がオフし、時間Ｔ４で短絡パルスＳ１３がオフすると、当該垂直信号線への所定電圧の供給が終了する。

図７（Ｅ）に、上記所定電圧の垂直信号線への供給を含む、画素信号読み出し時における垂直信号線の電圧変化を示す。なお、図７（Ａ）に示す転送パルスＴＲＳ、図７（Ｂ）に示すリセットパルスＲＳＴおよび図７（Ｃ）に示す選択パルスＳＥＬの供給制御、並びに、このときの図７（Ｄ）に示すＦＤ部の電圧変化は、既に図２で説明したことから、ここでの説明は省略する。
図２（Ｅ）ではリセット電圧の出力期間Ｔ１〜Ｔ２より前の垂直信号線の電圧Ｖ０は電源電圧Ｖddであり、それとリセット読出電圧Ｖ１１との差がΔＶほどあり、この電圧変化に時間を要している。

これに対し図７（Ｅ）においては、電源電圧Ｖddとリセット読出電圧Ｖ１１との差がΔＶ１であり、時間Ｔ１以前の垂直信号線の電圧Ｖ０が、上記電圧供給回路２Ｂ（図３参照）の働きにより所定電圧「Ｖdd−ΔＶ０」に予め設定されている。この場合、垂直信号線に予め供給する所定電圧Ｖ０（＝Ｖdd−ΔＶ０）は、リセット読出電圧Ｖ１１と同じか、同程度にすることが望ましい。リセット読出電圧Ｖ１１は、図４に示す画素３において、リセットトランジスタ３２、アンプトランジスタ３３、これらとＦＤ部３６との結合容量、さらには、選択トランジスタ３４などによって総合的に決まる電圧値であり、画素および製造プロセスの設計が終われば、シミュレーションなどによりリセット読出電圧Ｖ１１をある程度予測することができる。このため、上記所定電圧Ｖ０の電圧降下成分である差電圧ΔＶ０が、このリセット読出電圧Ｖ１１と同等となるように電圧供給回路の基本ユニット１を設計することが望ましい。図５の場合、主に電圧発生トランジスタ９の閾値電圧Ｖｔの調整で、差電圧ΔＶ０をある程度変化することができる。

なお、図５において、電圧発生トランジスタ９、スイッチトランジスタ１０およびその制御線１２を省略した構成の採用も可能である。このような構成でも、前述した映像信号のノイズ低減に効果がある。
前述したように、初期状態をフローティングとした場合、垂直信号線の初期電圧が、１つ前の画素行で読み出しが終了した時での画素信号レベルに左右され、その結果、垂直信号線の初期電圧が画素行ごと、画素列ごとにばらつき、リセット電圧の出力期間が短いと、この初期電圧のばらつきが映像信号にとってノイズとなりやすい。
このノイズ低減は、電源発生の機能がなくても、少なくともショートトランジスタの機能を有すれば達成でき、これによって画素列ごとのばらつきを低減することが可能となる。この際の動作は、図６において、図６（Ａ）の信号がない状態となる。

次に、電圧供給回路の他の構成例を述べる。
これらの構成例では、図３における基本ユニット１を他の構成の基本ユニットで置き換えることによって図３が適用できる。また、図７示す画素信号読み出しのタイミングおよび動作の基本は、以下の他の構成例でも基本的には同じである。このため、以下、図３および図７に関わる説明は適宜省略し、電圧供給回路の違いと、作用（所定電圧値またはイコライズ方法の違い）を中心に述べる。

＜構成例２＞
構成例２では、図５に示す構成例１の電圧発生トランジスタを複数設ける。
図８に、構成例２における基本ユニット１Ａの回路図を示す。図８においては、図５で設けられていた電圧発生トランジスタ９とスイッチトランジスタ１０との間に、もう１つ電圧発生トランジスタ１４を設けている。本例で、２つの電圧発生トランジスタ９と１４の閾値電圧Ｖｔを同じとすると、垂直信号線４に供給される所定電圧Ｖ０は「電源電圧Ｖdd−２*Ｖｔ」程度となる。このため図７（Ｅ）において、差電圧ΔＶ０＝２*Ｖｔとなる。

構成例１では所定電圧Ｖ０を、より下げたい場合は電圧発生トランジスタ９の閾値電圧Ｖｔを大きくする必要があり、このためだけに追加プロセス（イオン注入等）が必要になる可能性が高い。
一方で、図５と図４を比較すると、画素回路に比べ電圧供給回路の基本ユニット１は規模が小さく、垂直信号線４のピッチにより規定される電圧供給回路の形成領域に余裕がある。このため、本例のように電圧発生トランジスタの追加は容易である。

以上より、構成例２は、垂直信号線４のピッチを大きくすることなく、また、プロセスの追加を必要とすることなく、所定電圧Ｖ０を下げることができるという利点がある。
なお、追加するトランジス数に限定はなく２個以上の追加も可能である。また、同じ閾値電圧Ｖｔの倍数では差電圧ΔＶ０の調整の自由度が限られ、より高精度に調整したい場合は、プロセスの追加が必要となるが、異なる閾値電圧の電圧発生トランジスタを設けることも可能である。

＜構成例３＞
構成例３は、イコライズのための変形例を示すものである。
図９に、図５の構成例１を変形した構成例３における基本ユニット１Ｂを示す。
この基本ユニット１Ｂにおいて、ショート用配線１６を行方向の基本ユニット１Ｂで共通に設け、ショートトランジスタ１１を隣接する垂直信号線４同士の接続ではなく、このショート用配線１６と各垂直信号線４とを個別に接続するための制御に用いる。ショートトランジスタ１１は、図５と同様に短絡制御線１３（短絡パルスＳ１３、図６（Ｂ）参照）により制御され、これらがオンすることにより、全ての垂直信号線４の電位がイコライズされる。

構成例３では、構成例１および２と比較すると配線スペースが余分に必要であるが、配線の抵抗がトランジスタのオン抵抗より低いため、イコライズ時に垂直信号線の電圧の安定度を高めることができる。なお、構成例３では、垂直信号線ピッチが増大することはない。

なお、この構成例３は、構成例１で述べたように電圧発生の機能を省略した構成にも、同様に適用できる。

＜構成例４＞
これまでの構成例では、全ての垂直信号線４に電圧供給回路の基本ユニットとして同じ回路が接続されていた。
これに対し、本構成例４においては、基本ユニットを垂直信号線に対し、１つおきに、２つおきに、あるいは、それ以上の個数おきに規則的に配置することができる。また、不規則な配置も可能であり、いずれにしても、基本ユニットが設けられた垂直信号線と、設けられていない垂直信号線との割合が所望の値であればよい。この割合は、リセット出力時に、垂直信号線４に供給する所定電圧Ｖ０の、電源電圧Ｖddとの差電圧ΔＶ０をどの程度の値にするかにより決められる。
この場合、垂直信号線４の複数のピッチに対応したスペースに１つの基本ユニットを配置することができ、面積をより縮小することが可能である。ただし、所定電圧Ｖ０の供給能力が低下する可能性があることから、この場合、垂直信号線４の電圧が所定電圧Ｖ０に安定するまでの時間は構成例１等より長くなる。しかし、この電圧安定の期間は、画素信号の読み出し速度を左右する期間（図７における時間Ｔ１〜Ｔ３）より前または後であるため、当該ＣＭＯＳセンサの読み出し速度に影響を与えない。

以下の構成例５〜８は、異なる電圧レベルを供給する手段として、基本ユニットが複数の異なる構成を有する場合である。以下の説明では、電圧レベルの例として電源電圧Ｖddと基準電圧Ｖssの２レベルを示すが、他の電圧レベルであってもよく、さらに３レベル以上としてもよい。

＜構成例５＞
図１０に、構成例５における基本ユニットの回路を示す。
構成例５では、図３に示す基本ユニット１が、ハイレベルを出力する第１ユニット１−１と、ローレベルを出力する第２ユニット１−２とを交互に配置することにより構成されたものである。
第１ユニット１−１は、電圧発生手段としての電圧発生トランジスタ５５が電源電圧線１５と垂直信号線４−１との間に接続され、スイッチトランジスタ（図５参照）を有していない。また、第２ユニット１−２は、電圧発生手段としての電圧発生トランジスタ５６が基準電圧Ｖssと垂直信号線４−２との間に接続され、同様にスイッチトランジスタを有していない。

本構成例では、これらの第１ユニット１−１と第２ユニット１−２が交互に配置されている。電圧発生トランジスタ５５はｐＭＯＳトランジスタからなり、そのゲートが第１の制御線５２により制御される。このようにハイレベル側をｐＭＯＳトランジスタで構成すると、いわゆる「閾値落ち」がなく閾値電圧の影響を受けない電圧を垂直信号線４−１に供給することができる利点がある。

電圧発生トランジスタ５６はｎＭＯＳトランジスタからなり、そのゲートが第２の制御線５３により制御される。
ショートトランジスタ１１は、図５と同様に、隣接する垂直信号線同士をショートするものであり、そのゲートが短絡制御線１３により制御される。

図１１は、構成例５の電圧供給回路の基本ユニットに関するタイミングチャートの例である。図１１（Ａ）に上記第１の制御線５２に供給されるパルスＳ５２を示し、図１１（Ｂ）に上記第２の制御線５３に供給されるパルスＳ５３を示し、図１１（Ｃ）に上記短絡制御線１３に供給される短絡パルスＳ１３を示す。図１１（Ｄ）と図１１（Ｅ）に、これらのパルス供給に応じた垂直信号線４−１と４−２の電圧変化を示す。ここで、各パルスＳ５２、Ｓ５３およびＳ１３のハイレベルが電源電圧Ｖdd、ローレベルが基準電圧Ｖssである。

図１１における時間Ｔ１より前の垂直信号線電圧は、電源電圧Ｖdd、基準電圧Ｖss、フローティング状態（不定）の何れであってもよい。図１１は「不定」の場合を示している。
図１１（Ａ）および図１１（Ｂ）に示すように時間Ｔ１で、第１の制御線５２に供給されるパルスＳ５２がハイレベルからローレベルに、第２の制御線５３に供給されるパルスＳ５３がローレベルからハイレベルに変化すると、ｐＭＯＳトランジスタ５５およびｎＭＯＳトランジスタ５６が共にオンする。これにより図１１（Ｄ）および図１１（Ｅ）に示すように、垂直信号線４−１は電源電圧Ｖddに、垂直信号線４−２は基準電圧Ｖssになる。

図１１（Ａ）および図１１（Ｂ）に示すように、時間Ｔ２で第１の制御線５２のパルスＳ５２および第２の制御線５３のパルスＳ５３がオフする。これにより、垂直信号線４−１および４−２はフローティング状態になる。
これと同時期に、短絡制御線１３の短絡パルスＳ１３がローレベルからハイレベルに変化する。これにより、垂直信号線４−１と垂直信号線４−２は電気的にショートされ、それぞれの配線の寄生容量が同じであれば、両方の垂直信号電圧、すなわち全ての垂直信号線の電圧が電源電圧Ｖddと基準電圧Ｖssの中間電圧である、「１／２*Ｖdd」に安定する。この電圧が図７（Ｅ）における所定電圧Ｖ０であり、この場合、電源電圧Ｖddとの差電圧ΔＶ０も「１／２*Ｖdd」である。
その後、時間Ｔ３で短絡パルスＳ１３がオフすると、当該垂直信号線への所定電圧の供給が終了する。

＜構成例６＞
図１２に、構成例６における基本ユニットの回路を示す。
構成例６では、図１０に示す構成例５と比較すると、ハイレベルを出力する第１ユニット１−１Ａの電圧発生トランジスタ５８が、ｎＭＯＳトランジスタとなっている。その他の構成は構成例５と同じである。

本構成例６は電圧供給回路および撮像部のトランジスタを全てｎＭＯＳトランジスタのみを構成できることから、これらを１つのウェル（ｐウェル）に形成でき、レイアウト設計が容易である。また、この場合、第１および第２のユニットで電圧発生トランジスタ５８と５６の制御線５３を共通にすることができ、その分、電圧供給回路の占有面積が縮小できる。

動作タイミングは図１１（Ｂ）〜図１１（Ｅ）と同様である。ただし、制御線５３に供給されるパルスＳ５３のハイレベルの電圧が電源電圧Ｖddであっても、図１１（Ｅ）の時間Ｔ２後に短絡パルスＳ１３の立ち上がりまでに僅かな時間があると仮定すると、その間に垂直信号線４−１は電源電圧Ｖddまで上昇せず、その電圧が、いわゆる閾値落ちした「Ｖdd−Ｖｔ」で飽和する。その結果、短絡パルスＳ１３の印加により得られる所定電圧Ｖ０は、図１２に示すように、「１／２*（Ｖdd−Ｖｔ）」となる。
なお、第２ユニット１−２を用いず、第１ユニット１−１Ａのみで電圧供給回路２Ｂ（図３参照）を形成することも可能である。この場合、構成例１と同様に、所定電圧Ｖ０は「Ｖdd−Ｖｔ」で安定する。

上記構成例５と６は、異なる電圧を発生する第１および第２ユニットを交互に配置し、当該異なる電圧をイコライズすることによって所望の電圧値を得ている。しかし、この構成で得られる電圧値には限りがある。つまり、構成例５では得られる電圧値は「１／２*Ｖdd」、構成例６で得られる電圧値は「１／２*（Ｖdd−Ｖｔ）」または「Ｖdd−Ｖｔ」と少ない。

そこで、この考え方を展開し、第１および第２ユニット数の比率を種々に変えると、より多くの所定電圧の発生が可能である。これに加え、基本ユニットの種類（発生させる電圧が異なる電圧発生トランジスタの種類）の数を３以上と増やすと、さらに発生できる所定電圧数が増える。複数種類の基本ユニットの配置は、イコライズのし易さを考慮すると規則的にすることが望ましいが、一部が不規則であってもよい。また、ランダムに配置しても、所定電圧の発生という目的は達成できる。
このために電圧供給回路が満たすべき条件は、「全ての垂直信号線の各々を複数の電圧レベルの何れかに設定する（複数種類の電圧発生トランジスタを有する）」ということである。この複数種類の電圧発生トランジスの集合を、「電圧レベル設定回路」と称する。
以下に具体的な例を一つだけ構成例７として示す。

＜構成例７＞
図１３に、構成例７のＣＭＯＳイメージセンサを示す。
構成例７における電圧供給回路２Ｂ−１は、構成例５と同じ第１ユニット１−１を連続して２つ配置し、構成例５および６と同じ第２ユニット１−２をその隣に配置し、この配置が繰り返されている。他の構成は図３と同じである。
なお、図１３では、左側の第１ユニット１−１に接続されている垂直信号線を符号「４−１」で表し、右側の第１ユニット１−１に接続されている垂直信号線を符号「４−２」で表し、第２ユニット１−２に接続されている垂直信号線を符号「４−３」で表している。

図１４は、構成例７の電圧供給回路の基本ユニットに関するタイミングチャートの例である。なお、構成例７では、第１ユニットを構成例６と同じにすることもできる。ここでは第１ユニットを構成例５と同じとした図１３について説明する。
パルス印加に関する動作タイミングは図１１（Ａ）〜図１１（Ｃ）と同様である。図１４（Ａ）〜図１４（Ｃ）は、垂直信号線４−１，４−２，４−３の電圧変化を示す。
電圧発生トランジスタへのパルス印加期間である時間Ｔ１〜Ｔ２では、図１３の基本ユニットの配置に応じて垂直信号線４−１と４−２が電源電圧Ｖddとなり、垂直信号線４−３が基準電圧Ｖssとなる。このため、短絡パルスの印加時（時間Ｔ３）により、これらがイコライズされた後の電圧は「（Ｖdd+Ｖdd＋Ｖss）／３＝２／３*Ｖdd」となる。

構成例７によって所定電圧のバリエーションが１つ追加できた。このように、基本ユニットの種類およびその組み合わせ比率を種々変えることで、所定電圧の選択範囲が広がり、結果として、構成例１で述べたように、所定電圧Ｖ０をリセット読出電圧Ｖ１１と同等にすることが容易になる。

＜構成例８＞
構成例５から７における、ショートトランジスタ１１による垂直信号線の短絡を、構成例３の図９と同じ用に、ショート用配線１６を介して行うことができる（構成例８）。
この構成例８では、構成例５〜７と比較すると配線スペースが余分に必要であるが、配線の抵抗がトランジスタのオン抵抗より低いため、イコライズ時に垂直信号線の電圧の安定度を高めることができる。なお、構成例８では、垂直信号線ピッチが増大することはない。

以上の構成例１〜８において、たとえば図７（Ｅ）に示す時間Ｔ４の後に、所定電圧Ｖ０の供給を行って、この電圧に各垂直信号線を固定しておいてもよい。また、所定電圧Ｖ０は「Ｖdd−ΔＶ０」と表したが、ここでいう電源電圧Ｖddとは、外部から供給される電源電圧であり、多電源を用いるデバイスの場合、電源電圧Ｖddから内部で生成した他のレベルの電源電圧をＶddの代わりに用いてもよい。

本実施の形態によれば、個々の構成例で述べた利点に加え、電圧供給回路の基本ユニットの構成がトランジスタ数個で済み、基本ユニットに変更を加える場合も僅かに違うだけである。したがって、デバイスのパターン設計において、これらをユニット化してデータ登録し、必要な所定電圧に応じて必要な種類の基本ユニットを、必要な比率で配置するだけで電圧供給回路のパターン設計が終了する。また、基本ユニットの回路が簡素なためレイアウト設計も容易である。このため、デバイスの設計が容易で効率的である。また、基本的に画素回路と同じ（サイズは変更可）トランジスタで基本ユニットを形成できることから、デバイスの製造プロセスに修正が不要で、あっても軽微である。

通常、所望の所定電圧を精度よく得ようとすれば、オペアンプによって任意の電圧が発生できる回路を付属させなければならない。
これに対し、本実施の形態では、そのような複雑で規模が大きな回路を形成しなくても、上記構成例１〜８のように所定電圧の設定の自由度を比較的高くできる。このため、垂直信号線の電圧レベル変化に要する時間を短くして高速動作を実現する目的は十分達成できる。
また、本実施の形態の電圧供給回路は、オペアンプによる電圧発生回路と異なり、本回路を介して電源から流れた電流は全て垂直信号線を充電することに使われるため、低消費電力である。

以上より、設計および製造が容易で、占有面積が小さく、かつ、低消費電力な垂直信号線への電圧供給により、リセット電圧の読み出し時に垂直信号線の電圧が安定する時間を短くし、これによる高速動作が可能な撮像デバイスが実現可能である。

背景技術における画素の回路図である。 背景技術における画素信号の読み出し時のタイミングチャートである。 実施の形態におけるＣＭＯＳイメージセンサの主な構成をブロック図である。 画素の回路図である。 実施の形態の構成例１における電圧供給回路の基本ユニットの回路図である。 構成例１の基本ユニットの動作に関するタイミングチャートである。 各構成例に共通な画素信号読み出し時のタイミングチャートである。 構成例２における基本ユニットの回路図である。 構成例３における基本ユニットの回路図である。 構成例５における基本ユニットの回路図である。 構成例５の基本ユニットの動作に関するタイミングチャートである。 構成例６における基本ユニットの回路図である。 構成例７のＣＭＯＳイメージセンサを示すブロック図である。 構成例７の基本ユニットの動作に関するタイミングチャートである。

符号の説明

１，１Ａ，１−１，１−２…電圧供給回路の基本ユニット、２…ＣＭＯＳイメージセンサ、２Ａ…撮像部、２Ｂ，２Ｂ−１…電圧供給回路、３…画素、４，４−１〜４−３…垂直信号線、５…転送線、６…リセット線、７…選択線、８…カラム処理回路、９…電圧発生トランジスタ、１０…スイッチトランジスタ、１１…ショートトランジスタ、１２…スイッチ制御線、１３…短絡制御線、１５…電源電圧線、１６…ショート用配線、３１…転送トランジスタ、３２…リセットトランジスタ、３３…アンプトランジスタ、３４…選択トランジスタ、３５…フォトダイオード、３６…フローティング・ディフュージョン、５５，５６，５８…電圧発生トランジスタ、５２，５３…制御線、ＲＳＴ…リセットパルス、ＳＥＬ…選択パルス、ＴＲＳ…転送パルス、Ｓ１３，Ｓ５２，Ｓ５３…パルス、Ｖ０…所定電圧、ΔＶ…差電圧、Ｖ１０…リセット電圧、Ｖ１１…リセット読出電圧

Claims (14)

1. 画素がアレイ状に配置されている撮像部と、
   前記撮像部の画素列ごとに接続されている複数の垂直信号線と、
   前記複数の垂直信号線のうち、１以上の所定数の垂直信号線ごとに設けられ、入力した電源電圧から、該電源電圧と基準電圧との間の電圧を内部で発生し、発生した該電圧を対応する前記所定数の垂直信号線に供給する複数の電圧供給回路と
   を有する撮像デバイス。
2. 前記複数の電圧供給回路の各々は、隣接する前記垂直信号線の間の電気的接続を制御することで、全ての垂直信号線同士の電気的な接続と非接続とを切り替え可能な短絡回路を含む
   請求項１に記載の撮像デバイス。
3. 前記電圧供給回路は、
   前記入力した電源電圧から該電源電圧より低い所定電圧を発生する電圧発生手段と、
   前記所定電圧の前記垂直信号線への供給を制御するスイッチと、
   を含む請求項１または２に記載の撮像デバイス。
4. 前記電圧発生手段と前記スイッチとの縦続回路が、前記垂直信号線ごとに接続されている
   請求項３に記載の撮像デバイス。
5. 前記電圧供給回路は、
   前記垂直信号線ごとに接続されている、前記電圧発生手段と前記スイッチとの縦続回路と、
   隣接する垂直信号線同士の電気的な接続と非接続とを切り替える短絡回路と、
   を含む請求項４に記載の撮像デバイス。
6. 前記電圧供給回路は、
   １本の垂直信号線に対して接続されている、前記電圧発生手段と前記スイッチとの縦続回路と、
   全ての垂直信号線の電気的な接続と非接続とを切り替える短絡回路と、
   を含み、
   前記撮像部内に、前記縦続回路が接続されている垂直信号線と、前記縦続回路が接続されていない垂直信号線との両方が所定の比率で配置されている
   請求項３に記載の撮像デバイス。
7. 前記短絡回路は、隣接する２つの垂直信号線の間に接続され、該２つの垂直信号線の電気的な接続と非接続とを切り替えるスイッチを含む
   請求項２，５または６に記載の撮像デバイス。
8. 前記短絡回路は、
   ショート用配線と、
   当該ショート用配線と前記垂直信号線との電気的な接続と非接続とを切り替えるスイッチと、
   を含む請求項２，５または６に記載の撮像デバイス。
9. 前記電圧発生手段は、それぞれダイオード接続されている１以上の所定数のトランジスタを含む
   請求項３に記載の撮像デバイス。
10. 前記電圧供給回路は、
    前記撮像部内で、対応する前記所定数の垂直信号線に複数の電圧レベルの何れかを設定する電圧レベル設定回路と、
    隣接する２つの前記垂直信号線の電気的な接続と非接続とを切り替える短絡回路と、
    を含む請求項１に記載の撮像デバイス。
11. 前記短絡回路は、前記隣接する２つの垂直信号線の間に接続され、該２つの垂直信号線の電気的な接続と非接続とを切り替えるスイッチを含む
    請求項１０に記載の撮像デバイス。
12. 前記短絡回路は、
    ショート用配線と、
    当該ショート用配線と前記垂直信号線との電気的な接続と非接続とを切り替えるスイッチと、
    を含む請求項１０に記載の撮像デバイス。
13. 前記電圧供給回路が前記撮像部と同一の基板に形成され、
    画素内の複数のトランジスタと前記電圧供給回路内のトランジスタが共に絶縁ゲート型のトランジスタである
    請求項１に記載の撮像デバイス。
14. 複数の垂直信号線と、
    行列状に配置された複数の画素を含み、該複数の画素の画素列に接続された前記垂直信号線にリセット電圧を出力し、該リセット電圧が出力された状態で前記垂直信号線に画素信号を読み出す撮像部と、
    を有し、
    前記リセット電圧が出力された状態の前記垂直信号線の電圧と同等となる所定電圧を内部で発生し、発生した前記所定電圧を、前記リセット電圧を出力するより前に予め垂直信号線に供給する電圧供給回路を、１以上の所定数の垂直信号線ごとに備える
    撮像デバイス。

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