JP2004179902A - 固体撮像装置 - Google Patents
固体撮像装置 Download PDFInfo
- Publication number
- JP2004179902A JP2004179902A JP2002342829A JP2002342829A JP2004179902A JP 2004179902 A JP2004179902 A JP 2004179902A JP 2002342829 A JP2002342829 A JP 2002342829A JP 2002342829 A JP2002342829 A JP 2002342829A JP 2004179902 A JP2004179902 A JP 2004179902A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- ccd
- pixel
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
【課題】低ノイズ化のＣＭＯＳ方式固体撮像装置を提供する。
【解決手段】画素回路Ｘｊは受光した光に応じて電荷を生成する電荷生成部８、この電荷生成部８が生成した電荷を一時蓄積するメモリー部９、このメモリー部９に蓄積された電荷に対応した出力電流を出力する出力増幅部７とを具備する。そして、メモリー部９が電荷を一時蓄積するために必要な蓄積電圧Ｖｃｃｄは、出力増幅部７の動作に必要な共通電源電圧Ｖｄｄよりも低く設定されている。行コントロール回路１１に制御され、電圧レベル変換器１２は、電圧降下回路１３から供給された、共通電源電圧Ｖｄｄと接地電位ＧＮＤの中間の蓄積電圧Ｖｃｃｄをメモリー部９の蓄積トランジスタＭｃｃｄのゲート電極に出力する。
【選択図】 図５
【解決手段】画素回路Ｘｊは受光した光に応じて電荷を生成する電荷生成部８、この電荷生成部８が生成した電荷を一時蓄積するメモリー部９、このメモリー部９に蓄積された電荷に対応した出力電流を出力する出力増幅部７とを具備する。そして、メモリー部９が電荷を一時蓄積するために必要な蓄積電圧Ｖｃｃｄは、出力増幅部７の動作に必要な共通電源電圧Ｖｄｄよりも低く設定されている。行コントロール回路１１に制御され、電圧レベル変換器１２は、電圧降下回路１３から供給された、共通電源電圧Ｖｄｄと接地電位ＧＮＤの中間の蓄積電圧Ｖｃｃｄをメモリー部９の蓄積トランジスタＭｃｃｄのゲート電極に出力する。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は固体撮像装置に係り、特にＣＭＯＳイメージセンサに関する。
【０００２】
【従来の技術】
従来の固体撮像素子には、大きく分けてＣＣＤ方式とＣＭＯＳ方式の２つがある。両者の違いは、光を電荷に変換するフォトダイオードではなく、フォトダイオードの電荷の情報を各受光素子の外に如何に伝えるかというところにある。即ち、ＣＣＤ方式は、フォトダイオードに発生した電荷を電荷転送素子（ＣＣＤ）により直接に外部へ転送する。一方、ＣＭＯＳ方式は、フォトダイオードに発生した電荷による電位の情報を、各フォトダイオードに対応して設けられたアンプを通して画素回路の外部に出力する。
【０００３】
製造プロセスに関しては、ＣＣＤ方式は特殊プロセスで製造することが必要で、専用ラインが必要となる。これに対し、ＣＭＯＳ方式は、通常のＣＭＯＳ−ＬＳＩプロセスと殆ど同じプロセスで製造できるので、ＣＭＯＳ−ＬＳＩ用のラインをそのまま使え、又、エリアセンサと他のＣＭＯＳ回路を混在できるというメリットがある。
【０００４】
一方、ＣＭＯＳ方式は、ＣＣＤ方式に比べて、固定パターン雑音が大きいという問題点がある。固定パターン雑音は、主に増幅トランジスタのしきい値電圧のばらつきに起因している。更に、電源の数はＣＣＤ方式では、電荷転送を実行するために複数の電源が必要になるが、ＣＭＯＳ方式は単一電源で良く、ＣＣＤ方式よりも電圧が低い。したがって、消費電力は、ＣＭＯＳ方式の方がＣＣＤ方式よりも少ないというメリットがある。
【０００５】
図８は従来の一般的なＣＭＯＳ方式の固体撮像装置を模式的に示しており、フォトダイオード１１１〜１３３と、アンプ２１１〜２３３と、転送用スイッチ３１１〜３３３とが３行３列に配置された構成として単純化して示している。１個のフォトダイオード１ｉｊと１個のアンプ２ｉｊと転送用スイッチ３ｉｊ（ｉ＝１〜３、ｊ＝１〜３）とが１個の画素回路を構成している。
【０００６】
上記の各画素回路の内、行コントロール回路・垂直シフトレジスタ５で各行の（水平方向に配置されている）複数の画素回路の動作が、各行毎に（通常は上の行から下の行に向かう）制御される。フォトダイオード１１１〜１３３により被写体入射光を別々に光電変換して得られた電荷を電位に変換し、アンプ２１１〜２３３によりそれぞれ増幅された各信号は、対応して設けられた転送用スイッチ３１１〜３３３を介して列単位でノイズキャンセラ１６に供給され、ここでノイズキャンセル動作されたる。その後、水平シフトレジスタ１７により各列の信号が撮像信号として出力される。通常の水平シフト処理は、右の列から左の列方向に処理が進む。
【０００７】
図９は、フォトダイオードＰＤ中の電荷をフローティングディフィージョン（浮遊拡散領域）ＦＤに完全に転送する転送トランジスタＭｇｘを備えた更に別の従来例である（例えば、特許文献１参照。）。図９に示す固体撮像装置の１画素回路３１はフォトダイオードＰＤ１個に、ＭＯＳ型電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」という。）４個から構成されている。これら４個のＭＯＳトランジスタは、フォトダイオードＰＤのｎ型層にソース電極が接続された転送トランジスタＭｇｘと、転送トランジスタＭｇｘのドレイン電極にソース電極が接続されたリセットトランジスタＭｒｓｔと、転送トランジスタＭｇｘのドレイン電極とリセットトランジスタＭｒｓｔのソース電極にゲート電極が接続された増幅トランジスタＭａｍｐと、増幅トランジスタＭａｍｐのソース電極にドレイン電極が接続され、かつ、ソース電極が信号出力ライン２９に接続された行選択トランジスタＭｓｅｌ ’である。通常これら４個のＭＯＳトランジスタは、いずれもｎチャネルのＭＯＳトランジスタである。リセットトランジスタＭｒｓｔは、増幅トランジスタＭａｍｐのゲート電圧をリセットする。増幅トランジスタＭａｍｐは、フォトダイオードＰＤの発生した電荷による電圧の変動を増幅する。行選択トランジスタＭｓｅｌ ’は、出力する行を選択する。転送トランジスタＭｇｘは、フォトダイオードＰＤの電荷を増幅トランジスタＭａｍｐのゲート電極に転送する。
【０００８】
【特許文献１】
特開平１１−２６１０４６号公報
【０００９】
【発明が解決しようとする課題】
しかるに、図９に示した固体撮像装置は、電荷蓄積部がないため、フレームシャッタ（時間的な揃った画像）ができない。このため、本発明の発明者は、先に特願２００２−１７８５６１号（以下において「先行出願」という。）において、フレームシャッタが可能な固体撮像装置として、図９のフォトダイオードＰＤと浮遊拡散領域ＦＤとの間の転送トランジスタＭｇｘの代わりに、電荷を一時的に蓄積する蓄積トランジスタを設けた構造を提案した。この先行出願においては、フォトダイオードＰＤと蓄積トランジスタの間と、蓄積トランジスタと浮遊拡散領域ＦＤとの間にそれぞれ第１、第２のスイッチングトランジスタを設けて、電荷蓄積部を構成している。即ち、先行出願においては、電荷蓄積部を設けて、同時刻に全画素のフォトダイオードで光電変換した被写体からの入射光に応じた電荷を、全画素の電荷蓄積部で同時に蓄積してから転送することができるようにしている。この先行出願において提案した固体撮像装置では、蓄積トランジスタが表面チャネル型になっており、ゲート酸化膜と半導体表面との界面付近の結晶欠陥等で発生する電子正孔対によりリーク電流が発生し、ノイズになるという問題点がある。このリーク電流は、蓄積トランジスタのゲート電圧の値に依存する。
【００１０】
先行出願において提案した固体撮像装置では、１画素回路内のＭＯＳトランジスタの駆動電圧はすべて共通であるために、蓄積トランジスタのゲート駆動電圧も、他のＭＯＳトランジスタと同じ値の電圧である。そのため、ノイズの発生しやすい、比較的高い電圧で駆動せざるを得なかった。
【００１１】
更に、蓄積トランジスタを表面チャネル型のＭＯＳトランジスタで作ると、周辺の回路と同じ高い電圧で駆動しなければならず、その結果、ゲート酸化膜と半導体表面との界面でノイズが発生し、Ｓ／Ｎ比が劣化していた。
【００１２】
本発明の目的は、低ノイズ化を実現した固体撮像装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、受光した光に応じて電荷を生成する電荷生成部、この電荷生成部が生成した電荷を一時蓄積するメモリー部、このメモリー部に蓄積された電荷に対応した出力電流を出力する出力増幅部とを具備する画素回路を複数個配列した画素敷き詰め領域を有する固体撮像装置に関する。即ち、上記目的を達成するために、この固体撮像装置は、メモリー部が電荷を一時蓄積するために必要な蓄積電圧を、出力増幅部の動作に必要な共通電源電圧よりも低くしたことを特徴とする。
【００１４】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【００１５】
本発明の実施の形態に係る固体撮像装置は、図１に示すように、画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・をライン状若しくはアレイ状に配列した画素敷き詰め領域１４と、画素敷き詰め領域１４の周辺に配置された垂直シフトレジスタ１０及び水平シフトレジスタ１７と、画素敷き詰め領域１４と垂直シフトレジスタ１０との間に配置され，垂直シフトレジスタ１０からの垂直シフト信号Ｓ１を受信して、画素行１８を駆動する行コントロール回路１１と、画素敷き詰め領域１４と水平シフトレジスタ１７との間に配置されたノイズキャンセラ１６とから構成されたＣＭＯＳイメージセンサである。図１に示す固体撮像装置は、更に行コントロール回路１１と画素敷き詰め領域１４との間に配置された電圧レベル変換器１２を備えている。電圧レベル変換器１２は、共通電源電圧Ｖｄｄよりも低い蓄積電圧Ｖｃｃｄを発生して画素行１８を駆動する。垂直シフトレジスタ１０と行コントロール回路１１とは隣接して配置されている。
【００１６】
それぞれの画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・は、図５に示すように、受光した光に応じて電荷を生成する電荷生成部８、この電荷生成部８が生成した電荷を一時蓄積するメモリー部９、このメモリー部９に蓄積された電荷に対応した出力電流を出力する出力増幅部７とを具備する。そして、メモリー部９が電荷を一時蓄積するために必要な蓄積電圧Ｖｃｃｄは、出力増幅部７の動作に必要な共通電源電圧Ｖｄｄよりも低く設定されている。
【００１７】
電荷生成部８は、フォトダイオードＰＤからなる。メモリー部９は、電荷生成部８としてのフォトダイオードＰＤに接続された第１のスイッチトランジスタＭｇｘ１、第１のスイッチトランジスタＭｇｘ１に接続された蓄積トランジスタＭｃｃｄ、蓄積トランジスタＭｃｃｄに接続された第２のスイッチトランジスタＭｇｘ２とからなる。出力増幅部７は、メモリー部９の第２のスイッチトランジスタＭｇｘ２に接続された浮遊拡散領域ＦＤ、浮遊拡散領域ＦＤにソース電極を接続されたリセットトランジスタＭｒｓｔ、浮遊拡散領域ＦＤにドレイン電極を接続された選択トランジスタＭｓｅｌ、浮遊拡散領域ＦＤにゲート電極を接続された増幅トランジスタＭａｍｐとを主なる構成要素として備える。出力増幅部７の増幅トランジスタＭａｍｐは、フォトダイオードＰＤで発生した電荷による電位変化を増幅し、かつ画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・外に出力する。浮遊拡散領域ＦＤは、等価回路的には単なるノードであるが、現実の半導体チップ上では、ｐｎ接合分離された半導体領域である。浮遊拡散領域ＦＤは、フォトダイオードＰＤで発生した電荷により電位変化を起こす。蓄積トランジスタＭｃｃｄは、ゲート電極直下に電荷を一時的に蓄積する。リセットトランジスタＭｒｓｔは、ドレイン電極が所定の電位の供給ライン（共通電源電圧Ｖｄｄ）に接続され、ターンオンすることにより、浮遊拡散領域ＦＤをリセット電位にする。選択トランジスタＭｓｅｌのソース電極は接地電位ＧＮＤに接続され、ターンオンすることにより、浮遊拡散領域ＦＤを接地電位ＧＮＤに固定する。
【００１８】
増幅トランジスタＭａｍｐのドレイン電極は所定の電位の供給ライン（共通電源電圧Ｖｄｄ）に接続され、ソース電極は信号出力ライン２９に接続されており、そのソース電極とフローティング状態の基板が接続され、基板効果が起こらないように設計されている。この増幅トランジスタＭａｍｐのしきい値電圧は、他のＭＯＳトランジスタＭｇｘ１，Ｍｃｃｄ，Ｍｇｘ２，Ｍｒｓｔ，Ｍｓｅｌのしきい値電圧よりも低く設定されており、浮遊拡散領域ＦＤの電位変化をより小さなロスで、信号出力ライン２９に伝える。画素回路Ｘｊの出力信号は信号出力ライン２９から得られる。
【００１９】
図５に示すように、メモリー部９の蓄積トランジスタＭｃｃｄのゲート電極端子に電圧レベル変換器１２が接続されている。電圧レベル変換器１２は、タイミングコントローラとなる行コントロール回路１１により制御されて、共通電源電圧Ｖｄｄと接地電位ＧＮＤとの中間の電位を発生する。即ち、電圧レベル変換器１２には電圧降下回路１３が接続され、この電圧降下回路１３から共通電源電圧Ｖｄｄよりも小さな蓄積電圧Ｖｃｃｄ（＜Ｖｄｄ）が、電圧レベル変換器１２に供給される。電圧降下回路１３は、チップの外部に設けて、外部回路として供給しても良く、或いはチップ内部に集積化しても良い。行コントロール回路１１の出す信号により、電圧レベル変換器１２の内部に備えられたスイッチがオン・オフ制御され、電圧降下された蓄積電圧Ｖｃｃｄにより蓄積トランジスタＭｃｃｄのゲート電極を駆動する。この様にして、それぞれの画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・内の蓄積トランジスタＭｃｃｄのゲート電極に対して、共通電源電圧Ｖｄｄよりも低い蓄積電圧Ｖｃｃｄ（＜Ｖｄｄ）が供給される。蓄積トランジスタＭｃｃｄのゲート駆動電圧を共通電源電圧Ｖｄｄより低い蓄積電圧Ｖｃｃｄに設定することによって、低ノイズ化を実現できる。
【００２０】
図３の縦軸は電子数を対数スケールで示し、横軸はメモリー部９の蓄積トランジスタＭｃｃｄのゲート電圧となる蓄積信号Ｓ３をリニアスケールで示している。図３において、直線Ａは蓄積トランジスタＭｃｃｄに蓄積可能な電子数を示し、直線Ｂは蓄積トランジスタＭｃｃｄのゲート酸化膜と半導体表面における界面リーク電流に対応した電子数を示す。図３に示すように、蓄積トランジスタＭｃｃｄの蓄積可能な電子数はゲート電圧に対して指数関数的に増加し、リーク電流の方も指数関数的に増加していく。したがって、ゲート駆動電圧がＶｄｃ以下の低い領域では、信号に対して十分リーク電流を低く抑えることが可能であり、ノイズレベルが許容範囲に収まる。そこで、蓄積トランジスタＭｃｃｄのゲート駆動電圧となる蓄積信号Ｓ３を、他のＭＯＳトランジスタＭｇｘ１，Ｍｇｘ２，Ｍｒｓｔ，Ｍｓｅｌ，Ｍａｍｐよりも低くできるように構成し、表面チャネル型で低ノイズを実現することができる。リーク電流特性は、デバイス構造や製造プロセス依存性が大きい。このため、レベル変換された蓄積電圧Ｖｃｃｄの上限値Ｖｄｃは実験的に求める必要がある。本発明者は、一般的には共通電源電圧Ｖｄｄの０．６〜０．８倍以上にすると、Ｓ／Ｎが急激に劣化することを実験的に確認している。したがって、蓄積電圧Ｖｃｃｄの上限値Ｖｄｃは０．６〜０．８Ｖｄｄとすることが好ましい。このとき、例えば、蓄積電圧Ｖｃｃｄ＝０．１〜０．６Ｖｄｄにすれば良い。但し、一概には決定できないので具体的には、これらの数値はゲート酸化膜厚や、チャネル構造を考慮して、実験的に求めれば良い。
【００２１】
図３に示すように、原理的にはピークの信号電荷量とノイズ電荷量の比で、許容できるノイズ電荷量の具体的数値が決まる。例えば、Ｓ／Ｎが６０ｄＢ必要で、蓄積できる最大電子数が１万個の場合、Ｓ＝１００００より、２０×ｌｏｇ（Ｓ／Ｎ）＝２０×ｌｏｇ（１００００／Ｎ）＝６０から、ノイズになる電子数Ｎは１０個以下に抑制する必要がある。
【００２２】
図１に示すように、水平シフトレジスタ１７とノイズキャンセラ１６は互いに隣接して配置されている。行コントロール回路１１は垂直シフトレジスタ１０からの垂直シフト信号Ｓ１を受け、電圧レベル変換器１２へ行コントロール信号Ｓ２を伝達する。
【００２３】
画素敷き詰め領域１４内の駆動している行１８上の各画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・は、蓄積信号Ｓ３及び蓄積信号Ｓ３以外の駆動信号Ｓ４を受信する。水平シフトレジスタ１７からの水平シフト信号Ｓ７を受信したノイズキャンセラ１６においては、各画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・は画素出力信号Ｓ５を伝達し、更に、ノイズキャンセラ１６は画素出力信号Ｓ６を出力する。
【００２４】
垂直シフトレジスタ１０は、どの行を制御するかの指示となる垂直シフト信号Ｓ１を行コントロール回路１１に対して出す。行コントロール回路１１は各行毎に一組あり、各行の行コントロール信号Ｓ２を生成する。蓄積信号Ｓ３は各画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・に直接送られる。電圧レベル変換器１２は、信号レベルが共通電源電圧Ｖｄｄの状態にあるとき、そのレベルをレベル変換された蓄積電圧Ｖｃｃｄの値に変換して、駆動している画素行１８に供給する。尚、電圧降下回路１３は必ずしも必要ではなく、外部からレベル変換された蓄積電圧Ｖｃｃｄを直接供給するようにしても良い。駆動している画素行１８の各画素回路Ｘｊは、列方向に画素出力信号Ｓ５を出力し、各列に一組ずつあるノイズキャンセラ１６によって、信号処理される。水平シフトレジスタ１７は、各列のノイズキャンセラ１６にある水平シフト信号Ｓ７を外部に出力するタイミングを指示する。
【００２５】
図２は図１に示した電圧レベル変換器１２の具体的回路構成の一例を示す図であり、２段のＣＭＯＳインバータ回路から構成されている。１段目のＣＭＯＳインバータ回路は、共通電源電圧Ｖｄｄの電源線に接続され、２段目のＣＭＯＳインバータ回路は、蓄積電圧Ｖｃｃｄの電源線に接続されている。即ち、１段目のＣＭＯＳインバータ回路の振幅レベルは０〜Ｖｄｄ（Ｖ）であり、２段目のＣＭＯＳインバータ回路の振幅レベルは０〜Ｖｃｃｄ（Ｖ）の振幅になるように設定されている。そして、１段目のＣＭＯＳインバータ回路の出力端子は、２段目のＣＭＯＳインバータ回路の入力端子に接続されている。
【００２６】
図２の電圧レベル変換器１２において、行コントロール回路１１から出力された行コントロール信号Ｓ２が、１段目のＣＭＯＳインバータ回路の入力端子２３に入力される。レベル変換後の蓄積信号Ｓ３は、２段目のＣＭＯＳインバータ回路の出力端子２４において得られる。即ち、電圧レベル変換器１２は、行コントロール回路１１から出力された行コントロール信号Ｓ２を受信し、蓄積電圧Ｖｃｃｄ（＜Ｖｄｄ）の蓄積信号Ｓ３に変換する。信号は２回反転して、元に戻り、信号レベルだけが変化する。尚、１段目のＣＭＯＳインバータ回路にも蓄積電圧Ｖｃｃｄを供給し、１段目のＣＭＯＳインバータ回路でレベル変換を行うようにしても良い。
【００２７】
図４は、図１に示したチップ内用の電圧降下回路１３の具体的な構成を示す一例である。図４では、ゲート電極とドレイン電極とが短絡された（いわゆる「ダイオード接続」された）ｎ個のｎＭＯＳトランジスタＱ１，Ｑ２，・・・・・，Ｑｎが、互いに直列接続されている。即ち、ｎＭＯＳトランジスタＱ１，Ｑ２，・・・・・，Ｑｎのソース電極フォロア回路を多段（ｎ段）接続し、それを電源電圧Ｖｄｄに接続することで、各ｎＭＯＳトランジスタＱ１，Ｑ２，・・・・・，Ｑｎのしきい値電圧Ｖｔｈのｎ倍の電圧降下を実現することができる。即ち、出力は：
Ｖｏｕｔ ＝ Ｖｄｄ−ｎ・Ｖｔｈ ・・・・・（１）
で表される。例えば、Ｖｔｈ＝０．７Ｖ程度とすると、Ｖｄｄ＝５Ｖのとき、ｎ＝４段にすれば、０．７Ｖ×４＝２．８Ｖであり、出力Ｖｏｕｔは、（１）式から、５Ｖ−２．８Ｖ＝２．２Ｖとなる。Ｖｄｄ＝５Ｖならば、段数ｎ＝６段で、出力は０．８Ｖとなる。
【００２８】
次に、図５に示した本発明の実施の形態に係る固体撮像装置の動作について図６及び図７を用いて説明する。尚、図６（Ａ）に示す画素回路Ｘｊは、図１に示す画素敷き詰め領域１４において、最上行及び最下行ではない、どこか中間の行のある列の画素回路Ｘｊであるとする。
【００２９】
（イ）図６（Ｂ）はカソード蓄積期間におけるフォトダイオードＰＤのカソードでの電荷（電子）の蓄積状態と、第１のスイッチトランジスタＭｇｘ１，蓄積トランジスタＭｃｃｄ，第２のスイッチトランジスタＭｇｘ２，更には浮遊拡散領域ＦＤのそれぞれのポテンシャルを示す。先ず、カソード蓄積期間において、フォトダイオードＰＤに光が照射されて、発生した電子−正孔対の内、電子はフォトダイオードＰＤのカソード、正孔はフォトダイオードＰＤのアノードに蓄積される。図６（Ｂ）のカソード蓄積期間のポテンシャル状態では、第１、第２のスイッチトランジスタＭｇｘ１，Ｍｇｘ２はともにオフになっているためポテンシャルバリアにより、電子は蓄積トランジスタＭｃｃｄには流れ込まない。
【００３０】
（ロ）次に、図６（Ｃ）に示すように、蓄積部転送期間Ｔｔ（１）になると、フォトダイオードＰＤのカソードに蓄積された電子は第１のスイッチトランジスタＭｇｘ１及び蓄積トランジスタＭｃｃｄがともにオン状態になることによって、蓄積トランジスタＭｃｃｄの表面チャネルの電荷蓄積部に転送される。この際、図７（Ａ）に示すようなタイミングで、第１のスイッチトランジスタＭｇｘ１のゲート電極には共通電源電圧Ｖｄｄが供給される。又、図７（Ｂ）に示すようなタイミングで、蓄積トランジスタＭｃｃｄのゲート電極には共通電源電圧Ｖｄｄの０．６〜０．８倍以下に制御された蓄積電圧Ｖｃｃｄが蓄積信号Ｓ３として供給される。第２のスイッチトランジスタＭｇｘ２はオフ状態にある。フォトダイオードＰＤのカソードでは電荷がいったん無くなる。
【００３１】
（ハ）そして、図６（Ｄ）に示すように、チャネル蓄積期間Ｔｓになると、第１及び第２のスイッチトランジスタＭｇｘ１，Ｍｇｘ２をともにオフ状態にすることによって、蓄積トランジスタＭｃｃｄの表面チャネルの電荷蓄積部に電子を閉じ込めて蓄積する。このとき、蓄積トランジスタＭｃｃｄのゲート駆動電圧が共通電源電圧Ｖｄｄより低い蓄積電圧Ｖｃｃｄに設定されているので、蓄積トランジスタＭｃｃｄのゲート酸化膜と半導体表面における界面リーク電流が極めて低い値に抑制されている。このとき、図７（Ｅ）に示すように選択トランジスタＭｓｅｌがオフ状態になっているので、浮遊拡散領域ＦＤは電気的に浮いた状態になる。この状態で、図７（Ｄ）に示すようなタイミングで、リセットトランジスタＭｒｓｔのゲート電極に所定時間だけ共通電源電圧Ｖｄｄを供給することによりリセットトランジスタＭｒｓｔをターンオンとすることによって、浮遊拡散領域ＦＤをリセット電位Ｖｒｓｔに設定する。図７（Ｆ）に示すように、浮遊拡散領域ＦＤのリセット電位Ｖｒｓｔは増幅トランジスタＭａｍｐを通して、信号出力ライン２９に出力される。この信号を図１のノイズキャンセラ１６が記録する。このときの出力は（Ｖｒｓｔ−Ｖｔｈ ａｍｐ）となる。但し、Ｖｔｈ ａｍｐは増幅トランジスタＭａｍｐのしきい値電圧を示す。第１のスイッチトランジスタＭｇｘ１は、図７（Ａ）に示すように、オフであるので、図６（Ｄ）では既にフォトダイオードＰＤのカソードへの光蓄積が始まっている。
【００３２】
（ニ）更に、出力転送期間Ｔｔ（２）になると、図６（Ｅ）に示すように、浮遊拡散領域ＦＤへの蓄積電荷の転送が開始される。即ち、第２のスイッチトランジスタＭｇｘ２のゲート電極に、図７（Ｃ）に示すようなタイミングで、共通電源電圧Ｖｄｄを供給することにより第２のスイッチトランジスタＭｇｘ２をオン状態とし、蓄積キャリアである電子を蓄積トランジスタＭｃｃｄの電荷蓄積部から浮遊拡散領域ＦＤへ転送する。図７（Ｂ）に示すようなタイミングで、蓄積トランジスタＭｃｃｄがオフになり、ついで図７（Ｃ）に示すようなタイミングで、第２のスイッチトランジスタＭｇｘ２がオフになると、図６（Ｆ）のように転送が完了する。このときの信号ライン２９への出力を図１のノイズキャンセラ１６が受け取り、（ハ）で記憶していたリセット電位との差をとって信号となる。浮遊拡散領域ＦＤの電位は、出力転送期間Ｔｔ（２）において、転送された電荷量に応じて変化する。第１のスイッチトランジスタＭｇｘ１は図７（Ａ）に示すようにオフ状態であることから図６（Ｅ）では、フォトダイオードＰＤへの光蓄積が更に継続される。
【００３３】
（ホ）その後、図７（Ｅ）に示すようなタイミングで選択トランジスタＭｓｅｌがターンオンすると、浮遊拡散領域ＦＤは０Ｖとなり、増幅トランジスタＭａｍｐのゲート電位は０Ｖとなるから、増幅トランジスタＭａｍｐはオフとなり、図７（Ｆ）に示すように、画素回路Ｘｊからの信号出力ライン２９への出力は発生しない。
【００３４】
この様に本発明の実施の形態に係る固体撮像装置においては、画素回路Ｘｊ内のＭＯＳトランジスタの駆動はすべて同じ共通電源電圧Ｖｄｄで行われているわけではない。即ち、蓄積トランジスタＭｃｃｄのゲート電圧は共通電源電圧Ｖｄｄよりも低い。蓄積トランジスタＭｃｃｄ用の電圧値は前述の如く、共通電源電圧Ｖｄｄと接地電位ＧＮＤとの間に設けられた中間の電圧値で、ノイズレベルが許容範囲以下になる上限値のＶｄｃよりも小さく設定されている。
【００３５】
図９に示した４トランジスタ構成では、ローリング・シャッタという、１行毎に時間情報のずれた画像情報しか得ることができず、その結果１枚の画像内できれいな静止画を得ることができないという問題点がある。これに対して、図５に示す６トランジスタ構成の画素回路Ｘｊを備えた固体撮像装置によれば、画素回路Ｘｊ内に蓄積トランジスタＭｃｃｄからなるメモリーを設けた構造に対応する。このため、全画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・で同時にメモリーに転送し、それを順次読み出すことで、フレームシャッタのきれいな静止画を低ノイズで得ることが可能となる。
【００３６】
本発明は上記の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００３７】
【発明の効果】
本発明の固体撮像装置によれば、メモリー部が電荷を一時蓄積するために必要な蓄積電圧を出力増幅部を構成する他のＭＯＳトランジスタよりも低い蓄積電圧に設定しているので、メモリー部を構成する蓄積トランジスタのゲート酸化膜と半導体表面との界面でのノイズが発生しにくく、従来よりもＳ／Ｎが高い、良好なフレームシャッタ画像を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る固体撮像装置の概念を説明する模式的全体構成図である。
【図２】本発明の実施の形態に係る固体撮像装置に使用する電圧レベル変換器の一例を示す回路構成図である。
【図３】蓄積トランジスタに関係した電子数（対数スケール）と蓄積トランジスタのゲート電圧（リニアスケール）との関係を示す図である。
【図４】図１に示した電圧降下回路の一例を示す模式的構成図である。
【図５】画素回路、電圧レベル変換器、行コントロール回路及び電圧降下回路からなる回路を示す図である。
【図６】図６（Ａ）は、図５に示した画素回路の詳細を示す構成図で、図（Ｂ）〜（Ｆ）は画素回路の電荷蓄積状態及びポテンシャルの変化を示す図である。
【図７】図６に示した各ＭＯＳトトランジスタのゲートに印加される信号の変化を示す動作タイミングチャートである。
【図８】従来のＣＭＯＳイメージセンサの模式的全体構成図である。
【図９】他の従来の転送トランジスタ付ＣＭＯＳイメージセンサの構成図である。
【符号の説明】
７ 出力増幅部
８ 電荷生成部
９ メモリー部
１０ 垂直シフトレジスタ
１１ 行コントロール回路
１２ レベル変換器
１２ 電圧レベル変換器
１３ 電圧降下回路
１４ 画素敷き詰め領域
１６ ノイズキャンセラ
１７ 水平シフトレジスタ
１ ８ 駆動している画素行
１９、２１ ｐＭＯＳトランジスタ
２０、２２ ｎＭＯＳトランジスタ
２３ 入力端子
２４ 出力端子
２９ 信号出力ライン
１１１〜１３３ フォトダイオード
２１１〜２３３ アンプ
３１１〜３３３ 転送用スイッチ
ＦＤ 浮遊拡散領域
ＧＮＤ 接地電位
Ｍｒｓｔ リセットトランジスタ
Ｍｓｅｌ 選択トランジスタ
Ｍａｍｐ 増幅トランジスタ
Ｍｇｘ１ 第１のスイッチトランジスタ
Ｍｇｘ２ 第２のスイッチトランジスタ
Ｍｃｃｄ 蓄積トランジスタ
ＰＤ フォトダイオード
Ｑ１，Ｑ２，・・・・・，Ｑｎ ｎＭＯＳトランジスタ
Ｓ１ 垂直シフト信号
Ｓ２ 行コントロール信号
Ｓ３ 蓄積信号
Ｓ４ 駆動信号
Ｓ５，Ｓ６ 画素出力信号
Ｓ７ 水平シフト信号
Ｔｓ チャネル蓄積期間
Ｔｔ 出力転送期間
Ｔｔ 蓄積部転送期間
Ｘｊ−１，Ｘｊ，Ｘｊ＋１， 画素回路
【発明の属する技術分野】
本発明は固体撮像装置に係り、特にＣＭＯＳイメージセンサに関する。
【０００２】
【従来の技術】
従来の固体撮像素子には、大きく分けてＣＣＤ方式とＣＭＯＳ方式の２つがある。両者の違いは、光を電荷に変換するフォトダイオードではなく、フォトダイオードの電荷の情報を各受光素子の外に如何に伝えるかというところにある。即ち、ＣＣＤ方式は、フォトダイオードに発生した電荷を電荷転送素子（ＣＣＤ）により直接に外部へ転送する。一方、ＣＭＯＳ方式は、フォトダイオードに発生した電荷による電位の情報を、各フォトダイオードに対応して設けられたアンプを通して画素回路の外部に出力する。
【０００３】
製造プロセスに関しては、ＣＣＤ方式は特殊プロセスで製造することが必要で、専用ラインが必要となる。これに対し、ＣＭＯＳ方式は、通常のＣＭＯＳ−ＬＳＩプロセスと殆ど同じプロセスで製造できるので、ＣＭＯＳ−ＬＳＩ用のラインをそのまま使え、又、エリアセンサと他のＣＭＯＳ回路を混在できるというメリットがある。
【０００４】
一方、ＣＭＯＳ方式は、ＣＣＤ方式に比べて、固定パターン雑音が大きいという問題点がある。固定パターン雑音は、主に増幅トランジスタのしきい値電圧のばらつきに起因している。更に、電源の数はＣＣＤ方式では、電荷転送を実行するために複数の電源が必要になるが、ＣＭＯＳ方式は単一電源で良く、ＣＣＤ方式よりも電圧が低い。したがって、消費電力は、ＣＭＯＳ方式の方がＣＣＤ方式よりも少ないというメリットがある。
【０００５】
図８は従来の一般的なＣＭＯＳ方式の固体撮像装置を模式的に示しており、フォトダイオード１１１〜１３３と、アンプ２１１〜２３３と、転送用スイッチ３１１〜３３３とが３行３列に配置された構成として単純化して示している。１個のフォトダイオード１ｉｊと１個のアンプ２ｉｊと転送用スイッチ３ｉｊ（ｉ＝１〜３、ｊ＝１〜３）とが１個の画素回路を構成している。
【０００６】
上記の各画素回路の内、行コントロール回路・垂直シフトレジスタ５で各行の（水平方向に配置されている）複数の画素回路の動作が、各行毎に（通常は上の行から下の行に向かう）制御される。フォトダイオード１１１〜１３３により被写体入射光を別々に光電変換して得られた電荷を電位に変換し、アンプ２１１〜２３３によりそれぞれ増幅された各信号は、対応して設けられた転送用スイッチ３１１〜３３３を介して列単位でノイズキャンセラ１６に供給され、ここでノイズキャンセル動作されたる。その後、水平シフトレジスタ１７により各列の信号が撮像信号として出力される。通常の水平シフト処理は、右の列から左の列方向に処理が進む。
【０００７】
図９は、フォトダイオードＰＤ中の電荷をフローティングディフィージョン（浮遊拡散領域）ＦＤに完全に転送する転送トランジスタＭｇｘを備えた更に別の従来例である（例えば、特許文献１参照。）。図９に示す固体撮像装置の１画素回路３１はフォトダイオードＰＤ１個に、ＭＯＳ型電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」という。）４個から構成されている。これら４個のＭＯＳトランジスタは、フォトダイオードＰＤのｎ型層にソース電極が接続された転送トランジスタＭｇｘと、転送トランジスタＭｇｘのドレイン電極にソース電極が接続されたリセットトランジスタＭｒｓｔと、転送トランジスタＭｇｘのドレイン電極とリセットトランジスタＭｒｓｔのソース電極にゲート電極が接続された増幅トランジスタＭａｍｐと、増幅トランジスタＭａｍｐのソース電極にドレイン電極が接続され、かつ、ソース電極が信号出力ライン２９に接続された行選択トランジスタＭｓｅｌ ’である。通常これら４個のＭＯＳトランジスタは、いずれもｎチャネルのＭＯＳトランジスタである。リセットトランジスタＭｒｓｔは、増幅トランジスタＭａｍｐのゲート電圧をリセットする。増幅トランジスタＭａｍｐは、フォトダイオードＰＤの発生した電荷による電圧の変動を増幅する。行選択トランジスタＭｓｅｌ ’は、出力する行を選択する。転送トランジスタＭｇｘは、フォトダイオードＰＤの電荷を増幅トランジスタＭａｍｐのゲート電極に転送する。
【０００８】
【特許文献１】
特開平１１−２６１０４６号公報
【０００９】
【発明が解決しようとする課題】
しかるに、図９に示した固体撮像装置は、電荷蓄積部がないため、フレームシャッタ（時間的な揃った画像）ができない。このため、本発明の発明者は、先に特願２００２−１７８５６１号（以下において「先行出願」という。）において、フレームシャッタが可能な固体撮像装置として、図９のフォトダイオードＰＤと浮遊拡散領域ＦＤとの間の転送トランジスタＭｇｘの代わりに、電荷を一時的に蓄積する蓄積トランジスタを設けた構造を提案した。この先行出願においては、フォトダイオードＰＤと蓄積トランジスタの間と、蓄積トランジスタと浮遊拡散領域ＦＤとの間にそれぞれ第１、第２のスイッチングトランジスタを設けて、電荷蓄積部を構成している。即ち、先行出願においては、電荷蓄積部を設けて、同時刻に全画素のフォトダイオードで光電変換した被写体からの入射光に応じた電荷を、全画素の電荷蓄積部で同時に蓄積してから転送することができるようにしている。この先行出願において提案した固体撮像装置では、蓄積トランジスタが表面チャネル型になっており、ゲート酸化膜と半導体表面との界面付近の結晶欠陥等で発生する電子正孔対によりリーク電流が発生し、ノイズになるという問題点がある。このリーク電流は、蓄積トランジスタのゲート電圧の値に依存する。
【００１０】
先行出願において提案した固体撮像装置では、１画素回路内のＭＯＳトランジスタの駆動電圧はすべて共通であるために、蓄積トランジスタのゲート駆動電圧も、他のＭＯＳトランジスタと同じ値の電圧である。そのため、ノイズの発生しやすい、比較的高い電圧で駆動せざるを得なかった。
【００１１】
更に、蓄積トランジスタを表面チャネル型のＭＯＳトランジスタで作ると、周辺の回路と同じ高い電圧で駆動しなければならず、その結果、ゲート酸化膜と半導体表面との界面でノイズが発生し、Ｓ／Ｎ比が劣化していた。
【００１２】
本発明の目的は、低ノイズ化を実現した固体撮像装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、受光した光に応じて電荷を生成する電荷生成部、この電荷生成部が生成した電荷を一時蓄積するメモリー部、このメモリー部に蓄積された電荷に対応した出力電流を出力する出力増幅部とを具備する画素回路を複数個配列した画素敷き詰め領域を有する固体撮像装置に関する。即ち、上記目的を達成するために、この固体撮像装置は、メモリー部が電荷を一時蓄積するために必要な蓄積電圧を、出力増幅部の動作に必要な共通電源電圧よりも低くしたことを特徴とする。
【００１４】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【００１５】
本発明の実施の形態に係る固体撮像装置は、図１に示すように、画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・をライン状若しくはアレイ状に配列した画素敷き詰め領域１４と、画素敷き詰め領域１４の周辺に配置された垂直シフトレジスタ１０及び水平シフトレジスタ１７と、画素敷き詰め領域１４と垂直シフトレジスタ１０との間に配置され，垂直シフトレジスタ１０からの垂直シフト信号Ｓ１を受信して、画素行１８を駆動する行コントロール回路１１と、画素敷き詰め領域１４と水平シフトレジスタ１７との間に配置されたノイズキャンセラ１６とから構成されたＣＭＯＳイメージセンサである。図１に示す固体撮像装置は、更に行コントロール回路１１と画素敷き詰め領域１４との間に配置された電圧レベル変換器１２を備えている。電圧レベル変換器１２は、共通電源電圧Ｖｄｄよりも低い蓄積電圧Ｖｃｃｄを発生して画素行１８を駆動する。垂直シフトレジスタ１０と行コントロール回路１１とは隣接して配置されている。
【００１６】
それぞれの画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・は、図５に示すように、受光した光に応じて電荷を生成する電荷生成部８、この電荷生成部８が生成した電荷を一時蓄積するメモリー部９、このメモリー部９に蓄積された電荷に対応した出力電流を出力する出力増幅部７とを具備する。そして、メモリー部９が電荷を一時蓄積するために必要な蓄積電圧Ｖｃｃｄは、出力増幅部７の動作に必要な共通電源電圧Ｖｄｄよりも低く設定されている。
【００１７】
電荷生成部８は、フォトダイオードＰＤからなる。メモリー部９は、電荷生成部８としてのフォトダイオードＰＤに接続された第１のスイッチトランジスタＭｇｘ１、第１のスイッチトランジスタＭｇｘ１に接続された蓄積トランジスタＭｃｃｄ、蓄積トランジスタＭｃｃｄに接続された第２のスイッチトランジスタＭｇｘ２とからなる。出力増幅部７は、メモリー部９の第２のスイッチトランジスタＭｇｘ２に接続された浮遊拡散領域ＦＤ、浮遊拡散領域ＦＤにソース電極を接続されたリセットトランジスタＭｒｓｔ、浮遊拡散領域ＦＤにドレイン電極を接続された選択トランジスタＭｓｅｌ、浮遊拡散領域ＦＤにゲート電極を接続された増幅トランジスタＭａｍｐとを主なる構成要素として備える。出力増幅部７の増幅トランジスタＭａｍｐは、フォトダイオードＰＤで発生した電荷による電位変化を増幅し、かつ画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・外に出力する。浮遊拡散領域ＦＤは、等価回路的には単なるノードであるが、現実の半導体チップ上では、ｐｎ接合分離された半導体領域である。浮遊拡散領域ＦＤは、フォトダイオードＰＤで発生した電荷により電位変化を起こす。蓄積トランジスタＭｃｃｄは、ゲート電極直下に電荷を一時的に蓄積する。リセットトランジスタＭｒｓｔは、ドレイン電極が所定の電位の供給ライン（共通電源電圧Ｖｄｄ）に接続され、ターンオンすることにより、浮遊拡散領域ＦＤをリセット電位にする。選択トランジスタＭｓｅｌのソース電極は接地電位ＧＮＤに接続され、ターンオンすることにより、浮遊拡散領域ＦＤを接地電位ＧＮＤに固定する。
【００１８】
増幅トランジスタＭａｍｐのドレイン電極は所定の電位の供給ライン（共通電源電圧Ｖｄｄ）に接続され、ソース電極は信号出力ライン２９に接続されており、そのソース電極とフローティング状態の基板が接続され、基板効果が起こらないように設計されている。この増幅トランジスタＭａｍｐのしきい値電圧は、他のＭＯＳトランジスタＭｇｘ１，Ｍｃｃｄ，Ｍｇｘ２，Ｍｒｓｔ，Ｍｓｅｌのしきい値電圧よりも低く設定されており、浮遊拡散領域ＦＤの電位変化をより小さなロスで、信号出力ライン２９に伝える。画素回路Ｘｊの出力信号は信号出力ライン２９から得られる。
【００１９】
図５に示すように、メモリー部９の蓄積トランジスタＭｃｃｄのゲート電極端子に電圧レベル変換器１２が接続されている。電圧レベル変換器１２は、タイミングコントローラとなる行コントロール回路１１により制御されて、共通電源電圧Ｖｄｄと接地電位ＧＮＤとの中間の電位を発生する。即ち、電圧レベル変換器１２には電圧降下回路１３が接続され、この電圧降下回路１３から共通電源電圧Ｖｄｄよりも小さな蓄積電圧Ｖｃｃｄ（＜Ｖｄｄ）が、電圧レベル変換器１２に供給される。電圧降下回路１３は、チップの外部に設けて、外部回路として供給しても良く、或いはチップ内部に集積化しても良い。行コントロール回路１１の出す信号により、電圧レベル変換器１２の内部に備えられたスイッチがオン・オフ制御され、電圧降下された蓄積電圧Ｖｃｃｄにより蓄積トランジスタＭｃｃｄのゲート電極を駆動する。この様にして、それぞれの画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・内の蓄積トランジスタＭｃｃｄのゲート電極に対して、共通電源電圧Ｖｄｄよりも低い蓄積電圧Ｖｃｃｄ（＜Ｖｄｄ）が供給される。蓄積トランジスタＭｃｃｄのゲート駆動電圧を共通電源電圧Ｖｄｄより低い蓄積電圧Ｖｃｃｄに設定することによって、低ノイズ化を実現できる。
【００２０】
図３の縦軸は電子数を対数スケールで示し、横軸はメモリー部９の蓄積トランジスタＭｃｃｄのゲート電圧となる蓄積信号Ｓ３をリニアスケールで示している。図３において、直線Ａは蓄積トランジスタＭｃｃｄに蓄積可能な電子数を示し、直線Ｂは蓄積トランジスタＭｃｃｄのゲート酸化膜と半導体表面における界面リーク電流に対応した電子数を示す。図３に示すように、蓄積トランジスタＭｃｃｄの蓄積可能な電子数はゲート電圧に対して指数関数的に増加し、リーク電流の方も指数関数的に増加していく。したがって、ゲート駆動電圧がＶｄｃ以下の低い領域では、信号に対して十分リーク電流を低く抑えることが可能であり、ノイズレベルが許容範囲に収まる。そこで、蓄積トランジスタＭｃｃｄのゲート駆動電圧となる蓄積信号Ｓ３を、他のＭＯＳトランジスタＭｇｘ１，Ｍｇｘ２，Ｍｒｓｔ，Ｍｓｅｌ，Ｍａｍｐよりも低くできるように構成し、表面チャネル型で低ノイズを実現することができる。リーク電流特性は、デバイス構造や製造プロセス依存性が大きい。このため、レベル変換された蓄積電圧Ｖｃｃｄの上限値Ｖｄｃは実験的に求める必要がある。本発明者は、一般的には共通電源電圧Ｖｄｄの０．６〜０．８倍以上にすると、Ｓ／Ｎが急激に劣化することを実験的に確認している。したがって、蓄積電圧Ｖｃｃｄの上限値Ｖｄｃは０．６〜０．８Ｖｄｄとすることが好ましい。このとき、例えば、蓄積電圧Ｖｃｃｄ＝０．１〜０．６Ｖｄｄにすれば良い。但し、一概には決定できないので具体的には、これらの数値はゲート酸化膜厚や、チャネル構造を考慮して、実験的に求めれば良い。
【００２１】
図３に示すように、原理的にはピークの信号電荷量とノイズ電荷量の比で、許容できるノイズ電荷量の具体的数値が決まる。例えば、Ｓ／Ｎが６０ｄＢ必要で、蓄積できる最大電子数が１万個の場合、Ｓ＝１００００より、２０×ｌｏｇ（Ｓ／Ｎ）＝２０×ｌｏｇ（１００００／Ｎ）＝６０から、ノイズになる電子数Ｎは１０個以下に抑制する必要がある。
【００２２】
図１に示すように、水平シフトレジスタ１７とノイズキャンセラ１６は互いに隣接して配置されている。行コントロール回路１１は垂直シフトレジスタ１０からの垂直シフト信号Ｓ１を受け、電圧レベル変換器１２へ行コントロール信号Ｓ２を伝達する。
【００２３】
画素敷き詰め領域１４内の駆動している行１８上の各画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・は、蓄積信号Ｓ３及び蓄積信号Ｓ３以外の駆動信号Ｓ４を受信する。水平シフトレジスタ１７からの水平シフト信号Ｓ７を受信したノイズキャンセラ１６においては、各画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・は画素出力信号Ｓ５を伝達し、更に、ノイズキャンセラ１６は画素出力信号Ｓ６を出力する。
【００２４】
垂直シフトレジスタ１０は、どの行を制御するかの指示となる垂直シフト信号Ｓ１を行コントロール回路１１に対して出す。行コントロール回路１１は各行毎に一組あり、各行の行コントロール信号Ｓ２を生成する。蓄積信号Ｓ３は各画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・に直接送られる。電圧レベル変換器１２は、信号レベルが共通電源電圧Ｖｄｄの状態にあるとき、そのレベルをレベル変換された蓄積電圧Ｖｃｃｄの値に変換して、駆動している画素行１８に供給する。尚、電圧降下回路１３は必ずしも必要ではなく、外部からレベル変換された蓄積電圧Ｖｃｃｄを直接供給するようにしても良い。駆動している画素行１８の各画素回路Ｘｊは、列方向に画素出力信号Ｓ５を出力し、各列に一組ずつあるノイズキャンセラ１６によって、信号処理される。水平シフトレジスタ１７は、各列のノイズキャンセラ１６にある水平シフト信号Ｓ７を外部に出力するタイミングを指示する。
【００２５】
図２は図１に示した電圧レベル変換器１２の具体的回路構成の一例を示す図であり、２段のＣＭＯＳインバータ回路から構成されている。１段目のＣＭＯＳインバータ回路は、共通電源電圧Ｖｄｄの電源線に接続され、２段目のＣＭＯＳインバータ回路は、蓄積電圧Ｖｃｃｄの電源線に接続されている。即ち、１段目のＣＭＯＳインバータ回路の振幅レベルは０〜Ｖｄｄ（Ｖ）であり、２段目のＣＭＯＳインバータ回路の振幅レベルは０〜Ｖｃｃｄ（Ｖ）の振幅になるように設定されている。そして、１段目のＣＭＯＳインバータ回路の出力端子は、２段目のＣＭＯＳインバータ回路の入力端子に接続されている。
【００２６】
図２の電圧レベル変換器１２において、行コントロール回路１１から出力された行コントロール信号Ｓ２が、１段目のＣＭＯＳインバータ回路の入力端子２３に入力される。レベル変換後の蓄積信号Ｓ３は、２段目のＣＭＯＳインバータ回路の出力端子２４において得られる。即ち、電圧レベル変換器１２は、行コントロール回路１１から出力された行コントロール信号Ｓ２を受信し、蓄積電圧Ｖｃｃｄ（＜Ｖｄｄ）の蓄積信号Ｓ３に変換する。信号は２回反転して、元に戻り、信号レベルだけが変化する。尚、１段目のＣＭＯＳインバータ回路にも蓄積電圧Ｖｃｃｄを供給し、１段目のＣＭＯＳインバータ回路でレベル変換を行うようにしても良い。
【００２７】
図４は、図１に示したチップ内用の電圧降下回路１３の具体的な構成を示す一例である。図４では、ゲート電極とドレイン電極とが短絡された（いわゆる「ダイオード接続」された）ｎ個のｎＭＯＳトランジスタＱ１，Ｑ２，・・・・・，Ｑｎが、互いに直列接続されている。即ち、ｎＭＯＳトランジスタＱ１，Ｑ２，・・・・・，Ｑｎのソース電極フォロア回路を多段（ｎ段）接続し、それを電源電圧Ｖｄｄに接続することで、各ｎＭＯＳトランジスタＱ１，Ｑ２，・・・・・，Ｑｎのしきい値電圧Ｖｔｈのｎ倍の電圧降下を実現することができる。即ち、出力は：
Ｖｏｕｔ ＝ Ｖｄｄ−ｎ・Ｖｔｈ ・・・・・（１）
で表される。例えば、Ｖｔｈ＝０．７Ｖ程度とすると、Ｖｄｄ＝５Ｖのとき、ｎ＝４段にすれば、０．７Ｖ×４＝２．８Ｖであり、出力Ｖｏｕｔは、（１）式から、５Ｖ−２．８Ｖ＝２．２Ｖとなる。Ｖｄｄ＝５Ｖならば、段数ｎ＝６段で、出力は０．８Ｖとなる。
【００２８】
次に、図５に示した本発明の実施の形態に係る固体撮像装置の動作について図６及び図７を用いて説明する。尚、図６（Ａ）に示す画素回路Ｘｊは、図１に示す画素敷き詰め領域１４において、最上行及び最下行ではない、どこか中間の行のある列の画素回路Ｘｊであるとする。
【００２９】
（イ）図６（Ｂ）はカソード蓄積期間におけるフォトダイオードＰＤのカソードでの電荷（電子）の蓄積状態と、第１のスイッチトランジスタＭｇｘ１，蓄積トランジスタＭｃｃｄ，第２のスイッチトランジスタＭｇｘ２，更には浮遊拡散領域ＦＤのそれぞれのポテンシャルを示す。先ず、カソード蓄積期間において、フォトダイオードＰＤに光が照射されて、発生した電子−正孔対の内、電子はフォトダイオードＰＤのカソード、正孔はフォトダイオードＰＤのアノードに蓄積される。図６（Ｂ）のカソード蓄積期間のポテンシャル状態では、第１、第２のスイッチトランジスタＭｇｘ１，Ｍｇｘ２はともにオフになっているためポテンシャルバリアにより、電子は蓄積トランジスタＭｃｃｄには流れ込まない。
【００３０】
（ロ）次に、図６（Ｃ）に示すように、蓄積部転送期間Ｔｔ（１）になると、フォトダイオードＰＤのカソードに蓄積された電子は第１のスイッチトランジスタＭｇｘ１及び蓄積トランジスタＭｃｃｄがともにオン状態になることによって、蓄積トランジスタＭｃｃｄの表面チャネルの電荷蓄積部に転送される。この際、図７（Ａ）に示すようなタイミングで、第１のスイッチトランジスタＭｇｘ１のゲート電極には共通電源電圧Ｖｄｄが供給される。又、図７（Ｂ）に示すようなタイミングで、蓄積トランジスタＭｃｃｄのゲート電極には共通電源電圧Ｖｄｄの０．６〜０．８倍以下に制御された蓄積電圧Ｖｃｃｄが蓄積信号Ｓ３として供給される。第２のスイッチトランジスタＭｇｘ２はオフ状態にある。フォトダイオードＰＤのカソードでは電荷がいったん無くなる。
【００３１】
（ハ）そして、図６（Ｄ）に示すように、チャネル蓄積期間Ｔｓになると、第１及び第２のスイッチトランジスタＭｇｘ１，Ｍｇｘ２をともにオフ状態にすることによって、蓄積トランジスタＭｃｃｄの表面チャネルの電荷蓄積部に電子を閉じ込めて蓄積する。このとき、蓄積トランジスタＭｃｃｄのゲート駆動電圧が共通電源電圧Ｖｄｄより低い蓄積電圧Ｖｃｃｄに設定されているので、蓄積トランジスタＭｃｃｄのゲート酸化膜と半導体表面における界面リーク電流が極めて低い値に抑制されている。このとき、図７（Ｅ）に示すように選択トランジスタＭｓｅｌがオフ状態になっているので、浮遊拡散領域ＦＤは電気的に浮いた状態になる。この状態で、図７（Ｄ）に示すようなタイミングで、リセットトランジスタＭｒｓｔのゲート電極に所定時間だけ共通電源電圧Ｖｄｄを供給することによりリセットトランジスタＭｒｓｔをターンオンとすることによって、浮遊拡散領域ＦＤをリセット電位Ｖｒｓｔに設定する。図７（Ｆ）に示すように、浮遊拡散領域ＦＤのリセット電位Ｖｒｓｔは増幅トランジスタＭａｍｐを通して、信号出力ライン２９に出力される。この信号を図１のノイズキャンセラ１６が記録する。このときの出力は（Ｖｒｓｔ−Ｖｔｈ ａｍｐ）となる。但し、Ｖｔｈ ａｍｐは増幅トランジスタＭａｍｐのしきい値電圧を示す。第１のスイッチトランジスタＭｇｘ１は、図７（Ａ）に示すように、オフであるので、図６（Ｄ）では既にフォトダイオードＰＤのカソードへの光蓄積が始まっている。
【００３２】
（ニ）更に、出力転送期間Ｔｔ（２）になると、図６（Ｅ）に示すように、浮遊拡散領域ＦＤへの蓄積電荷の転送が開始される。即ち、第２のスイッチトランジスタＭｇｘ２のゲート電極に、図７（Ｃ）に示すようなタイミングで、共通電源電圧Ｖｄｄを供給することにより第２のスイッチトランジスタＭｇｘ２をオン状態とし、蓄積キャリアである電子を蓄積トランジスタＭｃｃｄの電荷蓄積部から浮遊拡散領域ＦＤへ転送する。図７（Ｂ）に示すようなタイミングで、蓄積トランジスタＭｃｃｄがオフになり、ついで図７（Ｃ）に示すようなタイミングで、第２のスイッチトランジスタＭｇｘ２がオフになると、図６（Ｆ）のように転送が完了する。このときの信号ライン２９への出力を図１のノイズキャンセラ１６が受け取り、（ハ）で記憶していたリセット電位との差をとって信号となる。浮遊拡散領域ＦＤの電位は、出力転送期間Ｔｔ（２）において、転送された電荷量に応じて変化する。第１のスイッチトランジスタＭｇｘ１は図７（Ａ）に示すようにオフ状態であることから図６（Ｅ）では、フォトダイオードＰＤへの光蓄積が更に継続される。
【００３３】
（ホ）その後、図７（Ｅ）に示すようなタイミングで選択トランジスタＭｓｅｌがターンオンすると、浮遊拡散領域ＦＤは０Ｖとなり、増幅トランジスタＭａｍｐのゲート電位は０Ｖとなるから、増幅トランジスタＭａｍｐはオフとなり、図７（Ｆ）に示すように、画素回路Ｘｊからの信号出力ライン２９への出力は発生しない。
【００３４】
この様に本発明の実施の形態に係る固体撮像装置においては、画素回路Ｘｊ内のＭＯＳトランジスタの駆動はすべて同じ共通電源電圧Ｖｄｄで行われているわけではない。即ち、蓄積トランジスタＭｃｃｄのゲート電圧は共通電源電圧Ｖｄｄよりも低い。蓄積トランジスタＭｃｃｄ用の電圧値は前述の如く、共通電源電圧Ｖｄｄと接地電位ＧＮＤとの間に設けられた中間の電圧値で、ノイズレベルが許容範囲以下になる上限値のＶｄｃよりも小さく設定されている。
【００３５】
図９に示した４トランジスタ構成では、ローリング・シャッタという、１行毎に時間情報のずれた画像情報しか得ることができず、その結果１枚の画像内できれいな静止画を得ることができないという問題点がある。これに対して、図５に示す６トランジスタ構成の画素回路Ｘｊを備えた固体撮像装置によれば、画素回路Ｘｊ内に蓄積トランジスタＭｃｃｄからなるメモリーを設けた構造に対応する。このため、全画素回路Ｘｊ−１，Ｘｊ，Ｘｊ＋１，・・・・・で同時にメモリーに転送し、それを順次読み出すことで、フレームシャッタのきれいな静止画を低ノイズで得ることが可能となる。
【００３６】
本発明は上記の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００３７】
【発明の効果】
本発明の固体撮像装置によれば、メモリー部が電荷を一時蓄積するために必要な蓄積電圧を出力増幅部を構成する他のＭＯＳトランジスタよりも低い蓄積電圧に設定しているので、メモリー部を構成する蓄積トランジスタのゲート酸化膜と半導体表面との界面でのノイズが発生しにくく、従来よりもＳ／Ｎが高い、良好なフレームシャッタ画像を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る固体撮像装置の概念を説明する模式的全体構成図である。
【図２】本発明の実施の形態に係る固体撮像装置に使用する電圧レベル変換器の一例を示す回路構成図である。
【図３】蓄積トランジスタに関係した電子数（対数スケール）と蓄積トランジスタのゲート電圧（リニアスケール）との関係を示す図である。
【図４】図１に示した電圧降下回路の一例を示す模式的構成図である。
【図５】画素回路、電圧レベル変換器、行コントロール回路及び電圧降下回路からなる回路を示す図である。
【図６】図６（Ａ）は、図５に示した画素回路の詳細を示す構成図で、図（Ｂ）〜（Ｆ）は画素回路の電荷蓄積状態及びポテンシャルの変化を示す図である。
【図７】図６に示した各ＭＯＳトトランジスタのゲートに印加される信号の変化を示す動作タイミングチャートである。
【図８】従来のＣＭＯＳイメージセンサの模式的全体構成図である。
【図９】他の従来の転送トランジスタ付ＣＭＯＳイメージセンサの構成図である。
【符号の説明】
７ 出力増幅部
８ 電荷生成部
９ メモリー部
１０ 垂直シフトレジスタ
１１ 行コントロール回路
１２ レベル変換器
１２ 電圧レベル変換器
１３ 電圧降下回路
１４ 画素敷き詰め領域
１６ ノイズキャンセラ
１７ 水平シフトレジスタ
１ ８ 駆動している画素行
１９、２１ ｐＭＯＳトランジスタ
２０、２２ ｎＭＯＳトランジスタ
２３ 入力端子
２４ 出力端子
２９ 信号出力ライン
１１１〜１３３ フォトダイオード
２１１〜２３３ アンプ
３１１〜３３３ 転送用スイッチ
ＦＤ 浮遊拡散領域
ＧＮＤ 接地電位
Ｍｒｓｔ リセットトランジスタ
Ｍｓｅｌ 選択トランジスタ
Ｍａｍｐ 増幅トランジスタ
Ｍｇｘ１ 第１のスイッチトランジスタ
Ｍｇｘ２ 第２のスイッチトランジスタ
Ｍｃｃｄ 蓄積トランジスタ
ＰＤ フォトダイオード
Ｑ１，Ｑ２，・・・・・，Ｑｎ ｎＭＯＳトランジスタ
Ｓ１ 垂直シフト信号
Ｓ２ 行コントロール信号
Ｓ３ 蓄積信号
Ｓ４ 駆動信号
Ｓ５，Ｓ６ 画素出力信号
Ｓ７ 水平シフト信号
Ｔｓ チャネル蓄積期間
Ｔｔ 出力転送期間
Ｔｔ 蓄積部転送期間
Ｘｊ−１，Ｘｊ，Ｘｊ＋１， 画素回路
Claims (3)
- 受光した光に応じて電荷を生成する電荷生成部、該電荷生成部が生成した電荷を一時蓄積するメモリー部、該メモリー部に蓄積された電荷に対応した出力電流を出力する出力増幅部とを具備する画素回路を複数個配列した画素敷き詰め領域を有する固体撮像装置であって、
前記メモリー部が前記電荷を一時蓄積するために必要な蓄積電圧を、前記出力増幅部の動作に必要な共通電源電圧よりも低くしたことを特徴とする固体撮像装置。 - 前記メモリー部は、前記電荷生成部に接続された第１のスイッチトランジスタ、該第１のスイッチトランジスタに接続され、前記電荷をチャネルに一時蓄積する蓄積トランジスタ、該蓄積トランジスタに接続された第２のスイッチトランジスタからなり、
前記蓄積トランジスタのゲート電極に前記蓄積電圧を供給することを特徴とする請求項１に記載の固体撮像装置。 - 前記固体撮像装置は、前記画素敷き詰め領域の周辺に配置された垂直シフトレジスタ、前記画素敷き詰め領域と前記垂直シフトレジスタとの間に配置され，前記画素敷き詰め領域中の画素行を駆動する行コントロール回路、該行コントロール回路と前記画素敷き詰め領域との間に配置された電圧レベル変換器、該電圧レベル変換器に前記共通電源電圧よりも低い電圧を供給する電圧降下回路とを更に備え、
前記電圧レベル変換器は、前記行コントロール回路の制御により、前記蓄積電圧を各画素回路の前記メモリー部に供給することを特徴とする請求項１又は２に記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002342829A JP2004179902A (ja) | 2002-11-26 | 2002-11-26 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002342829A JP2004179902A (ja) | 2002-11-26 | 2002-11-26 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004179902A true JP2004179902A (ja) | 2004-06-24 |
Family
ID=32704772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002342829A Pending JP2004179902A (ja) | 2002-11-26 | 2002-11-26 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004179902A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253903A (ja) * | 2005-03-09 | 2006-09-21 | Sony Corp | 撮像デバイス |
| JP2012109959A (ja) * | 2010-10-29 | 2012-06-07 | Semiconductor Energy Lab Co Ltd | 光電変換装置及びその動作方法 |
-
2002
- 2002-11-26 JP JP2002342829A patent/JP2004179902A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253903A (ja) * | 2005-03-09 | 2006-09-21 | Sony Corp | 撮像デバイス |
| JP4534804B2 (ja) * | 2005-03-09 | 2010-09-01 | ソニー株式会社 | 撮像デバイス |
| US7961240B2 (en) | 2005-03-09 | 2011-06-14 | Sony Corporation | Image pickup device |
| JP2012109959A (ja) * | 2010-10-29 | 2012-06-07 | Semiconductor Energy Lab Co Ltd | 光電変換装置及びその動作方法 |
| US9209209B2 (en) | 2010-10-29 | 2015-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device and method for operating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3728260B2 (ja) | 光電変換装置及び撮像装置 | |
| US8319872B2 (en) | Solid image pickup device, image pickup system and method of driving solid image pickup device | |
| US7612819B2 (en) | CMOS image sensor and method of operating the same | |
| JP4905500B2 (ja) | 固体撮像装置 | |
| US9570486B2 (en) | Solid-state imaging device and switching circuit | |
| US8994864B2 (en) | Solid-state imaging device, and method for driving the same | |
| JP4538528B2 (ja) | 固体撮像素子 | |
| US7692702B2 (en) | Solid-state imaging device with amplifiers corresponding to signal lines and alternating control voltage | |
| US20160219238A1 (en) | Image pickup apparatus, image pickup system, and method of driving image pickup apparatus | |
| US20150070549A1 (en) | Solid-state image device | |
| TW201119374A (en) | Solid-state imaging device, method of driving the same, and electronic system including the device | |
| JP2008199101A (ja) | 固体撮像装置及びその駆動方法 | |
| US20060108507A1 (en) | Active pixel sensor and image sensing module | |
| US11303832B2 (en) | Solid-state imaging device and electronic apparatus | |
| JP2016066843A (ja) | 固体撮像装置 | |
| JPH11177886A (ja) | 増幅型光電変換素子、増幅型固体撮像装置及びその駆動方法 | |
| JP6655922B2 (ja) | 固体撮像装置 | |
| JP4746962B2 (ja) | 固体撮像装置及び撮像システム | |
| JP2007060500A (ja) | 増幅型固体撮像装置 | |
| JPH09168117A (ja) | 固体撮像素子 | |
| US20050151867A1 (en) | Solid-state image pickup device with CMOS image sensor having amplified pixel arrangement | |
| JP2004179902A (ja) | 固体撮像装置 | |
| JP4241692B2 (ja) | 光電変換装置用の走査回路 | |
| JP2004104116A (ja) | 撮像装置 | |
| JP2013187233A (ja) | 固体撮像装置、固体撮像装置の駆動方法及び電子機器 |