JP2004104116A - 撮像装置 - Google Patents

Abstract

【課題】　画素の縮小化を課題とする。
【解決手段】　光電変換を行い、光電変換によって生じた信号電荷を蓄積する光電変換部と、前記光電変換部で発生した信号電荷を増幅して出力する増幅用トランジスタとを含む画素を複数配置してなる撮像装置において、隣接する２つの前記画素にそれぞれ含まれる前記増幅用トランジスタの制御電極領域と接続された第一導電型の第一の半導体領域からなる主電極と、前記光電変換部を形成する半導体領域のうち前記第一の半導体領域と反対導電型の第二導電型の半導体領域と同電位であって、第二導電型の第二の半導体領域からなる制御電極領域とで構成され、前記第一の半導体領域を直列接続する接合形電界効果トランジスタと、前記接合形電界効果トランジスタの主電極領域に所定の電位を供給する電位供給手段と、を有することを特徴とする撮像装置を提供する。
【選択図】　図１

Description

　本発明は被写体像を撮像する撮像装置に関する。

　従来、固体撮像装置としては、そのＳＮ比の良さからＣＣＤが多く使われている。しかし、一方では、使い方の簡便さや消費電力の小ささを長所とするいわゆる増幅型固体撮像装置の開発も行われてきた。増幅型固体撮像装置とは、受光画素に蓄積された信号電荷を画素部に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのものであり、増幅用トランジスタとしてＳＩＴを使ったＳＩＴ型イメージセンサ（Ａ．Ｙｕｓａ、Ｊ．Ｎｉｓｈｉｚａｗａ　ｅｔａｌ．，“ＳＩＴｉｍａｇｅｓｅｎｓｏｒ：Ｄｅｓｉｇｎｃｏｎｓｉｄｅｒａｔｉｏｎａｎｄｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，”ＩＥＥＥｔｒａｎｓ．Ｖｏｌ．ＥＤ−３３，ｐｐ．７３５−７４２，Ｊｕｎｅ１９８６．）、バイポーラトランジスタを使ったＢＡＳＩＳ（Ｎ．Ｔａｎａｋａ　ｅｔａｌ．，“Ａ３１０Ｋｐｉｘｅｌｂｉｐｏｌａｒｉｍｂ No.・秩ｉＢＡＳＩＳ），”ＩＥＥＥＴｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖｏｌ．３５，ｐｐ．６４６−６５２，ｍａｙ１９９０）、制御電極が空乏化するＪＦＥＴを使ったＣＭＤ（中村ほか“ゲート蓄積型ＭＯＳフォトトランジスタイメージセンサ”，テレビ学会誌，４１，１１，ｐｐ．１０７５−１０８２Ｎｏｖ．，１９８７）、ＭＯＳトランジスタを使ったＣＭＯＳセンサ（Ｓ．Ｋ．Ｍｅｎｄｉｓ，Ｓ．Ｅ．ＫｅｍｅｎｙａｎｄＥ．Ｒ．Ｆｏｓｓｕｍ，“Ａ１２８×１２８ＣＭＯＳａｃｔｉｖｅｉｍａｇｅｓｅｎｓｏｒｆｏｒｈｉｇｈｌｙｉｎｔｅｇｒａｔｅｄｉｍａｇｉｎｇｓｙｓｔｅｍｓ，”ｉｎＩＥＤＭＴｅｃｈ．Ｄｉｇ．，１９９３，ｐｐ．５８３−５８６．）などがある。特にＣＭＯＳセンサはＣＭＯＳプロセスとのマッチングが良く、周辺ＣＭＯＳ回路をオンチップ化できることから，開発に力が注がれている。増幅型固体撮像装置に共通する課題は、各画素に備わる増幅用トランジスタの出力オフセットが各画素毎に異なるため、イメージセンサの信号としては固定パターンノイズ（ＦＰＮ）がのるということであるが、このＦＰＮを除くため、従来色々な信号読み出し回路が工夫されている。一方、ＣＭＯＳセンサには、ひとつの画素を構成するためのＭＯＳトランジスタ数が多く、画素の面積を縮小するのが難しいという欠点がある。

　図８は、従来のＣＭＯＳイメージセンサを示す回路図であり、同図において１は単位画素であって、簡単のため２×２画素としている。２は光を受け信号電荷を蓄積するためのフォトダイオード、３は信号電荷増幅用のＭＯＳトランジスタ、４は２のフォトダイオードに蓄積された信号電荷を３のゲート電極部に転送するための転送用ＭＯＳトランジスタ、５は３のゲート電極電位をリセットするためのリセット用ＭＯＳトランジスタ、６は電源電位供給線であり、５の増幅用ＭＯＳトランジスタのドレイン電極が、電源電位供給線６に接続されている。７は画素出力線、８は出力線７を通してリセット電位を供給するためのスイッチ用ＭＯＳトランジスタ、９は画素出力線８に定電流を供給するための定電流供給用ＭＯＳトランジスタであり、選択された画素の選択スイッチ７を通して増幅用ＭＯＳトランジスタ３をソースフォロワとして動作させ、ＭＯＳトランジスタ３のゲート電位とある一定の電圧差を持つ電位が出力線７に表れるようにしている。１０は転送用ＭＯＳトランジスタ４のゲート電位を制御するための転送制御線、１１はリセット用ＭＯＳトランジスタ５のゲート電位を制御するためのリセット制御線、１２はＭＯＳトランジスタスイッチ８のゲート電位を制御するパルスを供給するための制御線、１３はＭＯＳトランジスタ９が定電流供給源となるような飽和領域動作をするようにＭＯＳトランジスタ９のゲートに一定の電位を供給するための定電位供給線である。１４は転送制御線１０に転送パルスを供給するためのパルス端子、１５はリセットパルスを供給すべき画素として全行を指定するためのパルス供給端子、１６はリセット制御線１１にリセットパルスを供給するためのパルス供給端子、１７は行列配置の画素の行を順次選択走査するための垂直走査回路、１８は垂直走査回路の出力線であって１８−１は第１行選択出力線、１８−２は第２行選択出力線である。１９は制御線１０にパルス端子１４からのパルスを導くためのスイッチ用ＭＯＳトランジスタ、２０はパルス供給端子１５と垂直走査回路１７の出力とを入力とし、リセット行を指定するためのＯＲゲート、２１は制御線１１にパルス端子１６からのパルスを導くためのスイッチ用ＭＯＳトランジスタであって、１９、２１のＭＯＳトランジスタのゲートは行選択出力線１８に接続され、どの行の画素が駆動されるかは、行選択出力線１８の状態と端子１５の状態とによって決まる。次に２２は画素からの出力読み出し回路であり、２３は画素のリセット信号出力を保持するための容量、２４は画素の光信号出力を保持するための容量、２５は画素出力線７と容量２３との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、２６は画素出力線７と容量２４との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、２７は容量２３に保持されたリセット出力が導かれるノイズ出力線、２８は容量２４に保持された光信号出力が導かれる信号出力線、２９は容量２３とノイズ出力線２７との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、３０は容量２４と信号出力線２８との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、３１はノイズ出力線２７の電位をリセットするためのノイズ出力線リセット用ＭＯＳトランジスタ、３２は信号出力線２８の電位をリセットするためのノイズ出力線リセット用ＭＯＳトランジスタ、３３は３１および３２のリセット用ＭＯＳトランジスタのソース電極にリセット電位を供給するための電源端子、３４は行列配置の画素の列毎に設けられた上記容量２３，２４を順次選択していくための水平走査回路であって、３５−１は第１列を選択する出力線、３５−２は第２列を選択する出力線であり、この水平走査回路の出力線はスイッチ用ＭＯＳトランジスタ２９，３０に接続されている。また３６はリセット用ＭＯＳトランジスタ３１，３２のゲートにパルスを印加するためのパルス供給端子、３７，３８は各々スイッチ用ＭＯＳトランジスタ２５，２６のゲートにパルスを印加するためのパルス供給端子、３９はノイズ出力線２７の電位と信号出力線２８の電位との差電圧分を増幅して出力する差動アンプ、４０は差動アンプ３９の出力端子である。４１はＭＯＳトランジスタ９のゲートへのパルス供給端子、４２はＭＯＳトランジスタ８のゲートへのパルス供給端子、４３はＭＯＳトランジスタ８を通して画素出力線７にリセット電位を供給するための電位供給端子である。また、４４はそれぞれＭＯＳトランジスタ４、５のドレイン、ＭＯＳトランジスタ３のゲートが接続されていて、信号電荷が転送用ＭＯＳトランジスタ４から転送されてくる、いわゆるフローティングディフージョン（以下ＦＤと称する）である。

　次に図９のタイミングチャートを使い、図８のセンサの動作を説明する。なお、図８で示されているＭＯＳトランジスタはすべてＮ型とし、ゲート電位がＨｉｇｈのレベルでオン状態、Ｌｏｗのレベルでオフ状態になるとする。図８におけるタイミングパルスを示す番号は図７におけるパルス入力端子の番号と一致させている。

　まず垂直走査回路１７の動作によって１８−１がＨｉｇｈとなると画素行列の第１行が選択される。また、この時端子４１はＬｏｗレベル、端子４２はＨｉｇｈレベルであり、画素出力線７の電位は端子４３より供給される電位で決まる（ｔ１）。まず端子１５がＨｉｇｈとなると、ＯＲゲート２０により、全行のＭＯＳスイッチ２１がＯＮ状態となるので、端子１６から供給されるパルスにより、全画素のＦＤ４４の電位は端子４３の電位にリセットされる（ｔ２）。次に端子１５がＬｏｗレベルになると、ＭＯＳスイッチ２１は選択行である第一行におけるもののみがＯＮ状態となる。この状態において、端子４３の電位をある電圧分だけ上げ、端子１６からパルスが供給されると、第一行の画素のＦＤ４４の電位が端子４３の電位にリセットされる（ｔ３）。次に、端子４２をＬｏｗレベルとして、ＭＯＳスイッチ８をＯＦＦとし、端子４１の電位をＭＯＳトランジスタ９が定電流を供給できるような電位に設定する。この時、第一行のＭＯＳトランジスタ３のゲート電位は第一行以外の行のＭＯＳトランジスタ３のゲート電位よりも高い電位レベルにリセットされており、第一行のＭＯＳトランジスタ３がソースフォロワ動作し、第一行以外のＭＯＳトランジスタ３は非道通状態にある。このため、選択された第一行の画素の増幅用ＭＯＳトランジスタ３のソースが出力線７を通して定電流源９と接続することで画素のソースフォロワ出力が出力線７に出力される（ｔ４）。この状態で端子３７にＨｉｇｈパルスを印加すると、第一行画素のリセット出力がＭＯＳトランジスタ２５を通して容量２３に蓄積される（ｔ５）。次に端子１４にＨｉｇｈパルスを印加することで第一行のスイッチＭＯＳトランジスタ１９を通して、制御線１０にＨｉｇｈパルスが伝わり、フォトダイオードに蓄積された信号電荷が転送用ＭＯＳトランジスタ４を通してＭＯＳトランジスタ３のゲートに転送される。この時、画素出力線には画素のリセット出力に信号が上乗せされた出力に相当する電位となる（ｔ６）。この状態において端子３８にＨｉｇｈパルスを印加すると、画素のリセット出力に信号が上乗せされた出力がＭＯＳトランジスタ２６を通して容量２４に蓄積される（ｔ７）。画素のリセット出力は各画素のＭＯＳトランジスタ３のしきい値電圧のばらつきがあるためばらつきを生じる。よって容量２３と容量２４に蓄積された出力の差分がノイズのない純粋な信号となる。引き続き水平走査回路３４を動作させると３５−１、３５−２が順次Ｈｉｇｈとなり、各列の容量２３，２４に蓄積された出力はそれぞれＭＯＳトランジスタ２９，３０を通して水平出力線２７，２８に導かれる。３５−１、３５−２のＨｉｇｈパルスが出力される前には端子３６をＨｉｇｈとし、ＭＯＳトランジスタ３１，３２を通して水平出力線２７，２８をリセットしておくことが必要である。水平出力線２７，２８に導かれた画素リセット出力および画素リセットレベルに上乗せされた信号出力は差動アンプ３９に入力され、リセットレベル分が差し引かれた、すなわちノイズのない画素信号が出力端子４０から出力される（ｔ８、ｔ９）。

　次に、垂直走査回路１７の動作により、１８−１がＬｏｗレベル、１８−２がＨｉｇｈレベルになると、第二行が選択行されるが、第二行駆動のためのパルスタイミングは第一行の時と同様である。

　以上の動作において、リセット電位供給端子４３の電位はＭＯＳトランジスタ３の特性に応じて決められるが、選択行のソースフォロワのみ動作し、非選択行のＭＯＳトランジスタ３は非道通となるような電位変化が設定される。

　以上説明したように、画素中に選択用ＭＯＳトランジスタがなくてもＣＭＯＳセンサは動作し、高いＳＮ比の信号を出力することができる。

　また、画素信号の増幅を行うバイポーラトランジスタのベース電極を行方向にＭＯＳ型トランジスタで直列接続し、前記ＭＯＳトランジスタで接続されたベースをリセットするというものもある（例えば、特許文献１）。
特公平０８―４１３１号公報

　しかしながら上記従来の技術で説明したＣＭＯＳセンサにおいても、ひとつの画素にはフォトダイオード以外に３つのＭＯＳトランジスタがある。一方、固体撮像装置のなかでもっとも広く使われているインターライン型ＣＣＤの画素には、フォトダイオード以外には転送ゲートと垂直ＣＣＤがあるだけであり、小さいサイズの画素を形成するには、ＣＭＯＳセンサはＣＣＤに比べてまだ不利であった。また、特公平０８−００４１３１におけるセンサにおいても、行方向に接続するリセット用のＭＯＳトランジスタの制御電極用配線が必要となり、画素の面積を縮小化をするのは困難である。

　上記課題を解決するために、光電変換を行い、光電変換によって生じた信号電荷を蓄積する光電変換部と、前記光電変換部で発生した信号電荷を増幅して出力する増幅用トランジスタとを含む画素を複数配置してなる撮像装置において、隣接する２つの前記画素にそれぞれ含まれる前記増幅用トランジスタの制御電極領域と接続された第一導電型の第一の半導体領域からなる主電極と、前記光電変換部を形成する半導体領域のうち前記第一の半導体領域と反対導電型の第二導電型の半導体領域と同電位であって、第二導電型の第二の半導体領域からなる制御電極領域とで構成され、前記第一の半導体領域を直列接続する接合形電界効果トランジスタと、前記接合形電界効果トランジスタの主電極領域に所定の電位を供給する電位供給手段とを有することを特徴とする撮像装置を提供する。

　また、光電変換を行い、光電変換によって生じた信号電荷を蓄積する光電変換部と、前記光電変換部で発生した信号電荷を増幅して出力する増幅用トランジスタと、前記増幅用トランジスタの制御電極領域と接続された第一導電型の第一の半導体領域からなる第一の主電極と、前記光電変換部を形成する半導体領域のうち前記第一の半導体領域と反対導電型の第二導電型の半導体領域と同電位であって、第二導電型の第二の半導体領域からなる制御電極領域と、所定の電位が供給される第一導電型の第三の半導体領域からなる第二の主電極とで構成された前記接合形電界効果トランジスタと、を含む画素を複数配置してなる撮像装置を提供する。

　本発明では、画素の縮小化が図れる。

　以下で説明する実施の形態１〜３は、行方向に隣接する画素のＦＤを主電極とし、上記隣接ＦＤの中間部、すなわち従来構造では素子分離部にあたる場所にＣＭＯＳセンサ画素のウエル電位と電位を同じくする制御電極を設けた構成のＪＦＥＴを行方向に直列接続し、画素領域の端における上記ＪＦＥＴの主電極からリセット電位を供給することにより、画素のＦＤのリセットを行う。

　（実施の形態１）
　図１は本発明の実施形態１をあらわすイメージセンサ等価回路図であり、同図において、４５は横方向に隣接するフロ−ティングデュフュ−ジョン（ＦＤ）をソース、ドレインとし、光電変換部であるフォトダイオード２やＭＯＳトランジスタ３の基板となる半導体層と同一の導電型半導体層により形成されかつ基板半導体と同一の電位となるゲートを持つ接合形電界効果トランジスタ（ＪＦＥＴ）、４６は増幅用トランジスタ３のドレインとＦＤ４４との間の容量、４７は増幅用トランジスタ３のドレインに接続する電源配線６と電源ＶＤＤとをスイッチするためのＰ型ＭＯＳトランジスタ、４８は配線６と電位供給端子４３とをスイッチするためのＭＯＳトランジスタ、４９はＰＭＯＳトランジスタ４７のゲートとＭＯＳトランジスタ４８のゲートとに制御パルスを供給するための端子、５０は垂直走査回路１７の出力を反転するためのインバータ、５１は、読み出し動作において選択行となる画素のＦＤ４４を、ＪＦＥＴ４５を通してリセットするための第一のリセット電位供給端子、５２は、読み出し動作において非選択行となる画素のＦＤ４４を、ＪＦＥＴ４５を通してリセットするための第二のリセット電位供給端子、５３は第一のリセット電位の画素部への供給を制御するためのＭＯＳトランジスタ、５４は第二のリセット電位の画素部への供給を制御するためのＭＯＳトランジスタ、５６は、前記第一、第二のリセット電位供給端子５１，５２とＪＦＥＴ４５のドレインとをスイッチするためのＭＯＳトランジスタである。

　図１において、容量４６は、寄生的に生ずるものである場合と、設計上意図的に付加する場合とがある。また、端子４３は図１においては画素出力線７のリセット電位供給端子となる。またＪＦＥＴ４５のピンチオフ電圧すなわちしきい値電圧はーＶＰＯとする。よってＪＦＥＴ４５のソース、ドレインの電位がともにＶＰＯ以上の時にはＪＦＥＴ４５はオフ状態であり、ソースまたはドレインの電位がＶＰＯより低ければＪＦＥＴ４５はオン状態となる。また、選択行のＦＤのリセット端子５１の電位をＶＲ１、非選択行のＦＤのリセット端子５２の電位をＶＲ２とすると、０＜ＶＲ２＜ＶＲ１＜ＶＰＯなるように設定される。端子４３の画素出力線リセット電位をＶＲ３とすると、ＶＲ３は接地レベルあるいは接地レベルよりわずかに高い程度の、電源電位ＶＤＤより十分に低い電位に設定される。なお、図１において、図７と同じ部材については同一の番号を付し、説明を省略する。

　次に図２のタイミングチャートを使い、図１のセンサの動作を説明する。なお、図１で示されているＭＯＳトランジスタは特にことわらないかぎりＮ型とし、ゲート電位がＨｉｇｈのレベルでオン状態、Ｌｏｗのレベルでオフ状態になるとする。また、図２におけるタイミングパルスを示す番号は図１におけるパルス入力端子の番号と一致させている。

　まず垂直走査回路１７の動作によって１８−１がＨｉｇｈとなって画素行列の第１行が選択されると、まず選択行および非選択行のＦＤのリセットがおこなわれる。そのために、端子４１はＬｏｗレベル、端子４２、４９，５６はＨｉｇｈレベルとなり、電源配線６および画素出力線７の電位は端子４３より供給される電位ＶＲ３となる。また選択行である第一行の画素のＦＤ電位は、ＭＯＳトランジスタ５３，５５およびＪＦＥＴ４５を通してＶＲ１にリセットされ、第一行以外の非選択行の画素のＦＤ電位は、ＭＯＳトランジスタ５４，５５およびＪＦＥＴ４５を通してＶＲ２にリセットされる（ｔ１）。ＦＤのリセットが終了した後、まず端子５６をＬｏｗとして、画素へのＦＤリセット電位の供給スイッチであるＭＯＳトランジスタ５５をオフ状態とする（ｔ２）。その直後、端子４２、４９をＬＯＷレベルとすると、ＭＯＳトランジスタ８、４８がオフ、Ｐ型ＭＯＳトランジスタ４７がオン状態となり、配線６の電位はＶＲ３から電源電位ＶＤＤに上昇する。この時、選択行である第一行の画素のＦＤ電位は、容量４６および増幅用ＭＯＳトランジスタ３がオン状態にあればそのゲートーチャンネル間容量を通して上昇する。このうち、増幅用ＭＯＳトランジスタ３のゲートーチャンネル間容量は、ＦＤ４４の電位と画素出力線７の電位差がＭＯＳトランジスタ３のしきい電圧値よりも小さい状態にある条件下で上記容量結合に寄与する。非選択行のＦＤ電位も、同様に容量結合を通して上昇するが、ＶＲ２＜ＶＲ１という条件のために、ＭＯＳトランジスタ４７，４８のオンオフ切り替え前の非選択行の増幅用ＭＯＳトランジスタ３はよりオフ状態に近く、したがってそのゲートーチャンネル間容量の有効性は、選択行よりも少ないので、そのＦＤ上昇分は、選択行ＦＤの電位上昇分よりも小さい。なお上記動作後、非選択行のＦＤ電位はＶＲ２＜ＶＲ１である上に、電位上昇分も選択行よりも小さいので、選択行ＦＤ電位よりも十分に低くなる。またこの時、選択行のＦＤ電位がＶＰＯよりも十分高くなるように、ＶＲ１、ＶＲ３、容量４６、ＭＯＳトランジスタ３のゲート容量が設定されている必要がある。選択行ＦＤ電位がＶＰＯよりも十分に高ければ、選択行のＪＦＥＴ４５はオフ状態となって、選択行の各画素は独立に動作する（ｔ３）。この状態で端子４１の電位をＭＯＳトランジスタ９が定電流を供給できるような電位に設定する。選択行である第一行のＭＯＳトランジスタ３のゲート電位は第一行以外の行のＭＯＳトランジスタ３のゲート電位よりも高い電位レベルにリセットされており、第一行のＭＯＳトランジスタ３がソースフォロワ動作し、第一行以外のＭＯＳトランジスタ３は非導通状態となる（ｔ４）。この後は従来の技術で説明したのと同じ動作にしたがって画素１および読み出し回路２２を動作させる。画素からの出力を容量２３、２４に蓄積した後、引き続き水平走査回路３４を駆動する直前に、垂直走査回路１７の動作にしたがって１８−１がＬｏｗ、１８−２がＨｉｇｈレベル、すなわち選択行が第２行目に切り替わる。第一行の出力信号の水平走査が行われているあいだに、第二行目の画素のＦＤ電位リセットがおこなわれ、今度は第二行目の画素のＦＤ電位がＶＲＳ１に、第二行以外の画素のＦＤ電位がＶＲＳ２にリセットされる。その後は、先に説明した動作の繰り返しである。

　図３は、図１で説明した実施形態１の画素の平面レイアウトのひとつの例である。図３において、図１と同じ部材には同じ番号を付してある。ＭＯＳトランジスタのゲートは１０で示した模様で表されるポリシリコン、６，７は金属配線よりなる。４５で示したＪＦＥＴの中央の模様はゲート部分を表し、６０で示した図形は、半導体層またはポリシリコン配線と金属配線とを接続するためのコンタクトホールである。６１は、ＦＤ４４とＭＯＳトランジスタ３とのゲートを接続する金属配線である。なお容量４６は寄生的に形成されるとして、図３では特に示していない。

　図４は、図３におけるＡ−Ｂに沿う線での断面図を示している。同図において、転送ＭＯＳトランジスタのゲート１０、ＦＤ部４４、ＦＤ部４４からの接続配線６１は、図１、図３と同じ番号で示している。６２はＮ型半導体基板、６３は画素の基板となるＰ型ウエル、６４は素子分離部である厚いシリコン酸化膜、６５は半導体界面部にあるＰ型半導体層、６６は光信号電荷が蓄積されるＮ型半導体層であり、６３、６４、６５によって埋め込み型フォトダイオードが形成される。６７は隣接画素のＦＤ部、６８はＰ型半導体層、６９はＮ型半導体層であり、４４、６７がソース、ドレイン、６３，６８がゲート、６９がチャンネルとなってＪＦＥＴが形成される。ＪＦＥＴの片側ゲート６８は図４に垂直な方向の一部でＰ型ウエル６３と接し、６３と同電位となるように形成されている。

　図１、図３で示したように、本第一実施例においては画素に用いるＭＯＳトランジスタは信号電荷転送用と増幅用の２つであり、また図４で示すように、ＪＦＥＴのゲート部は、従来では素子分離部となる箇所に形成されるので、従来に比べて余分な面積をとらず、結局、従来ＣＭＯＳセンサ画素に比べて、リセット用ＭＯＳトランジスタがない分小さい面積の画素形成が可能となる。

　以上説明したように、本発明第一の実施例によれば、画素中に選択用ＭＯＳトランジスタとＦＤリセット用ＭＯＳトランジスタのない構成でＣＭＯＳセンサを形成、動作させることができ、従来よりも小さい画素で高いＳＮ比の信号を出力することができるイメージセンサを提供することができる。

　（実施の形態２）
　図５は、本発明実施例二を表す画素の等価回路図であり、ひとつのＦＤと増幅用ＭＯＳトランジスタが、独立したふたつのフォトダイオードとからの信号電荷を受ける構成になっている。同図において、７１はふたつのフォトダイオードを含む画素単位すなわちイメージセンサとしての２画素分を含む単位、２−１は画素単位７１に含まれるひとつ目のフォトダイオード、２−２はもうひとつのフォトダイオード、４−１はフォトダイオード２−１の信号電荷を転送するためのＭＯＳトランジスタ、４−２はフォトダイオード２−２の信号電荷を転送するためのＭＯＳトランジスタ、１０−１は転送用ＭＯＳトランジスタ４−１の転送ゲート線、１０−２は転送用ＭＯＳトランジスタ４−２の転送ゲート線である。図５において、図１と同じ部材については図１と同一の番号を付し、説明を省略する。

　図５の画素単位７１を配列したイメージセンサの駆動は第一実施例と基本的に同様であり、垂直駆動回路は画素単位１行ごとに出力し、また７１の一行にフォトダイオードが二行分あるので、ゲート線１０−１と１０−２とを独立に駆動するようにすれば、各フォトダイオードの増幅信号出力を独立に読み出すことができる。

　なお上記実施形態二において、画素単位７１はふたつのフォトダイオードを含む構成であるが、３つ以上のフォトダイオードを含む構成としてもよい。

　以上実施形態二によれば、複数のフォトダイオードに対してひとつの増幅用ＭＯＳトランジスタとＪＦＥＴとを要するだけであり、第一実施例に比べて、イメージセンサとしての単位画素に要するＭＯＳトランジスタ数が少なくなり、さらに小さい画素で高いＳＮ比の信号を出力するイメージセンサを提供することができる。

　（実施の形態３）
　図６は本発明の実施形態３における画素の等価回路図であり、同図において７２は行選択線、７３はＦＤ４４と行選択線７２とのあいだに形成される容量である。図６において図１と同一の部材については同一の番号を付し、説明を省略する。

　実施形態３が実施形態２と異なる点は、図６における電源配線６は電源ＶＤＤに固定されていること、またＪＦＥＴをとおしてＦＤ４４をリセットするためのリセット電位は１種類であり、選択行と非選択行とで分かれていないことである。信号読み出しを行う行の選択は、行選択線７２の電位をＬｏｗレベルからＨｉｇｈレベルとし、容量７３による容量結合を通してＦＤ４４の電位を上昇させることによっておこなう。行選択線７２をＨｉｇｈレベルにする直前に、図１に示したＭＯＳトランジスタ５５のようなスイッチによって、ＪＦＥＴへのリセット電位供給をオフすること、選択行の画素のＦＤの電位をＪＦＥＴのピンチオフ電圧ＶＰＯよりも十分高いレベルに上昇させることは実施形態一と同じであり、以下実施形態１と同様に、選択された行の画素の増幅信号を読み出し回路に出力する。一度選択された行が再び選択されるまでには、少なくとも１フィールド期間あり、ＦＤのリセットはこの期間に行えばよく、実施形態１のようにＦＤリセットの供給電位によって選択行を決め、１水平走査期間中に選択行のＦＤリセットをおこなわれなければならない状況に比べてリセット動作時間に十分な余裕をとることができる。

　なお、図６に示した画素は、図１で示した画素よりも行選択線がふえているが、増幅用ＭＯＳトランジスタ３の電源供給線を行方向に走らせ、その電位を各行で独立に制御できるようにして行選択線と兼用する構成にすることもできる。

　また、転送制御線１０と容量５３とを接続し、転送制御線１０でフォトダイオード２からの電荷の転送と行選択の２つの動作を行うことも可能である。この構成では、転送ＭＯＳトランジスタは、ＰＭＯＳトランジスタとし、転送制御線１０は、３つの状態のパルス（ロ−レベル（マイナス電位）、ミドルレベル、ハイレベル（プラス電位））が供給される。つまり、転送制御線１０にロ−レベルが供給されることにより、フォトダイオード１０から電荷が転送され、ハイレベルが供給されることにより、行選択がなされる。

　この場合には図１の画素にくらべて、構成部材が増えることもなくなる。また図６では、ひとつの増幅用ＭＯＳトランジスタがひとつのフォトダイオードに対応しているが、実施形態２で示したようにひとつの増幅用に複数のフォトダイオードが対応するような構成においても本実施形態３が適用できる。

　以上、実施形態３によれば、単位画素に要するＭＯＳトランジスタ数が少ないため、ＣＭＯＳイメージセンサを構成する画素を小さくでき、しかもＦＤのリセット時間が十分とれるため、水平走査が高速動作するイメージセンサにも適用できる。よって、小さい画素で構成され、高いＳＮ比の信号を高速出力するイメージセンサを提供することができる。

　（実施の形態４）
　図１０に基づいて、実施の形態４について説明する。

　図１０において、図６と同じ部分については、同じ番号を記載している。

　実施の形態４が、実施の形態３と違う部分は、ＪＦＥＴが隣接する画素のＦＤに接続されていないことである。ＪＦＥＴは、電源線に供給されている。ここで、リセット電源として、画素出力線や他の電源を用いることも可能である。リセット電源の電位は、行選択時ＪＦＥＴのチャネルをカットオフするために、ＪＦＥＴのピンチオフ電位以上に設定されるべきである。行選択は、実施の形態３と同じ方法で、行選択線７２の電位の変化によって動作される。また、実施の形態３のように、転送制御線１０によって、フォトダイオードの電荷の転送と、行選択を行っても良い。実施の形態４の構成は、実施の形態１〜３と比較して、ＦＤのリセット時間大きく減らすことが出来る。それ故に、短いサイクルの動作でイメージセンサを駆動することが可能となる。さらにまた、実施の形態２と同様に、複数のフォトダイオードに一つのＦＤを共通にする構成であっても良い。

　なお、実施形態１〜４の説明で示した画素は、Ｐ型基板（Ｐ型ウエル）に形成されるＮ型ＭＯＳトランジスタ、Ｎ型ＪＦＥＴ、信号電荷担体としての電子を基本に構成されているが、Ｎ型基板に形成されるＰ型ＭＯＳトランジスタ、Ｐ型ＪＦＥＴ、信号電荷担体としてのホールを基本に構成されているものであってもよい。また、図１では画素の駆動回路は片側のみに形成されているが、駆動回路が両側に形成されたものであってもよく、この時には画素のＦＤのリセット電位供給が両側からおこなわれるので、ＦＤリセットに要する時間を短くできる。さらに、画素の増幅用トランジスタとしてはＭＯＳトランジスタでなく、接合型電界効果トランジスタ等、他のタイプのトランジスタであってもよい。

　また、上記の実施形態１、３では、増幅用トランジスタとフォトダイオードとの間に、転送用ＭＯＳトランジスタを設ける構成を示したが、転送用ＭＯＳトランジスタがなく、増幅用トランジスタとフォトダイオードとが直接接続される構成であってもよい。

　この構成の場合では、最初のフォトダイオードで発生した信号を増幅用トランジスタから読み出し、その後に、ＦＤをリセットすることにより得られる信号を読み出すような構成となるため、リセットノイズを削減することが出来ず、ノイズの面で劣るが、より一層の画素の縮小化につながる。

　（実施の形態５）
　図７に基づいて、上記で説明した実施形態１〜４で説明したイメ―ジセンサを用いた撮像システムについて説明する。

　図７において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像をイメ―ジセンサ１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むためのイメ―ジセンサ、１０５は、イメ―ジセンサ１０４から出力される画像信号を増幅するゲイン可変アンプ部及びゲイン値を補正するためのゲイン補正回路部等を含む撮像信号処理回路、１０６はイメ―ジセンサ１０４より出力される画像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０８はイメ―ジセンサ１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算と撮像システム全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶する為のメモリ部、１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信する為のインターフェース部である。

　次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。

　バリア１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器１０６などの撮像系回路の電源がオンされる。

　それから、露光量を制御する為に、全体制御・演算部１０９は絞り１０３を開放にし、イメ―ジセンサ１０４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。

　そのデータを基に露出の演算を全体制御・演算部１０９で行う。

　この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞りを制御する。

　次に、イメ―ジセンサ１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。

　そして、合焦が確認された後に本露光が始まる。

　露光が終了すると、イメ―ジセンサ１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ／Ｄ変換され、信号処理部１０７を通り全体制御・演算部１０９によりメモリ部に書き込まれる。

　その後、メモリ部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。

　また、外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

本発明の実施の形態１を説明するイメージセンサ回路図である。 本発明の実施の形態１のイメージセンサ動作を説明するタイミングチャートである。 本発明の実施の形態１を説明する画素の平面レイアウト図である。 本発明の実施の形態１を説明する画素の断面構造図である。 本発明の実施の形態２を説明するイメージセンサの画素の回路図である。 本発明の実施の形態３を説明するイメージセンサの画素の回路図である。 本発明の実施の形態５を説明する撮像システムの図である。 従来例を説明するイメージセンサ回路図である。 従来例のイメージセンサ動作を説明するタイミングチャートである。 本発明の実施の形態４を説明するイメージセンサの画素の回路図である。

符号の説明

　１　画素
　２　フォトダイオード
　３　画素ソースフォロワ用ＭＯＳトランジスタ
　４　信号電荷転送用ＭＯＳスイッチ
　５　リセット用ＭＯＳスイッチ
　６　電源線
　７　画素出力線
　８　画素出力線リセット用ＭＯＳスイッチ
　９　定電流供給用ＭＯＳトランジスタ
　１０　信号電荷転送用制御線
　１１　リセット用制御線
　１２　ゲート配線
　１３　ゲート電位供給線
　１４　転送パルス入力端子
　１５　リセットパルス制御端子
　１６　リセットパルス入力端子
　１７　垂直シフトレジスタ
　１８−１　垂直シフトレジスタ出力線
　１８−２　垂直シフトレジスタ出力線
　１９　ＭＯＳトランジスタ
　２０　ＯＲゲート
　２１　ＭＯＳトランジスタ
　２２　読み出し回路ブロック
　２３　蓄積容量
　２４　蓄積容量
　２５　スイッチ用ＭＯＳトランジスタ
　２６　スイッチ用ＭＯＳトランジスタ
　２７　水平出力線
　２８　水平出力線
　２９　スイッチ用ＭＯＳトランジスタ
　３０　スイッチ用ＭＯＳトランジスタ
　３１　リセット用ＭＯＳトランジスタ
　３２　リセット用ＭＯＳトランジスタ
　３３　リセット電位供給端子
　３４　水平シフトレジスタ
　３５−１　水平シフトレジスタ出力線
　３５−２　水平シフトレジスタ出力線
　３６　パルス入力端子
　３７　パルス入力端子
　３８　パルス入力端子
　３９　差動アンプ
　４０　センサ信号出力端子
　４１　電位供給端子
　４２　パルス入力端子
　４３　リセット電位供給端子
　４４　フローティングディフュージョン
　４５　ＪＦＥＴ
　４６　容量
　４７　Ｐ型ＭＯＳトランジスタ
　４８　ＭＯＳトランジスタ
　４９　パルス入力端子
　５０　インバーター
　５１　パルス入力端子
　５２　パルス入力端子
　５３　スイッチ用ＭＯＳトランジスタ
　５４　スイッチ用ＭＯＳトランジスタ
　５５　スイッチ用ＭＯＳトランジスタ
　５６　パルス入力端子
　６０　コンタクトホール
　６１　メタル配線
　６２　Ｎ型半導体基板
　６３　Ｐ型ウエル
　６４　素子分離用シリコン酸化膜
　６５　Ｐ型半導体層
　６６　Ｎ型半導体層
　６７　ＦＤ部
　６８　Ｐ型半導体層
　６９　Ｎ型半導体層
　７１　画素単位
　７２　行選択線
　７３　容量

Claims (11)

1. 　光電変換を行い、光電変換によって生じた信号電荷を蓄積する光電変換部と、前記光電変換部で発生した信号電荷を増幅して出力する増幅用トランジスタとを含む画素を複数配置してなる撮像装置において、
   　隣接する２つの前記画素にそれぞれ含まれる前記増幅用トランジスタの制御電極領域と接続された第一導電型の第一の半導体領域からなる主電極と、前記光電変換部を形成する半導体領域のうち前記第一の半導体領域と反対導電型の第二導電型の半導体領域と同電位であって、第二導電型の第二の半導体領域からなる制御電極領域とで構成され、前記第一の半導体領域を直列接続する接合形電界効果トランジスタと、
   　前記接合形電界効果トランジスタの主電極領域に所定の電位を供給する電位供給手段と、
   を有することを特徴とする撮像装置。
2. 　光電変換を行い、光電変換によって生じた信号電荷を蓄積する光電変換部と、
   　前記光電変換部で発生した信号電荷を増幅して出力する増幅用トランジスタと、前記増幅用トランジスタの制御電極領域と接続された第一導電型の第一の半導体領域からなる第一の主電極と、前記光電変換部を形成する半導体領域のうち前記第一の半導体領域と反対導電型の第二導電型の半導体領域と同電位であって、第二導電型の第二の半導体領域からなる制御電極領域と、所定の電位が供給される第一導電型の第三の半導体領域からなる第二の主電極とで構成された前記接合形電界効果トランジスタと、を含む画素を複数配置してなる撮像装置。
3. 　請求項１又は２において、前記第一の半導体領域は、前記光電変換部の一部を構成していることを特徴とする撮像装置。
4. 　請求項１乃至３のいずれか１項において、前記画素に含まれる前記第一の半導体領域の電位を容量結合によって制御する電位制御手段を有することを特徴とする撮像装置。
5. 　請求項４において、前記電位制御手段は、前記増幅用トランジスタの主電極領域に接続された配線であることを特徴とする撮像装置。
6. 　請求項５において、前記画素に含まれる前記光電変換部に蓄積した信号電荷を前記第一の半導体領域へ転送するための転送トランジスタを有することを特徴とする撮像装置。
7. 　請求項６において、前記配線は、前記第一の半導体領域の電位と前記転送用トランジスタの制御電極の電位とを共通に制御する。
8. 　請求項１乃至７のいずれか１項において、前記電位供給手段は、選択的に第一の電位と前記第一の電位と異なる第二の電位とを供給することが可能であり、前記撮像装置は、さらに、信号を読み出す複数の画素には、前記第１の電位を供給し、信号を読み出さない複数の画素には、前記第二の電位を供給するように前記電位供給手段を制御する第一の駆動手段を有することを特徴とする撮像装置。
9. 　請求項１乃至８のいずれか１項において、前記電位供給手段から前記接合形電界効果トランジスタの主電極に電位を加え、前記複数の画素にそれぞれ含まれる前記第一の半導体領域を直列接続することにより、前記複数の画素にそれぞれ含まれる前記第一の半導体領域をリセットし、前記リセットにより得られる信号を前記増幅トランジスタより出力する第一のモードと、前記光電変換部で得られた信号電荷に相当する信号を前記増幅トランジスタより読み出す第二のモードとを有する第二の駆動手段と、
   　前記第一のモードで得られた信号と前記第二のモードで得られた信号との差分処理を行う差分手段と、
   を有することを特徴とする撮像装置。
10. 　請求項１乃至９のいずれか１項において、前記複数の画素の各々は、複数の光電変換部に対して共通の増幅用トランジスタが配置されており、前記複数の光電変換部と前記共通の増幅用トランジスタとを各々接続する転送用トランジスタを有することを特徴とする撮像装置。
11. 　請求項１乃至１０のいずれか１項において、前記複数の画素に光を結像するレンズと、前記複数の画素からの信号をアナログ信号に変換するアナログ・ディジタル変換回路と、前記アナログ・ディジタル変換回路からの信号を処理する信号処理回路とを有する撮像装置。

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