JP4561646B2 - 固体撮像装置の駆動方法 - Google Patents

Description

本発明は固体撮像装置の駆動方法に係り、特に画素に接続されている各制御信号線間で生じるクロストークを低減する固体撮像装置の駆動方法に関する。

一般に、ビデオカメラ並びにデジタルカメラ等の映像システムで用いられる撮像装置としては、フォトダイオードとＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴという）等を組み合わせた固体撮像装置が知られている（例えば、特許文献１参照）。この固体撮像装置には、ＣＭＯＳイメージセンサなど画素内にアンプを持つ増幅型固体撮像装置がある。このような固体撮像装置は画素敷き詰め領域（画素部）の周辺に、画素を駆動する回路やノイズ抑圧回路などの信号処理回路を持っている。画素を駆動するときには、行単位やあるいは全画素一斉の駆動を行えるようになっている。

図１１はそのような固体撮像装置の例であり、特許文献１に開示されたものである。同図において、画素敷き詰め領域（画素部）１内に画素Ｐｘが規則的に配列されている。ここでは、簡単のために画素Ｐｘは縦方向２つ、横方向２つの計４つがマトリクス状に配列されている。また、画素敷き詰め領域１の図中、左側には、画素Ｐｘを駆動するための回路群があり、例えば垂直走査回路２、電子シャッタ走査回路３、マルチプレクサ４からなっている。これらの回路は画素Ｐｘの駆動を行単位にするか、全画素一斉にするかを切り替えることができるようになっている。

画素敷き詰め領域１の図中、上部には、画素アンプ出力の負荷となる電流源５があり、電流源５に生じた電圧が各画素Ｐｘの信号になる。各画素Ｐｘの信号出力はノイズ抑圧回路６によりノイズ抑圧のための信号処理が施され、水平走査回路８により順次スイッチングされるスイッチ７ａ、７ｂを通して出力端子９から順次出力される。

図１２は一つの画素Ｐｘの回路図を示す。同図に示すように、画素Ｐｘは入射光を電気信号に変換するフォトダイオードＰＤ１と、転送用トランジスタＭ１と、リセット用トランジスタＭ２と、画素アンプ用トランジスタＭ３とからなる。トランジスタＭ１、Ｍ２の各ソースとトランジスタＭ３のゲートの接続点はフローティングデフュージョン（ＦＤ）部を構成する。

次に、この画素Ｐｘのリセット動作と読み出し動作について説明する。リセット時には、画素Ｐｘの電源ラインＶＤＤＣＥＬをＨレベルとし、続いて電流源５をオンにすると、画素Ｐｘに電流が供給されて動作モードになり、図１１のマルチプレクサ４に接続されている画素リセットパルスラインΦＲＳＴの信号によりトランジスタＭ２をオンさせると、ＦＤ部がＶＤＤＣＥＬと同じＨレベルにセットされる。

続いて、ΦＲＳＴの信号によりトランジスタＭ２をオフにした後、マルチプレクサ４に接続されている画素転送パルスラインΦＴＲの信号によりトランジスタＭ１をオンとさせると、フォトダイオードＰＤ１に蓄積された電荷は、Ｍ１を通してＦＤ部に転送されて蓄積される。これにより、フォトダイオードＰＤ１の電荷がクリアされ、リセット動作を行う。その後、ΦＴＲの信号によりトラジスタＭ１をオフとし、ＰＤ１を電荷蓄積状態とし、リセット動作を終了する。

また、ＶＤＤＣＥＬをＬレベルにし、ΦＲＳＴの信号によりトランジスタＭ２をオンさせると、ＦＤ部はＶＤＤＣＥＬと同じＬレベルにセットされ、続いて、ΦＲＳＴの信号によりトランジスタＭ２をオフさせることでＦＤ部はＬレベルを保持し、画素Ｐｘは非動作状態になる。この状態でＰＤ１に入射した光が光電変換されて電荷としてＰＤ１に蓄積される。

次に、画素Ｐｘの読み出し時には、ＶＤＤＣＥＬをＨレベルにし、ΦＲＳＴの信号によりトランジスタＭ２をオンさせて、ＦＤ部をＶＤＤＣＥＬと同じＨレベルにセットする。続いて、ΦＲＳＴの信号によりトランジスタＭ２をオフさせた後、ΦＴＲの信号によりトラジスタＭ１をオンとし、ＰＤ１に蓄積された電荷をＭ１を通してＦＤ部に転送する。その後、トランジスタＭ１をオフとして転送を終了する。ＦＤ部における電荷は、トランジスタＭ３を介して画素の出力ラインＰＩＸＯＵＴに電圧として出力される。

続いて、ＶＤＤＣＥＬをＬレベルにセットし、ΦＲＳＴの信号によりトランジスタＭ２をオンさせて、ＦＤ部をＶＤＤＣＥＬと同じＬレベルにセットした後、ΦＲＳＴの信号によりトランジスタＭ２をオフにし、ＦＤ部をＬレベルに保持させることで、画素Ｐｘからの信号読み出しを終了する。

特開２００５−６４５５０号公報

しかるに、上記の固体撮像装置では、図１１に示すように各画素Ｐｘは、平行に配線されている画素リセットパルスラインΦＲＳＴや画素転送パルスラインΦＴＲに接続されると共に、電源ラインが上記のラインΦＲＳＴやΦＴＲと直交するように配線されており、また、その他読み出し信号線などの配線も各配線と交差したり、平行に配線されるため、レイアウトにおける配線間の問題が発生する。

このレイアウトにおける配線間の問題について、図１３と共に説明する。配線のレイアウト時における問題は、（Ａ）平行に走る配線間が短い場合と（Ｂ）配線が交差する場合に発生するクロストークである。例えば図１３（Ａ）に示すように、平行にレイアウトされた配線１１と配線１２の間の間隔が短いと、それらの間に寄生容量１３が発生する。また、図１３（Ｂ）に示すように、１層目の配線１４と２層目の配線１５が交差する場合は、それらの配線１４と１５の間に寄生容量１６が発生する。

上記の寄生容量１３、１６は、配線抵抗と共に配線間に図１３（Ｃ）に示すような等価回路で表される微分回路を生じさせる。ここで図１３（Ｃ）中、Ｃは寄生容量１３又は１６であり、Ｒは配線抵抗を示す。この結果、配線１１（又は１４）に図１３（Ｄ１）に示すパルス信号を入力すると、配線１２（又は１５）に図１３（Ｄ２）に示す微分パルスが発生する。これがクロストークである。

このようなクロストークの対策として、レイアウトによる配線の配置改善（平行に走る配線間の距離を広げる。交差する配線をなくす等）が考えられるが、回路規模の増大に伴いレイアウトによる改善は困難になっている。

また、図１４（Ａ）に示すようなＲＣ回路で構成した積分回路を配線上に設けて、同図（Ｂ）に示す入力信号（この場合は電位）の立ち上がりを、同図（Ｃ）に示すように、なまらすことにより、配線間のクロストークを防ぐ方法がある（例えば、特開平５−１２８４１０号公報参照）。しかし、この方法を用いると、ＲＣ回路を追加することによる回路規模が増大し、また、配線上の負荷容量が増大（駆動能力の低下）する。

特に負荷容量の増大は、理想的には図１５（Ａ）に示すような波形の信号を伝送する場合、配線上では上記の負荷容量の増大により、同図（Ｂ）に示すように、電位が本来のＨｉｇｈ１まで上がらず、電位Ｈｉｇｈ１‘（Ｈｉｇｈ１＞Ｈｉｇｈ１’）を生じる原因となる。これは制御回路から遠い画素に接続された配線でこの現象が顕著に生じる。すなわち、同一行間の画素において、リセットにばらつきが生じることになる。また、これは図１５に示すＶｇ１の電位でも同様の現象が起こると考えられる。このことから、クロストークの問題解決のために積分回路を追加することは、画素数の増加すなわち配線数の増加に伴い大きな問題となる。

本発明は以上の点に鑑みなされたもので、画素駆動時の配線間に生じるクロストークを低減し、もって信号処理の誤動作を防ぐ固体撮像装置の駆動方法を提供することを目的とする。

上記の目的を達成するため、本発明は、光を光電変換して電荷を蓄積するフォトダイオードと、フォトダイオードに露光期間蓄積された電荷を読み出し期間に転送する電荷転送トランジスタと、電荷転送トランジスタを通して転送された電荷を信号出力線にしきい値の変化として出力する増幅機能を備えた信号出力用トランジスタとからなる画素が、複数規則的に配列された画素敷き詰め領域を有する固体撮像装置の駆動方法であって、信号出力用トランジスタが、第１の配線で伝送される、レベルが段階的にＭ段階（Ｍは２以上の自然数）変化する階段波形の制御信号により制御されることにより、第２の配線で伝送される転送用制御信号により動作が制御される電荷転送トランジスタを通して入力された電荷量を、しきい値の変化として出力する所定の動作を行うとき、Ｍ段階の各段階の間に中間レベルの段階を有し、かつ、中間レベルへの切替時間位置を可変設定したＮ段階（ＮはＭより大なる自然数）の階段波形を制御信号として生成し、その制御信号により信号出力用トランジスタを駆動制御することを特徴とする。

この発明では、第１の配線で伝送される信号出力用トランジスタの制御信号が、最低限必要なＭ段階よりも多いＮ段階の階段波形としたため、階段波形の各段差の大きさ（レベル変化）をＭ段階の階段波形よりも小さくでき、第１の配線とそれに近接した第２の配線等の他の配線との間に生じる寄生容量の影響を低減できる。

ここで、上記の信号出力用トランジスタは、基板上のリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する基板の位置に設けられたソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように基板に設けられたソース近傍領域とからなり、電荷転送トランジスタは、フォトダイオードに蓄積された電荷を、同じ画素内の対応するソース近傍領域へ全画素一斉に転送し、信号出力用トランジスタは、Ｎ段階の制御信号がリング状ゲート電極に供給されて動作することを特徴とする。

この発明では、グローバルシャッタ機能を有する固体撮像装置の、リング状ゲート電極を備えた信号出力用トランジスタに接続された第１の配線とそれに近接した第２の配線等の他の配線との間に生じる寄生容量の影響を低減できる。

本発明によれば、第１の配線で伝送される信号出力用トランジスタの制御信号が、最低限必要なＭ段階よりも多いＮ段階の階段波形とすることにより、階段波形の各段差の大きさ（レベル変化）をＭ段階の階段波形よりも小さくし、第１の配線とそれに近接した第２の配線等の他の配線との間に生じる寄生容量によるクロストークを、Ｍ段階の階段波形を用いたときよりも低減することができるため、配線間のクロストークによる誤動作で電荷転送されたノイズ読み出しを防ぐことができ、また、積分回路を使わずにクロストークを低減できることから、回路規模の増大や駆動能力の低下も防ぐことができる。

次に、本発明の一実施の形態について説明する。図１（Ａ）は本発明になる固体撮像装置の駆動方法が適用される固体撮像装置の一画素分の一例の上面図、図１（Ｂ）は同図（Ａ）のＸ−Ｘ‘線に沿う縦断面図を示す。図１（Ａ）、（Ｂ）に示すように、本実施の形態のＣＭＯＳセンサは、ｐ^＋型基板４１上にｐ⁻型エピタキシャル層４２を成長し、このエピタキシャル層４２の表面にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極である平面形状がリング状のゲート電極４５が形成されている。

リング状ゲート電極４５の中心部に対応したｎウェル４３の表面にはｎ^＋型のソース領域４６が形成されており、そのソース領域４６に隣接してソース近傍ｐ型領域４７が形成され、更にソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置にはｎ^＋型のドレイン領域４８が形成されている。更に、ドレイン領域４８の下のｎウェル４３中には埋め込みのｐ⁻型領域４９がある。この埋め込みのｐ⁻型領域４９はｎウェル４３とのｐｎ接合により、図１（Ａ）に示す埋め込みフォトダイオード５０を構成している。

埋め込みフォトダイオード５０とリング状ゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５５が接続されている。また、上記の各構成の上方には、図１（Ｂ）に示すように遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。

次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図２と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１に配置されている。図２ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図１の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバックゲートに接続されている。

なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図１（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ^＋型のソース領域４６及びｎ^＋型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図１（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ⁻型領域４９をソース領域、ソース近傍ｐ型領域４７をドレインとするｐチャネルＭＯＳＦＥＴである。

図２において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。

各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図１（Ｂ）の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図２の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図１（Ｂ）の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。

なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路７３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ６８の両方と接続して表現している。

画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図１（Ｂ）の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。

信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。

このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。

次に、図２に示すＣＭＯＳセンサの駆動方法について、図３のタイミングチャートと共に説明する。まず、図３（１）に示す期間では、埋め込みのフォトダイオード（図１（Ａ）の５０、図２の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。

続く図３（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図１（Ａ）の５０、図２の６４等）からリング状ゲート電極（図１の４５）のソース近傍ｐ型領域（図１の４７）にホールを転送することである。そのため、図３（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図１の４１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。

このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図３（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。

一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図３（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。

図１（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。

続いて、図３（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図１（Ａ）の５０、図２の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。

一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図３（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。

続く図３（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図３（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図３（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。

ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図３（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図３（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。

続く図３（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図３（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。

上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。

続く図３（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図３（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図３（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図３（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。

このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図３（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図２の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図３（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。

続いて、図３に（７）で示す期間では、再びリング状ゲート電極４５の電位を図３（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図３（Ｇ）に示す出力信号が読み出される。

上記の図１（Ａ）、（Ｂ）に示す構成の固体撮像素子は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図２に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。

なお、図３の期間（５）のリセット時のソース電極配線７４の電位供給は、ソース電位制御回路７５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線７４をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。

次に、上記の図１（Ａ）、（Ｂ）に示す構造で、図２に示す等価回路で表される固体撮像装置のリング状ゲート電位制御回路７０並びに転送ゲート電位制御回路７２のレイアウトイメージについて、図４と共に説明する。図４中、図２と同一構成部分には同一符号を付し、その説明を省略する。図４において、画素敷き詰め領域６１には、ｍ行ｎ列の画素が配置されているものとすると、各行の画素毎にリング状ゲート電位制御回路７０が接続されている。すなわち、１行目の各画素３３_１１〜３３_１ｎには１行目リング状ゲート電位制御回路７０−１が１行目リング状ゲート電極配線６９−１を介して接続され、ｍ行目の各画素３３_ｍ１〜３３_ｍｎにはｍ行目リング状ゲート電位制御回路７０−ｍがｍ行目リング状ゲート電極配線６９−ｍを介してそれぞれ接続される。

また、転送ゲート電位制御回路７２は、図２において、各行に転送ゲート電位制御回路があるように描かれているが、実際には、図４に示すように、一箇所に配置されてｍ×ｎ個の全画素に転送ゲート電極配線７１を介して共通接続されている。この理由は、画素の転送ゲート電極の動作は、図３のタイミングチャートから分かるように、全てのタイミングで全画素同時だからである。従って、図４に示すように、転送ゲート電位制御回路７２は、一箇所に配置されて、同一信号を同時に出力する。更に、転送ゲート電位制御回路７２は、フレームスタート信号発生回路６７と接続されている。

また、垂直シフトレジスタ６８の出力信号は、各行のリング状ゲート電位制御回路７０−１〜７０−ｍに供給される。この信号はリング状ゲート電位制御回路７０−１〜７０−ｍへのスタート信号になる。電源部３０は、図３と共に説明した前記電圧Ｖｄｄ、Ｌｏｗ、Ｖｇ１をそれぞれ発生する３つの電源がまとめて一箇所に配置された構成とされており、ｍ個のリング状ゲート電位制御回路７０−１〜７０−ｍに各電源の配線（図では３本の電源配線）をまとめて示した電源配線群３１を通して電圧を供給する。また、電源部３０は、転送ゲート電位制御回路４１に対して各電源の配線（図ではＶｄｄとＬｏｗの２本の電源配線）をまとめて示した電源配線群３２を通して電圧を供給する。

図５はリング状ゲート電位制御回路７０（図４では７０−１〜７０−ｍ）の一実施の形態のブロック図を示す。同図中、図４と同一構成部分には同一符号を付してある。図５において、リング状ゲート電位制御回路７０は、垂直シフトレジスタ６８からの信号が供給される信号切替制御回路７０１と、画素に供給する信号の電位を切り替えるＣＭＯＳ構造のアナログスイッチ回路７０２とからなる。

信号切替制御回路７０１からアナログスイッチ回路７０２ヘスイッチ切替信号７０３が入力される。電源部３０はアナログスイッチ回路７０２に電圧を供給する。アナログスイッチ回路７０２から出力されるリング状ゲート電極制御信号７０４は、スイッチ切替信号７０３によって信号の電位を変える。図５では構成例としてリング状ゲート電位制御回路７０を説明したが、転送ゲート電位制御回路７２並びに他の制御回路（図２の７３、７５等）も、図５と同様に信号切替制御回路とアナログスイッチ回路から構成されている。

図６は図５中のアナログスイッチ回路７０２の一例の回路図を示す。アナログスイッチ回路７０２は互いのソース同士とドレイン同士とが接続されたｎチャンネルＭＯＳＦＥＴとｐチャンネルＭＯＳＦＥＴとからなるＣＭＯＳ回路構成のアナログスイッチ８１、８２及び８３と、各アナログスイッチ８１、８２、８３のｎチャネルＭＯＳＦＥＴの各ゲートに出力信号を供給するインバータ８４、８５、８６とから構成されている。

アナログスイッチ８１、８２及び８３の各２つのＭＯＳＦＥＴの接続点の一方は互いに接続され、他方はアナログスイッチ８１では電源電圧Ｌｏｗが、アナログスイッチ８２では電源電圧Ｖｇ１が、アナログスイッチ８３では電源電圧Ｖｄｄ（Ｈｉｇｈ１）が接続されている。そして、アナログスイッチ８１、８２、８３を構成するＭＯＳＦＥＴのゲート電位を制御することで、任意の信号の電位を画素に供給することができる。

次に、このアナログスイッチ回路７０２の動作について説明する。例えば、アナログスイッチ回路７０２に信号切替回路７０１から電位Ｌｏｗ切替信号８７、電位Ｖｇ１切替信号８８、電位Ｈｉｇｈ１（Ｖｄｄ）切替信号８９が供給され、また電源部３０内の電圧源Ｌｏｗ、電圧源Ｈｉｇｈ（Ｖｄｄ）、電圧源Ｖｇ１が接続しているものとすると、リング状ゲート電極の電位をＬｏｗにするには、電位Ｌｏｗ切替信号８７を“Ｌ“にして電圧源３０からの電圧Ｌｏｗが信号の電位に選択されるようにアナログスイッチ８１をオン状態にする。その時他の切替信号８８及び８８は、”Ｈ“にし、アナログスイッチ８２及び８３をそれぞれオフ状態にする。その結果、アナログスイッチ回路７０２から画素部の対応する行のリング状ゲート電極に供給される出力信号の電位はＬｏｗになる。同様に、リング状ゲート電極の電位を電圧Ｈｉｇｈ１（Ｖｄｄ）にするときには、アナログスイッチ８３のみをオン状態に、電圧Ｖｇ１の電位にするためには、アナログスイッチ８２のみをオン状態にする。

ところで、図４では、説明の簡略化のためにリング状ゲート電位制御回路７０−１〜７０−ｍと転送ゲート電位制御回路７２のレイアウトのみ説明したが、実際は図２の画素の等価回路で示すように、ドレイン制御電位回路７３とソース電位制御回路７５もこの固体撮像装置にはレイアウトされている。このため、図２に示す画素敷き詰め領域６１には、転送ゲート電極配線７１とリング状ゲート電極配線６９（６９−１〜６９−ｍ）以外にドレイン電極配線６６とソース電極配線７４とが接続されている。この結果から、前述した従来の技術と同様のレイアウトにおける配線間の問題が発生する。

このため、例えば、ｓ行のある列の画素からの読み出しに伴い、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９へ出力される信号の電位が、図３（Ｋ）及び図７（Ａ）に示すように、Ｌｏｗ，Ｖｇ１、Ｈｉｇｈ１と変化する時、隣接する転送ゲート電極配線７１の電位は理想的には同図（Ｂ）に示すように、Ｈｉｇｈ１を保つ必要がある。ところが、レイアウトの状態によって図２のｓ行目のリング状ゲート電極配線６９と転送ゲート電極配線７１の配線間の距離（間隔）が短いと、リング状ゲート電極配線６９と転送ゲート電極配線７１との間において図１３で説明した微分回路の等価回路が発生し、ｓ行目のリング状ゲート電極配線７１における図７（Ｃ）に示す電位の急峻な変化に伴い、転送ゲート電極配線７１上には図７（Ｄ）に示す微分パルスが生じる。

この結果、電位Ｈｉｇｈ１からＬｏｗ付近まで瞬間的に落ちるような微分パルスが発生した場合、ｓ行目に隣接するｓ−１行やｓ＋１行の画素が、図３の（２）で説明したフォトダイオードからの電荷転送と同じ動作を行うおそれがある。これは、転送ゲート電極配線７１が全画素に接続しており、これにより各行の画素に微分パルスが波及するためである。このように、各画素の読み取り動作時に蓄積途中の電荷が転送されることは、本来のデータ以外のデータ（ノイズ）を各画素からの読み出すことになる。この結果、電位の急峻な変化によって発生する微分パルスは、画素データの劣化を生じる原因となる。

そこで、本実施の形態では図５に示したリング状ゲート電位制御回路７０（７０−１〜７０−ｍ）を構成する信号切替制御回路７０１を図８に示す構成としたものである。図８は本発明になる固体撮像装置の駆動方法の一実施の形態を実現する信号切替制御回路７０１のブロック図を示す。図８において、中央処理装置（ＣＰＵ）９１は、電位Ｈｉｇｈ１（Ｖｄｄ）切替信号オン位置情報保持回路９２、電位Ｌｏｗ切替信号オン位置情報保持回路９３、電位Ｖｇ１切替信号オン位置情報保持回路９４にそれぞれ所定のオン位置情報を保持させる。この切替信号オン位置は、ＣＰＵ９１により前述したクロストークを軽減するための最適な位置に可変調整可能とされている。

カウンタ９５は、図２に示した垂直シフトレジスタ６８から出力される信号に同期してカウントアップし、そのカウント値を比較回路９６へ供給する。比較回路９６は、カウンタ９５からのカウント値と各切替信号オン位置情報保持回路９２〜９４の出力信号（リファレンス値）とを個別に比較し、その比較結果に応じてセレクタ９７、９８、９９を個別に制御する。セレクタ９７、９８、９９は比較回路９６からのセレクト信号に基づき、レベル”Ｈ”又は”Ｌ”の切替信号を発生する。

これにより、例えば、該当の行の画素の制御期間において、図９（Ｂ）に示すように時刻ｔ１でセレクタ９９から”Ｌ”の電位Ｖｇ１切替信号が出力され、また時刻ｔ１ではセレクタ９８からは図９（Ａ）に示すように”Ｌ”の電位Ｌｏｗ切替信号が出力され、かつ、セレクタ９７からは同図（Ｃ）に示すように”Ｈ”の電位Ｈｉｇｈ１（Ｖｄｄ）切替信号が出力される。これにより、時刻ｔ１からは図６のアナログスイッチ８１及び８２がそれぞれ同時にオンとされる。

続いて、時刻ｔ２で図９（Ａ）に示すように、セレクタ９８から出力される電位Ｌｏｗ切替信号のみが”Ｌ”に切り替えられ、時刻ｔ３で図９（Ｃ）に示すように、セレクタ９７から出力される電位Ｈｉｇｈ１（Ｖｄｄ）切替信号のみが”Ｈ”に切り替えられる。従って、時刻ｔ２から時刻ｔ３の直前までは図６のアナログスイッチ８１がオンからオフへ切り替わると共に、アナログスイッチ８２がオン状態を引き続き保ち、時刻ｔ３からはアナログスイッチ８２及び８３が同時にオンとされる。

続く時刻ｔ４では図９（Ｂ）に示すようにセレクタ９５から出力される電位Ｖｇ１切替信号が”Ｈ”に切り替えられた後、時刻ｔ５で”Ｌ”に切り替えられる。時刻ｔ６で図９（Ｃ）に示すように、セレクタ９７から出力される電位Ｈｉｇｈ１（Ｖｄｄ）切替信号のみが”Ｈ”に切り替えられ、時刻ｔ７で同図（Ａ）に示すように、セレクタ９８から出力される電位Ｌｏｗ切替信号のみが”Ｌ”に切り替えられ、時刻ｔ８で同図（Ｂ）に示す電位Ｖｇ１切替信号が”Ｈ”に切り替えられる。

従って、時刻ｔ４から時刻ｔ５の直前までは図６のアナログスイッチ８３のみがオン状態とされ、時刻ｔ５から時刻ｔ６の直前まではアナログスイッチ８２と８３が同時にオン状態とされ、時刻ｔ６から時刻ｔ７の直前まではアナログスイッチ８２のみがオン状態とされ、時刻ｔ７から時刻ｔ８の直前まではアナログスイッチ８１と８２が同時にオン状態とされ、時刻ｔ８以降はアナログスイッチ８１だけがオン状態にされる。

ここで、時刻ｔ１以前、時刻ｔ８以降はアナログスイッチ８１だけがオン状態であるので、図６から分かるように、リング状ゲート電位制御回路７０から出力されるリング状ゲート電位制御信号は、図９（Ｄ）に示すように、電位Ｌｏｗである。また、時刻ｔ２から時刻ｔ３の直前、及び時刻ｔ６から時刻７の直前の各期間では、アナログスイッチ８２だけがオン状態であるので、リング状ゲート電位制御信号は、図９（Ｄ）に示すように、電位Ｖｇ１である。また、時刻ｔ４から時刻ｔ５の直前までの期間では、アナログスイッチ８３だけがオン状態であるので、リング状ゲート電位制御信号は、図９（Ｄ）に示すように、電位Ｈｉｇｈ１（Ｖｄｄ）である。

一方、時刻ｔ１から時刻ｔ２の直前までと、時刻ｔ７から時刻ｔ８の直前までの各期間Ｔ１、Ｔ４では、アナログスイッチ８１と８２が同時にオン状態とされており、また、時刻ｔ３から時刻ｔ４の直前までと、時刻ｔ５から時刻ｔ６の直前までの各期間Ｔ２、Ｔ３では、アナログスイッチ８２と８３が同時にオン状態とされるため、リング状ゲート電位制御回路７０の出力電位は、期間Ｔ１、Ｔ４では電位ＬｏｗとＶｇ１の中間電位、期間Ｔ２、Ｔ３では電位Ｖｇ１とＨｉｇｈ１（Ｖｄｄ）の中間電位となる。

このことについて、図１０と共に更に詳細に説明する。例えば、図６に示したアナログスイッチ８２と８３とが同時にオンであるものとすると、アナログスイッチ回路７０２は、図１０に示すように、アナログスイッチ８３のオン状態のときの抵抗１０２（抵抗値Ｒ２）と、アナログスイッチ８２のオン状態のときの抵抗１０１（抵抗値Ｒ１）とが直列に接続され、一端に電圧Ｈｉｇｈ１（Ｖｄｄ）、他端に電圧Ｖｇ１が印加されている直列回路で表すことができる。この直列回路では、Ｈｉｇｈ１（Ｖｄｄ）＞Ｖｇ１であるから、図１０中、矢印の向きに電流Ｉが流れ、また、抵抗１０１と１０２の接続点から対応する行の画素のリング状ゲート電極に印加される電位Ｖが取り出される。

ここで、Ｈｉｇｈ１（Ｖｄｄ）＞Ｖ＞Ｖｇ１の電位差がある場合、電位Ｖは次式で表される。なお、Ｈｉｇｈ１＝Ｖｄｄであるので、以下、Ｈｉｇｈ１（Ｖｄｄ）はＨｉｇｈ１として説明する。

Ｖ＝Ｈｉｇｈ１−Ｒ２・Ｉ （１）
また、電流Ｉは次式で表される。

Ｉ＝（Ｈｉｇｈ１−Ｖｇ１）／（Ｒ１＋Ｒ２） （２）
従って、（１）式及び（２）式より、次式が成立する。

Ｖ＝Ｈｉｇｈ１−Ｒ２・｛（Ｈｉｇｈ１−Ｖｇ１）／（Ｒ１＋Ｒ２）｝
＝（Ｈｉｇｈ１・Ｒ１＋Ｖｇ１・Ｒ２）／（Ｒ１＋Ｒ２） （３）
ここで、アナログスイッチ８２及び８３のオン状態のときの抵抗値Ｒ１とＲ２は、アナログスイッチ８２及び８３が同じプロセス条件で作られたものであるので、等しい。従って、（３）式は次式で表される。

Ｖ＝（Ｈｉｇｈ１＋Ｖｇ１）／２ （４）
従って、アナログスイッチ８２と８３を同時にオン状態とすると、（４）式からアナログスイッチ８２のみをオン状態にした時の出力電位Ｖｇ１と、アナログスイッチ８３のみをオン状態にした時の出力電位Ｈｉｇｈ１との合計の１／２倍の電位が出力される。この結果、本実施の形態によれば、リング状ゲート電位制御回路７０からは図９（Ｄ）に示すように、図３（Ｋ）、図７（Ａ）、（Ｃ）に示した階段状のリング状ゲート電位制御信号よりも、段差の小さな階段状のリング状ゲート電位制御信号を生成することができる。

信号切替制御回路７０１から出力される各電位切替信号８７〜８９がアナログスイッチ８１〜８３のオン状態が同時に発生しないようにして、図３（Ｋ）、図７（Ａ）、（Ｃ）に示した３段階の階段波形のリング状ゲート電極制御信号を生成して、このリング状ゲート電極制御信号により、リング状ゲートＭＯＳＦＥＴ６３を所定の動作をさせることができる。しかしながら、上記のリング状ゲート電極制御信号は各段階の段差が大きく変化が急峻であるため、前述したように、隣接する配線（図４の場合はリング状ゲート電極の配線と転送ゲート電極配線７１）との間でクロストークが発生する。

これに対し、本実施の形態では、アナログスイッチ８１〜８３のうちオン状態であるアナログスイッチが同時に２つ存在する期間を適宜設けることで、図９（Ｄ）に示すように５段階の階段波形の電位変化が小さな（細かな）リング状ゲート電極制御信号を生成するようにしているので、図１４で説明した電位の急峻な変化を防ぐため積分回路を用いて波形をなまらせるのと同じ効果があり、他の配線へのクロストークの影響を低減することができる。この結果、配線間のクロストークによる誤動作で電荷転送されたノイズ読み出しを防ぐことができる。また、本実施の形態では、従来例で述べた積分回路を使わずにクロストークの低減を実現できることから、回路規模の増大を防ぎ、そして駆動能力の低下も防ぐことができる。

なお、本発明は以上の実施の形態に限定されるものではなく、上記の実施の形態ではリング状ゲート電位制御回路７０について説明したが、転送ゲート電位制御回路７２やソース電位制御回路７５などにおいても、実施の形態と同様な構成とすることにより各配線間におけるクロストークを軽減できる。また、上記の実施の形態では図２に示した等価回路で表される図１の固体撮像装置のクロストーク低減について説明したが、図１１に示した従来の固体撮像装置のクロストークの低減も同様にして行えることは勿論である。

本発明の固体撮像装置の駆動方法が適用される固体撮像装置の一画素分の一例の上面図と縦断面図である。 図１の固体撮像装置の一例の等価回路図である。 図２の動作説明用タイミングチャートである。 図１及び図２の固体撮像装置のリング状ゲート電位制御回路並びに転送ゲート電位制御回路のレイアウトイメージである。 図２及び図４のリング状ゲート電位制御回路の一例のブロック図である。 図５中のアナログスイッチ回路の一例の回路図である。 図１及び図２の固体撮像装置で発生するレイアウトにおける配線間の問題の説明図である。 本発明の固体撮像装置の駆動方法の一実施の形態を実現する信号切替制御回路のブロック図である。 図８の動作説明用タイミングチャートである。 図６において、同時に２つのアナログスイッチがオンしたときの図５の出力リング状ゲート電極制御信号の電位を説明する図６の等価回路図である。 従来の固体撮像装置の一例の構成図である。 図１１中の一画素の回路図である。 固体撮像装置で発生するレイアウトにおける配線間の問題の説明図である。 レイアウトにおける配線間の問題を従来解決するためのＲＣを用いた積分回路とその入力波形及び出力波形を示す図である。 リング状ゲート電極配線に容量が負荷した時に生じる問題の説明用波形図である。

符号の説明

３０ 電源部
４３ ｎウェル
４５ リング状ゲート電極
４６ ｎ^＋型ソース領域
４７ ソース近傍ｐ型領域
４８ ｎ^＋型ドレイン領域
４９ 埋め込みｐ⁻型領域
５０、６４ フォトダイオード
５１ 転送ゲート電極
５２、６６ ドレイン電極配線
５３、６９ リング状ゲート電極配線
５４、７４ ソース電極配線（出力線）
５５、７１ 転送ゲート電極配線
６１ 画素敷き詰め領域
６２ 画素
６３ リング状ゲートＭＯＳＦＥＴ
６５ 転送ゲートＭＯＳＦＥＴ
７０、７０−１〜７０−ｍ リング状ゲート電位制御回路
７２ 転送ゲート電位制御回路
７３ ドレイン電位制御回路
７５ ソース電位制御回路
８１〜８３ アナログスイッチ
９１ 中央処理装置（ＣＰＵ）
９２ 電位Ｈｉｇｈ１（Ｖｄｄ）切替オン位置情報保持回路
９３ 電位Ｌｏｗ切替オン位置情報保持回路
９４ 電位Ｖｇ１切替オン位置情報保持回路
９６ 比較回路
９７〜９９ セレクタ
７０１ 信号切替制御回路
７０２ アナログスイッチ回路

Claims (2)

1. 光を光電変換して電荷を蓄積するフォトダイオードと、前記フォトダイオードに露光期間蓄積された電荷を読み出し期間に転送する電荷転送トランジスタと、前記電荷転送トランジスタを通して転送された前記電荷を信号出力線にしきい値の変化として出力する増幅機能を備えた信号出力用トランジスタとからなる画素が、複数規則的に配列された画素敷き詰め領域を有する固体撮像装置の駆動方法であって、
   前記信号出力用トランジスタが、第１の配線で伝送される、レベルが段階的にＭ段階（Ｍは２以上の自然数）変化する階段波形の制御信号により制御されることにより、第２の配線で伝送される転送用制御信号により動作が制御される前記電荷転送トランジスタを通して入力された電荷量を、しきい値の変化として出力する所定の動作を行うとき、前記Ｍ段階の各段階の間に中間レベルの段階を有し、かつ、前記中間レベルへの切替時間位置を可変設定したＮ段階（ＮはＭより大なる自然数）の階段波形を前記制御信号として生成し、その制御信号により前記信号出力用トランジスタを駆動制御することを特徴とする固体撮像装置の駆動方法。
2. 前記信号出力用トランジスタは、基板上のリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記基板の位置に設けられたソース領域と、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記基板に設けられたソース近傍領域とからなり、前記電荷転送トランジスタは、前記フォトダイオードに蓄積された前記電荷を、同じ画素内の対応する前記ソース近傍領域へ全画素一斉に転送し、前記信号出力用トランジスタは、前記Ｎ段階の制御信号が前記リング状ゲート電極に供給されて動作することを特徴とする請求項１記載の固体撮像装置の駆動方法。
   

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