以下、図面を参照して本発明の実施形態について詳細に説明する。
<撮像装置の全体構成>
図1は、本発明に係る電子機器の一例である撮像装置の一実施形態を示す構成図である。なお、ここでは、インターライン転送(IT)方式のCCD固体撮像素子を用いた事例で示す。CCD固体撮像素子は、容量性リアクタンスとなる転送電極を持つ。
ここで、一般的なIT方式のCCD固体撮像素子は、多数のフォトセル(受光部)が2次元マトリクス(行列)状に配され、各垂直列のフォトセルの間にそれぞれ複数の垂直転送CCD(Vレジスタ)が配列され、最後の行の垂直転送CCDに隣接して水平転送CCDが通常1ライン分設けられた構造となっている。以下具体的に説明する。
図示するように、本実施形態の撮像装置1は、IT方式のCCD固体撮像素子10と、このCCD固体撮像素子10を駆動する駆動装置としての駆動回路5とを備えている。
CCD固体撮像素子10は、画素となる複数の受光センサ(電荷生成部)11が2次元マトリクス(行列)状に配列され、また各受光センサ列に対応して図の上下方向に延在する複数のCCD構造の垂直転送レジスタ(第1電荷転送部の一例)13が形成された撮像部(受光部)10aを備えている。受光センサ11は、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する。
撮像部10aにおいては、さらに垂直転送レジスタ13と各受光センサ11との間に読出ゲート部18が介在し、また各画素(ユニットセル)の境界部分にはチャネルストップ部19が設けられている。
また、本実施形態のCCD固体撮像素子10の特徴部分として、撮像部(受光部)10aの外側には、撮像部10aから垂直転送される信号電荷を一時的に保持する電荷蓄積部10bを備え、この電荷蓄積部10bに接続するようにCCD構造の水平転送レジスタ(第2電荷転送部の一例)14が形成されている。つまり、図25に示した従来のCCD固体撮像素子30との対比では、撮像部10aと水平転送レジスタ14との間に電荷蓄積部10bを備えている点が大きく異なるのである。
電荷蓄積部10bは、撮像部10aと同様に、CCD構造の垂直転送レジスタ13を備え、この垂直転送レジスタ13が2段配置されて構成されているものである。ここで、撮像部10a側の垂直転送レジスタ13を有する領域をストレージゲート部STGといい、水平転送レジスタ14側の垂直転送レジスタ13を有する領域をホールドゲート部HLGという。
この電荷蓄積部10bの各垂直転送レジスタ13の最終段(つまりホールドゲート部HLG)に接続するように、図の左右方向に延在するCCD構造の水平転送レジスタ14が1ライン分形成されている。そして、水平転送レジスタ14の後段には電荷信号を電気信号(通常は電圧信号)に変換する電荷検出部(あるいは出力部)としての出力アンプ部16が接続され、さらに出力アンプ部16の後段には相関二重サンプリング(CDS;Correlated Double Sampling)回路17が接続されている。
なお、この例では、CCD固体撮像素子10が相関二重サンプリング回路17を有するように構成しているが、相関二重サンプリング回路17を、CCD固体撮像素子10の外部に設ける態様を採ることもある。
出力アンプ部16は、水平転送レジスタ14から順に注入される信号電荷を図示しないフローティングディフュージョンに蓄積し、この蓄積した信号電荷を信号電圧に変換して、たとえば図示しないソースフォロア構成のトランジスタ回路で構成された出力回路を介してCCD出力信号として相関二重サンプリング回路17に出力する。相関二重サンプリング回路17は、CCD出力信号に含まれるリセットノイズなどのノイズ成分を抑制して撮像信号Sout として出力端子tout から素子外部に出力する。
垂直転送レジスタ13の上(受光面側)には、各列の同垂直位置の垂直転送レジスタ13に共通となるように、4種類の垂直転送電極12(それぞれに参照子_1,_2,_3,_4を付して示す)が、垂直方向に所定の順序で、受光センサ11の受光面に開口部を形成するように配置されている。垂直転送電極12は、水平方向に延在するように、すなわち、受光センサ11の受光面側に開口部を形成するようにしつつ、水平方向に横切るように配線される。
4種類の垂直転送電極12は、1つの受光センサ11に2つの垂直転送電極12が対応するように形成され、かつ駆動回路5から供給される4種類の垂直転送パルスΦV_1,ΦV_2,ΦV_3,ΦV_4で信号電荷を垂直方向に転送駆動するように構成されている。すなわち、2つの受光センサ11を1組にして(電荷蓄積部10b側の最終段も含めて)、4つの垂直転送電極12にそれぞれ垂直転送パルスΦV_1,ΦV_2,ΦV_3,ΦV_4が駆動回路5から印加されるようになっている。
図示した例では、電荷蓄積部10b側において、垂直方向に4つの垂直転送レジスタ13の一組に対応して、組ごとに垂直転送電極12が設けられ、その中で、垂直方向の最上部に位置する受光センサ11は、垂直転送パルスΦV_1が印加される垂直転送電極12_1に対応している。さらに1段前(より電荷蓄積部10b側)の垂直転送電極12_2には垂直転送パルスΦV_2が印加され、さらに1段前(より電荷蓄積部10b側)の垂直転送電極12_3には垂直転送パルスΦV_3が印加され、最も電荷蓄積部10b側の垂直転送電極12_4には垂直転送パルスΦV_4が印加される。
垂直転送レジスタ13は、最終段の1組分の垂直転送電極12(ΦV_1〜ΦV_4が印加される転送電極)12_1〜12_4を介して、さらに電荷蓄積部10bの垂直転送レジスタ13に引き継がれる。この電荷蓄積部10bの上(撮像部10aの受光面側と同じ面側)には、各列の同垂直位置の垂直転送レジスタ13に共通となるように、ストレージゲート電極21およびホールドゲート電極22といった2種類の転送電極が配置されている。ストレージゲート電極21およびホールドゲート電極22は、水平方向に延在するように、すなわち、水平方向に横切るように配線される。
撮像部10aの最終段の垂直転送レジスタ13上に形成された転送電極(ΦV_4が印加される転送電極)12_4の後段に形成されたストレージゲート電極21にはストレージゲートパルスΦVSTGが、ホールドゲート部HLGのホールドゲート電極22にはホールドゲートパルスΦVHLGが、それぞれ駆動回路5から供給される。
水平転送レジスタ14は、各垂直転送レジスタ13に対応して2つの水平転送電極15(それぞれに参照子_1,_2を付して示す)が対応するように形成され、駆動回路5から供給される2相の水平駆動パルスΦH_1,ΦH_2で信号電荷を水平方向に転送駆動するように構成されている。
このような構成の撮像装置1の一連の動作を概説すれば以下の通りである。CCD固体撮像素子10の受光センサ11の各々に蓄積された信号電荷が、駆動回路5から発せられた読出パルスΦROGが読出ゲート部18のゲート電極に印加されそのゲート電極下のポテンシャルが深くなることにより、当該読出ゲート部18を通して垂直転送レジスタ13に読み出される。この受光センサ11から垂直転送レジスタ13への信号電荷の読出しを、特にフィールドシフトともいう。
撮像部10aの垂直転送レジスタ13は4種類の垂直転送電極12に対応する4種類の垂直転送パルスΦV_1〜ΦV_4によって転送駆動され、電荷蓄積部10bのストレージゲート部STGがストレージゲートパルスΦVSTGで駆動され、ホールドゲート部HLGがホールドゲートパルスΦVHLGで駆動される。これにより、各受光センサ11から読み出された信号電荷は、1走査線(1ライン)に相当する部分ずつ順に垂直方向に転送され水平転送レジスタ14に送られる。
ストレージゲート部STGとホールドゲート部HLGとでなる電荷蓄積部10bは、撮像部10aとは異なり、垂直画素ピッチと無関係にデザインできるため、ストレージゲート電極21およびホールドゲート電極22の電極幅を大きく取ることができ、各電極21,22の低抵抗化を図ることができる。この点は、電荷蓄積部10bから水平転送レジスタ14への垂直電荷転送を高速で行なう上で非常に有利である。
ここで、詳細は後述するが、本実施形態の垂直電荷転送(いわゆる垂直ラインシフト)は、通常の水平ブランキング期間の一部にて行なわれる垂直ラインシフトとは異なり、撮像部10aにおける垂直ラインシフトは水平有効期間の一部にて行ない、電荷蓄積部10bにおける垂直ラインシフトは水平ブランキング期間の一部にて行なうようにしている。
水平転送レジスタ14は、駆動回路5から発せられた2相の水平転送パルスΦH_1,ΦH_2に基づいて、複数本の垂直転送レジスタ13の各々から垂直転送された1ラインに相当する信号電荷を順次出力アンプ部16側に水平転送する。
出力アンプ部16は、水平転送レジスタ14から順に注入される信号電荷を信号電圧に変換してCCD出力信号として相関二重サンプリング回路17に供給する。相関二重サンプリング回路17は、そのCCD出力信号に含まれるノイズ成分を抑制して出力端子tout から外部に撮像信号Sout として出力する。
<垂直転送電極の配線構造>
図2は、図1に示したCCD固体撮像素子10の4種類の垂直転送電極12の配置構造の一例を示す図である。
図示するように、2次元マトリクスに配された受光センサ11の各垂直列の受光センサ11の間にそれぞれ複数の垂直転送レジスタ(V−CCD)13が配列され、各受光センサ11と垂直転送レジスタ13との間には読出ゲート部18が介在している。また各画素(ユニットセル)の境界部分にはチャネルストップ部19が設けられている。
垂直転送レジスタ13の受光面(紙面の前面)側には、各列の同垂直位置の垂直転送レジスタ13に共通となるように、水平方向に延在した薄膜化した多結晶シリコン膜(Poly)などでなる4種類の垂直転送電極12が、受光センサ11の受光面にセンサ開口部118を形成するように配置されている。
特に、この例では、2層電極・4相駆動となるような配置構造にしており、垂直転送パルスΦV_2,ΦV_4が供給される1層目の垂直転送電極12_2,12_4の上に2層目として、垂直転送パルスΦV_1,ΦV_3が供給される垂直転送電極12_1,12_3を設けている。
各層の垂直転送電極12は、パターン形状が殆ど同じである。図示した例では、1層目の垂直転送電極(第2電極)12_2と垂直転送電極(第4電極)12_4とはパターン形状が殆ど同じ構造であり、また2層目の垂直転送電極(第1電極)12_1と垂直転送電極(第3電極)12_3とはパターン形状が殆ど同じ構造であり、さらに垂直転送電極12_1と垂直転送電極12_2とが2層構造となり、また垂直転送電極12_3と垂直転送電極12_4とが2層構造となるように形成されている。なお、1層目と2層目とはそのパターン形状が異なる。
これからも分かるように、4種類の垂直転送電極12は、CCD固体撮像素子10の撮像部10aのほぼ全面を覆っている。また、2層構造となっており、電極間のオーバーラップ容量が大きい。
<駆動回路;基本>
図3および図4は、撮像装置3を駆動する駆動回路の基本構成例を説明する図である。ここで、図3は、垂直ドライバの等価回路とCCD固体撮像素子30(図25を参照)との関係を説明するように示している。また、図4は、垂直転送パルスΦVのステップ応答を説明する図である。
先ず、図示を用いた説明を割愛するが、撮像部側では、垂直転送電極32と遮光膜との間には結合(カップリング)容量C1が形成され、また、垂直転送電極32と半導体基板NSUBとの間にも結合容量C2が形成される。また出力アンプ部36側では、出力アンプ部36を構成するトランジスタのゲートと半導体基板NSUBとの間に、バックゲート効果による結合容量C3が形成される。
各垂直転送電極32とCCD基板との間の等価容量CLは結合容量C1と結合容量C2との並列成分に略等しいと考えてよい。なお、垂直転送電極32に関連する容量としては、この結合容量C1,C2の他にも、他の垂直転送電極32との間に形成される電極間容量も存在する。
また、CCD固体撮像素子30内部に存在する接地抵抗として、遮光膜と接地GND間に発生する遮光膜抵抗R1と、半導体基板NSUBの基板抵抗R2とが存在する。これらの合成成分であるトータルの接地抵抗Rは、遮光膜抵抗R1と基板抵抗R2の並列成分に略等しいと考えてよい。
図3において、CCD固体撮像素子30は、等価回路でCCD固体撮像素子60として表しており、駆動回路4で駆動されるようになっている。なお、等価回路で示されたCCD固体撮像素子60おいて、接地抵抗R61はCCD基板の等価抵抗を示し、接地抵抗Rに相当するもので、遮光膜抵抗R1と基板抵抗R2の並列成分に略等しい。また、抵抗素子R62,R63は垂直転送電極32の電極抵抗を示す。また、容量素子C62,C63は垂直転送電極12とCCD基板との間の等価容量を示す。また、容量素子C64は電極間の等価容量を示す。
なお、CCD固体撮像素子における電極等価容量は、画素数や使用するプロセスあるいはレイアウト形状に依存して大きく変化する。一般的には、等価容量CL(容量素子C62,C63)は、100〜1000pF程度であり、接地抵抗R61は、数10Ω程度である。また、抵抗素子R62,R63は、数10〜数100Ω程度である。
垂直転送電極32に垂直転送パルスΦVを供給する垂直ドライバ40は駆動回路4に設けられる。垂直ドライバ40は、たとえば垂直転送パルスΦV_1〜ΦV_4を発生させ、CCD固体撮像素子60は、たとえばこれらの垂直転送パルスΦV_1〜ΦV_4が印加される垂直転送電極32_1〜32_4を含む。
図3では、モデル化の容易のため、垂直ドライバ40は1つの垂直転送パルスΦV(出力電圧Vout )のみを生成するが、CCD固体撮像素子60は、基本的には、複数のドライバによって転送電極ごとに個別に駆動される(たとえば、他の垂直ドライバや水平ドライバであるドライバ70)。たとえば、垂直転送電極32の種類(相別)分の垂直ドライバ40が設けられ、それぞれによって、各垂直転送電極32が相別に駆動される。
等価回路で示されたCCD固体撮像素子60からも分かるように、CCD固体撮像素子60(CCD固体撮像素子30)は、垂直ドライバ40から見ると容量性リアクタンス負荷である。
垂直ドライバ40は、端子403から入力された制御信号Dinを論理反転するインバータ41と、端子403から入力された制御信号Dinのレベルに応じた制御信号Vg1を出力するレベルシフト回路(L/S)42と、端子403から入力された制御信号Dinをインバータ41で論理反転した制御信号NDinのレベルに応じた制御信号Vg2を出力するレベルシフト回路43とを備える。
また、垂直ドライバ40は、レベルシフト回路42,43の後段に、一定の電圧V1,V2(電圧値V)を端子401,402から入力し、出力電圧Vout として出力端子404からCCD固体撮像素子60に対して出力するスイッチ48,49を備える。
垂直ドライバ40は、それぞれ端子401,402に与えられる一定電圧V1,V2のいずれかを出力端子404から出力電圧Vout として、CCD固体撮像素子60に供給する。たとえば、電圧V1はハイレベル、電圧V2はローレベルに設定される。
垂直ドライバ40では、端子403から制御信号Dinが入力され、そのレベルに応じて、レベルシフト回路(L/S)42,43から、スイッチ48,49をオンするための制御信号Vg1,Vg2が出力される。そして、スイッチ48がオンするときは、定常時の出力電圧Vout は電圧V1となり、スイッチ49がオンするときは、定常時の出力電圧Vout は電圧V2となる。
等価回路で示されたCCD固体撮像素子60は、垂直ドライバ40の出力電圧Vout によって、電極68を介して駆動される。このため、その際の駆動信号が、電極68とCCD基板との間の等価容量である容量素子C62を介して接地抵抗R61に印加され、これによって、出力電圧Vout に応じたノイズ成分が現われるようになるのである。
加えて、等価回路で示されたCCD固体撮像素子60は、他の垂直ドライバや水平ドライバ(以下ドライバ70という)によっても電極69を介して駆動される。このため、他方の電極69に対する駆動電圧の過渡的な変動が、一方の電極68に対する駆動電圧に干渉することで、たとえばクロストークノイズなどの画質劣化が生ずる。
すなわち、他方の電極69への駆動信号が、電極69とCCD基板との間の等価容量である容量素子C63を介して遮光膜抵抗R1と基板抵抗R2の並列成分に略等しいCCD基板の等価抵抗を示す接地抵抗R61に印加される。また、他方の電極69への駆動信号が、電極間の等価容量である容量素子C64を介して電極68に現われ、それが、電極68とCCD基板との間の等価容量である容量素子C63を介して接地抵抗R61に印加される。
ここで、図3(B)に示すように、それぞれ位相の異なる垂直転送パルスΦVでCCD固体撮像素子を駆動すると、その出力電圧Vout の位相差に応じたVSUB変動が現われ、画像にノイズ成分が現われるようになるのである。なお、図3(C)については後で説明する。
図4を用いて、垂直転送電極12に付く接地抵抗R61の影響について、さらに詳細に説明する。図4(A1)は、接地抵抗R61がない(つまり接地抵抗R61の抵抗値がゼロ)場合における出力電圧Vout のステップ応答を求めるための等価回路図であり、図4(A2)は、その応答波形を示す図である。また図4(B1)は、接地抵抗R61がある(つまり接地抵抗R61の抵抗値≠ゼロ)場合における出力電圧Vout のステップ応答を求めるための等価回路図であり、図4(B2)は、その応答波形を示す図である。なお、図4(A2)および図4(B2)の各応答波形は、シミュレーションによるものである。
図4(A1)および図4(B1)において、抵抗素子R44は垂直ドライバ40の出力抵抗(出力インピーダンスRo)と垂直転送電極12の配線抵抗を示す抵抗素子R62との合成成分(Ro+R62)であり、本例の場合、垂直ドライバ40の出力抵抗は、主にスイッチ48,49の等価抵抗(等価インピーダンス)である。
ここで、図3や図4(A1)、図4(B1)に示した等価回路図において、出力電圧Vout のステップ応答(たとえば電圧振幅Vの垂直転送パルスΦVを供給したとき)を求めると、以下の式(1)のようになる。
特に、時刻t=0のときは、式(1)にt=0を代入し、式(2)の通り、t=0における出力電圧Vout の値を得る。
ここで、図4(A2)には、接地抵抗がない場合つまりR61=0の場合の出力電圧Vout の応答波形を示し、図4(B2)には、接地抵抗があるつまり場合R61≠0の場合の出力電圧Vout の応答波形を示している。各図において、線分L1は垂直転送電極12に供給される矩形状の垂直転送パルスΦV(=V1)の応答波形を示し、線分L2は抵抗素子Roの抵抗値が小さい場合の応答波形を示し、線分L3抵抗素子Roの抵抗値が大きい場合の応答波形を示す。
図4(A2)、図4(B2)から分かるように、CCD基板の等価抵抗R61が“0”でない場合(通常0ではない)には、立上り部分の時刻t=0において、出力電圧Vout が急峻に立ち上がることが分かる。なお、立下り部分の時刻t=1においては、出力電圧Vout が急峻に立ち下がる。
また、CCD固体撮像素子60では、電極68には式(1)で示す電圧が発生すると同時に、他方の電極69には、上記した出力電圧Vout の応答とは異なる応答をする駆動電圧が印加される。そして、電極68〜電極69間の結合容量である容量素子C64とドライバ70の出力インピーダンスは微分回路を形成して、出力電圧Vout が電極69に影響を及ぼす(干渉する)。この影響は、特にt=0において出力電圧Vout が急峻に立ち上がる場合に顕著となる。
加えて、CCD基板の等価抵抗R61が“0”でない場合(通常“0”ではない)には、電極68に観測される電圧V68(t)は、式(3)のようになり、同様にt=0において、容量素子C63を介して電極69に影響を及ぼす(干渉する)。
このように、1つの電極に対する駆動電圧の過渡的な変動が、他の電極に対する駆動電圧に干渉することで、たとえばクロストークノイズなどの画質劣化が生ずる。したがって、従来は、この画質劣化を防止するために、垂直駆動(垂直転送)を水平有効走査期間でない水平ブランキング期間に行なうことにしており、CCD固体撮像素子における転送速度向上の妨げとなっている。
このようなノイズに対する解決手法の一例として、本願出願人は、特開2005−269060号(特願2004−076598号)や特願2005−162034号にて、一般的な急峻なトランジェント特性を持つ垂直転送パルスΦVに代えて、より緩やかなトランジェント特性を持つ垂直転送パルスΦVを使用して撮像部10aの垂直転送レジスタ13を転送駆動する仕組み(トランジェントスピードを遅くする駆動方法ともいう)を提案している。
また、本願出願人は、特願2005−028606号にて、トランジェントスピードを遅くする駆動方法に加えて、行方向への有効転送期間内の駆動時には、組ごとつまり少なくとも2種類の駆動信号ごとに、各駆動信号を逆相で駆動するコンプリメンタリ駆動の仕組みを提案している。
たとえば、先にも説明したように、接地抵抗がある(R61≠0)場合、その出力電圧Vout の応答波形は図4(B2)に示すように、接地抵抗R61の影響によって、立上り部分のt=0については出力電圧Vout が急峻に立ち上がるし、立下り部分のt=1については出力電圧Vout が急峻に立ち下がる。このことは、式(3)において、t=0としたとき、V68(0)=V・(R61/(Ro+R61))となり、また式の導出過程を割愛するが、t=1としたときはV68(1)=V(1−(R61/(Ro+R61)))となることからも明らかである。したがって、このような急峻な立上り部分や立下り部分によってノイズが画像に現われてしまう。
これに対して、2つの駆動信号を逆相にして駆動するコンプリメンタリ駆動とすれば、それぞれの駆動信号に起因するノイズ成分も逆相になり、結果的にノイズを相殺するように作用するので、列方向への電荷転送時に発生するクロストークノイズを低減することができる。
<駆動タイミング>
図5および図6は、トランジェントスピードを遅くする駆動方法を実現する駆動タイミング例を示した図である。ここで、図5は、コンプリメンタリ駆動を適用した場合の例であり、図6は、コンプリメンタリ駆動を適用しない場合の例である。
本実施形態のCCD固体撮像素子10では、受光センサ11において受光され光電変換して受光量に応じた信号電荷が蓄積される。この受光センサ11の信号電荷は、垂直ブランキング期間に受光センサ11から垂直転送レジスタ13へ読み出され、以後、1水平ラインごとに信号電荷が電荷蓄積部10bや水平転送レジスタ14側に垂直転送される、すなわちいわゆる垂直ラインシフトが行なわれて、水平転送レジスタ14に転送される。そして、水平転送レジスタ14に転送された信号電荷は水平有効転送期間に水平方向に転送され出力アンプ部16並びに相関二重サンプリング回路17を通じて外部に出力される。
<低速トランジェント駆動>
ここで、第1実施形態の駆動手法における垂直ラインシフト動作は、垂直転送電極12_1〜12_4に4種類の垂直転送パルスΦV_1〜ΦV_4を印加する撮像部10aから電荷蓄積部10bへの第1段階の垂直電荷転送(垂直ラインシフト)と、ストレージゲート部STGへのストレージゲートパルスΦVSTGの印加およびホールドゲート部HLGへのホールドゲートパルスΦVHLGの印加による電荷蓄積部10bから水平転送レジスタ14への第2段階の垂直電荷転送(垂直ラインシフト)の2段構えで行なう点に特徴を有している。
特に、図5(A)に示すように、第1段階の垂直ラインシフトを水平有効走査期間Hs中にトランジェントスピードを遅くした垂直転送パルスΦVを用いて低速で行なう低速トランジェント駆動にしつつ、第2段階の垂直ラインシフトを水平ブランキング期間Hb中に急峻なトランジェント特性を持つ転送パルス(ストレージゲートパルスΦVSTG、ホールドゲートパルスΦVHLG)を用いて高速で行なう高速トランジェント駆動にしている。こうすることで、有効画像中に現われるノイズを低減しつつ、水平ブランキング期間Hbを短縮することで高速読出しを実現するようにしている。
このような2段構えの垂直電荷転送を実現するための仕組みとして、上述したように撮像部10aの垂直転送レジスタ13の最終段の垂直転送電極12_4を有する転送部と水平転送レジスタ14との間に、ストレージゲート部STGとホールドゲート部HLGとを有する電荷蓄積部10bを設けているのである。
水平有効走査期間Hs中に垂直ラインシフト駆動を行なうと、CCD転送部内での垂直駆動パルスΦV_1〜ΦV_4、すなわちそのクロック波形の立上りTrおよび立下りTf、いわゆるトランジェントによるクロストークノイズの影響が問題となる。このため、この第1実施形態では、図5(A)に示すように、垂直ラインシフトの垂直駆動パルスφV_1〜φV_4における立上りTrおよび立下りTfの傾きΔV/ΔT(ΔVはパルス電圧、ΔTは時間である)を小さくし、すなわちトランジェントスピードを遅くするようになす。ここで、トランジェントスピードΔV/ΔTは、垂直転送パルスΦV_1〜ΦV_4を印加したときに発生するクロストークノイズを相関二重サンプリング回路17で除去できる程度に低速とする。
垂直駆動パルスΦV_1〜ΦV_4のトランジェントスピードを遅くして実験を行なったところ、トランジェントスピードΔV/ΔTが、50mV/1nsec以下(ただし“0”を含まず)ならば、垂直ラインシフト時に発生するクロストークノイズが相関二重サンプリング回路17で除去され、水平有効走査期間Hs中に垂直ラインシフトを行なっても固体撮像素子のCCD出力への画像ノイズ(縦筋)の影響を低減できることが確認された。すなわち、トランジェントスピードΔV/ΔTが50mv/1nsec以下(“0”を含まず)の垂直駆動パルスによるクロストークノイズは高い周波数成分がなく、相関二重サンプリング回路17で十分除去される。
因みに、従来の垂直ラインシフトの垂直転送パルスのトランジェントスピードΔV/ΔTは、約1V/1nsec程度あり、このような垂直転送パルスによるクロストークノイズは高い周波数成分がありCDS回路では除去できない。
図5(A)では、水平有効走査期間Hs中の垂直転送パルスΦV_1〜ΦV_4のクロック波形のトランジェント期間をランプ波形で示しているが、垂直駆動パルスΦV_1〜ΦV_4の立上りTrおよび立下りTfの遷移特性、すなわちこの立上りおよび立下りTfの大局的な傾きが従来よりもゆっくりとしている(傾きを滑らかにする)ものであればよく、ランプ波形に限らず、指数関数状に遷移するような特性であってもよいし、階段状に遷移する特性であってもよい。階段状に遷移させる場合には、階段の変化を極力小さくする、すなわちステップ数を多くするのがよい。
なお、図5に示す駆動タイミングでは、水平有効走査期間Hs中での垂直ラインシフトで転送電極に印加される垂直駆動パルスのトランジェントスピードを遅くしているが、図5(B)に示すように、垂直ブランキング期間Vb中に転送電極へ印加する垂直転送パルスΦVのトランジェントスピードは速くし、高速転送を可能にする。たとえば、高速動作を必要とするカムコーダの電子手振れ補正動作、あるいは放送業務用のフレームインターライン転送(FIT)方式のCCD固体撮像素子などのときは、垂直ブランキング期間Vb中に高速駆動を行なう必要がある。このような場合の垂直ブランキング期間中での高速駆動は、通常のCMOSドライバにより、垂直転送電極12_1〜12_4にトランジェントスピードの速い垂直駆動パルスΦV_1〜ΦV_4を印加することによって行なわれる。
垂直ブランキング期間Vbでの高速動作と、水平ブランキング期間Hbでの低速動作とを両立させるため、2スピードの切り替え機能を備えたドライバを用いることができる。
このような撮像部10aに対しての低速トランジェント駆動を用いた電荷蓄積部10bへの電荷転送駆動手法によれば、水平有効走査期間Hsに垂直転送パルスΦV_1〜ΦV_4に傾きおよび変化、すなわち、トランジェントスピードΔV/ΔTを遅くして垂直ラインシフトを行なうので、垂直転送パルスΦV_1〜ΦV_4を印加して発生したクロストークノイズを後段の相関二重サンプリング回路17で除去することができる。これによって、画像ノイズ(縦筋)を抑制することができる。
また、電荷蓄積部10bに対しての高速トランジェント駆動を用いたストレージゲートパルスΦVSTGおよびホールドゲートパルスΦVHLDによる水平転送レジスタ14への電荷転送駆動手法と併用することで、電荷蓄積部10bから水平転送レジスタ14へは信号電荷を高速で転送できるので、水平ブランキング期間Hbを短縮することができる。この結果、高速フレームレートを図ることができる。
また、ストレージゲート部STGとホールドゲート部HLGは、垂直画素ピッチと無関係にデザインできるため、ストレージゲート電極21およびホールドゲート電極22の電極幅を大きく取ることができる。このため電極21、22の低抵抗化を図ることができ、ストレージゲート部STGから水平転送レジスタ14への信号電荷の転送を高速化することが容易となる。また裏打ち配線などもしやすくなり、より電極21、22の低抵抗化を図り、転送の高速化を図ることができる。さらに、短い水平ブランキング期間Hbで水平転送レジスタ14への信号電荷の転送可能となる。その結果、さらなる高フレーム化が実現できる。
このように、トランジェントスピードを遅くする駆動方法を採用して、垂直ラインシフト駆動として低速と高速2つの駆動を備えることで、水平有効期間Hs中に第1段階の垂直ラインシフトを行なっても垂直転送パルスΦVは低速トランジェントであるため画像ノイズ(縦筋)が出なくなり、水平ブランキング期間Hb中に第2段階の垂直ラインシフトを高速トランジェントの垂直転送パルスΦVで行なうので、水平ブランキング期間Hbを大幅に縮めることができ、高フレームレート化を実現することができる。したがって、カムコーダの電子手振れ動作および放送業務用FITなどの高速動作を必要とするときにもこの駆動方法を適用することができる。
<コンプリメンタリ駆動>
加えて、図5に示すように、何れか複数の垂直転送電極12を組にして、それぞれに逆相の垂直転送パルスΦVを供給する、つまり、垂直転送パルスΦVをコンプリメンタリに動かすようにしている点に大きな特徴を有する。通常であれば、図6に示すように、それぞれ位相の異なる4種類の駆動パルスを供給しているのと大きく異なるのである。
たとえば、CCD固体撮像素子10の撮像部10aの垂直転送電極12の配置構造が2層の場合に、垂直転送電極12が交互に同じ構造をしていて、同構造の電極の駆動パルスをコンプリメンタリに動かすことで、垂直転送電極12とPWELL-#2b や半導体基板SUB間の結合容量で生じる電位変動を相殺する効果を出すことができる。
また、コンプリメンタリ駆動(逆相駆動)にすることによって、垂直転送パルスΦV用の期間を半減することができ、その結果としてトランジェント時間を2倍にできるため、よりトランジェントスピードを下げてクロストークノイズを減らすこともできる。
また、クロストークノイズを減らすことができるので、出力アンプ部16などに高ゲインアンプを使用してもノイズの問題から解消され、高感度・高速化を図ることができる。
<コンプリメンタリ駆動の効果>
図7および図8は、コンプリメンタリ駆動を行なうことによる主要な効果を説明する図である。ここで、図7は、垂直ドライバの等価回路とCCD固体撮像素子30との関係を説明する図である。また、図8は、垂直ドライバ50によってトランジェントスピードを低速にできる原理を説明する図である。
図7において、CCD固体撮像素子10は、図3と同様に等価回路でCCD固体撮像素子60として表しており、垂直転送電極12に垂直転送パルスΦVとストレージゲートパルスΦVSTGおよびホールドゲートパルスΦVHLGを供給する本実施形態特有の垂直ドライバ50を備えた駆動回路5で駆動されるようになっている。
垂直ドライバ50は、たとえば垂直転送パルスΦV_1〜ΦV_4を発生させ、CCD固体撮像素子60は、たとえばこれらの垂直転送パルスΦV_1〜ΦV_4が印加される垂直転送電極12_1〜12_4を含む。図7では、モデル化の容易のため、垂直ドライバ50は1つの垂直転送パルスΦV(出力電圧Vout )のみを生成するが、CCD固体撮像素子60は、複数のドライバによって駆動される(たとえば、他の垂直ドライバや水平ドライバであるドライバ70)。
たとえば、図7に示したようにコンプリメンタリ駆動を考えた場合、電極68に垂直転送パルスΦV_1を供給する場合には電極69に垂直転送パルスΦV_1とは逆相の垂直転送パルスΦV_3を供給するし、電極68に垂直転送パルスΦV_2を供給する場合には電極69に垂直転送パルスΦV_2とは逆相の垂直転送パルスΦV_4を供給する。
垂直ドライバ50は、端子503から入力された制御信号Dinを論理反転するインバータ51と、端子503から入力された制御信号Dinのレベルに応じた制御信号Vg1を出力するレベルシフト回路(L/S)52と、端子503から入力された制御信号Dinをインバータ51で論理反転した制御信号NDinのレベルに応じた制御信号Vg2を出力するレベルシフト回路53とを備える。
また、垂直ドライバ50は、レベルシフト回路52,53の後段に、電圧出力部54とインピーダンス制御部55とを備える。電圧出力部54は、一定の電圧V1,V2(電圧値V)を端子501,502から入力し、出力電圧Vout として出力端子504からCCD固体撮像素子60に対して出力する。たとえば、電圧V1はハイレベル、電圧V2はローレベルに設定される。
インピーダンス制御部55は、出力端子504から見た出力インピーダンスを、容量性リアクタンス負荷となるCCD固体撮像素子60の伝達特性に応じて制御する。図7において、インピーダンス制御部55は、多段接続された複数のディレイライン(遅延素子)56(それぞれに参照子_1,_2,…,_mを付して示す)、多段接続された複数のディレイライン(遅延素子)57(それぞれに参照子_1,_2,…,_mを付して示す)、各ディレイライン56,57に対応して設けられたスイッチ58,59(それぞれに参照子_1,_2,…,_mを付して示す)を含む。ここで、後述するように、各スイッチ58,59は、インピーダンス成分がCCD固体撮像素子60の伝達特性に応じてそのオン/オフが適切に設定される。
垂直ドライバ50は、出力電圧Vout によってCCD固体撮像素子60の一方の電極68を駆動するが、他の垂直ドライバや水平ドライバであるドライバ70はCCD固体撮像素子60の他方の電極69を駆動する。
ここで、ディレイライン56およびスイッチ58は出力電圧Vout として端子501から電圧V1を出力するときの出力インピーダンスを制御し、ディレイライン57およびスイッチ59は出力電圧Vout として端子502から電圧V2を出力するときの出力インピーダンスを制御する。
たとえば、ディレイライン56およびスイッチ58の構成は以下のようになっている。すなわち、各スイッチ58の一端は、端子501(電圧V1)に共通に接続され、他端は、出力端子504に共通に接続されている。また、各スイッチ58は、各ディレイライン56の前後に配列され、レベルシフト回路52からの制御信号Vg1がディレイライン56を伝達するにつれて、スイッチ58_1からスイッチ58_mに向けて、遅延を伴って順にオンしていく。
各スイッチ58は、インピーダンス成分を有している。したがって、制御信号Vg1がディレイライン56を伝達し各スイッチ58が順にオンするにつれて、スイッチ58によって形成される並列インピーダンスの値は、徐々に低下していく。すなわち、端子504から見た垂直ドライバ50の出力インピーダンスは、徐々に低下していく。
同様に、各スイッチ59の一端は、端子502(電圧V2)に共通に接続され、他端は、出力端子504に共通に接続されている。また、各スイッチ59は、各ディレイライン57の前後に配列され、レベルシフト回路53からの制御信号Vg2がディレイライン57を伝達するにつれて、スイッチ59_1からスイッチ59_mに向けて、遅延を伴って順にオンしていく。
各スイッチ59は、インピーダンス成分を有している。したがって、制御信号Vg2がディレイライン57を伝達し各スイッチ59が順にオンするにつれて、スイッチ59によって形成される並列インピーダンスの値は、徐々に低下していく。すなわち、端子504から見た垂直ドライバ50の出力インピーダンスは、徐々に低下していく。
このように、垂直ドライバ50では、端子503から制御信号Dinが入力され、そのレベルに応じて、レベルシフト回路52,53の何れかから、スイッチ58,59をオンするための制御信号Vg1,Vg2がディレイライン56,57に与えられる。すなわち、インバータ51によって、レベルシフト回路52,53の一方の入力がハイレベルとなり、その一方のレベルシフト回路の出力信号が対応する一方のディレイライン上を伝達して対応する一方の各スイッチを順にオンしていくことになる。
このようにしてインピーダンス制御部55にて垂直ドライバ50の出力インピーダンスを制御すれば、出力電圧Vout のトランジェントスピードΔV/ΔTを低速にできる。
たとえば、図8(A)は、図4(A1),図4(B1)に対応するもので出力電圧Vout のステップ応答を求めるための等価回路を示し、図8(B)は、その応答波形を示すもので図4(A2),図4(B2)に対応するものである。なお、図8(B)は、等価回路において容量素子C62が含まれていないものとして示している。
図8(A)において、インピーダンス素子Z58は垂直ドライバ50の出力端子から見た出力インピーダンスZoと垂直転送電極12の配線抵抗を示す抵抗素子R62との合成成分(Zo+R62)であり、本例の場合、垂直ドライバ50の出力インピーダンスZoは、主にスイッチ58,59の等価インピーダンスである。ここで、垂直ドライバ50の出力インピーダンスZoの値は、Zo(t)= rs0・exp(-αt) ( rs0:初期値=Zo(0) 、α:定数)に従って、時間とともに変化するものとする。
ここで、図8(A)に示した等価回路図において、出力電圧Vout のステップ応答(たとえば電圧振幅Vの垂直転送パルスΦVを供給したとき)を求めると、式(4−1)のようになる。垂直転送電極12の配線抵抗を示す抵抗素子R62を無視すれば式(4−2)のようになり、さらに容量素子C62が含まれていないものとすれば式(4−3)のようになる。
特に、時刻t=0のときは、式(4−2),式(4−2)にt=0を代入し、式(5)の通り、t=0における出力電圧Vout の値を得る。
ここで、式(5)を、t=0のときの従来の出力電圧Vout(0)=V・(R61/(R61+ Ro)(式(2)参照)と比較すると、垂直ドライバ50の出力インピーダンスZoの初期値 rs0を調整することで、出力電圧Vout のt=0における値を従来よりも低減させることができる。たとえば、 rs0=8・Roとすると、出力電圧Vout のt=0における値を約1/8にすることができる。また、インピーダンス素子Z58の値が大きいので、出力電圧Vout の過渡特性を滑らかにする、すなわち、出力電圧Vout のトランジェントスピードを低速にすることもできる。
ただし、このままでは、トランジェントスピードが過度に低下してしまい、出力電圧Vout が、垂直転送パルスΦVのアクティブ期間内に定常レベル(=V)に達せず、垂直転送電極12を十分に駆動できないことが懸念される。
これを避けるには、時間の経過とともに、垂直ドライバ50の出力インピーダンスZoを低下させるとよく、たとえば指数関数状に低下させると、図8(B)に示すように、出力電圧Vout の過渡応答特性(容量素子C62は含まれていないものとする)を滑らかにする、すなわち、出力電圧Vout のトランジェントスピードを低速にすることができる。
なお、図8に示した等価回路では、垂直ドライバ50の出力インピーダンスZoを指数関数で表現したが、t=0の時点に限れば、初期値 rs0の値が出力電圧Vout のトランジェントスピードを低速にする上で重要になり、必ずしも垂直ドライバ50の出力インピーダンスを指数関数表現にしなくてもよい。ただし、通常、容量性リアクタンス負荷としてのCCD固体撮像素子60内の時間軸で表現した伝達特性は、exp因子を持つため、それに合わせて垂直ドライバ50の出力インピーダンスに時間軸に対してexp因子を持たせれば、出力電圧Vout のトランジェント特性(過渡特性)が滑らかになり、より好ましい。
このように、CCD固体撮像素子60の時間軸で表現した伝達特性がexp因子を持つことに合わせて、スイッチ58,59のインピーダンスを、スイッチ58_1,58_2,…,58_mと指数関数的に小さくなるように割り付ければ理想的である。
なお、CCD固体撮像素子における電極等価容量は、画素数や使用するプロセスやレイアウト形状(纏めてデバイス特性ともいう)に依存して大きく変化するため、ある特定のCCD固体撮像素子に対して最適化された従来の垂直ドライバによる駆動電圧の過渡特性が他のCCD固体撮像素子に対して必ずしも最適化されたものにはならない。したがって、CCD固体撮像素子に応じて駆動電圧の過渡特性を簡便に制御できる方法が望まれる。
このためには、各スイッチ58,59におけるインピーダンスの値は、容量性リアクタンス負荷となるCCD固体撮像素子60の伝達特性に合わせて適切に設定することが望ましい。特に、図8(B)で示したように、出力電圧Vout (t=0)における電圧が低い、すなわち、インピーダンスの初期値 rs0が大きいほど、トランジェントスピードを低速にする上で好ましいので、垂直ドライバ50では、t=0において出力インピーダンスとなるスイッチ58_1,59_1のインピーダンスを最も高く設定する。このスイッチ58_1,59_1のインピーダンスを適切に設定するだけで、t=0における出力電圧Vout の値が十分に小さくなり、従来と比較して有利な効果が得られる。
ただし、このように、立上り時(t=0)および立下り時(t=1)の垂直ドライバ50の出力インピーダンスZoを大きくし、また出力インピーダンスZoを時間の経過とともに低下させるようにすることで、トランジェントスピードの遅い低速の駆動パルスで垂直転送電極12を駆動しても、依然として、出力電圧Vout(0)=V・(R61/(R61+rs0) もしくは出力電圧Vout(1)=V(1−(R61/(R61+rs0))が残っているので、その電圧変化によってクロストークノイズの縦筋が画像に現われてしまうし、トランジェント期間の電圧変化も画像に現われてしまう。
たとえば、図7にて説明したように、等価回路で示されたCCD固体撮像素子60は、垂直ドライバ50で一方の電極68を駆動するとき、他のドライバ70によって他方の電極69を駆動する。このため、他方の電極69に対する駆動電圧の過渡的な変動が、一方の電極68に対する駆動電圧に干渉する。
ここで、特開2005−269060号や特願2005−162034号にて提案しているトランジェントスピードを遅くする駆動方法では、図6や図7(B)に示すように、たとえば4種類のそれぞれ位相の異なる垂直転送パルスΦVでCCD固体撮像素子を駆動するようにしているので、たとえトランジェントスピードを低速にした垂直転送パルスΦVで駆動したとしても、その位相差に応じたノイズ成分が現われ、クロストークノイズが依然として残ってしまう。
これに対して、図5や図7(C)に示すように、何れか2つの垂直転送電極12を組にして、それぞれに逆相の垂直転送パルスΦVa,ΦVbを供給して垂直転送パルスΦVをコンプリメンタリ駆動すれば、一方の電極68を駆動する垂直転送パルスΦVaによる電位変動と他方の電極69を駆動する垂直転送パルスΦVbによる電位変動とが互いに逆極性となり相殺し合うようになるので、結果的に、垂直転送電極12とPWELL-#2b や半導体基板SUB間の結合容量で生じる電位変動をほぼゼロにすることができる。
なお、逆極性で駆動することで電位変動を相殺し合うようにするには、電極構造の対象性も問題となる。この点では、図2に示したように、2層電極・4相駆動の例では、逆相駆動の対象となる垂直転送電極12は、垂直転送パルスΦV_1,ΦV_3が供給される2層目の垂直転送電極12_1,12_3もしくは垂直転送パルスΦV_2,ΦV_4が供給される1層目の垂直転送電極12_2,12_4であり、これらはともに2層目もしくは1層目の電極で、パターン形状も殆ど同じために、容量のバランスがとれコンプリ駆動によるノイズキャンセル効果が得易い。
ただし、電極構造のバランスの悪い組合せの場合でも、垂直ドライバ50側の駆動能力を合せる、現実的には電圧振幅を調整することで、クロストークノイズが最小になる条件にすることもできる。
<ばらつきや環境変動の影響>
このように、CCD固体撮像素子10の転送電極を駆動する際に、トランジェントスピードを低速にして駆動する手法を採用したり、加えて、コンプリメンタリ駆動を適用したりすることで、高速駆動とノイズ抑制の両立を図ることができる。
しかしながら、図7に示したような、出力段を分割したドライバ回路構成で、トランジェントスピードを低速にした滑らかな低速パルス信号を生成しようとすると、この回路構成では、出力波形のスルーレートなどの特性を素子値固有の時定数に頼って発生しているために、設計マージンを確保するためには、最小の出力傾きを得られないこと、および負荷容量に応じて出力駆動力を可変する仕組みをもつものの、遷移開始時の駆動力は常に一定であることが問題となり得る。
また、容量性リアクタンスを負荷として、滑らかで傾きの緩やかな低速パルス信号で駆動する際に、駆動パルスの傾きをできるだけ一定値に保つために、特開2005−269060号に記載のように、負荷容量を単純に定電流で駆動する方式を採用することも考えられるが、単純に定電流駆動するだけでは、撮像システムとして実用的とはいえない。
たとえば、負荷容量の製造ばらつきと駆動用素子の製造ばらつきに比例して、駆動パルスの傾きも変動する。さらに、CCDの垂直ドライバのように、複数チャンネルを駆動する場合のチャンネル間の負荷容量と駆動特性の偏差があると、同様にチャネル間でパルスの傾きが異なってしまうという問題がある。
さらに、遷移開始時などで発生しやすい「ヒゲ」などのノイズ分を低減するには、最終駆動回路前段に入力する波形も滑らかにする必要があり、このことが最終パルス出力の遷移開始までの初期遅延時間を大きくし、この遅延時間は負荷容量のばらつきと駆動用素子のばらつきにも依存する。
この結果、たとえば、出力の傾きが大きい方にばら付いた場合には、CCDの耐ノイズ特性の面から画像にノイズが残留する危険があり、逆に出力の傾きが小さい方にばら付いた場合には、次に遷移するべき出力と遷移が重なってしまい誤転送を起こす不安もある。
このような、負荷容量の製造ばらつきや駆動用素子の製造ばらつきの影響を軽減するには、実動状態のパルス信号を計測し、その計測結果に基づいて、入力パルスに対する出力パルス波形の遅延時間や遷移時のスルーレートなどの実動状態の遷移特性が、所望とする遷移特性に収束するように、フィードバック制御を実施することが有効であると考えられる。つまり、パルス駆動波形に対してのフィードバック制御による整形機能を設けることが有効であると考えられる。以下、この点に着目した回路構成について説明する。
<<パルス駆動波形に対するフィードバック制御整形機能>>
<全体の基本構成>
図9は、パルス駆動波形に対するフィードバック制御整形機能付きのパルス駆動装置の一例であるパルスドライバの全体概要の構成例を示す図である。また、図10および図11は、図9に示すパルスドライバの動作を説明するタイミングチャートである。ここで、図10は、特に位相遅延量について詳細に説明するものであり、図11は、特に遷移時の傾き特性について詳細に説明するものである。
図9に示すように、パルスドライバ600は、駆動パルスのハイレベル側の電位を規定する電圧V1が端子601に入力され、また駆動パルスのローレベル側の電位を規定する電圧V2が端子602に入力されるようになっている。また、パルスドライバ600は、図示を割愛したパルス信号発生器から供給されるロジックレベル(たとえば0V/5Vや0V/3V)の入力パルスPinが端子603に入力され、また、容量性リアクタンスもしくは誘導性リアクタンスを持つ負荷609が端子604に接続され、端子604に出力パルスPout が発生するようになっている。
パルスドライバ600は、端子603からロジックレベルで入力された入力パルスPinの遷移タイミングを調整する、つまり位相遅延量(負荷609との接続部分である端子604における出力パルス波形の遷移特性の1つである)を調整する位相遅延調整部610と、位相遅延調整部610からの制御信号P10を契機として前段駆動信号P30を生成するとともに、負荷609との接続部分である端子604における出力パルス波形の遷移特性の内の変化特性を示すスルーレートを調整するスルーレート調整部(変化特性調整部)630と、スルーレート調整部630から出力される前段駆動信号P30に基づいて負荷609を駆動する負荷駆動部650とを備えている。負荷駆動部650は、スルーレート調整部630から供給される前段駆動信号P30に基づいた駆動力で出力パルスPout を負荷609に印加する。
位相遅延調整部610、スルーレート調整部630、および負荷駆動部650で、入力されたパルス信号に対して所定の波形整形処理を加える波形整形処理部660が構成される。
また、パルスドライバ600は、端子604における出力パルス波形を監視し、この監視結果に基づいて、位相遅延調整部610やスルーレート調整部630の調整機能を制御することにより、入力パルスPinに対する端子604における出力パルスPout の遅延時間や遷移時のスルーレートなどの実動状態の遷移特性が、所望とする遷移特性に収束するように、フィードバック制御を実施するパルス駆動波形整形制御部670を備えている。
パルス駆動波形整形制御部670は、位相遅延調整部610を制御する機能要素として位相遅延制御部672を備えるとともに、スルーレート調整部630を制御する機能要素としてスルーレート制御部674を備えている。
位相遅延制御部672は、端子604における出力パルスPout を監視し、入力パルスPinに対する出力パルスPout の遅延量が所望値に収束するように(典型例は仕様との誤差がゼロになるように)遅延量制御信号P72を位相遅延調整部610に供給してフィードバック制御を実施する。
また、スルーレート制御部674は、端子604における出力パルスPout を監視し、出力パルスPout の変化特性を示すスルーレートが所望値に収束するように(典型例は仕様との誤差がゼロになるように)スルーレート制御信号P74をスルーレート調整部630に供給してフィードバック制御を実施する。
位相遅延調整部610は、端子603から入力された入力パルスPinを外部または内部で設定した時間だけ遅延させて、遅延済の制御信号P10をスルーレート調整部630に渡す。
ここで、位相遅延調整部610は、一旦設定された遅延量を固定的に取り扱うこともできるが、パルス駆動波形整形制御部670の位相遅延制御部672からの遅延量制御信号P72に基づいて、動的に(実動状態に応じて)、遅延量を調整可能にもなっている。なお、遅延量を調整可能とする具体的な仕組みについては後述する。
入力パルスPinに対して制御信号P10の遅延量を設定する際の取扱い方としては、様々な考え方を採用することができる。たとえば、図10(A)に示すように、入力パルスPinの立上り点から端子604における出力パルスPout (負荷609を駆動している状態の実動パルス波形;以下同様)の立上りの遷移開始点Tsr1 までの遅延量tpdr1 や、入力パルスPinの立下り点から出力パルスPout の立下りの遷移開始点Tsf1 までの遅延量tpdf1 を管理する手法が考えられる。
位相遅延制御部672によるフィードバック制御時に、この手法を採るには、位相遅延制御部672は、実際に出力パルスPout が遷移開始した時間を検出し、検出結果を外部または内部で設定した基準値と比較し、誤差が0に収束するように、遅延量制御信号P72を位相遅延調整部610に供給して、設定値を順次更新していく。
あるいは、図10(B)に示すように、入力パルスPinの立上り点から出力パルスPout の立上り遷移過程における所定電位点Tsr2 (たとえばV1とV2の中点近傍)までの遅延量tpdr2 や、入力パルスPinの立下り点から出力パルスPout の立下り遷移過程における所定電位点Tsf2 までの遅延量tpdf2 を管理する手法が考えられる。
位相遅延制御部672によるフィードバック制御時に、この手法を採るには、位相遅延制御部672は、実際に出力パルスPout が遷移開始した後の所定電位点Tsr2 ,Tsf2 に達するまでの時間を検出し、検出結果を外部または内部で設定した基準値と比較し、誤差が0に収束するように、遅延量制御信号P72を位相遅延調整部610に供給して、設定値を順次更新していく。
ここで、前者の手法は、端子604における実動状態のパルス波形の遷移開始点Tsr1 ,Tsf1 を特定する必要があるが、実際には、図10(A)に点線で示すように、緩やかに変化を開始し出すので、その遷移開始点Tsr1 ,Tsf1 を精度よく実測で特定することが困難であり、実際の所は、実現に困難さを伴うと考えられる。一方、後者の手法は、遷移を開始した後の比較的安定した所定電位点Tsr2 ,Tsf2 までの時間を特定すればよく、実現が容易であると考えられる。
なお、何れの手法を採用する場合でも、立上り側の遅延量tpdr1 ,tpdr2 と、立下り側の遅延量tpdf1 ,tpdf2 とは、共通に設定可能にしてもよいし、独立に設定可能にしてもよい。
スルーレート調整部630は、負荷駆動部650に供給する前段駆動信号P30の振幅を調整することで、負荷駆動部650が負荷609を駆動するポイント(端子604)でのスルーレートを調整するようになっている。
具体的には、先ず位相遅延調整部610から出力された遅延量調整済の制御信号P10の出力遷移(立上りや立下りの各開始)を検出したら、負荷駆動部650の負荷駆動力に対応する特性を持った前段駆動信号P30を負荷駆動部650に供給する。前段駆動信号P30は、負荷駆動部650が負荷609を駆動する際に、負荷駆動部650と負荷609との関係を考慮して、端子604における出力パルスPout が所望とするスルーレート特性となるようにするための信号である。負荷609として抵抗素子ではなく容量性リアクタンスもしくは誘導性リアクタンスを持つものを取り扱う場合には、負荷609との間での積分効果を考慮することになるので、図10や図11に示すように、一般的には、出力パルスPout そのものとは異なる特性を持った信号となる。
ここで、スルーレート調整部630は、一旦設定されたスルーレートを固定的に取り扱うこともできるが、パルス駆動波形整形制御部670のスルーレート制御部674からのスルーレート制御信号P74に基づいて、動的に(実動状態に応じて)、スルーレートを調整可能にもなっている。なお、スルーレートを調整可能とする具体的な仕組みについては後述する。
制御信号P10に対してスルーレートを設定する際の取扱い方としては、様々な考え方を採用することができる。たとえば、図11(A)に示すように、出力パルスPout の立上り開始点Tsr1 の電位から立上り終了点Ter1 の電位までの変化特性(スルーレート)SRr1や出力パルスPout の立下り開始点Tsf1 の電位から立下り終了点Tef1 の電位までの変化特性(スルーレート)SRf1を管理する手法が考えられる。
あるいは、図11(B)に示すように、出力パルスPout の立上り遷移過程における2つの所定電位点Tsr2 (たとえばV1〜V2の下側1/3近傍),Ter2 (たとえばV1〜V2の上側1/3近傍)の間の変化特性(スルーレート)SRr2や出力パルスPout の立下り遷移過程における2つの所定電位点Tsf2 (たとえばV1〜V2の上側1/3近傍),Tef2 (たとえばV1〜V2の下側1/3近傍)の間の変化特性(スルーレート)SRf2を管理する手法が考えられる。
スルーレート制御部674によるフィードバック制御時に、これらの手法を採るには、スルーレート制御部674は、出力パルスPout の2つの電位間の変化率と等価な量を検出し、検出結果を外部または内部で設定した基準値と比較し、誤差が0に収束するように、スルーレート制御信号P74をスルーレート調整部630に供給して、設定値を順次更新していく。
ここで、前者の手法は、立上り側の遅延量tpdr1 や立下り側の遅延量tpdf1 における問題点から推測されるように、端子604における実動状態のパルス波形の遷移開始点Tsr1 ,Tsf1 や遷移終了点Ter1 ,Tef1 を特定する必要があるが、実際には、図11(A)に点線で示すように、緩やかに変化を開始し出すし緩やかに変化を終了することもあれば、図示を割愛するが、遷移開始点近傍には高周波のノイズが載ることがあるので、その開始点や終了点を精度よく実測で特定することが困難であり、実際の所は、実現に困難さを伴うと考えられる。一方、後者の手法は、立上り側の遅延量tpdr2 や立下り側の遅延量tpdf2 に対応するもので、遷移を開始した後の比較的安定した2つの電位間の変化特性を特定すればよく、実現が容易であると考えられる。
なお、何れの手法を採用する場合でも、立上り側のスルーレートSRr1,SRr2と、立下り側のスルーレートSRf1,SRf2とは、共通に設定可能にしてもよいし、独立に設定可能にしてもよい。
なお、位相遅延制御部672は、スルーレート制御部674において求められる、出力パルスPout の立上り遷移過程における2つの所定電位間のスルーレートSRr2や出力パルスPout の立下り遷移過程における2つの所定電位間のスルーレートSRf2に基づき、出力パルスPout の立上りの遷移開始点Tsr1 や立下りの遷移開始点Tsf1 を推定することも可能である。図11(B)の出力パルスPout の右側にて示すように、スルーレートSRr2,SRf2を求めた2点間の延長線上に、立上りの遷移開始点Tsr1 や立下りの遷移開始点Tsf1 を見つけ出すことができるからである。
なお、本構成例では、端子604における出力パルスPout の入力パルスPinに対する遅延量と変化特性(遷移時のスルーレート)の双方に関してフィードバック制御を実施する構成としているが、遅延量と変化特性の双方を厳格に管理する必要がないときには、必要とする何れか一方のみに関してフィードバック制御を実施する構成としてもよい。
なお、立上り時の遅延量と立下り時の遅延量とが不均等に変動する場合にはスルーレートに影響を与えるし、スルーレートによって立上り開始時や立下り開始時の特性が変わり、その結果として遅延量が影響を受けるなど、実際には、遅延量と変化特性とが相互に影響し合うこともあるので、双方に関してフィードバック制御を実施する構成とすることが好ましい。
このような構成のパルスドライバ600では、負荷駆動部650が負荷609を駆動している際の、端子604における実動状態の出力パルスPout をパルス駆動波形整形制御部670で監視して、たとえば入力パルスPinに対する遅延量や変化特性などの出力パルスPout の遷移特性が所望のものとなるようにフィードバック制御を実施する。
よって、出力パルスPout の遷移特性が、負荷609の製造ばらつきや負荷駆動部650の出力段に設けられる駆動用素子の製造ばらつきの影響を受けないようにすることができ、常に、適正な遷移特性を持つ状態で負荷609をパルス駆動することができる。また、温度や湿度などの環境条件の変化の影響を受けないようにすることもできる。
設計時に考慮しきれない寄生成分(寄生容量や寄生インダクタンス)、製造プロセスのばらつき、あるいは温度変動や湿度変動などの環境変化に起因して、負荷駆動部650の駆動力や負荷609の特性(等価入力容量や等価入力インダクタンス)が変化したとき、駆動出力の遷移特性(遅延量やスルーレート)が仕様を満たすように、入力パルスPinに対する出力パルスPout の遅延量を調整することや、出力パルスPout の傾きを調整することができる。
本実施形態の構成例を採用することで、リアクタンス負荷を駆動する回路において、負荷特性や駆動特性のばらつきや環境変動によらず、駆動信号が、常に一定の遅延量や傾きで変化するようにすることができる。システム仕様と負荷609の都合で出力タイミングが規定されている場合にも、遅延量およびスルーレートの仕様に対して、最小の誤差で、また再現性のよい駆動波形が得られる。
<負荷駆動部;容量性リアクタンス負荷>
図12は、図9に示したパルスドライバ600の、容量性リアクタンスを持つ負荷609を駆動する場合に適応させた、主に負荷駆動部650の詳細構成に着目した構成例を説明する図である。また、図13は、図12に示すパルスドライバ600の動作を説明するタイミングチャートである。
容量性リアクタンスを持つ負荷609を駆動する場合、負荷駆動部650は、負荷609を電流駆動可能に構成するべく、電流出力回路を具備して実現される。また、これに対応して、スルーレート調整部630は、負荷駆動部650での電流駆動に適した前段駆動信号P30を負荷駆動部650に供給できるように構成する。
具体的には、先ず、スルーレート調整部630は、出力パルスPout の立上りまたは立下りの傾きを決める基準電流Isを表わす、互いに相補関係にある前段駆動信号P30_H,P30_Lを負荷駆動部650に対して出力する電流出力部632_H,632_Lを備えている。
また、負荷駆動部650は、端子601に供給されるハイレベル側の電位を規定する電圧V1の供給を受け、端子604に一定電流Ioを送り込むカレントミラー回路652_Hと、端子602に供給されるローレベル側の電位を規定する電圧V2の供給を受け、端子604から一定電流Ioを吸い込むカレントミラー回路652_Lとを備えている。つまり、負荷駆動部650は、上下一対のカレントミラー回路652_H,652_Lで構成されている。
カレントミラー回路652_Hの出力段652_Hout とカレントミラー回路652_Lの出力段652_Lout とは接続点656(電流加算部に相当する)にて接続され端子604を介して負荷609と接続されている。カレントミラー回路652_Hの入力段652_Hinは、スルーレート調整部630の電流出力部632_Hと接続され、またカレントミラー回路652_Lの入力段652_Linは、スルーレート調整部630の電流出力部632_Lと接続されている。
スルーレート調整部630には、位相遅延調整部610から、立上り時の遅延量に対応した制御信号P10_Hと、立下り時の遅延量に対応した制御信号P10_Lとが別々に供給されるようになっている。
スルーレート調整部630は、制御信号P10_Hに従った前段駆動信号P30_Hを電流出力部632_Hを介してカレントミラー回路652_Hの入力段652_Hinに供給するとともに、制御信号P10_Lに従った前段駆動信号P30_Lを電流出力部632_Lを介してカレントミラー回路652_Lの入力段652_Linに供給する。
このような構成を採ることで、先ず、スルーレート調整部630は、出力パルスPout の立上りまたは立下りの傾きを決める基準電流Isを表わす前段駆動信号P30_H,P30_Lを負荷駆動部650に対して出力する。負荷駆動部650は、上下一対のカレントミラー回路652_H,652_Lで構成されることにより、スルーレート調整部630で発生した立上りと立下りの基準電流Isをそれぞれ定数倍(×NH,×NL)するとともに折り返して、容量性リアクタンスを持つ負荷609に出力電流Iout を供給する。
なお、実際には、上側のカレントミラー回路652_Hから負荷609に出力電流Iout_H (=+Io)が送り込まれ(ソース動作)、下側のカレントミラー回路652_Lは、負荷609から出力電流Iout_L(=−Io)を吸い込む(シンク動作)。
端子604に発生する負荷電圧Vout は、負荷609に供給される出力電流Iout を積分し、負荷609の容量値で割った値となるため、図13に示すように、遷移期間中に一定電流を容量性リアクタンスを持つ負荷609(容量負荷)に対して印加し続ければ、負荷電圧Vout は、カレントミラー回路652_Hの電源電位V1またはカレントミラー回路652_Lの電源電位V2に到達するまで直線的に変化する。
なお、負荷電圧Vout が電源電位V1まで到達すると、上側のカレントミラー回路652_Hの出力段652_Hout は、定電流性を失い、電源電位V1に等価抵抗を介して接続されるので、負荷電圧Vout は電源電位V1に固定される。逆に、負荷電圧Vout が電源電位V2まで到達すると、下側のカレントミラー回路652_Lの出力段652_Lout は、定電流性を失い、電源電位V2に等価抵抗を介して接続されるので、負荷電圧Vout は電源電位V2に固定される。
したがって、スルーレート調整部630の電流出力部632_Hからカレントミラー回路652_Hに供給する前段駆動信号P30_Hとしては、出力パルスPout の立上り開始点から負荷電圧Vout が電源電位V1に到達するまでの間は基準電流Isを入力段652_Hinに確実に供給し(実際にはシンク動作)、かつ下側のカレントミラー回路652_Lが動作し出す前に入力段652_Hinへの基準電流Isの供給を停止するものであればよい。
また、スルーレート調整部630の電流出力部632_Lからカレントミラー回路652_Lに供給する前段駆動信号P30_Lとしては、出力パルスPout の立下り開始点から負荷電圧Vout が電源電位V2に到達するまでの間は基準電流Isを入力段652_Linに確実に供給し(実際にはソース動作)、かつ上側のカレントミラー回路652_Hが動作し出す前に入力段652_Linへの基準電流Isの供給を停止するものであればよい。
出力パルスPout 、つまり負荷電圧Vout の変化特性は、負荷609に供給される駆動電流Io(ソース電流Ioとシンク電流Io)で規定され、駆動電流Ioはスルーレート調整部630の電流出力部632_H,632_Lから出力される基準電流Is(シンク電流Isとソース電流Is)で規定され、基準電流Isは、スルーレート制御信号P74で規定される。よって、フィードバック制御時には、負荷電圧Vout の変化特性(スルーレート)を、スルーレート制御信号P74を調整することで変化させることができる。
負荷609に容量性リアクタンスを持つものを使用し、この容量性リアクタンス負荷を、出力遷移時にカレントミラー回路652_H,652_Lにより定電流Ioで駆動するようにしつつ、パルス駆動波形整形制御部670で、出力パルスPout を監視してフィードバック制御を実行することができる。たとえば、位相遅延制御部672の制御機能によって、出力パルスPout の負荷電圧Vout が入力パルスPinに対して一定の遅延量となるように管理することができる。また、スルーレート制御部674の制御機能によって、出力パルスPout の負荷電圧Vout が一定のスルーレートで遷移するように管理することができる。
図12に示す構成例を採用することで、容量性リアクタンス負荷を駆動する回路において、負荷容量や駆動特性のばらつきや環境変動によらず、駆動信号(負荷電圧信号)が、常に一定の遅延量や傾きで変化するようにすることができる。システム仕様と負荷609としての被駆動素子(具体的には転送電極など)の都合で出力タイミングが規定されている場合にも、遅延量およびスルーレートの仕様に対して、最小の誤差で、また再現性のよい駆動波形が得られる。
<負荷駆動部;誘導性リアクタンス負荷>
図14は、図9に示したパルスドライバ600の、誘導性リアクタンスを持つ負荷609を駆動する場合に適応させた、主に負荷駆動部650の詳細構成に着目した構成例を説明する図である。また、図15は、図14に示すパルスドライバ600の動作を説明するタイミングチャートである。
誘導性リアクタンスを持つ負荷609を駆動する場合、前述の容量性リアクタンスを持つ負荷609を駆動する構成に対して、双対の回路とすればよい。具体的には、負荷609を電圧駆動可能に構成するべく、電圧出力回路を具備して実現される。また、これに対応して、スルーレート調整部630は、負荷駆動部650での電圧駆動に適した前段駆動信号P30を負荷駆動部650に供給できるように構成する。
具体的には、先ず、スルーレート調整部630は、出力パルスPout の立上りまたは立下りの傾きを決める基準電圧Vsを表わす、互いに相補関係にある前段駆動信号P30_H,P30_Lを負荷駆動部650に対して出力する電圧出力部633_H,633_Lを備えている。
また、負荷駆動部650は、端子601に供給されるハイレベル側の電流を規定する電流I1の供給を受け、端子604に一定電圧Voを与える定電圧出力回路653_Hと、端子602に供給されるローレベル側の電流を規定する電流I2の供給を受け、端子604に一定電圧Voを与える定電圧出力回路653_Lとを備えている。つまり、負荷駆動部650は、上下一対の定電圧出力回路653_H,653_Lで構成されている。
なお、端子601に電圧V1を与え、定電流I1を定電圧出力回路653_Hに供給する回路を挟み込み、また端子602に電圧V2を与え、定電流I2を定電圧出力回路653_Lに供給する回路を挟み込みんでもよい。
定電圧出力回路653_Hの出力段653_Hout と定電圧出力回路653_Lの出力段653_Lout との間には、電圧加算部657を設ける。電圧加算部657にて、上下の電圧を加算して端子604に接続するようにする。定電圧出力回路653_Hの入力段653_Hinは、スルーレート調整部630の電圧出力部633_Hと接続され、また定電圧出力回路653_Lの入力段653_Linは、スルーレート調整部630の電圧出力部633_Lと接続されている。
また、負荷駆動部650と負荷609との間に負荷電流検知部658を設ける。パルス駆動波形整形制御部670が、負荷駆動部650と端子604との間の負荷駆動電流を監視して、入力パルスPinに対する端子604における出力パルスPout の遅延時間や遷移時のスルーレートなどの実動状態の遷移特性が、所望とする遷移特性に収束するように、フィードバック制御を実施することができるようにするためである。
負荷電流検知部658の構成としては、負荷駆動電流に対応した検知信号をパルス駆動波形整形制御部670に伝達できればよく、たとえば図に機能的に示したように、カレントトランスを用いて電流そのものを検知する、あるいは電流検出抵抗を挿入しその両端電圧を検知する電流電圧変換機能を利用するなど、種々の方式を採用することができる。電流そのものを検知する構成の場合、パルス駆動波形整形制御部670は、検知電流を電圧信号に変換して処理をすればよい。
なお、垂直ドライバをICで提供する場合は、カレントトランスをIC内に設けることは難しく、関連する配線を全てIC内で完結させることができず、現実的には、端子604と負荷609との間にカレントトランスを設け、その検知信号を、IC内のパルス駆動波形整形制御部670に取り込むことになる。一方、電流検出抵抗を挿入する場合は、電圧加算部657と端子604との間に挿入することができ、関連する配線を全てIC内で完結させることができる。
定電圧出力回路653_H,653_Lは、カレントミラー回路652_H,652_Lに対して双対な回路となるように、入力段653_Hin,653_Linに入力された入力電圧を定数倍して出力段653_Hout ,653_Lout から出力するような回路構成とする。その限りにおいて、どのような回路構成を採ってもよい。
このような構成を採ることで、先ず、スルーレート調整部630は、出力パルスPout の立上りまたは立下りの傾きを決める基準電圧Vsを表わす前段駆動信号P30_H,P30_Lを負荷駆動部650に対して出力する。負荷駆動部650は、上下一対の定電圧出力回路653_H,653_Lで構成されることにより、スルーレート調整部630で発生した立上りと立下りの基準電流Vsをそれぞれ定数倍(×NH,×NL)するとともに折り返して、誘導性リアクタンスを持つ負荷609に出力電圧Vout を供給する。
なお、実際には、上側の定電圧出力回路653_Hから負荷609に出力電圧Vout_H (=+Vo)が与えられ(ソース動作)、下側の定電圧出力回路653_Lから負荷609に出力電圧Vout_H (=−Vo)が与えられる(シンク動作)。
端子604に発生する負荷電流Iout は、負荷609に供給される出力電圧Vout を積分し、負荷609のインダクタンス値で割った値となるため、図15に示すように、遷移期間中に一定電圧を誘導性リアクタンスを持つ負荷609(誘導負荷)に対して印加し続ければ、負荷電流Iout は、定電圧出力回路653_Hの電源電流I1または定電圧出力回路653_Lの電源電流I2に到達するまで直線的に変化する。
なお、負荷電流Iout が電源電流I1まで到達すると、上側の定電圧出力回路653_Hの出力段653_Hout は、定電圧性を失い、電源電流I1に等価抵抗を介して接続されるので、負荷電流Iout は電源電流I1に固定される。逆に、負荷電流Iout が電源電流I2まで到達すると、下側の定電圧出力回路653_Lの出力段653_Lout は、定電圧性を失い、電源電流I2に等価抵抗を介して接続されるので、負荷電流Iout は電源電流I2に固定される。
したがって、スルーレート調整部630の電圧出力部633_Hから定電圧出力回路653_Hに供給する前段駆動信号P30_Hとしては、出力パルスPout の立上り開始点から負荷電流Iout が電源電流I1に到達するまでの間は基準電圧Vsを入力段653_Hinに確実に供給し(実際にはシンク動作)、かつ下側の定電圧出力回路653_Lが動作し出す前に入力段653_Hinへの基準電圧Vsの供給を停止するものであればよい。
また、スルーレート調整部630の電圧出力部633_Lから定電圧出力回路653_Lに供給する前段駆動信号P30_Lとしては、出力パルスPout の立下り開始点から負荷電流Iout が電源電流I2に到達するまでの間は基準電圧Vsを入力段653_Linに確実に供給し(実際にはソース動作)、かつ上側の定電圧出力回路653_Hが動作し出す前に入力段653_Linへの基準電圧Vsの供給を停止するものであればよい。
負荷609に誘導性リアクタンスを持つものを使用し、この誘導性リアクタンス負荷を、出力遷移時に定電圧出力回路653_H,653_Lにより定電圧Voで駆動するようにしつつ、パルス駆動波形整形制御部670で、出力パルスPout を監視してフィードバック制御を実行することができる。たとえば、位相遅延制御部672の制御機能によって、出力パルスPout の負荷電流Iout が入力パルスPinに対して一定の遅延量となるように管理することができる。また、スルーレート制御部674の制御機能によって、出力パルスPout の負荷電流Iout が一定のスルーレートで遷移するように管理することができる。
図14に示す構成例を採用することで、誘導性リアクタンス負荷を駆動する回路において、負荷インダクタンスや駆動特性のばらつきや環境変動によらず、駆動信号(負荷電流信号)が、常に一定の遅延量や傾きで変化するようにすることができる。システム仕様と負荷609としての被駆動素子(具体的にはモータ巻線など)の都合で出力タイミングが規定されている場合にも、遅延量およびスルーレートの仕様に対して、最小の誤差で、また再現性のよい駆動波形が得られる。
<位相遅延調整部とスルーレート調整部の構成例>
図16は、図9に示したパルスドライバ600の、主に位相遅延調整部610とスルーレート調整部630の詳細構成に着目した構成例を説明する図である。また、図17は、図16に示すパルスドライバ600の動作を説明するタイミングチャートである。
なお、ここでは、負荷駆動部650は、容量性リアクタンスを持つ負荷609を駆動する場合に適応させた図12に示す構成を採用して示すが、誘導性リアクタンスを持つ負荷609を駆動する場合に適応させた図14示す構成に対しても、位相遅延調整部610とスルーレート調整部630の各詳細構成例を同様に適用することができる。
先ず、パルスドライバ600には、クロック信号CKが入力される端子605を設ける。位相遅延調整部610は、端子605を介して入力されるクロック信号CKを参照して、端子601に入力される入力パルスPin(ロジック入力)を外部から設定されるクロック数だけ遅延させて出力する機能をもつパルス遅延部612と、パルス遅延部612に、パルス遅延部612での遅延量を、立上り時の遅延量と立下り時の遅延量との別に規定する各クロック数(遅延クロック数)を記憶する遅延クロック数レジスタ614とを有している。遅延クロック数レジスタ614は、記憶している遅延クロック数CKD_H ,CKD_L をパルス遅延部612に設定する。
図17に示すように、立上り時の遅延量tpdr(図ではtpdr1 )は、遅延クロック数CKD_ H(=N1)を、クロック信号CKの周波数fCLKで割った値(N1/fCLK)となり、また、立下り時の遅延量tpdf(図ではtpdf1 )は、遅延クロック数CKD_L (=N2)を、クロック信号CKの周波数fCLKで割った値(N2/fCLK)となる。遅延量をクロック数といったデジタル値で調整できるので、取扱いが容易である。
パルス遅延部612は、入力パルスPinの立上り点から遅延量tpdrだけ遅れた時点で立ち上がり、入力パルスPinの立下り点から遅延量tpdfだけ遅れた時点で立ち下がるアクティブHの制御信号P10_H(=Vs1)、および制御信号P10_H(=Vs1)に対して論理反転したアクティブHの制御信号P10_L(=Vs2)を出力する。
ここで、遅延クロック数レジスタ614は、内部的なまたは外部からの設定によるレジスタ初期設定値CKD_Hini,CKD_Liniなど、一旦設定された遅延クロック数CKD_H ,CKD_L を固定的にパルス遅延部612に供給することもできるが、パルス駆動波形整形制御部670の位相遅延制御部672からの遅延量制御信号P72に基づいて動的に遅延クロック数CKD_H ,CKD_L を調整可能にもなっている。レジスタ初期設定値CKD_Hini,CKD_Liniは、遅延クロック数レジスタ614が内部的に予め持つようにしてもよいし外部から設定可能にしてもよい。
なお、「動的に」とは、端子604における実際の出力パルスPout の、入力パルスPinに対する遅延量の検知結果(実測値でもよいし推定値でもよい)に基づくことを意味する。位相遅延制御部672は、実動時の遅延量が、常に所望の遅延量となるように、遅延量制御信号P72によって、遅延クロック数CKD_H ,CKD_L を増減させる。
フィードバック制御時には、遅延量をクロック数といったデジタル値で調整でき、位相遅延調整部610を制御するための制御情報をデジタルデータで取り扱うことができるので、調整の取扱いが容易である。
スルーレート調整部630は、立上り制御用に、DA変換器(DAC)634_Hと切替部(スイッチ手段)636_Hを有し、また、立下り制御用に、DA変換器(DAC)634_Lと切替部(スイッチ手段)636_Lを有する。
また、スルーレート調整部630は、DA変換器634_H,634_Lに対して、基準電流Isを規定する基準データDAC_H,DAC_Lを記憶するDACデータレジスタ638を有する。DACデータレジスタ638は、記憶している基準データDAC_H,DAC_Lを、対応するDA変換器634_H,634_Lに設定する。DA変換器634_H,634_Lは、設定された基準データDAC_H,DAC_Lに対応する基準電流(ソース側のIsとシンク側のIs)を生成する。なお、ソース側とシンク側の各基準電流は、その絶対値が同じであってもよいし異なっていてもよい。
図示を割愛しているが、DA変換器634_Hの出力段には、図12に示した電流出力部632_Hが設けられ、また、DA変換器634_Lの出力段には、図12に示した電流出力部632_Lが設けられる。
ここで、DACデータレジスタ638は、レジスタ初期設定値DAC_Hini ,DAC_Lini など、一旦設定された基準データDAC_H,DAC_Lを固定的にDA変換器634_H,634_Lに供給することもできるが、パルス駆動波形整形制御部670のスルーレート制御部674からのスルーレート制御信号P74に基づいて動的に基準データDAC_H,DAC_Lを調整可能にもなっている。レジスタ初期設定値DAC_Hini ,DAC_Lini は、DACデータレジスタ638が内部的に予め持つようにしてもよい、外部から設定可能にしてもよい。
なお、「動的に」とは、端子604における実際の出力パルスPout のスルーレートの検知結果に基づくことを意味する。スルーレート制御部674は、実動時のスルーレートが、常に所望の値となるように、スルーレート制御信号P74によって、基準データDAC_H,DAC_Lを増減させる。
出力パルスPout 、つまり負荷電圧Vout の変化特性は、負荷609に供給される駆動電流Io(ソース電流Ioとシンク電流Io)で規定され、駆動電流IoはDA変換器634_H,634_Lから出力される基準電流Is(シンク電流Isとソース電流Is)で規定され、基準電流Isは、基準データDAC_H,DAC_Lで規定される。負荷電圧Vout の変化特性(スルーレート)は、駆動電流Ioによって変化する。
フィードバック制御時には、負荷609に供給する負荷電圧遷移時の駆動電流Ioを、DACデータといったデジタル値で調整することで、負荷電圧Vout のスルーレートを調整でき、スルーレート調整部630を制御するための制御情報をデジタルデータで取り扱うことができるので、調整の取扱いが容易である。
スルーレート調整部630は、切替部636_H,636_Lがオン時にのみ、対応する負荷駆動部650のカレントミラー回路652_H,652_Lに、DA変換器634_H,634_Lで生成された前段駆動信号P30_H,P30_L(本例では基準電流Isを示すもの)を供給するようになっている。
パルス遅延部612は、立上り時の遅延量に対応した制御信号P10_Hとしての切替制御信号Vs1を切替部636_Hの制御入力端子に入力し、また、立下り時の遅延量に対応した制御信号P10_Lとしての切替制御信号Vs2を切替部636_Lの制御入力端子に入力するようになっている。
DA変換器634_H,634_Lは、負荷609の製造ばらつきや負荷駆動部650の出力段に使用される駆動用素子の製造ばらつきや、温度変動や湿度変動などの環境変化などに起因する、負荷駆動部650の駆動力や負荷609の特性の変動分をカバーするだけの十分な分解能を持ったものとする。さらに好ましくは、多種の負荷609にも対応可能な分解能を持ったものとするとよい。
パルス遅延部612は、入力パルスPinの立上りから遅延量tpdr1 だけ遅れて制御信号P10_H(=Vs1)をアクティブHにする。これを受けて、端子604における負荷電圧Vout は、制御信号P10_Hのハイレベルにおいて立上りが発生する。
すなわち、スルーレート調整部630では、パルス遅延部612からの入力パルスPin_H(=Vs1)がロー(Low)からハイ(High)に遷移すると、切替部636_Hが導通し、DA変換器634_Hで生成される基準電流Isを規定する前段駆動信号P30_Hを、負荷駆動部650のカレントミラー回路652_Hに供給(シンク動作)する。
カレントミラー回路652_Hは、前段駆動信号P30_Hで示される基準電流Isを定数倍(NH倍)した駆動電流Ioを、容量性リアクタンスを持つ負荷609に供給する。これにより、負荷電圧Vout がローレベルからハイレベルに一定のスルーレートで遷移する。この後、負荷電圧Vout が電源電圧V1に到達すると、基準電流Isが継続的にカレントミラー回路652_Hの入力段652_Hinに供給されているにも関わらず、カレントミラー回路652_Hの出力段652_Hout は定電流性を失い、負荷609が等価抵抗を介して電源電圧V1に接続される状態となり、負荷電圧Vout は電源電圧V1に固定される。
この後、入力パルスPinが立ち下がると、前述とは、逆向きの動作をする。具体的には、パルス遅延部612は、入力パルスPinの立下りから遅延量tpdf1 だけ遅れて制御信号P10_H(=Vs1)をローにするとともに制御信号P10_L(=Vs2)をアクティブHにする。これを受けて、端子604における負荷電圧Vout は、制御信号P10_Lのハイレベルにおいて立下りが発生する。
スルーレート調整部630では、パルス遅延部612からの入力パルスPin_L(=Vs2)がロー(Low)からハイ(High)に遷移すると、切替部636_Lが導通し、DA変換器634_Lで生成される基準電流Isを規定する前段駆動信号P30_Lを、負荷駆動部650のカレントミラー回路652_Lに供給(ソース動作)する。
カレントミラー回路652_Lは、前段駆動信号P30_Lで示される基準電流Isを定数倍(NH倍)した駆動電流Ioを、容量性リアクタンスを持つ負荷609に供給する。これにより、負荷電圧Vout がハイレベルからローレベルに一定のスルーレートで遷移する。この後、負荷電圧Vout が電源電圧V2に到達すると、基準電流Isが継続的にカレントミラー回路652_Lの入力段652_Linに供給されているにも関わらず、カレントミラー回路652_Lの出力段652_Lout は定電流性を失い、負荷609が等価抵抗を介して電源電圧V2に接続される状態となり、負荷電圧Vout は電源電圧V2に固定される。
<スルーレート調整部の変形例>
図18は、図9に示したパルスドライバ600の、主に位相遅延調整部610とスルーレート調整部630の詳細構成に着目した他の構成例(図17に示した構成に対する変形例)を説明する図である。
なお、ここでは、負荷駆動部650は、容量性リアクタンスを持つ負荷609を駆動する場合に適応させた図12に示す構成を採用して示すが、誘導性リアクタンスを持つ負荷609を駆動する場合に適応させた図14示す構成に対しても、位相遅延調整部610とスルーレート調整部630の各詳細構成例を同様に適用することができる。
図17に示した構成との相違点は、スルーレート調整部630内のDA変換器634を、粗調整(Coarse Tuning )用と微調整(Fine tuning )用の2段構成(それぞれをDA変換器634A,634Bと記す)にしている点である。
粗調整用のDA変換器634A_H ,634A_L は、外部から設定される駆動力粗調整設定値DAC_Coarse (粗DACデータDAC_Hcrs ,DAC_Lcrs )に応じた粗基準電流Is_Coarse(Is_Hcrs ,Is_Lcrs )を生成し、微調整用のDA変換器634B_H,634B_Lに渡す。粗DACデータは、スルーレート制御部674からのスルーレート制御信号P74には影響を受けない(制御されない)データであり、DA変換器634A_H ,634A_L は、スルーレート制御部674から出力されるスルーレート制御信号P74に関わらず、駆動力粗調整設定値に応じた粗基準電流Is_Coarseを生成する。
微調整用のDA変換器634B_H,634B_Lは、粗調整用のDA変換器634A_H ,634A_L で生成された粗基準電流Is_Coarseを参照しつつ、スルーレート制御信号P74に基づいてDACデータレジスタ638により設定されたに対応する基準電流(ソース側のIsとシンク側のIs)を生成する。この場合、基準データDAC_H,DAC_Lは、駆動力粗調整設定値DAC_Coarse に対しての駆動力微調整設定値DAC_Fineに相当する。
ここで、粗基準電流Is_Coarseを参照して基準電流Isを生成するに当たっては、DA変換器634A_H ,634A_L で生成された粗基準電流Is_Coarseを基準電流として、基準データDAC_H,DAC_Lに従って増幅度合いを調整することで基準電流Isを生成する乗算方式と、DA変換器634B_H,634B_Lで基準データDAC_H,DAC_Lに対応する微基準電流Is_Fine(Is_Hfine,Is_Lfine)を生成するとともに、DA変換器634A_H ,634A_L で生成された粗基準電流Is_Coarseと加算する加算方式の何れをも採用することができる。
駆動力や負荷のばらつきの傾向などに応じて、何れをか一方を選択するあるいは併用するかを決めればよい。例外は少なからずはあるものの、概ね、乗算方式の方が加算方式よりもダイナミックレンジを広くとることができるので、DA変換器634B_H,634B_Lとしては、乗算型の方式を実現する回路構成を採用するのがよい。
乗算方式と加算方式の何れを採用する場合であっても、フィードバック制御時には、粗基準電流IsCoarseはスルーレート制御信号P74の影響を受けないので、負荷電圧Vout のスルーレートは、専ら、微調整用のDA変換器634B_H,634B_Lによって調整されることになる。
1段構成のDA変換器634であっても、原理的には、負荷609の製造ばらつきや負荷駆動部650の出力段に使用される駆動用素子の製造ばらつきや、温度変動や湿度変動などの環境変化、さらには多種の負荷609などに起因する、負荷駆動部650の駆動力や負荷609の特性の変動分をカバーするだけの十分な分解能を持ったものとすることは可能である。
しかしながら、実際には、負荷609の製造ばらつきや負荷駆動部650の出力段に使用される駆動用素子の製造ばらつきや、温度変動や湿度変動などの環境変化による変動分に比べると、多種の負荷609に対応させるための変動分が大きく、1段構成で実現しようとすると、DA変換器634の分解能が非現実的なものとなり、実用的ではない。
一方、システム設計においては、使用する負荷609の特性(入力等価容量や入力等価インダクタンスや駆動周波数など)の仕様が概ね明らかになるので、その分を粗調整用のDA変換器634Aで対応するようにすれば、ほぼ狙い目の駆動力を得ることができる。
微調整用のDA変換器634Bでは、実動時のばらつきに対応するようにフィードバック制御可能に構成すれば、現実的な分解能でスルーレートを動的に調整できるようになる。すなわち、粗調整用のDA変換器634Aでほぼ狙い目の駆動力が設定された状態で、設計時に考慮しきれない寄生容量や製造プロセスのばらつきや温度変動などに起因して駆動力や負荷609の特性(入力等価容量など)が変化したときには、駆動出力のスルーレートが仕様を満たさなく可能性があるが、微調整用のDA変換器634Bをスルーレート制御部674で制御して、出力の傾きを調整する動作をすることにより、出力スルーレートの仕様を満たすことができる。
<パルス駆動波形整形制御部の構成例>
図19は、図9に示したパルスドライバ600の、主にパルス駆動波形整形制御部670の詳細構成に着目した構成例を説明する図である。また、図20は、図19に示すパルスドライバ600の動作を説明するタイミングチャートである。
なお、ここでは、位相遅延調整部610やスルーレート調整部630としては、図18に示した構成を採用している。また、負荷駆動部650は、容量性リアクタンスを持つ負荷609を駆動する場合に適応させた図12に示す構成を採用して示すが、誘導性リアクタンスを持つ負荷609を駆動する場合に適応させた図14示す構成に対しても、位相遅延調整部610とスルーレート調整部630の各詳細構成例を同様に適用することができる。
パルス駆動波形整形制御部670は、位相遅延制御部672とスルーレート制御部674とに共用される2つの比較部682,684と判定部686とを備えている。2つの比較部682,684と判定部686における遅延量制御機能部分とで位相遅延制御部672が構成され、2つの比較部682,684と判定部686におけるスルーレート制御機能部分とでスルーレート制御部674が構成されるようになっている。なお、位相遅延制御部672とスルーレート制御部674の別に、それぞれ2つの比較部682,684と判定部686と設けるようにしてもよい。
比較部682,684は、負荷電圧Vout と基準電圧Vref とを比較する電圧比較器として構成されている。すなわち、先ず、比較部682,684の各一方の入力端子には、端子604における出力パルスPout が入力されるようになっている。
また、端子604における出力パルスPout のハイレベル電位とローレベル電位との間の所定電位に対応する第1の基準電圧Vref1が比較部682の他方の入力端子に入力され、端子604における出力パルスPout のハイレベル電位とローレベル電位との間の所定電位に対応する第2の基準電圧Vref2(>Vref1とする)が比較部684の他方の入力端子に入力されるようになっている。
つまり、2つの基準電圧Vref1,Vref2は、図20(A)に示すように、負荷電圧Vout が取る得る値(上側の電源電圧V1と下側の電源電圧V2)の間で適切な値に設定する。たとえば、第1の基準電圧Vref1は、V1〜V2の下側1/3近傍に、また第2の基準電圧Vref2は、V1〜V2の上側1/3近傍に設定する。
比較部682,684は、外部から端子605を介して入力されるクロック信号CKを参照して2つの電圧入力を比較して電圧比較結果を判定部686に渡す。具体的には、比較部682,684としては、出力パルスPout のアナログ電圧信号とデジタルデータに変換するための基準電圧Vref1,Vref2とを比較するとともに、この比較処理と並行してクロック信号CKを使ってカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて、出力パルスPout の遷移過程における2つの時点を表わすデジタルデータを取得する、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるAD変換方式を採用している。
このため、各比較部682,684は、出力パルスPout と基準電圧Vref1,Vref2とを比較する電圧比較部(コンパレータ)682A,684Aと、電圧比較部682A,684Aが比較処理を完了するまでの時間をクロック信号CKでカウントしその結果を保持するカウンタ部(CNT)682B,684Bを備えて構成されている。
このような構成の比較部682,684においては、先ず、電圧比較部682A,684Aは、基準電圧Vref1,Vref2と出力パルスPout (のスロープ部分)とを比較し、双方の電圧が同じになると、電圧比較部682,684のコンパレータ出力が反転する。
カウンタ部682B,684Bは、端子603に入力される入力パルスPinの立上りや立下りを起点としてクロック信号CKに同期してカウント動作を開始するようになっており、コンパレータ出力の反転した情報が電圧比較部682A,684Aから通知されると、カウント動作を停止し、その時点のカウント値を比較データとしてラッチ(保持・記憶)することでAD変換を完了する。つまり、2つの電圧比較部682A,684Aを使って出力パルスPout のスロープ部分の時間測定をするのである。
カウント値としては、出力パルスPout の立上り遷移過程における電位点Tsr2 (基準電圧Vref1に対応する)を特定するカウント値Nsr2 および電位点Ter2 (基準電圧Vref2に対応する)を特定するカウント値Ner2 と、出力パルスPout の立下り遷移過程における電位点Tsf2 (基準電圧Vref2に対応する)を特定するカウント値Nsf2 および電位点Tef2 (基準電圧Vref1に対応する)を特定するカウント値Nef2 とが得られる。
これにより、入力パルスPinの立上りや立下りから、2つの電圧比較部682A,684Aの出力が反転するまで、つまり入力パルスPinに対応して負荷609で発生する負荷電圧Vout が基準電圧Vref1,Vref2に達するまでのクロック数(カウント値Nsr2 ,Ner2 ,Nsf2 ,Nef2 )を計測することができる。比較部682,684は、計測したクロック数を判定部686に渡す。
判定部686は、比較部682,684で計測されたカウント値Nsr2 ,Ner2 ,Nsf2 ,Nef2 と入力パルスPinとの関係より、出力パルスPout (負荷電圧Vout )のスロープの所定電位点までの遅延量および基準電圧Vref1,Vref2間の遷移に要した時間をクロック周期単位で演算することで、入力パルスPinに対する実動状態の出力パルスPout の遅延量やスルーレートを特定し、これらが所望とする値に収束するように、遅延量制御信号P72により位相遅延調整部610を制御するとともに、スルーレート制御信号P74によりスルーレート調整部630を制御する。
たとえば、図20(B)に示すように、カウント値Nsr2 ,Ner2 の平均値が、入力パルスPinの立上り時点から、出力パルスPout における基準電圧Vref1,Vref2の中間電位に達するまでの時間を示す遅延クロック数CKD_H (=NH)となり、これをクロック信号CKの周波数fCLKで割った値(NH/fCLK)が立上り時の遅延量tpdr2となる。
また、カウント値Nsf2 ,Nef2 の平均値が、入力パルスPinの立下り時点から、出力パルスPout における基準電圧Vref1,Vref2の中間電位に達するまでの時間を示す遅延クロック数CKD_L(=NL)となり、これをクロック信号CKの周波数fCLKで割った値(NL/fCLK)が立下り時の遅延量tpdf2となる。
また、カウント値Nsr2 ,Ner2 の差が立上り時のスルーレートSRr2を表わすようになり、カウント値Nsf2 ,Nef2 の差が立下り時のスルーレートSRf2を表わすようになる。
また、図20(C)に示すように、カウント値Nsr2 ,Ner2 を使うことで、スルーレートSRr2を規定する2つの基準電圧Vref1,Vref2に対応する2点の延長線上に、上側の電源電圧V1と下側の電源電圧V2を与えるカウント値、つまり、立上り時の遷移開始点Tsr1 を特定するカウント値Nsr1 と遷移終了点Ter1 を特定するカウント値Ner1 を推定によって求めることができる。カウント値Nsr1 は、入力パルスPinの立上り時点から、出力パルスPout の立上りの遷移開始点Tsr1 に達するまでの時間を示す遅延クロック数CKD_H (=N1)となり、これをクロック信号CKの周波数fCLKで割った値(N1/fCLK)が立上り時の遅延量tpdr1 となる。
また、図20(C)に示すように、カウント値Nsf2 ,Nef2 を使うことで、スルーレートSRf2を規定する2つの基準電圧Vref1,Vref2に対応する2点の延長線上に、上側の電源電圧V1と下側の電源電圧V2を与えるカウント値、つまり、立下り時の遷移開始点Tsf1 を特定するカウント値Nsf1 と遷移終了点Tef1 を特定するカウント値Nef1 を推定によって求めることができる。カウント値Nsf1 は、入力パルスPinの立下り時点から、出力パルスPout の立下りの遷移開始点Tsf1 に達するまでの時間を示す遅延クロック数CKD_L (=N2)となり、これをクロック信号CKの周波数fCLKで割った値(N2/fCLK)が立下り時の遅延量tpdf1 となる。
判定部686は、このようにして特定した実動状態の出力パルスPout の遷移特性(入力パルスPinに対する遅延量やスルーレート)が、仕様値に収束するように、遅延量制御信号P72により遅延クロック数レジスタ614の設定値(遅延クロック数CKD_H ,CKD_L )の増減制御を行ない、また、スルーレート制御信号P74によりDACデータレジスタ638の設定値(基準データDAC_H,DAC_L)の増減制御を行なう。
位相遅延調整部610やスルーレート調整部630を制御するための制御情報をデジタルデータで取り扱うことができるだけでなく、実動状態の出力パルスPout の遷移特性に関してもデジタル的に実測もしくは推定することができ、フィードバック制御系の全体をデジタルデータで取り扱うことができるので、測定および調整の取扱いが容易である。
<垂直ドライバへの適用例;第1例>
図21は、前述のパルスドライバ600を、CCD固体撮像素子10の垂直転送電極12を駆動する垂直ドライバ50に適用した第1の構成例を示す図である。この場合、負荷駆動部650は、容量性リアクタンスとなる垂直転送電極12を駆動することになるので図12に示す構成を採用する。また、位相遅延調整部610やスルーレート調整部630としては、図16に示した構成を採用している。
図示のように、撮像装置1は、CCD固体撮像素子10と、このCCD固体撮像素子10に設けられている容量性リアクタンスとなる複数の垂直転送電極12を駆動する垂直転送駆動部7と、容量性リアクタンスとなる複数の水平転送レジスタ14を駆動する水平転送駆動部8とを備えている。
垂直転送駆動部7は、複数(1〜z本:zは相数であり4相の場合はz=4)の垂直転送電極12_1〜12_zのそれぞれを独立に駆動する垂直ドライバ700を垂直転送電極12の数分備えている。つまり、垂直転送駆動部7には、垂直転送電極12の数分の垂直ドライバ700が設けられ、それぞれによって、各相の垂直転送電極12が相別に駆動される。各垂直ドライバ700は、たとえば、1パッケージの半導体ICで提供される。
図示した例では、CCD固体撮像素子10に設けられる1つの垂直転送電極12_1〜12_zを、それぞれ1つの等価入力容量C12_1〜C12_z(たとえば100〜1000pF程度)で示しており、垂直ドライバ700にとっては、CCD固体撮像素子10は、容量性リアクタンス負荷である。
なお、等価入力容量C12は、図3における一方の電極68についてのみ示したものと等価である。詳細には、等価入力容量C12の他に、垂直転送電極12の配線抵抗(たとえば数10〜数100Ω程度)や接地抵抗(たとえば数10Ω程度)との直列回路で示すことができる。
また、撮像装置1は、垂直転送駆動部7の各垂直ドライバ700や水平転送駆動部8を制御するパルス信号を発生するタイミング信号発生部810と、アナログ信号処理を行なうアナログフロントエンド(AFE;Analog Front End)部820と、アナログフロントエンド部820からの撮像データに所定の画像演算処理を施すDSP(Digital Signal Processor)で構成された画像演算処理部832、所定のメモリにCCD固体撮像素子10で撮像した画像を記憶する画像記録部834、およびCCD固体撮像素子10で撮像した画像を表示する画像表示部836を具備した映像信号処理部830とを備えている。
なお、図示した例は、撮像装置1(CCD撮像システム)を表すのに最適な一例を記したものであり、その構成は、半導体プロセスの都合およびカメラ全体の設計都合により変え得るもので、この例に限定するものではない。何れの設計構成であっても、ここで示したと同様の機能要素を概ね全て備えると考えてよいが、場合によっては、一部の機能要素(たとえばモニタ機能用の画像表示部836)を取り外したシステムとすることも可能である。また、各機能部の切り分けも自由であり、たとえば、水平転送駆動部8とタイミング信号発生部810とを一体的に構成してもよい。
また図示を割愛するが、撮像装置1は、この他にも、たとえば、CCD固体撮像素子10のセンサ部(電荷生成部)における信号電荷の蓄積を停止させる機能を持つ機構的なシャッタ(メッカシャッタ)、被写体の光画像を集光するレンズ、および光画像の光量を調整する絞りを有する撮像レンズとから構成される光学系や、撮像装置1の全体を制御する制御部を備える。タイミング信号発生部810を制御部に含むものとして捉えてもよい。
制御部は、図示しないドライブ(駆動装置)を制御して磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリに記憶されている制御用プログラムを読み出し、読み出した制御用プログラム、あるいはユーザからのコマンドなどに基づいて撮像装置1の全体を制御するCPU(Central Processing Unit )などよりなる中央制御部を備える。
また制御部は、映像信号処理部830に送られた画像の明るさが適度な明るさを保つように、シャッタや絞りを制御する露出コントローラ(露出制御部)、ユーザがシャッタタイミングやその他のコマンドを入力する操作部を有する。
中央制御部は、撮像装置1のバスに接続されたタイミング信号発生部810や映像信号処理部830や露出コントローラ(露出制御部)を制御する。このため、図示のように、タイミング信号発生部810や映像信号処理部830には、図示を割愛した中央制御部からシステムクロックやその他の制御信号が供給される。
タイミング信号発生部810は、垂直転送駆動部7や水平転送駆動部8にCCD固体撮像素子10を転送駆動するために必要となる各種のパルス信号を供給するとともに、アナログフロントエンド部820に対して、相関二重サンプリングやAD変換用のパルス信号を供給する。
アナログフロントエンド部820は、タイミング信号発生部810から供給されるパルス信号に基づいて、CCD固体撮像素子10の出力アンプ部16から出力される撮像信号に対して相関二重サンプリングなどの所定のアナログ信号処理を施し、またアナログ信号処理済みの撮像信号をデジタルデータに変換(AD変換)して、AD変換済の撮像データを映像信号処理部830に供給する。
画像演算処理部832は、アナログフロントエンド部820から入力される撮像データに所定のデジタル画像演算処理を施すようにDSP(Digital Signal Processor)で構成されている。
画像記録部834は、図示を割愛するが、画像データを記憶するフラッシュメモリなどのメモリ(記録媒体)と、画像演算処理部832が処理した画像データを符号化してメモリに記録し、また、読み出して復号し画像演算処理部832に供給するCODEC(Code/Decode あるいはCompression/Decompression の略)とから構成されている。
画像表示部836は、画像演算処理部832が処理した画像データをアナログ化するD/A(Digital/Analog)変換部、入力されるビデオ信号に対応する画像を表示することによりファインダとして機能する液晶(LCD;Liquid Crystal Display)などよりなるビデオモニタ、およびアナログ化された画像信号を後段のビデオモニタに適合する形式のビデオ信号にエンコードするビデオエンコーダから構成されている。
各垂直転送電極12に対応した垂直ドライバ700は、概ね、図19に示した構成のパルスドライバ600と同様の構成となっており、位相遅延調整部610に相当する位相遅延調整部710、スルーレート調整部630に相当するスルーレート調整部730、負荷駆動部650に相当する負荷駆動部750、位相遅延制御部672に相当する位相遅延制御部772およびスルーレート制御部674に相当するスルーレート制御部774を具備したパルス駆動波形整形制御部770を備えている。
位相遅延調整部710、スルーレート調整部730、および負荷駆動部750で、入力されたパルス信号に対して所定の波形整形処理を加える波形整形処理部760が構成される。
垂直ドライバ700は、パルスドライバ600の端子601,602,603,604,605に相当する端子701,702,703,704,705を備える。端子703には、z相の垂直転送クロックV1〜Vzの何れかが入力され、端子704には、対応する垂直転送電極12_1〜12_zの何れかが接続される。
垂直ドライバ700は、垂直転送電極12を駆動するための特有の構成として、端子706,707と、切替部(スイッチ手段)708を備える。端子706には、垂直転送パルスΦV1〜ΦVzのハイレベル側の電位を規定する電圧VHが入力され、端子701には、垂直転送パルスΦV1〜ΦVzのミドルレベルの電位を規定する電圧VMが入力され、また端子702には、垂直転送パルスΦV1〜ΦVzのローレベル側の電位を規定する電圧VLが入力されるようになっている。またタイミング信号発生部810からは、各端子703に、入力パルスPinとしての垂直転送クロックV1〜Vzが供給され、端子707には読出クロックROGが供給される。
本構成例では、垂直転送クロックV1〜Vzが垂直ドライバ700から出力される垂直転送パルスΦV1〜ΦVzのVMとVL間の遷移に関係し、読出クロックROGは垂直転送パルスΦV1〜ΦVzのVMとVH間の遷移に関係する。
切替部708は、端子704と端子706との間に設けられ、端子707を介して入力される制御パルスの一例である読出クロックROGに基づき、フィールドシフト時には、端子704を端子706に接続し、端子704における負荷電圧Vout が、ハイレベルの電圧VHとなるようにする。つまり、切替部708は、撮像時に、CCD固体撮像素子10の受光センサ(光電変換センサ)11から、垂直転送レジスタ13に信号電荷を転送するために必要なパルス電圧を垂直転送電極12に供給するために、高圧電位VHを端子704に供給するスイッチとして機能する。
このような構成によれば、位相の異なる垂直転送クロックで、各相の垂直転送電極12を駆動する際に、実動状態の各垂直転送電極12のパルス出力信号をそれぞれ監視して、各パルス出力信号の遷移特性が所定の特性となるようにフィードバック制御を実施するので、各垂直転送電極12の負荷特性(特に等価入力容量C12)の個体ばらつきや負荷駆動部750の駆動特性の個体ばらつきや環境変動があっても、それぞれを常に一定の遷移特性が得られるようにすることができる。
これにより、負荷容量の製造ばらつきや駆動用素子の製造ばらつきや環境変動の影響を受けることなく、常に適正な駆動を実現することができる。加えて、駆動出力パルスの遷移特性のばらつきをほぼゼロにできるので、より高速な駆動にも応えることができるようになる。遷移特性にばらつきがあれば、その分だけのマージンを持って駆動しなければならないが、マージンをほぼゼロにして駆動できるので高速駆動ができるようになるのである。
なお、ここで示した垂直転送クロックV1〜Vzおよび読出クロックROGと垂直転送パルスΦV1〜ΦVzの電圧レベルVH,VM,VLとの対応論理は一例に過ぎず、システム都合で任意に設定可能であり、本例に限定されるものではない。
また、ここで示した垂直ドライバ700の構成例では、各端子703に供給される垂直転送クロックV1〜Vzに基づいて、垂直転送パルスΦV1〜ΦVzのローレベル電位VLとミドルレベル電位VMとの間で所定速度のゆっくりとした変化特性を持つ低速パルス信号生成のために前述のパルスドライバ600を使用しており、読出クロックROGに基づくミドルレベル電位VMとハイレベル電位VHとの間での遷移は、ハイレベル電位VH出力用の切替部708が読出クロックROGに基づいて直接駆動される構成になっており、必ずしもゆっくりとした変化特性を持つ低速パルスのようにはなっていない。
しかしながら、CCD固体撮像素子10の特性および駆動方法に応じて、このミドルレベル電位VMとハイレベル電位VHとの間での遷移、あるいはローレベル電位VLとハイレベル電位VHとの間での遷移に関しても、パルスドライバ600の仕組みを適用して、それぞれの電位間を、滑らかな傾きを持って変化するようにしてもよい。
また、図では、半導体ICで提供される同一の垂直ドライバ700を、各相の垂直転送電極12を駆動するために個別に使用し、それぞれの端子707に読出クロックROGが供給されるように示しているが、実際には、読出クロックROGを必要とするのは、全ての垂直転送電極12ではなく、タイミング信号発生部810からは、全ての垂直ドライバ700の端子707に読出クロックROGが供給される訳ではない。
たとえば、インターライン方式のCCD固体撮像素子10において、4相の垂直転送クロックV1〜V4のうちのV1,V3と読出クロックROGを組み合わせ、VL,VM,VHの3値レベルを採る垂直転送パルスΦV1,ΦV3とすることで、垂直転送パルスΦV1,ΦV3は、本来の垂直転送動作だけでなく、信号電荷の読出しにも兼用されるようにすることができる。また、全画素読出し方式では、3相の垂直転送クロックV1〜V3のうちのV1と読出クロックROGを組み合わせ、VL,VM,VHの3値レベルを採る垂直転送パルスΦV1とすることで、垂直転送パルスΦV1は、本来の垂直転送動作だけでなく、信号電荷の読出しにも兼用されるようにすることができる。
<垂直ドライバへの適用例;第2例>
図22は、前述のパルスドライバ600を、CCD固体撮像素子10の垂直転送電極12を駆動する垂直ドライバ50に適用した第2の構成例を示す図である。この第2の構成例は、図21に示した第1の構成例における垂直ドライバ700のパルスドライバ600に相当する部分を、図16に示した構成ではなく図19に示した構成を採用している。なお、パルス駆動波形整形制御部670に対応する、比較部782,784および判定部786を具備したパルス駆動波形整形制御部770の比較部782,784を簡略化して示している。
また、タイミング信号発生部810から、遅延クロック数レジスタ714にレジスタ初期設定値CKD_Hini,CKD_Liniを外部的に設定し、また粗調整用のDA変換器734Aに駆動力粗調整設定値(粗DACデータ)を設定し、DACデータレジスタ738にレジスタ初期設定値DAC_Hini ,DAC_Lini を外部的に設定するようにしている。
また、垂直ドライバ700(パルスドライバ600に相当)におけるパルス駆動波形整形制御部770による波形整形処理部760に対する制御動作を、撮像装置1の動作状態に応じて制御する動作制御部790を追加している点に特徴を有する。
なお、動作制御部790を搭載する箇所は、図示のように、垂直転送駆動部7の外部でもよいが、垂直転送駆動部7の内部に設けてもよい。この場合、各垂直ドライバ700を具備した1パッケージのICとして提供する場合は、1つの動作制御部790を搭載することになるし、各垂直転送電極12を駆動する垂直ドライバ700を個別のICで提供する場合は、各垂直ドライバ700内に動作制御部790を搭載しておき、その内の何れか1つを使用するようにすればよい。
動作制御部790には、タイミング信号発生部810から、入力パルスPinとしての垂直転送クロックV1〜Vz、クロック信号CK、および画像同期信号が供給され、またパルス駆動波形整形制御部770の動作を制御する出力波形整形許可信号P690をパルス駆動波形整形制御部770に供給するようになっている。画像同期信号には、水平同期信号、垂直同期信号、あるいは、その他の様々な撮像モードを司る制御信号類が含まれる。
動作制御部790は、パルス駆動波形整形制御部770の動作を、画像同期信号に基づいて許可または停止する。この際、本来出力パルスの極性を指定する目的のロジック入力などを画像同期信号の一助として利用する。
たとえば、撮像装置1において、通常撮像モードでは、画像に見えてしまうノイズ成分を最小にするために、CCD固体撮像素子10の有効画素期間中にはパルス駆動波形整形制御部770を利用したフィードバック制御を停止し、直接画像に表れない垂直ブランキング期間中にのみパルス駆動波形整形制御部770を利用したフィードバック制御を動作させることで、垂直転送電極12を駆動する垂直転送パルスの実動状態の遷移特性が仕様に合致するように、遅延時間やスルーレートを調整する。
他方、撮像モードを切り替えた場合など、システムの安定のために1画面以上の時間を確保できる場合には、その1画面分の有効画素期間中にも、パルス駆動波形整形制御部770を利用したフィードバック制御を動作させることで、垂直転送電極12を駆動する垂直転送パルスの実動状態の遷移特性が仕様に合致するように、遅延時間やスルーレートを調整することで、速やかに定常状態に到達させるという使い分けができる。
目的に応じて、画像同期信号の他に、システムを制御する信号を動作制御部790に与えて演算および判断させることにより、より柔軟なシステムを容易に構成できる。
<垂直ドライバへの適用例;第3例;複数負荷に対しての回路共有化手法の第1例>
図23は、前述のパルスドライバ600を、CCD固体撮像素子10の垂直転送電極12を駆動する垂直ドライバ50に適用した第3の構成例を示す図である。この第3の構成例は、図21に示した第1の構成例と同様に、パルスドライバ600に相当する部分に図16に示した構成を採用しつつ、複数の垂直転送電極12に対して一部の機能部分を共用することで、ハードウェアを削減する第1の手法を示している。
ここで第1の共有化手法は、一方の垂直転送電極12を転送駆動するためのロジック入力と他方の垂直転送電極12を転送駆動するためのロジック入力とは、各垂直転送電極12が同一の等価入力容量C12であれば、各ロジック入力に対する遅延量やスルーレートの調整量を同じにすることができるという思想に基づいてなされた手法である。入力パルスPinに対する出力パルスPout の遅延量や出力パルスPout の変化特性(スルーレート)を監視して位相遅延調整部710やスルーレート調整部730を制御するパルス駆動波形整形制御部770を、同一の等価入力容量C12を持つ複数の垂直転送電極12について共有する点に特徴を有する。
具体的には、第1の共有化手法を実現する垂直転送駆動部7Aは、CCD固体撮像素子10に使用される複数の垂直転送電極12の内、等価入力容量C12が相互に等しいものについて、パルスドライバ600に相当する部分の負荷駆動部650を除く部分を共用可能に構成する点に特徴を有する。
さらに詳しくは、第1の共用化手法を実現する垂直転送駆動部7Aの垂直ドライバ700Aは、パルス駆動波形整形制御部770が、同一の特性を持つ複数の垂直転送電極12の何れか一方に生じるパルス出力信号を監視し、この同一特性の複数の垂直転送電極12のパルス出力信号の遷移特性がそれぞれ所定の特性となるように、複数の垂直転送電極12のそれぞれに対応した波形整形処理部760を制御するように構成されている。
たとえば、等価入力容量C12が相互に等しい2つの垂直転送電極12に接続される2つの負荷駆動部750について個別対応の負荷駆動部750A,750Bを備え、その他の位相遅延調整部710、スルーレート調整部730、およびパルス駆動波形整形制御部770については、各垂直転送電極12について兼用する構成となっている。また、スルーレート調整部730は、各負荷駆動部750A,750Bとの接続段に、DA変換器734から出力される前段駆動信号P30で示される基準電流Isを各負荷駆動部750A,750Bに分配する電流分配部740A,740Bを備えるようにする。
出力駆動力設定用のDA変換器734で規定される基準電流Isを電流分配部740を用いて、一方の垂直転送電極12_a用に前段駆動信号P30_Ha,P30_Laとし、他方の垂直転送電極12_b用に前段駆動信号P30_Hb,P30_Labとし、同一電流値で分配する機能を持たせることができる。
なお、ここでは、2つの垂直転送電極12が同容量であるとして、2系統に分配する例を示しているが、これに限らず、任意の複数の垂直転送電極12が同容量である場合に、その数に応じた系統数に分配する構成を採用することもできる。
たとえば、図1では、4相駆動に対応する4種類の垂直転送電極12_1〜12_4が設けられる。これら4種類の垂直転送電極12_1〜12_4を転送駆動する場合に、それぞれを1つの垂直ドライバで駆動することも考えられるが、それぞれを複数の系統に分けて、各系統を個別の垂直ドライバで駆動することで1つ当りの負荷を低減するという仕組みも考えられる。
たとえば、機能的には1つの垂直転送電極を、撮像部10aの上半分と下半分の2系統に物理的に分け、垂直ドライバの2つの出力段(本例の負荷駆動部750に相当)を撮像部10aの上側部と下側部とに載置し、上側の系統の垂直転送電極を上側部に載置した出力段で駆動し、下側の系統の垂直転送電極を下側部に載置した出力段で駆動するということが考えられる。
この場合、4種類の垂直転送電極12_1〜12_4の各系統(_aの系統と_bの系統)は、元々1つなので、目標とする駆動タイミングは同一でよく、1つの入力パルスで作った信号を2系統の出力段に分配することが考えられる。このとき、分配先の負荷容量が異なれば、分配された2系統の出力段に供給する信号(本例では負荷駆動部750に供給する前段駆動信号P30に相当)を同じタイミングにしたのでは、分配した後の駆動タイミングを同じように管理することが難しくなる。
しかしながら、本例では、各系統は、元々同一のパターン形状であるから、各系統の等価入力容量C12_a,C12_bは略同じとなる。よって、1つの入力パルスで作った信号を2系統の出力段に分配する際に、出力段に供給する信号(本例では負荷駆動部750に供給する前段駆動信号P30に相当)も完全に同じにすることができる。
このような場合に、第1例の共有化手法を適用する場合には、先ず、垂直転送駆動部7Aの垂直ドライバ700Aには、垂直転送電極12_1の2系統の垂直転送電極12_1a ,12_1b を駆動するために、ロジック入力1aとしての垂直転送クロックV1をパルス遅延部712に供給し、またロジック入力2aとしての読出クロックROG(もちろん必要な場合のみ)を切替部708に供給する。
また、詳細構成は図示を割愛しているが、垂直転送駆動部7Aは、その他の垂直転送電極12_2,12_3,12_4の各系統を駆動するために、垂直ドライバ700Aと同様の構成が設けられる。
そして、各垂直ドライバ700Aのパルス駆動波形整形制御部770は、等価入力容量C12の等しい何れか一方の負荷電圧Vout (たとえば垂直転送電極12_1a での負荷電圧Vout1a )の実動状態を監視し、その結果に基づいて、各ロジック入力に対する遅延量やスルーレートを調整する。
2系統の内の1系統の出力、すなわち垂直転送電極12_1a での負荷電圧Vout1a (もしくは垂直転送電極12_1b での負荷電圧Vout1b )を1つの波形整形処理部760で監視するだけで、ロジック入力1aとしてタイミング信号発生部810から供給される垂直転送クロックV1に対して、対応する垂直転送電極12_1a での負荷電圧Vout1a が所定の遅延量となりかつ所定のスルーレートとなるように調整しつつ、同じ垂直転送クロックV1に対応する垂直転送電極12_1b での負荷電圧Vout1b が所定の遅延量となりかつ所定のスルーレートとなるように調整することができる。
ロジック入力1a(垂直転送クロックV1)は、物理的には分離された2系統の垂直転送電極12_1a ,12_1b を転送駆動するために共通に使用されるが、垂直転送電極12_1a ,12_1b は同一の等価入力容量C12であるから、位相遅延調整部710(詳しくは遅延クロック数レジスタ714)に対する遅延量制御信号P72による遅延量や、スルーレート調整部730(詳しくはDACデータレジスタ738)に対するスルーレート制御信号P74によるスルーレートの調整量は同じにすることができる。
このように、第1の共有化手法を実現する垂直転送駆動部7Aで採用した構成例は、CCD固体撮像素子10の電極構造の対象性により、一方の等価入力容量C12が他方の等価入力容量C12に等しく設計されている場合に、パルス駆動波形整形制御側の冗長な回路を無くすために有効である。
なお、この第1の共有化手法を実現する垂直転送駆動部7Aでは、等価入力容量C12が等しい垂直転送電極12が存在する場合に、パルス駆動波形整形制御部770だけでなく、位相遅延調整部710やスルーレート調整部730についても共有する構成で示したが、共用可能な回路はこの例に留まらず、撮像装置1のシステム構成やCCD固体撮像素子10の構造や特性などに応じて、様々な形態を採ることができる。次に、これらの変形態様について説明する。
<垂直ドライバへの適用例;第3例の変形例>
図5で示したようなコンプリメンタリ駆動を適用する場合にも、第1の共用化手法を適用して、パルス駆動波形整形制御部770が、同一の特性を持つ複数の垂直転送電極12の何れか一方に生じるパルス出力信号を監視し、この同一特性の複数の垂直転送電極12のパルス出力信号の遷移特性がそれぞれ所定の特性となるように、複数の垂直転送電極12のそれぞれに対応した波形整形処理部760を制御するように構成することもできる。
たとえば、図2を用いて説明したように、インターライン方式のCCD固体撮像素子10において4相駆動対応とする場合、CCD固体撮像素子10には、各相に対応する4種類の垂直転送電極12_1〜12_4が設けられる。このとき、1層目の垂直転送電極(第2電極)12_2と垂直転送電極(第4電極)12_4とはパターン形状が殆ど同じ構造であり、また2層目の垂直転送電極(第1電極)12_1と垂直転送電極(第3電極)12_3とはパターン形状が殆ど同じ構造でありかつ1,3層目とは異なるから、垂直転送電極12_1,12_3の等価入力容量C12_1,C12_3は略同じで、垂直転送電極12_2,12_4の等価入力容量C12_2,C12_4は略同じで、等価入力容量C12_1,C12_3は等価入力容量C12_2,C12_4と異なるものとなる。
このように、同一の等価入力容量C12を持つ垂直転送電極12に対して図5で示したようなコンプリメンタリ駆動を適用する場合、図示を割愛するが、同一の等価入力容量C12を持つ垂直転送電極12に対して逆相で変化する垂直転送パルスを各垂直転送電極12に印加すればよいので、たとえば、垂直転送駆動部7Aには、ロジック入力1a(垂直転送クロックV1),1b(垂直転送クロックV3)の何れか一方のみをパルス遅延部612に供給し、DA変換器734_H,734_Lの出力を電流分配部740A,740Bで分配して負荷駆動部750A,750Bに供給する際に、逆相で供給するようにしてもよい。
具体的には、DA変換器734_Hの出力を負荷駆動部750Aのカレントミラー回路752_Hおよび負荷駆動部750Bのカレントミラー回路752_Lに供給し、またDA変換器734_Lの出力を負荷駆動部750Aのカレントミラー回路752_Lおよび負荷駆動部750Bのカレントミラー回路752_Hに供給するようにする。
このような仕組みを採ることで、1つの入力パルスPinに基づいて、同一の位相遅延調整部710およびスルーレート調整部730を使用して生成される調整済の基準電流Isを同量で複数の垂直転送電極12用の負荷駆動部750A,750Bに分配することができ、コンプリメンタリ駆動時の双方の垂直転送電極12の等価入力容量C12にばらつきが無ければ、コンプリメンタリ駆動時に、相手方の立上り特性と立下り特性とを高精度に同一にできる利点がある。
また、図示を割愛するが、等価入力容量C12が相互に等しい2つの垂直転送電極12のそれぞれに対応するように、先ず2つの負荷駆動部750について個別対応の負荷駆動部750A,750Bを備え、位相遅延調整部710のパルス遅延部712についても個別対応のパルス遅延部712A,712Bを備え、スルーレート調整部730のDA変換器734や切替部736についても個別対応のDA変換器734A,734Bや切替部736A,736Bを備える構成とすることもできる。
個別対応のパルス遅延部712A,712Bには、位相遅延制御部772からの遅延量制御信号P72に基づいて遅延クロック数レジスタ714で設定される遅延クロック数CKD_H ,CKD_L が共通に設定される。また、個別対応のDA変換器734A,734Bには、スルーレート制御部774からのスルーレート制御信号P74に基づいてDACデータレジスタ738で設定される基準データDAC_H,DAC_Lが共通に設定される。
このような変形例では、各垂直ドライバ700Bのパルス駆動波形整形制御部770は、等価入力容量C12の等しい何れか一方の負荷電圧Vout (たとえば垂直転送電極12_1での負荷電圧Vout1)の実動状態を監視し、その結果に基づいて、各ロジック入力(たとえば垂直転送クロックV1,V3の組)に対する遅延量やスルーレートを調整する。
ロジック入力1aとしてタイミング信号発生部810から供給される垂直転送クロックV1に対して、対応する垂直転送電極12_1での負荷電圧Vout1が所定の遅延量となりかつ所定のスルーレートとなるように調整しつつ、ロジック入力1bとしてタイミング信号発生部810から供給される垂直転送クロックV3に対して、対応する垂直転送電極12_3での負荷電圧Vout3が所定の遅延量となりかつ所定のスルーレートとなるように調整する。
垂直転送電極12_1を転送駆動するためのロジック入力1a(垂直転送クロックV1)と垂直転送電極12_3を転送駆動するためのロジック入力1b(垂直転送クロックV3)とは、独立に入力されかつ位相が異なるものの、垂直転送電極12_1,12_3は同一の等価入力容量C12であるから、両方の垂直転送電極12_1,12_3について、同一の位相調整量としても同一の位相遅延量となり、また、同一の負荷電流調整量(Ioの調整量)としても同一のスルーレートとなるようにすることができる。
よって、位相遅延調整部710(詳しくは遅延クロック数レジスタ714)に対する遅延量制御信号P72で、各別のパルス遅延部712A、712Bでの位相遅延量を同量で制御するようにし、また、スルーレート調整部730(詳しくはDACデータレジスタ738)に対するスルーレート制御信号P74で、各別のDA変換器734A、734Bでのスルーレートを同量で制御するようにしても、両方の垂直転送電極12_1,12_3について、ともに、位相遅延量やスルーレートが仕様を満たす出力パルスとなるようにすることができるのである。
<垂直ドライバへの適用例;第4例;複数負荷に対しての回路共有化手法の第2例>
図24は、前述のパルスドライバ600を、CCD固体撮像素子10の垂直転送電極12を駆動する垂直ドライバ50に適用した第4の構成例を示す図である。この第4の構成例は、図21に示した第1の構成例と同様に、パルスドライバ600に相当する部分に図16に示した構成を採用しつつ、複数の垂直転送電極12に対して一部の機能部分を共用する第3の手法を示している。
ここで、第2の共有化手法は、第1の共有化手法と同様に、入力パルスPinに対する出力パルスPout の遅延量や出力パルスPout の変化特性(スルーレート)を監視して位相遅延調整部710やスルーレート調整部730を制御するパルス駆動波形整形制御部770を複数の垂直転送電極12について共有することでハードウェアを削減可能にするが、等価入力容量C12が同じであるか異なるかを問わずに、パルス駆動波形整形制御部770を共用しつつ時分割で使用するようにする点で、第1の共有化手法と異なる。
第2の共有化手法を実現する垂直転送駆動部7Cの垂直ドライバ700Cは、パルス駆動波形整形制御部770は、複数の垂直転送電極12のそれぞれに生じるパルス出力信号を時分割で監視し、この複数の垂直転送電極12のパルス出力信号の遷移特性がそれぞれの所定の特性となるように、複数の垂直転送電極12のそれぞれに対応した波形整形処理部760を時分割で制御するように構成されている。
たとえば、パルス駆動波形整形制御部770を複数の垂直転送電極12で時分割で使用するために、先ず、各負荷駆動部750の出力を選択的にパルス駆動波形整形制御部770に入力するための切替部852を備える。切替部852の入力側は、負荷駆動部750と端子704との間の出力線に接続され、出力側は、パルス駆動波形整形制御部770の位相遅延制御部772およびスルーレート制御部774に接続されている。
また、パルス駆動波形整形制御部770は、位相遅延制御部772からの遅延量制御信号P72が各別の位相遅延調整部710の遅延クロック数レジスタ714に選択的に供給されるようにするための切替部854と、スルーレート制御部774からのスルーレート制御信号P74が各別のスルーレート調整部730のDACデータレジスタ738に選択的に供給されるようにするための切替部856とを備えている。
また、垂直転送駆動部7Cは、各切替部852,854,856での選択動作を制御する選択信号P860A,P860Bを発生する選択信号発生部860を備えている。選択信号発生部860には、タイミング信号発生部810から、一方の垂直転送電極12Aを転送駆動するためのロジック入力1a(垂直転送クロックVA)と、他方の垂直転送電極12Bを転送駆動するためのロジック入力1b(垂直転送クロックVB)とが供給されるようになっている。
パルス駆動波形整形制御部770による制御対象チャンネル(垂直転送電極12A,12Bの何れについての波形整形調整であるか)の選択は、ロジック入力1a,1bに基づいて、選択信号発生部860にて、選択信号P860A,P860Bの何れか一方のみをアクティブにすることで実現される。
すなわち、選択信号発生部860は、選択信号P860A,P860Bにより、各切替部852,854,856での選択動作が垂直転送電極12に対応するように連動してなされるようにする。たとえば、一方の垂直転送電極12Aに関わる切替部852A,854A,856Aの制御入力端子には選択信号P860Aを共通に入力し、他方の垂直転送電極12Bに関わる切替部852B,854B,856Bの制御入力端子には選択信号P860Bを共通に入力する。
選択信号発生部860は、タイミング信号発生部810から供給されるロジック入力1a(垂直転送クロックVA)およびロジック入力1b(垂直転送クロックVB)を参照しつつ、パルス駆動波形整形制御部770にて垂直転送電極12Aについてのフィードバック制御による遅延量調整やスルーレート調整を実施する際には、選択信号P860Aのみをアクティブにすることで、切替部852A,854A,856Aがオンするようにし、パルス駆動波形整形制御部770にて垂直転送電極12Bについてのフィードバック制御による遅延量調整やスルーレート調整を実施する際には、選択信号P860Bのみをアクティブにすることで、切替部852B,854B,856Bがオンするようにする。
このように、第2の共有化手法を実現する垂直転送駆動部7Cで採用した構成例では、スイッチ手段としての切替部852,854,856を設けて、パルス駆動波形整形制御部770による制御対象チャンネルを時分割で切り替えるようにすることで、入力パルスPinに対する出力パルスPout の遅延量や出力パルスPout の変化特性(スルーレート)を監視して位相遅延調整部710やスルーレート調整部730を制御するパルス駆動波形整形制御部770を複数の垂直転送電極12について共有可能にすることで、ハードウェアを削減するようにしている。
1,3…撮像装置、5…駆動制御部、7…垂直転送駆動部、8…水平転送駆動部、10,30…CCD固体撮像素子、12…垂直転送電極、13…垂直転送レジスタ、14…水平転送レジスタ、30a…撮像部、31…受光センサ31、40,50…垂直ドライバ、600…パルスドライバ、609…負荷、610…位相遅延調整部、612…パルス遅延部、614…遅延クロック数レジスタ、630…スルーレート調整部、632…電流出力部、633…電圧出力部、634…DA変換器、636…切替部、638…DACデータレジスタ、650…負荷駆動部、652…カレントミラー回路、653…定電圧出力回路、656…接続点(電流加算部)、657…電圧加算部、658…負荷電流検知部、660…波形整形処理部、670…パルス駆動波形整形制御部、672…位相遅延制御部、674…スルーレート制御部、682,684…比較部、682A,684A…電圧比較部、682B,684B…カウンタ部、686…判定部、700…垂直ドライバ、708…切替部、710…位相遅延調整部、730…スルーレート調整部、740…電流分配部、750…負荷駆動部、760…波形整形処理部、770…パルス駆動波形整形制御部、772…位相遅延制御部、774…スルーレート制御部、790…動作制御部、810…タイミング信号発生部、820…アナログフロントエンド部、830…映像信号処理部、832…画像演算処理部、834…画像記録部、836…画像表示部、852,854,856…切替部、860…選択信号発生部