JP7175712B2 - 撮像装置及びその制御方法、プログラム、記憶媒体 - Google Patents

Description

本発明は、撮像装置およびその制御方法に関するものである。

従来の撮像素子においては、画素信号をＡＤ変換するまでの読み出し回路を画素領域の同一列の複数行で共有している。これに対し、撮像素子から画素信号を高速で読み出す技術として、従来と比較して少数の複数画素ごとに読み出し回路を共有する手法が知られている。

例えば、画素と信号処理回路をそれぞれ別の基板に設けて、両基板を貼り合わせてマイクロバンプにより接続する構成が提案されている。画素基板と信号処理基板を別々に設けることにより、画素の光学特性を損なわずに、比較的少数の複数画素ごとに１つの読み出し回路を有する構成をとることができる。

このような積層構成の撮像素子として、特許文献１には、少なくとも２×２画素の合計４個の画素からなる画素ブロックが行列状に配置された画素基板と、画素ブロックにそれぞれ対応したＡＤ変換回路を含む信号処理部が行列状に配置された信号処理基板とを備える構成が記載されている。

また、上記の画素ブロックごとにフレームレートや解像度などが異なる設定での撮像制御を行うことができる。これにより、注目領域（Ｒｅｇｉｏｎ ｏｆ Ｉｎｔｅｒｅｓｔ：ＲＯＩ）以外の画素ブロックを低フレームレートや低解像度で読み出すことができ、全領域を高フレームレートもしくは高解像度で読み出す場合と比較して、データ量の削減を図ることが可能となる。

特開２０１６－７２８６３号公報

上述の特許文献１に開示された従来技術では、画素ブロックごとに異なる駆動配線で制御することにより撮像設定を変えるため、並列に動作する読み出し回路の駆動配線の数は増大する。これを解決するためには、各画素ブロックの読み出し回路の駆動配線を共有化して駆動配線の数を減らすことが望ましい。

しかしながら、全ての読み出し回路で駆動配線を共有化し画素ブロックごとに異なる撮像設定で制御した場合、読み出し回路の動作状態と非動作状態の切り替わりに応じて駆動配線の負荷が変化してしまう。これにより、フレーム間の出力信号差や画素ブロック内での信号の段差が発生し、画質が劣化することが想定される。

本発明は上述した課題に鑑みてなされたものであり、その目的は、画素ブロックごとに異なる撮像設定で制御した際に生じる画質劣化を抑制することができる撮像装置を提供することである。

本発明に係わる撮像装置は、所定数の画素を有する画素ブロックが行列状に複数配置された画素部と、前記複数の画素ブロックに対応して配置され、それぞれが、比較器を有するＡＤ変換を行う回路を含む複数の読み出し回路と、前記複数の読み出し回路に駆動信号を供給する供給手段と、前記複数の画素ブロックごとに撮像条件を設定する設定手段と、前記設定手段により複数の第１の画素ブロックと前記第１の画素ブロックと異なる複数の第２の画素ブロックの各々に異なる撮像条件が設定された場合に、前記供給手段が前記第１の画素ブロックに対応する前記読み出し回路に第１の駆動信号を供給し、前記第２の画素ブロックに対応する前記読み出し回路に前記第１の駆動信号と異なる第２の駆動信号を供給するように制御する制御手段と、を備え、前記第１及び第２の駆動信号は、前記比較器に入力される、時間に依存して変化する電位を有するランプ信号を含み、前記ランプ信号の時間に依存して変化する電位は、前記第１の画素ブロックの数に応じて変更されることを特徴とする。

本発明によれば、画素ブロックごとに異なる撮像設定で制御した際に生じる画質劣化を抑制することができる撮像装置を提供することが可能となる。

本発明の撮像装置の第１の実施形態の構成を示す図。 第１の実施形態における撮像素子の構成を示す図。 画素と読み出し回路の構成の例を示した図。 画素ブロックごとに異なる撮像設定をする例を示した図。 撮像素子の駆動方法の例を示すタイミング図。 画素ブロックの読み出し順の例を示した図。 撮像素子の駆動方法の例を示すタイミング図 従来の電流供給部の構成を示した図。 解決するべき課題の例を示した図。 第１及び第２の実施形態における電流供給部の構成を示した図。 撮像素子の駆動方法の例を示すタイミング図。 第３の実施形態における電流供給部の構成を示した図。

以下、本発明の実施形態について、添付図面を参照して詳細に説明する。

＜第１の実施形態＞
図１は、本発明の撮像装置の第１の実施形態であるデジタルカメラ１０００の構成を示す図である。図１において、被写体からの光は、撮影光学系１１２０を通って、撮像素子１００上に被写体像として結像される。撮影光学系１１２０には、被写体側から順に、固定されている第１群レンズ１１０１、光軸方向に移動して変倍を行うズームレンズ１１０２、光量を調整する絞り１１０３、固定されている第２群レンズ１１０４が配置されている。

また、変倍に伴う像面変動を補正する機能とフォーカス機能とを兼ね備えたフォーカスレンズ１１０５も配置されている。なお、図１では、各レンズ群が１枚のレンズで構成されているように示されているが、実際には、１枚のレンズで構成されていてもよいし、複数枚のレンズで構成されていてもよい。

撮像素子１００は、ＣＭＯＳセンサにより構成される光電変換素子であり、被写体像を光電変換したアナログ信号をデジタル信号に変換して出力する。カメラ信号処理回路１１０８は、撮像素子１００からの出力信号に対して各種の画像処理を行い、画像信号を生成する。

カメラ信号処理回路１１０８内には、ＡＦ（オートフォーカス）信号処理回路１０８１が設けられている。ＡＦ信号処理回路１０８１は、撮像素子１００の全画素の信号のうち焦点検出に用いる領域の画素の信号から、高周波成分を抽出する。

そして、その高周波信号から生成した輝度差成分等を用いて焦点信号を生成する。焦点信号は、コントラスト評価値信号とも称され、撮像素子１００からの出力信号に基づいて生成される画像の鮮鋭度（コントラスト状態）を表す。鮮鋭度は撮影光学系１１２０の焦点状態によって変化するので、結果的に焦点信号は、撮影光学系１１２０の焦点状態を表す信号となる。

表示装置１１０９は、カメラ信号処理回路１１０８からの画像信号を表示し、記録装置１１１０はカメラ信号処理回路１１０８からの画像信号を磁気テープ、光ディスク、半導体メモリ等の記録媒体に記録する。カメラマイクロコンピュータ（以下、カメラマイコンという）１１１１は、カメラ信号処理回路１１０８からの出力に基づいて、後述のフォーカスレンズ駆動部１１１３を制御し、フォーカスレンズ１１０５を光軸方向に移動させる。この動作は主にカメラマイコン１１１１内に設けられたＡＦ制御部１１２１によって行われる。

また、ＡＦ制御部１１２１は、決定されたフォーカスレンズ１１０５の目標位置に従って実際にフォーカス制御を行う。さらに、変倍時（ズーム時）にはあらかじめ記憶されたズームトラッキングデータ（ズームトラッキングカム）に基づいてフォーカスレンズ１１０５を移動させるズームトラッキング制御を行う。これにより、変倍に伴う像面変動（ボケ）を防止する。なお、カメラマイコン１１１１は、撮像素子１００の動作の制御も行う。

ズームレンズ駆動部１１１２は、ズームレンズ１１０２を移動させて変倍動作を行い、フォーカスレンズ駆動部１１１３はフォーカスレンズ１１０５を移動させて焦点調節を行う。ズームレンズ駆動部１１１２およびフォーカスレンズ駆動部１１１３は、ステッピングモータ、ＤＣモータ、振動型モータ、ボイスコイルモータ等の駆動源を備える。

図２は、本実施形態における撮像素子の構成を示す図である。

図２（ａ）に示すように、撮像素子１００は、画素基板１０１と信号処理基板１０２を積層させた構成を有する。各基板の配線は、シリコン貫通電極等を用いて電気的に接続される。図２（ｂ）は、画素基板１０１と信号処理基板１０２の各々に形成される回路を示す図である。

画素基板１０１は、画素領域（画素部）１０３と、画素を駆動し走査する走査回路１０４とを備える。画素領域１０３は、後述する単位画素２００が行列状に複数配置されて構成されており、本実施形態では、太枠で囲まれた、４×４画素の合計１６個（所定数）の単位画素が配置されたブロックを画素ブロック１０５と定義する。

信号処理基板１０２は、行列状に配置された複数の読み出し回路１０６からなる読み出し領域１２０を備える。また、デジタル信号処理回路１０７、デジタル信号出力回路１０８、バイアス電圧生成回路１０９、ランプ電圧生成回路１１０、タイミングジェネレータ１１１（以下ＴＧ１１１と表記）を備える。

画素ブロック１０５と読み出し回路１０６の対応関係については、図１（ｂ）において、画素基板１０１の画素領域１０３における一番左上の画素ブロック１０５は、信号処理基板１０２の読み出し領域１２０における一番左上にある読み出し回路１０６に接続されている。以下、同様にそれぞれ対応するブロックが接続される。このように接続されることにより、画素からの出力信号線を短くすることができ、出力信号線の配線抵抗と配線容量を増やさずに撮像素子１００を構成することができる。

ＴＧ１１１は、走査回路１０４、読み出し回路１０６、デジタル信号処理回路１０７、デジタル信号出力回路１０８、バイアス電圧生成回路１０９、ランプ電圧生成回路１１０に信号を送り、それらの駆動を制御する。走査回路１０４は、画素領域１０３の単位画素それぞれに駆動信号を送り、画素の電荷リセット、蓄積、転送、読み出し回路１０６への信号出力等の駆動を制御する。

読み出し回路１０６は、ＴＧ１１１からの制御とバイアス電圧生成回路１０９、ランプ電圧生成回路１１０からの信号により、各単位画素の出力信号を受け取って、アナログデジタル変換（ＡＤ変換）を行う。デジタル値に変換された画素信号は、デジタル信号処理回路１０７においてデジタル信号処理が施され、デジタル信号出力回路１０８により撮像素子１００の外部に順次出力される。画素信号をＡＤ変換するまで、総画素数／１６個分の読み出し回路が並列に動作することにより、画素信号の高速読み出しを行うことが可能となる。

なお、図２では画素ブロック１０５が４×４＝１６個の単位画素からなる構成を示しているが、この画素数に限られるものではない。また、実際の撮像素子１００は数千～数万個の画素ブロック、読み出し回路からなる。

図３は、撮像素子１００の単位画素２００と読み出し回路１０６の構成を説明する図である。図３では、説明を分かりやすくするために、１つの単位画素と１つの読み出し回路のみを示している。

画素基板１０１に形成された単位画素２００は、バンプ２０８を介して、信号処理基板１０２に形成された読み出し回路１０６に接続される。

単位画素２００において、光電変換部２０１は、入射光に基づく電荷を生成する。転送トランジスタ２０２は、光電変換部２０１と浮遊拡散部（フローティングディフュージョン部：以下、ＦＤと表記する）２０３との間の電気的経路に設けられる。そして、転送トランジスタ２０２は、光電変換部２０１からＦＤ２０３への電荷の転送のオンとオフとを制御する。

リセットトランジスタ２０４は、一方の主ノードがＦＤ２０３に電気的に接続され、他方の主ノードには電源電圧ＶＤＤが与えられ、ＦＤ２０３の電位のリセットのオンとオフとを制御する。増幅トランジスタ２０５の入力ノードは、ＦＤ２０３に電気的に接続され、一方の主ノードには電源電圧ＶＤＤが与えられ、他方の主ノードには、選択トランジスタ２０６の一方の主ノードが電気的に接続されている。

増幅トランジスタ２０５は、ＦＤ２０３の電位に基づくアナログ信号を出力する。選択トランジスタ２０６の他方の主ノードには、出力信号線２０７が電気的に接続されている。選択トランジスタ２０６は、増幅トランジスタ２０５と、出力信号線２０７との導通、非導通を切り替える。

転送トランジスタ２０２、リセットトランジスタ２０４、選択トランジスタ２０６の制御ノードには、走査回路１０４からそれぞれ順に、信号ｐｔｘ、信号ｐｒｅｓ、信号ｐｓｅｌが与えられる。走査回路１０４からの信号ｐｒｅｓは画素ブロック単位で制御可能であり、信号ｐｔｘ、信号ｐｓｅｌは、画素ブロック内の所定の単位画素ごとに制御することができる。

増幅トランジスタ２０５は、出力信号線２０７に接続された読み出し回路１０６を構成する電流供給部２０９から供給される電流と、電源電圧ＶＤＤとによってソースフォロワ動作を行う。電流供給部２０９である電流源は、出力信号線２０７を介して、単位画素２００の増幅トランジスタ２０５に電流を供給する。

次に、読み出し回路１０６の回路構成について説明する。読み出し回路１０６は、電流供給部２０９、比較器２１０、ラッチ回路２１１、信号保持部２１２により構成される。読み出し回路１０６は、ＴＧ１１１からの信号ｐｓａｖｅにより、画素ブロック単位ごとに制御可能であり、信号ｐｓａｖｅがＨｉのときは動作状態となり、Ｌｏのときは非動作状態となる。つまり、信号ｐｓａｖｅは、読み出し回路１０６の駆動状態を制御する信号である。読み出し回路１０６は、画素信号を読み出しているとき以外は非動作状態となることが省電力のためには好適である。本実施形態における電流供給部２０９の構成については図１０を用いて後述する。

比較器２１０の一方の入力には出力信号線２０７が接続され、他方にはランプ電圧生成回路１１０から供給されたランプ電圧Ｖｒａｍｐが入力される。比較器２１０の出力はラッチ回路２１１に入力される。比較器２１０は、単位画素２００の出力するアナログ信号とランプ電圧Ｖｒａｍｐとを比較する。

信号ｐｓａｖｅがＬｏのとき、電流供給部２０９は単位画素２００の増幅トランジスタ２０５への電流供給を停止し、また比較器２１０も停止する。これにより読み出し回路１０６は非動作状態となる。

ラッチ回路２１１は、比較結果に基づくラッチ信号ｌａｔｃｈを生成し、信号保持部２１２に出力する。カウンタ２１３は、クロック信号ＣＬＫを計数したカウント信号を信号保持部２１２に出力する。カウンタ２１３は、ＴＧ１１１から出力される信号ｃｏｕｎｔ＿ｅｎに基づいてクロック信号ＣＬＫの計数をカウントする。

信号保持部２１２は、ラッチ回路２１１から出力されたラッチ信号ｌａｔｃｈが変化したときに、カウンタ２１３から出力されるカウント信号をデジタル信号として保持する。これにより、単位画素２００からのアナログ信号をデジタル信号へと変換するＡＤ変換を行う。

デジタル信号処理回路１０７は、各画素ブロックの信号保持部２１２を順次走査する。これにより、信号保持部２１２が保持したデジタル信号が、画素ブロックごとに信号保持部２１２から順次、デジタル信号処理回路１０７に転送される。

また、各画素ブロック１０５では、それぞれ異なる撮像設定で各画素ブロック１０５に含まれる単位画素２００が制御される。つまり、ある画素ブロックに含まれる複数の単位画素と、別の画素ブロックに含まれる複数の単位画素では、異なる制御により画素信号が出力される。

図４は、被写体の位置と画素ブロックの関係を示す図である。図４を用いて、例えば被写体が含まれる画素ブロックとそれ以外の画素ブロックとを異なる撮像設定で制御する場合について説明する。図４（ａ）に、撮像素子１００の画素領域１０３と被写体３００とを模式的に重ねて示す。図４（ｂ）に、画素ブロック１０５を示す。

図４（ａ）に示すような位置に被写体３００が存在する場合、図４（ｂ）の複数の画素ブロックのうち、被写体３００に対応する画素ブロックが被写体画素ブロック領域３０１と定義される。また、被写体３００以外に対応する画素ブロックが非被写体画素ブロック領域３０２と定義される。

そして、被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２で異なる撮像設定で、画素信号を出力する。撮像設定としては、例えば、間引き率や画素信号を混合する行数又は列数、フレームレートなどが挙げられる。

本実施形態における間引き率とは、ある画素ブロックにおいて、全単位画素数に対する画素信号の読み出しを行う画素数の割合を意味する。例えば、画素ブロックの間引き率が０である場合は、その画素ブロック内の全単位画素から画素信号の読み出しを行うことを意味する。また、画素ブロックの間引き率が０．７５である場合は、その画素ブロック内の１／４の単位画素から画素信号の読み出しを行うことを意味する。間引き率が低いほど、被写体３００を鮮明に撮影することができる。

また、混合画素数とは、行方向や列方向に近接する単位画素の画素信号を混合する場合の、その混合する単位画素数のことを表す。このような混合処理は、例えば近接する単位画素２００のＦＤ２０３間を接続するトランジスタ（不図示）を用いることにより実現される。また、他の混合処理として、例えば近接する単位画素２００の各々の選択トランジスタ２０６を同時にオンすることで、出力信号線２０７で混合することでも実現される。このような近接する単位画素の画素信号を混合することにより、ある間引き率で間引いて単位画素の画素信号を読み出す処理と同じような効果が得られる。

また、フレームレートとは、単位時間あたりに読み出されるフレーム数を表す。フレームレートが高いほど、被写体３００の動きが滑らかになり、像ぶれが発生しにくくなる。例えば、被写体３００を含まない非被写体画素ブロック領域３０２に対応する読み出し回路１０６を例えば低フレームレートや低解像度の撮像設定で読み出す。そうすることにより、全領域を高フレームレートもしくは高解像度で読み出す場合と比較して、データ量の削減を図ることが可能となる。

図５は、図３に示す回路構成を有する撮像素子１００の単位画素２００からの電荷読み出し動作の一例を示すタイミングチャートである。

時刻ｔ４０１で走査回路１０４が信号ｐｓｅｌをＨｉとし、選択トランジスタ２０６がオンされる。これにより、単位画素２００の増幅トランジスタ２０５が選択トランジスタ２０６を介して、出力信号線２０７に電気的に接続される。

時刻ｔ４０２において、信号ｐｒｅｓがＬｏになり、リセットトランジスタ２０４をオフする。これにより、ＦＤ２０３のリセットが解除される。単位画素２００からは、リセットを解除されたＦＤ２０３の電位に基づくノイズ信号が出力信号線２０７に出力される。

時刻ｔ４０３において、ランプ電圧生成回路１１０は、ランプ電圧Ｖｒａｍｐの時間に依存した電位の変化を開始する。一方、信号ｃｏｕｎｔ＿ｅｎがＨｉとなり、カウンタ２１３はクロック信号の計数動作を開始する。

時刻ｔ４０４において、単位画素２００が出力するノイズ信号とランプ電圧Ｖｒａｍｐの大小関係が逆転し、比較器２１０の出力信号が変化する。比較器２１０の出力信号の変化に応じて、ラッチ回路２１１の出力信号ｌａｔｃｈがＬｏからＨｉに変化する。信号保持部２１２は、ラッチ信号ｌａｔｃｈの信号値がＬｏからＨｉに変化したことを受けて、このときのカウント値を保持する。このときに信号保持部２１２が保持したカウント値がノイズ信号に基づくデジタル信号である。

時刻ｔ４０５において、ランプ電圧生成回路１１０は、ランプ電圧Ｖｒａｍｐの時間に依存した電位の変化を停止し、時刻ｔ４０３における電位と同じ電位とする。一方、信号ｃｏｕｎｔ＿ｅｎがＬｏとなり、カウンタ２１３はクロック信号の計数動作を停止し、カウント値をリセットする。

時刻ｔ４０６において、走査回路１０４は信号ｐｔｘをＨｉとする。これにより、光電変換信号が単位画素２００から出力信号線２０７に出力される。

時刻ｔ４０７において、ランプ電圧生成回路１１０は、ランプ電圧Ｖｒａｍｐの時間に依存した電位の変化を開始する。一方、信号ｃｏｕｎｔ＿ｅｎがＨｉとなり、カウンタ２１３はクロック信号の計数動作を開始する。

時刻ｔ４０８において、単位画素２００から出力される光電変換信号とランプ電圧Ｖｒａｍｐの大小関係が逆転し、比較器２１０の出力信号が変化する。比較器２１０の出力信号の変化に応じて、ラッチ回路２１１の出力信号ｌａｔｃｈがＬｏからＨｉに変化する。信号保持部２１２は、ラッチ信号ｌａｔｃｈの信号値がＬｏからＨｉに変化したことを受けて、このときのカウント値を保持する。このときに信号保持部２１２が保持したカウント値が光電変換信号に基づくデジタル信号である。

時刻ｔ４０９において、ランプ電圧生成回路１１０は、ランプ電圧Ｖｒａｍｐの時間に依存した電位の変化を停止し、時刻ｔ４０３における電位と同じ電位とする。一方、信号ｃｏｕｎｔ＿ｅｎがＬｏとなり、カウンタ２１３はクロック信号の計数動作を停止し、カウント値をリセットする。

時刻ｔ４１０において、走査回路１０４が信号ｐｓｅｌをＬｏにし、選択トランジスタ２０６がオフする。これにより、単位画素２００の増幅トランジスタ２０５が選択トランジスタ２０６を介して、出力信号線２０７に電気的に非接続となる。一方、信号ｐｒｅｓがＨｉになり、リセットトランジスタ２０４をオンする。これにより、ＦＤ２０３が電源電圧ＶＤＤでリセットされる
時刻ｔ４１０の後、デジタル信号処理回路１０７は信号保持部２１２を順次走査し、各画素ブロックに保持されたデジタル信号がデジタル信号処理回路１０７に転送される。光電変換信号に基づくデジタル信号には、ノイズ信号に基づくデジタル信号の成分が含まれている。従って、デジタル信号処理回路１０７が光電変換信号に基づくデジタル信号からノイズ信号に基づくデジタル信号を差し引くことによって、ノイズ信号の少ないデジタル信号（Ｓ－Ｎ信号）を生成する。

この、時刻ｔ４０１からｔ４１０までの時間ＲＯが単位画素の画素信号を読み出す時間であり、画素ブロックを構成する単位画素数分この読み出し駆動を繰り返すことにより、１フレーム分の読み出しが完了する。時間ＲＯ×読み出す単位画素数（１つの画素ブロックを構成する単位画素数）が１フレーム読み出し時間となる。

ここで、図６、図７を用いて、画素ブロックごとに撮像設定（撮像条件）を変えた場合について説明する。本実施形態では、図４を用いて説明した被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２とで、撮像設定を異ならせる例として、間引き率を異ならせた例について説明する。

被写体画素ブロック領域３０１は、間引き率を０に設定し、画素信号を高解像度で読み出す。非被写体画素ブロック領域３０２は、間引き率を０．７５に設定し、画素信号を低解像度で読み出す。

図６（ａ）は、画素信号を高解像度で読み出す被写体画素ブロック領域３０１における単位画素の画素信号読み出し順を示した図である。四角内の数字は、読み出し順を示している。４×４の１６個の単位画素で１つの画素ブロックを構成する場合、全１６画素の画素信号を順番に読み出す。このときの１フレームの画素信号読み出し時間は１６×ＲＯとなる。

図６（ｂ）は、画素信号を低解像度で読み出す非被写体画素ブロック領域３０２における単位画素の画素信号読み出し順を示した図である。４×４の１６個の単位画素で１つの画素ブロックを構成する場合、全１６画素のうち、４つの画素の画素信号のみを順番に読み出す。このときの１フレームの画素信号読み出し時間は４×ＲＯとなる。

このように、被写体が存在する必要な箇所の画素信号だけを高解像度で読み出し、それ以外の部分の画素信号を低解像度で読み出すことができる。

画素信号の読み出しが終わった画素ブロックに対応する読み出し回路は、画素信号の読み出しが終わったあとにパワーを落として省電力駆動を行う。そして、次のフレームの画素信号の読み出しを行う前までに省電力駆動から復帰させることにより、消費電力を削減することができる。

次に図７を用いて、１フレームの動作と読み出し回路の駆動状態について説明する。被写体画素ブロック領域３０１に対応する読み出し回路では、信号ｐｓａｖｅ１がＨｉのときに動作状態となり、信号ｐｓａｖｅ１がＬｏのときに非動作状態となる。非被写体画素ブロック領域３０２に対応する読み出し回路では、信号ｐｓａｖｅ２がＨｉのときに動作状態となり、信号ｐｓａｖｅ２がＬｏのときに非動作状態となる。時刻ｔ６０１から時刻ｔ６０４までが１フレームである。

時刻ｔ６０１において、信号ｐｓａｖｅ１と信号ｐｓａｖｅ２はともにＨｉであり、被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２のそれぞれに対応する読み出し回路１０６はともに動作状態となる。

時刻ｔ６０２において、信号ｐｓａｖｅ２はＬｏとなり、非被写体画素ブロック領域３０２に対応する読み出し回路１０６は非動作状態となる。つまり画素ブロック内において４つの単位画素を読み出し終わった後に信号ｐｓａｖｅ２はＬｏとなり、読み出し回路１０６は非動作状態となる。

時刻ｔ６０３において、信号ｐｓａｖｅ１がＬｏとなり、被写体画素ブロック領域３０１に対応する読み出し回路１０６は非動作状態となる。つまり画素ブロック内の全１６個の単位画素の信号を読み出し終わった後に信号ｐｓａｖｅ１はＬｏとなり、読み出し回路１０６は非動作状態となる。

時刻ｔ６０４において、次のフレームの信号読み出しが開始されるため、信号ｐｓａｖｅ１と信号ｐｓａｖｅ２はともにＨｉとなり、被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２のそれぞれに対応する読み出し回路１０６はともに動作状態となる。

時刻ｔ６０１から時刻ｔ６０２までの間は、被写体画素ブロック領域３０１および非被写体画素ブロック領域３０２に対応する読み出し回路がともに動作状態である。時刻ｔ６０２から時刻ｔ６０３までの間は、被写体画素ブロック領域３０１に対応する読み出し回路１０６のみが動作状態となる。図４（ｂ）の場合には、５×７の全３５個の読み出し回路のうち、１２個の読み出し回路のみが動作状態となる。

このとき、読み出し回路１０６に共通の駆動配線を接続していると、駆動配線の負荷や変動が伝播し画質劣化を引き起こす。

この問題を解決するための本実施形態における動作については図１０を用いて後述するが、まずは上記問題のより具体的な例について説明する。具体例として出力信号線２０７に接続される電流供給部２０９を用いて説明する。
図８は、図７に示す時刻ｔ６０２から時刻ｔ６０３における従来の電流供給部の状態を示す図である。

被写体画素ブロック領域３０１に対応した読み出し回路の電流供給部２０９において、トランジスタ７００，７０１は出力信号線２０７に対して直列に接続されたカスコード型の定電流回路である。そして、トランジスタ７０２によって出力信号線２０７への電流供給を切り替える。

非被写体画素ブロック領域３０２に対応した読み出し回路の電流供給部２０９においても同様に、トランジスタ７０３，７０４は出力信号線２０７に対して直列に接続されたカスコード型の定電流回路である。そして、トランジスタ７０５によって出力信号線２０７への電流供給を切り替える。

トランジスタ７００と７０３のゲートには、バイアス電圧生成回路１０９より供給される駆動信号ｖｂｉａｓ（バイアス電圧信号）が入力される。また、トランジスタ７０１と７０４のゲートには、バイアス電圧生成回路１０９より供給される駆動信号ｖｇａｔｅが入力される。駆動信号ｖｂｉａｓ、ｖｇａｔｅは、所望の電流値を流すように設定された定電圧である。

図７に示す時刻ｔ６０２から時刻ｔ６０３において、被写体画素ブロック領域３０１に対応する電流供給部２０９は動作状態であり、トランジスタ７０２のゲートにはＨｉが入力され、出力信号線２０７に電流を供給する。一方、非被写体画素ブロック領域３０２に対応する電流供給部２０９は非動作状態であり、トランジスタ７０５のゲートにはＬｏが入力され、出力信号線２０７に電流を供給しない。

トランジスタ７０５のゲート電圧がＬｏのとき、トランジスタ７０５のソースは低下して、トランジスタ７０４のゲート－ドレイン間容量を介して、駆動信号が変動する。その結果、共通の駆動信号ｖｇａｔｅで動作しているトランジスタ７０１への入力も変動する。

被写体画素ブロック領域３０１に対応した読み出し回路の電流供給部２０９で流す電流値が時刻ｔ６０１から時刻ｔ６０２までと、時刻ｔ６０２から時刻ｔ６０３までの間で変化し、画素信号を変動させる。同一輝度の被写体を撮影した場合においても、画素信号の出力差により、被写体画素ブロック領域３０１の画素ブロックの信号には、画素ブロック内の信号の段差が図９（ａ）のように表われる。

画素ブロック内の信号の段差とは、読み出し順１画素目から４画素目までの画素と、読み出し順５画素目から１６画素目の画素の信号段差を指す。被写体画素ブロック領域３０１のそれぞれの画素ブロックにおいて、画素ブロック内の段差が発生すると、図９（ｂ）のようなパターンノイズとして画質の劣化を招く。

このように並列に動作する読み出し回路の駆動配線を共有化し、画素ブロックごとに異なる間引き率で制御した場合、共通の駆動配線を用いて読み出しを行うと画質の劣化を招く。

ここで、本実施形態おいて上記問題を解決する動作について図１０を用いて説明する。

図１０は、本実施形態における、図７に示す時刻ｔ６０２から時刻ｔ６０３での電流供給部２０９の状態を示す図である。

読み出し回路１０６の電流供給部２０９において、トランジスタ９００，９０１は出力信号線２０７に対して直列に接続されたカスコード型の定電流回路である。そして、トランジスタ９０２によって出力信号線２０７への電流供給を切り替える。

非被写体画素ブロック領域３０２に対応した読み出し回路の電流供給部２０９においても同様に、トランジスタ９０３，９０４は出力信号線２０７に対して直列に接続されたカスコード型の定電流回路である。そして、トランジスタ９０５によって出力信号線２０７への電流供給を切り替える。

トランジスタ９００と９０３のゲートには、バイアス電圧生成回路１０９より供給される所望の電流値を流すように設定された駆動信号ｖｂｉａｓが入力される。また、トランジスタ９０１と９０４のゲートには、スイッチ９０７，９０８（接続切り替えスイッチ）により選択される駆動信号ｖｇａｔｅ［ａ］もしくはｖｇａｔｅ［ｂ］が入力される。
スイッチ９０７は、バイアス電圧生成回路１０９より供給される駆動信号ｖｇａｔｅ［ａ］とｖｇａｔｅ［ｂ］（バイアス配線）のうち、どちらかをトランジスタ９０１のゲートへ供給する。同様に、スイッチ９０８は、バイアス電圧生成回路１０９より供給される駆動信号ｖｇａｔｅ［ａ］とｖｇａｔｅ［ｂ］のうち、どちらかをトランジスタ９０４のゲートへ供給する。

被写体画素ブロック領域３０１に対応する電流供給部２０９においては、トランジスタ９０１のゲートにｖｇａｔｅ［ａ］が入力される。また、非被写体画素ブロック領域３０２に対応する電流供給部２０９においては、トランジスタ９０４のゲートにｖｇａｔｅ［ｂ］が入力される。

図７に示す時刻ｔ６０２から時刻ｔ６０３において、非被写体画素ブロック領域３０２のトランジスタ９０５のゲートにＬｏが入力される。このとき、駆動配線ｖｇａｔｅ［ｂ］は変動するが、駆動配線ｖｇａｔｅ［ａ］は変動しない。つまり、被写体画素ブロック領域３０１における電流供給部２０９の電流値の変化は発生せず、画素ブロック内の段差が発生しない。

以上のように、本実施形態では、被写体画素ブロック領域３０１から高解像度の画素信号が読み出され、非被写体画素ブロック領域３０２からは低解像度の画素信号が読み出される。そのような読み出しを行なう場合に、被写体画素ブロック領域３０１の読み出し回路１０６と非被写体画素ブロック領域３０２の読み出し回路１０６に異なる駆動配線が接続される。そして、各々のブロック領域の読み出し回路１０６に異なる駆動信号が入力されることにより、画素ブロック内の信号の段差を低減させることが可能となる。

なお、本実施形態では、電流供給部２０９がカスコード型の定電流源である構成について説明した。しかし、トランジスタ９０１だけでなく、トランジスタ９００のゲートへの駆動配線ｖｂｉａｓも切り替えられる構成とし、撮像設定において異なる駆動配線により異なる駆動信号ｖｂｉａｓを入力してもよい。また、比較器２１０において使用される定電流回路においても、撮像設定により異なる駆動配線により異なる駆動信号を入力しても同様の効果が得られる。

＜第２の実施形態＞
第２の実施形態は、図４を用いて説明した被写体ブロック領域３０１と非被写体ブロック領域３０２とで撮像設定を異ならせる例として、フレームレートを異ならせた場合の実施形態である。図１１は、第２の実施形態における、１フレームの動作と読み出し回路の駆動状態を説明する図である。

被写体ブロック領域３０１からは高フレームレートで画素信号が読み出される。非被写体ブロック領域３０２からは低フレームレートで画素信号が読み出される。本実施形態では、低フレームレートは、高フレームレートに対して半分のフレームレートに設定するものとする。

第１の実施形態と同じく、４×４の１６個の単位画素のグループを画素ブロックとし、画素ブロックごとに読み出し回路１０６を配置する。被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２は、共に１６個全ての単位画素を読み出すため、読み出し時間は、第１の実施形態と同様に１６×ＲＯとなる。

高フレームレートで画素信号を読み出す被写体画素ブロック領域３０１では、時刻ｔ１００１から時刻ｔ１００５までの間に、２フレーム分の画素信号が読み出される。また、低フレームレートで画素信号を読み出す非被写体画素ブロック領域３０２では、時刻ｔ１００１から時刻ｔ１００５までの間に、１フレーム分の画素信号が読み出される。

被写体画素ブロック領域３０１に対応する読み出し回路の駆動状態は信号ｐｓａｖｅ１により制御され、非被写体画素ブロック領域３０２に対応する読み出し回路の駆動状態は信号ｐｓａｖｅ２により制御される。

時刻ｔ１００１において、被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２では、画素ブロックを構成する１６個の単位画素から順にＮフレーム目の画素信号の読み出しが開始される。

時刻ｔ１００２において、被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２では、画素ブロック内の全単位画素の画素信号読み出しが終わり、信号ｐｓａｖｅ１と信号ｐｓａｖｅ２はＬｏとなり、読み出し回路は非動作状態となる。

時刻ｔ１００３において、被写体画素ブロック領域３０１では、信号ｐｓａｖｅ１がＨｉに切り替わるのに対応して読み出し回路が動作状態となる。そして、画素ブロックを構成する１６個の単位画素から順にＮ＋１フレーム目の画素信号の読み出しが開始される。一方、非被写体画素ブロック領域３０２では、信号ｐｓａｖｅ２がＬｏのままで非動作状態が維持される。

時刻ｔ１００４において、被写体画素ブロック領域３０１では、画素ブロック内の全単位画素の画素信号の読み出しが終わり、信号ｐｓａｖｅ１はＬｏとなり、読み出し回路１０６は非動作状態となる。

時刻ｔ１００５において、被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２では、画素ブロックを構成する１６個の単位画素から順に画素信号の読み出しが開始される。

以上の動作を繰り返すことにより、被写体ブロック領域３０１から高フレームレートで画素信号が読み出され、非被写体ブロック領域３０２から半分の低フレームレートで画素信号が読み出される。

被写体画素ブロック領域３０１のＮフレーム目において、非被写体画素ブロック領域３０２の読み出し回路が動作状態である。また、被写体画素ブロック領域３０１のＮ＋１フレーム目において、非被写体画素ブロック領域３０２の読み出し回路が非動作状態である。

このとき、読み出し回路１０６の電流供給部２０９が共通の駆動配線に接続された状態で読み出し動作が行われると、同一輝度の被写体を撮影していても、被写体画素ブロック領域３０１のＮフレーム目とＮ＋１フレーム目の画素信号の出力差が生じる。

この問題を解決するための本実施形態の方法について、再び図１０を用いて説明する。本実施形態においても、読み出し回路１０６の電流供給部２０９の駆動信号ｖｇａｔｅを被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２とで切り替える。

具体的には、時刻ｔ１００３から時刻ｔ１００４までの電流供給部２０９の状態を図１０のように制御する。

被写体画素ブロック領域３０１に対応する電流供給部２０９においては、トランジスタ９０１のゲートに駆動信号ｖｇａｔｅ［ａ］が入力される。また、非被写体画素ブロック領域３０２に対応する電流供給部２０９においては、トランジスタ９０４のゲートに駆動信号ｖｇａｔｅ［ｂ］が入力される。

時刻ｔ１００３から時刻ｔ１００４において、非被写体画素ブロック領域３０２のトランジスタ９０５のゲートにＬｏが入力される。このとき、駆動信号ｖｇａｔｅ［ｂ］は変動するが、駆動信号ｖｇａｔｅ［ａ］は変動しない。つまり、被写体画素ブロック領域３０１における電流供給部２０９の電流値の変化は発生せず、フレーム間の出力信号差が発生しない。

なお、本実施形態では、低フレームレートは、高フレームレートに対してちょうど半分のフレームレートである場合について説明したが、これに限られるものではない。駆動信号ｖｇａｔｅ［ａ］およびｖｇａｔｅ［ｂ］で被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２をそれぞれ別々に駆動するので、両フレームレートを独立して設定しても構わない。

以上のように、本実施形態では、被写体画素ブロック領域３０１から高フレームレートで画素信号が読み出され、非被写体画素ブロック領域３０２からは低フレームレートで画素信号が読み出される。そのような読み出しを行う場合に、被写体画素ブロック領域３０１の読み出し回路１０６と非被写体画素ブロック領域３０２の読み出し回路１０６に異なる駆動信号が入力される。これにより、フレーム間の出力信号差を低減することが可能となる。

＜第３の実施形態＞
本実施形態は、被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２とで読み出し回路１０６の比較器２１０に異なるランプ電圧Ｖｒａｍｐを入力するように構成したものである。図１２は、第３の実施形態における比較器２１０の構成を示す図である。

被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２とで、撮像設定を変えた場合、それぞれの比較器２１０の動作が異なる可能性がある。すなわち、被写体画素ブロック領域３０１の比較器２１０が動作状態であっても、非被写体画素ブロック領域３０２の比較器２１０が非動作状態となる場合が発生する。

全ての読み出し回路の比較器２１０に共通のランプ信号Ｖｒａｍｐを供給してＡＤ変換を行うと、比較器２１０が動作状態のときと非動作状態のときでランプ信号Ｖｒａｍｐの傾きが変動する。これは比較器２１０を信号ｐｓａｖｅにより非動作状態としたときに、ランプ信号Ｖｒａｍｐの配線の負荷容量が変化するためである。

ランプ信号Ｖｒａｍｐの傾きの変動は、ＡＤ変換時のゲインの変動につながる。このゲイン変動により、被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２とで、異なる間引き率を設定した場合には画素ブロック内の段差が発生し、異なるフレームレートを設定した場合にはフレームレート間の出力信号差が発生する。

そこで、本実施形態においては、読み出し回路１０６の比較器２１０に入力するランプ信号Ｖｒａｍｐを被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２とで切り替える。図１２に示すように、読み出し回路１０６の比較器２１０の一方の入力には出力信号線２０７が接続され、他方にはスイッチ１１００が接続される。比較器２１０の出力はラッチ回路２１１へ入力される。

スイッチ１１００は、ランプ電圧生成部１１０から供給されるランプ信号Ｖｒａｍｐ［ａ］とＶｒａｍｐ［ｂ］のうち、どちらを比較器２１０へ入力するかを選択する。被写体画素ブロック領域３０１に対応する比較器２１０にはランプ信号Ｖｒａｍｐ［ａ］が供給され、非被写体画素ブロック領域３０２に対応する比較器２１０にはランプ信号Ｖｒａｍｐ［ｂ］が供給される。

このような構成により、非被写体画素ブロック領域３０２の比較器２１０が非動作状態であっても、ランプ信号Ｖｒａｍｐ［ａ］は変動しない。つまり、被写体画素ブロック領域３０１のＡＤ変換のゲイン変動は発生しない。

以上のように、撮像設定が異なる被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２の各々に対して、異なるランプ信号Ｖｒａｍｐを比較器２１０へ入力する構成とすることで、画質の劣化を低減させることができる。

なお、非被写体画素ブロック領域３０２に対応する比較器２１０が動作状態のときと非動作状態のときで被写体画素ブロック領域３０１に対応するランプ電圧Ｖｒａｍｐの時間に依存した電位変化量を調整してもよい。すなわち、非被写体画素ブロック領域３０２に対応する比較器２１０が動作状態のときと非動作状態のときで被写体画素ブロック領域３０１に対応するランプ電圧Ｖｒａｍｐの電位変位量が同じになるようにランプ電圧生成部１１０で調整してもよい。より具体的には、比較部２１０が非動作状態にある画素ブロック数に応じて、ランプ信号Ｖｒａｍｐの時間に依存した電位変化量が同じになるように調整する。

以上のように、本実施形態によれば、撮像設定が異なる被写体画素ブロック領域３０１と非被写体画素ブロック領域３０２の各々に対して、読み出し回路１０６へ入力する駆動信号を読み出し回路の動作状態と非動作状態で切り替える。これにより、画素ブロック内の段差やフレーム間の出力信号差といった画質の劣化を低減させることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

（その他の実施形態）
また本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現できる。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現できる。

１００：撮像装置、１０１：画素基板、１０２：信号処理基板、１０３：画素領域、１０４：走査回路、１０５：画素ブロック、１０６：読み出し回路、１０７：デジタル信号処理回路、１０８：デジタル信号出力回路、１０９：バイアス電圧生成回路、１１０：ランプ電圧生成回路、１１１：タイミングジェネレータ（ＴＧ）

Claims (9)

1. 所定数の画素を有する画素ブロックが行列状に複数配置された画素部と、
   前記複数の画素ブロックに対応して配置され、それぞれが、比較器を有するＡＤ変換を行う回路を含む複数の読み出し回路と、
   前記複数の読み出し回路に駆動信号を供給する供給手段と、
   前記複数の画素ブロックごとに撮像条件を設定する設定手段と、
   前記設定手段により複数の第１の画素ブロックと前記第１の画素ブロックと異なる複数の第２の画素ブロックの各々に異なる撮像条件が設定された場合に、前記供給手段が前記第１の画素ブロックに対応する前記読み出し回路に第１の駆動信号を供給し、前記第２の画素ブロックに対応する前記読み出し回路に前記第１の駆動信号と異なる第２の駆動信号を供給するように制御する制御手段と、を備え、
   前記第１及び第２の駆動信号は、前記比較器に入力される、時間に依存して変化する電位を有するランプ信号を含み、前記ランプ信号の時間に依存して変化する電位は、前記第１の画素ブロックの数に応じて変更されることを特徴とする撮像装置。
2. 前記設定手段は、前記画素ブロックごとの撮像条件として間引き率を設定することを特徴とする請求項１に記載の撮像装置。
3. 前記設定手段は、前記画素ブロックごとの撮像条件として混合する画素数を設定することを特徴とする請求項１に記載の撮像装置。
4. 前記設定手段は、前記画素ブロックごとの撮像条件としてフレームレートを設定することを特徴とする請求項１に記載の撮像装置。
5. 前記読み出し回路は、電流供給部を含むことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
6. 前記第１及び第２の駆動信号は、前記電流供給部に入力されるバイアス電圧信号を含むことを特徴とする請求項５に記載の撮像装置。
7. 所定数の画素を有する画素ブロックが行列状に複数配置された画素部と、前記複数の画素ブロックに対応して配置され、それぞれが、比較器を有するＡＤ変換を行う回路を含む複数の読み出し回路と、前記複数の読み出し回路に駆動信号を供給する供給手段とを有する撮像装置を制御する方法であって、
   前記複数の画素ブロックごとに撮像条件を設定する設定工程と、
   前記設定工程において複数の第１の画素ブロックと前記第１の画素ブロックと異なる複数の第２の画素ブロックの各々に異なる撮像条件が設定された場合に、前記供給手段が前記第１の画素ブロックに対応する前記読み出し回路に第１の駆動信号を供給し、前記第２の画素ブロックに対応する前記読み出し回路に前記第１の駆動信号と異なる第２の駆動信号を供給するように制御する制御工程と、を有し、
   前記第１及び第２の駆動信号は、前記比較器に入力される、時間に依存して変化する電位を有するランプ信号を含み、前記ランプ信号の時間に依存して変化する電位は、前記第１の画素ブロックの数に応じて変更されることを特徴とする撮像装置の制御方法。
8. 請求項７に記載の制御方法の各工程をコンピュータに実行させるためのプログラム。
9. 請求項７に記載の制御方法の各工程をコンピュータに実行させるためのプログラムを記憶したコンピュータが読み取り可能な記憶媒体。

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