WO2017047398A1 - カレントミラー回路、およびイメージセンサ - Google Patents

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WO2017047398A1
WO2017047398A1 PCT/JP2016/075749 JP2016075749W WO2017047398A1 WO 2017047398 A1 WO2017047398 A1 WO 2017047398A1 JP 2016075749 W JP2016075749 W JP 2016075749W WO 2017047398 A1 WO2017047398 A1 WO 2017047398A1
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WO
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current mirror
mirror circuit
unit
current
pixel
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PCT/JP2016/075749
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English (en)
French (fr)
Inventor
裕治 源代
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only

Definitions

  • the present disclosure relates to a current mirror circuit and an image sensor, and in particular, a current mirror circuit and an image sensor that can suppress high-frequency band noise that may occur in the output of a current mirror circuit driven by SF (source follower), for example.
  • SF source follower
  • a method of providing a current mirror circuit for distributing current from a current source in an electric circuit is known.
  • FIG. 1 shows an example of the basic configuration of the current mirror circuit.
  • the current mirror circuit includes a current source 101 that outputs a driving stage current, a Tr (transistor) provided in a driving stage that is a mirror source, for example, an FET (field effect transistor) 102, It is comprised from Tr103 provided in the load stage used as a mirror destination.
  • Tr transistor
  • FET field effect transistor
  • the current source 101 has one of two terminals connected to the power supply Vdd and the other connected to the drain (D) of the Tr 102, and outputs a predetermined drive current i to the subsequent stage.
  • Tr 102 has its gate (G) connected to its drain and source (S) grounded. That is, the Tr 102 is diode-connected to the current source 101.
  • the gate of Tr103 is connected to the gate of Tr102, and the source is grounded.
  • a load current proportional to the drive current i flowing in the Tr 102 that is diode-driven (hereinafter also referred to as Di drive) is copied to the Tr 103.
  • Di drive a load current proportional to the drive current i flowing in the Tr 102 that is diode-driven
  • the load current is n times the drive stage current i.
  • a kickback current n ⁇ 0.001 ⁇ i having a predetermined kickback amount (for example, 0.1%) is simultaneously generated in the driving stage current i through the gate of the Tr 102.
  • the ratio between the drive stage current and the load current sum is called the mirror ratio.
  • the usefulness of the current mirror circuit is that the current hardly changes even if the drain potential of the load stage fluctuates. This makes it possible to easily provide a stable current source in the load stage. it can.
  • CIS CMOS image sensor
  • the number of CIS columns is in the thousands.
  • the driving stage current i is 2 Double kickback current 2i tends to flow through the gate wiring.
  • the current source 101 of the drive stage can only pass the drive stage current i, in practice, a phenomenon occurs in which the gate voltage is greatly reduced and the load current disappears for a moment.
  • a method of reducing the mirror ratio there is known a method of increasing the Tr number of the drive stage and increasing the drive stage current i flowing therethrough accordingly. For example, if the upper limit of the mirror ratio is 30 times, in order to drive 2000 Trs in the load stage, for example, 67 Trs of 2000/30 or more may be provided in the drive stage.
  • SF drive source follower
  • FIG. 2 shows an example of the basic configuration of a current mirror circuit driven by SF (see, for example, Patent Document 1).
  • the current mirror circuit shown in FIG. 2 includes a current source 111 and Trs 112, 113, and 114.
  • the current source 111 has one of two terminals connected to the power supply Vdd and the other connected to the drain of the Tr 112, and outputs a predetermined drive current i to the subsequent stage.
  • the source of the Tr 112 is grounded, and the gate is connected to the gate line NBIAS.
  • Tr113 the train is connected to the power supply Vdd, the gate is connected to Tr112, the drain is connected, and the source is connected to the gate line NBIAS.
  • Tr114 has a source grounded and a drain and a gate connected to the gate line NBIAS. That is, Tr114 is diode-connected to the gate line NBIAS. A resistor may be used in place of the diode-connected Tr 114.
  • Tr114 functions as a current source according to the load of Tr113. Accordingly, since Tr 113 has an SF configuration, this current mirror circuit is SF driven.
  • the output impedance can be greatly reduced, so that the current can be reduced as compared with the Di drive. Thereby, even if the kickback amount is 10% of the drive current, for example, the current fluctuation on the load side can be easily suppressed to 1% or less.
  • the SF driving in the current mirror circuit is preferably SF driving even when the current mirror circuit is applied to the CIS from the viewpoint of suppressing variations in the mirror current.
  • the operation state for each column changes depending on the brightness of the image to be captured. For this reason, there is a phenomenon in which the date potential is modulated according to the ratio of the bright part to the dark part of the image, resulting in image degradation.
  • this image quality degradation is suppressed. it can.
  • the merit of applying the SF drive current mirror circuit to the CIS is great, but there is also a demerit that lateral noise can increase. This is due to the fact that the output band also increases as the impedance of the drive stage of the current mirror circuit decreases. As a result, a high-frequency noise component that has been suppressed in the Di-driven current mirror circuit can be seen.
  • noise peaking often occurs at high frequencies as shown in FIG. This is due to the fact that the SF-driven Tr creates a secondary pole and reduces the phase margin.
  • the present disclosure has been made in view of such a situation, and is intended to suppress high-frequency noise that may occur in the output of an SF-driven current mirror circuit.
  • the current mirror circuit according to the first aspect of the present disclosure is a current mirror circuit in which the driving stage has an SF (source follower) configuration, and includes a capacitor in the field back loop.
  • SF source follower
  • the one end of the capacitor can be connected to the gate of the SF driving transistor.
  • the other end of the capacitor can be connected to the source of the SF driving transistor.
  • the other end of the capacitor can be connected to GND or a power source.
  • the other end of the capacitor can be connected to the drain of the SF drive transistor, and the current mirror circuit according to the first aspect of the present disclosure is provided between the drain of the SF drive transistor and a power source.
  • a connected resistor may further be provided.
  • the image sensor according to the second aspect of the present disclosure is an image sensor in which a current mirror circuit is mounted, and the current mirror circuit has an SF (source follower) driving stage and has a capacitor in a field back loop.
  • SF source follower
  • FIG. 5 is a diagram illustrating a frequency characteristic of an output impedance corresponding to the first configuration example illustrated in FIG. 4. It is a circuit diagram showing the 2nd example of composition of the current mirror circuit of SF drive to which this indication is applied.
  • FIG. 8 is a circuit diagram showing a dual (modification) of the second configuration example shown in FIG. 7. It is a circuit diagram showing the 3rd example of composition of the current mirror circuit of SF drive to which this indication is applied. It is a figure which shows the frequency characteristic of the noise corresponding to the 3rd structural example shown by FIG.
  • FIG. 25 is a block diagram illustrating a configuration example of a digital camera to which the present disclosure is applied. It is a block diagram which shows the structural example of the image sensor of FIG. It is a perspective view which shows the structural example at the time of making the image sensor of FIG. 11 into a laminated structure.
  • FIG. 13 is a block diagram illustrating a configuration example of a pixel array unit and a row processing unit in FIG. 12.
  • FIG. 12 is a block diagram showing a configuration example of a pixel array unit and a row processing unit in FIG. 12.
  • FIG. 15 is a circuit diagram illustrating a configuration example of the pixel unit in FIG. 14. It is a figure which shows the control signal and VSL level change at the time of the electric charge read-out from a pixel unit.
  • FIG. 15 is a circuit diagram illustrating a configuration example of a load MOS circuit in FIG. 14. It is a circuit diagram which shows the modification of the current mirror circuit in a load MOS circuit.
  • a current mirror circuit in which the drive stage to which the present disclosure is applied has an SF configuration (SF drive) is configured to reduce the noise band by applying band compensation to the SF. Specifically, it is realized by adding a capacitance in the feedback loop to the basic configuration of the SF-driven current mirror circuit shown in FIG.
  • FIG. 4 shows a first configuration example of an SF-driven current mirror circuit to which the present disclosure is applied. Note that, among the components in the first configuration example, those common to the components of the current mirror circuit in FIG. The same applies to second to fourth configuration examples to be described later.
  • a capacitor 121 is added between the gate (G) and the source (S) of the Tr 113 having the SF configuration in the current mirror circuit of FIG.
  • FIG. 5 shows the frequency characteristics of noise corresponding to the first configuration example shown in FIG. As shown in the figure, by increasing the size of the capacitor 121, it can be seen that the frequency characteristic of noise approaches that of Di drive as the frequency becomes higher.
  • FIG. 6 shows the frequency characteristics of the output impedance corresponding to the first configuration example shown in FIG. As shown in the figure, it can be seen that as the size of the capacitor 121 is increased, the value of the output impedance rises from the low range, and in the high range, the output impedance in the case of Di drive regardless of the size of the capacitor 121. You can see that Noise enhancement can be suppressed in a band where the output impedance is rising.
  • the current mirror circuit it is possible to suppress noise in a high frequency band while realizing the above-described merit of SF driving.
  • FIG. 7 shows a second configuration example of the SF drive current mirror circuit to which the present disclosure is applied.
  • one end of the capacitor 121 in the first configuration example of FIG. 4 is connected to the gate of the Tr 113 of the SF configuration, and the other end is connected to the GND. Accordingly, it can be considered that the Tr 113 having the SF configuration is driven by a fixed power source. According to the second configuration example, the same operation and effect as the first configuration example can be obtained.
  • FIG. 8 shows a dual (modified example) when the second configuration example shown in FIG. 7 which is a GND-based current mirror is replaced with a power-source-based current mirror.
  • a dual (modified example) configured by replacing the GND reference with the power supply reference is possible in any current mirror configuration.
  • the other end of the capacitor 121 in the second configuration example is connected to the power supply Vdd, and all Trs 112, 112, and 114 that constitute the current mirror circuit are replaced from nMOS to pMOS. Also according to this modification, the same operation and effect as the first and second configuration examples can be obtained.
  • FIG. 9 illustrates a third configuration example of the SF drive current mirror circuit to which the present disclosure is applied.
  • the third configuration example is a configuration example using mirror connection to increase the effective capacitance value of the capacitor 121 added to the basic configuration of the current mirror circuit shown in FIG. Specifically, a resistor 122 is inserted between the drain of Tr 113 and the power source Vdd, and the other end of the capacitor 121 is connected to the resistor 122.
  • FIG. 10 shows the frequency characteristics of noise corresponding to the third configuration example shown in FIG. As shown in the figure, according to the third configuration example, it is understood that the high frequency band has better frequency characteristics (with less noise) than the case of the Di drive.
  • FIG. 11 is a block diagram illustrating a configuration example of an embodiment of a digital camera to which the present disclosure is applied.
  • this digital camera can capture both still images and moving images.
  • This digital camera has an optical system 1, an image sensor 2, a memory 3, a signal processing unit 4, an output unit 5, and a control unit 6.
  • the optical system 1 has, for example, a zoom lens, a focus lens, a diaphragm, etc. (not shown), and makes light from the outside enter the image sensor 2.
  • the image sensor 2 is, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor and takes an image. That is, the image sensor 2 receives incident light from the optical system 1 and performs photoelectric conversion to generate and output image data.
  • CMOS Complementary Metal Oxide Semiconductor
  • the memory 3 temporarily stores image data output from the image sensor 2.
  • the signal processing unit 4 performs signal processing using the image data stored in the memory 3, for example, signal processing such as noise removal and white balance adjustment, and outputs the signal processed image data to the output unit 5. Supply.
  • the output unit 5 outputs the image data from the signal processing unit 4 to the subsequent stage.
  • the output unit 5 includes a display (not shown) configured by, for example, liquid crystal, and displays an image corresponding to the image data from the signal processing unit 4 as a so-called through image.
  • the output unit 5 includes a driver (not shown) that drives a recording medium such as a semiconductor memory, a magnetic disk, or an optical disk, and records the image data from the signal processing unit 4 on the recording medium.
  • a driver (not shown) that drives a recording medium such as a semiconductor memory, a magnetic disk, or an optical disk, and records the image data from the signal processing unit 4 on the recording medium.
  • the control unit 6 controls each block constituting the digital camera in accordance with a user operation or the like.
  • the image sensor 2 receives incident light from the optical system 1 and outputs image data corresponding to the incident light.
  • the image data output from the image sensor 2 is supplied to and stored in the memory 3.
  • the image data stored in the memory 3 is subjected to signal processing by the signal processing unit 4, and the resulting image data is supplied to the output unit 5 and output.
  • FIG. 12 shows a configuration example of the image sensor 2 mounted on the digital camera shown in FIG.
  • the image sensor 2 includes a pixel access unit 11, a column I / F (Interface) unit 12, a signal processing unit 13, and a timing control unit 14.
  • the pixel access unit 11 includes a pixel that performs photoelectric conversion, accesses the pixel, acquires a pixel value that is image data, and outputs the acquired pixel value.
  • the pixel access unit 11 includes a pixel array unit 21, a vertical scanning control unit 22, a row processing unit 23, and a horizontal transfer control unit 24.
  • the pixel array unit 21 is configured by regularly arranging a plurality of pixels that output electrical signals by photoelectric conversion in two dimensions.
  • the pixel array unit 21 reads out electrical signals from the pixels constituting the pixel array unit 21, for example, in units of one row (one horizontal line), and supplies them to the row processing unit 23 according to the control of the vertical scanning control unit 22. .
  • the vertical scanning control unit 22 performs access control for reading out electrical signals from the pixels of the pixel array unit 21.
  • the row processing unit 23 performs processing such as AD conversion of the electric signal (voltage) supplied from the pixel array unit 21 in units of, for example, one row, and uses the digital signal obtained as a result as a pixel value as a column I / F. To the unit 12.
  • the horizontal transfer control unit 24 performs column control, which is control for the row processing unit 23 to supply (output) pixel values to the column I / F unit 12.
  • the column I / F unit 12 functions as an interface for receiving the pixel value by temporarily storing the pixel value from the pixel access unit 11 (the row processing unit 23 thereof).
  • the signal processing unit 13 performs predetermined signal processing on the pixel values read from the pixel access unit 11 and stored in the column I / F unit 12, and outputs the result to the memory 3 subsequent to the image sensor 2. To do.
  • the timing control unit 14 generates a timing signal for controlling the operation timing of each block constituting the image sensor 2 and supplies the timing signal to a necessary block.
  • the image sensor 2 can be configured by a single substrate (die) or can be configured by a plurality of substrates stacked one above the other.
  • FIG. 13 is a perspective view showing a schematic configuration example of two substrates when the image sensor 2 is configured by two substrates stacked one above the other.
  • the pixel array unit 21 and the vertical scanning control unit 22 are formed on the upper substrate 31 stacked on the upper side of the two substrates stacked vertically.
  • a column I / F unit 12, a signal processing unit 13, a timing control unit 14, a row processing unit 23, and a horizontal transfer control unit 24 are formed on the lower substrate 32 stacked on the lower side of the two substrates. Has been.
  • the image sensor 2 can be configured as a one-chip stacked image sensor by stacking the above-described upper substrate 31 and lower substrate 32.
  • FIG. 14 shows a configuration example of the pixel array unit 21 and the row processing unit 23 in the image sensor 2 shown in FIG.
  • the pixel array unit 21 is configured by arranging two or more pixel units 41 regularly in a two-dimensional manner, that is, for example, in a matrix.
  • the pixel unit 41 includes pixels that output an electrical signal by photoelectric conversion, and the details will be described later.
  • VSL Vertical Signal Line
  • the VSL 42 in each column is connected to the pixel unit 41 in each row of the column and is connected to the row processing unit 23, and the electric signal read from the pixel unit 41 is transmitted to the row processing unit via the VSL 42. 23 (transfer).
  • a row signal line 43 is wired in the row direction (left and right direction) for each row of the pixel unit 41, and is connected to the vertical scanning control unit 22 and the pixel unit 41. Yes.
  • the vertical scanning control unit 22 controls the pixel unit 41 connected to the row signal line 43 by driving the row signal line 43, that is, by outputting a control signal via the row signal line 43. . Under the control of the pixel unit 41 by the vertical scanning control unit 22, an electrical signal serving as a pixel value is read out from the pixel unit 41 onto the VSL 42 in units of one row.
  • the row processing unit 23 includes a DAC (Digital Analog Converter) 51, an ADC (AD Converter) 52 of the same number X as the number of columns (the number of VSLs 42) X of the pixel units 41 constituting the pixel array unit 21, and a load MOS circuit 53.
  • DAC Digital Analog Converter
  • ADC AD Converter
  • the DAC 51 performs analog-to-digital conversion to generate an analog reference signal having a period in which the level changes from a predetermined initial value to a predetermined final value with a constant slope, such as a ramp signal. Supply to ADC52.
  • the electrical signals read from 41 are sequentially supplied via the VSL 42 in the x-th column.
  • the ADC 52 compares the electric signal supplied from the pixel unit 41 via the VSL 42 with the reference signal supplied from the DAC 51, and the level of the reference signal until the level of the electric signal matches the level of the reference signal. By counting the time required for the change, the AD conversion of the electrical signal from the pixel unit 41 is performed.
  • the ADC 52 outputs a pixel value, which is a digital signal obtained as a result of AD conversion, to the column I / F unit 12 under the control of the horizontal transfer control unit 24.
  • the ADC 52 for example, X / 2 ADCs, which is smaller than the number of columns X of the pixel unit 41, can be provided.
  • the pixel unit 41 in the 2x-1 column is connected to the xth ADC 52 via the VSL 42 in the 2x-1 column, and the pixel unit 41 in the 2x column is connected to the 2x column. Connected via VSL42.
  • the x-th ADC 52 is in charge of AD conversion of electrical signals and the like for the pixel unit 41 in the 2x-1 column that is an odd column and the pixel unit 41 in the 2x column that is an even column. Therefore, when X / 2 ADCs are provided as the ADC 52, the AD conversion of the pixel units 41 in one row is divided into the pixel units 41 in the odd columns and the pixel units 41 in the even columns, and is time-shared. Done in
  • the number of ADCs 52 is greater than the number of columns X of the pixel unit 41, for example, 2X ADCs, contrary to the above-described example.
  • one VSL 42 is handled by two ADCs 52.
  • it can be used to reduce noise by performing AD conversion with a little time shift. That is, the random noise component on the VSL 42 is AD-converted by shifting the time, so that it becomes a low phase and the noise reduction can be realized by averaging the two ADC results.
  • the ADC 52 has a plurality of current sources therein. Some of them constitute a current mirror circuit having a large mirror ratio, like a load MOS circuit 53 described below.
  • the load MOS circuit 53 functions as, for example, X current sources I having the same number as the number of columns (the number of VSLs 42) X of the pixel units 41 constituting the pixel array unit 21. One end of the current source I is grounded and the other end is connected to the VSL 42, and a constant current flows toward the GND side.
  • the current source I is a current source serving as a load of an SF configuration Tr 66 (FIG. 15) as an amplification Tr described later of the pixel unit 41.
  • the load MOS circuit 53 includes a current mirror circuit 71 (FIG. 15), details of which will be described later.
  • the voltage corresponding to the electrical signal read from the pixel unit 41 is supplied to the row processing unit 23 via the VSL 42 and subjected to AD conversion or the like. Hereinafter, the same processing is performed for each pixel unit 41 in the second and subsequent rows.
  • FIG. 15 shows a configuration example of the pixel unit 41.
  • the pixel unit 41 includes a pixel 60 and a reading unit 63.
  • the pixel 60 includes a PD (photodiode) 61 and an nMOS Tr 62 and outputs an electrical signal by photoelectric conversion.
  • the reading unit 63 includes three nMOS transistors Tr64, 65, and 66.
  • PD 61 is an example of a photoelectric conversion element that receives incident light and performs photoelectric conversion by accumulating charges corresponding to the incident light.
  • PD 61 has its anode connected to GND (grounded) and its cathode connected to the source of Tr 62.
  • the Tr 62 is a transistor for transferring the charge accumulated in the PD 61 from the PD 61 to the FD (floating diffusion) in the reading unit 63.
  • Tr62 is also referred to as transfer Tr62.
  • FD is a region formed at the connection point between the source of Tr64 and the gate of Tr65. In FD, the electric charge supplied thereto is converted into a voltage like a capacitor.
  • the source of the transfer Tr 62 is connected to the cathode of the PD 61, and the drain of the transfer Tr 62 is connected to the gate of the Tr 65 via the FD.
  • Tr64 is a transistor for resetting the electric charge (voltage (potential)) accumulated in the FD.
  • Tr64 is also referred to as reset Tr64.
  • the drain of the reset Tr 64 is connected to the power supply Vdd, and the source is connected to the FD.
  • Tr65 is a transistor for buffering the voltage of FD.
  • Tr65 is also referred to as amplification Tr65.
  • the gate of the amplification Tr65 is connected to the FD, and the drain of the amplification Tr65 is connected to the power supply Vdd.
  • the source of the amplification Tr65 is connected to the drain of Tr66.
  • Tr66 is a transistor for selecting the output of an electrical signal (voltage) to the VSL42.
  • Tr66 is also referred to as selection Tr66.
  • the source of the selection Tr 66 is connected to the VSL 42.
  • the selection Tr 66 connects the output of the amplification Tr 65 to the VSL 42 sequentially one line at a time.
  • the amplification Tr65 of the selected row is connected to the load MOS circuit 53 via the selection Tr66 and performs the SF operation. Note that the positions of the amplification Tr 65 and the selection Tr 66 can be interchanged.
  • the gates of the transfer Tr62, reset Tr64, and selection Tr66 are connected to different row signal lines 43 extending from the vertical scanning control unit 22, respectively, and the transfer pulse TRG is reset to the gate of the transfer Tr62 and reset to the gate of the reset Tr64.
  • the pulse RST is supplied, and the selection pulse SEL is supplied to the gate of the selection Tr 66, respectively.
  • the PD 61 receives light incident thereon and performs photoelectric conversion to start accumulation of electric charges according to the amount of received incident light.
  • FIG. 16 shows a control signal and VSL level change at the time of reading out charges from the pixel unit 41 after a predetermined time (exposure time) has elapsed since the start of charge accumulation in the PD 61. .
  • the vertical scanning control unit 22 sets the selection pulse SEL as the control signal to the high level at the beginning of the row reading, the selection Tr 66 is turned on, and the amplification Tr 65 starts to output the FD level to the VSL 42.
  • the reset Tr 64 is temporarily turned on.
  • the FD is connected to the power supply Vdd via the reset Tr 64, so that the charge accumulated in the FD is swept out to the power supply Vdd via the reset Tr 64.
  • the VSL level in this state is recorded as a reset level in the ADC 52.
  • the reset level recording method may be an analog potential or an AD converted digital value.
  • the transfer Tr 62 is turned on while the transfer pulse TRG is at the high level, and the charge accumulated in the PD 61 is The data is transferred to the reset FD via the transfer Tr62.
  • the transfer Tr 62 is turned off when the vertical scanning control unit 22 sets the transfer pulse TRG to a low level. Note that the time width during which the transfer Tr 62 is in the on state (the time width during which the transfer pulse TRG is at a high level) can be determined in advance.
  • the VSL level (the voltage corresponding to the charge accumulated in the PD 61 and transferred to the FD.
  • the pixel signal level) after the transfer Tr 62 is turned off, and the recorded reset level
  • CDS processing correlated double sampling processing
  • the digital value obtained as a result of the CDS process is output from the ADC 52 to the column I / F unit 12 as a pixel value.
  • one readout unit 63 is provided for one pixel 60, but a plurality of pixels and one readout unit are formed in the pixel unit. In this way, a configuration in which a plurality of pixels share a reading unit can also be used. In this case, by turning on the transfer Tr 62 for a plurality of pixels one pixel at a time in a predetermined order, electrical signals can be read from the plurality of pixels in a time-sharing manner.
  • FIG. 17 shows a configuration example of the load MOS circuit 53.
  • the load MOS circuit 53 includes a current mirror circuit 71, a cascode Tr72, and a current source Tr73.
  • the current mirror circuit 71 is obtained by applying the first configuration example (FIG. 4) of the SF drive current mirror circuit to which the present disclosure is applied and adding Tr131.
  • Tr 131 plays a role of aligning the voltage between the drain and source of the current source Tr 73 in the drive stage and the load stage. Tr131 may be omitted.
  • the potential VCAS of the current supplied from the current mirror circuit 71 to the gate of the cascode Tr72 is higher than the potential VGG of the current supplied from the current mirror circuit 71 to the gate of the current source Tr73. It needs to be higher by a minute (for example, about 0.4V). This difference is obtained by adjusting the size of the Tr constituting the current mirror circuit 71 and the reference current.
  • the current mirror circuit 71 can be applied to the second to fourth configuration examples of the SF drive current mirror circuit to which the present disclosure is applied, and various modifications can be made by changing the connection position of the capacitor 121. is there.
  • FIG. 18 shows a modification of the current mirror circuit 71 having one current source 111.
  • the current source 111 is changed to one, and a difference between the potential VCAS and the potential VGG is generated by the added resistor 122.
  • the capacitance 121 of system supplies a potential VCAS is connected between the Tr 113 2 gate and GND.
  • the number of current sources 111 is halved, so that power can be reduced accordingly.
  • the SF-driven current mirror circuit to which the above-described present disclosure is applied can suppress an increase in noise in a high frequency range because it is SF-driven. Therefore, if this is applied to the image sensor 2 of the digital camera, the image sensor 2 can also take advantage of the SF drive that the output impedance is low.
  • the gate line is taken outside and a large-capacitance capacitor is connected, and the present disclosure discloses such a circuit. Although it can be applied to the above, it is also promising that it can be used for implementation that eliminates the need for external capacity.
  • This indication can also take the following composition.
  • (1) In a current mirror circuit in which the driving stage has an SF (source follower) configuration, Current mirror circuit with capacitance in the field back loop.
  • (2) The current mirror circuit according to (1), wherein one end of the capacitor is connected to a gate of the SF driving transistor. (3) The other end of the capacitor is connected to the source of the SF drive transistor. The current mirror circuit according to (1) or (2). (4) The other end of the capacitor is connected to GND or a power source. The current mirror circuit according to (1) or (2). (5) The other end of the capacitor is connected to the drain of the SF drive transistor, The current mirror circuit according to (1) or (2), further including a resistor connected between the drain of the SF driving transistor and a power source. (6) In an image sensor equipped with a current mirror circuit, The current mirror circuit is: The drive stage has an SF (source follower) configuration, An image sensor with a capacitance in the field back loop.

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Abstract

本開示は、ＳＦ駆動されるカレントミラー回路の出力に生じ得る高域におけるノイズを抑止することができるようにするカレントミラー回路、およびイメージセンサに関する。 本開示の第１の側面であるカレントミラー回路は、駆動段をＳＦ（ソースフォロア）構成とするカレントミラー回路において、フィールドバックループ内に容量を備える。本開示は、CMOSイメージセンサに適用できる。

Description

カレントミラー回路、およびイメージセンサ
　本開示は、カレントミラー回路、およびイメージセンサに関し、特に、例えば、ＳＦ（ソースフォロア）駆動としたカレントミラー回路の出力に生じ得る高周波帯域のノイズを抑止できるようにしたカレントミラー回路、およびイメージセンサに関する。
　電気回路内において電流源からの電流を分配するためにカレントミラー回路を設ける方法が知られている。
　図１は、カレントミラー回路の基本構成の一例を示している。同図Ａに示されるように、カレントミラー回路は、駆動段電流を出力する電流源１０１と、ミラー元となる駆動段に設けられるＴｒ（トランジスタ）、例えば、FET（電界効果トランジスタ）１０２と、ミラー先となる負荷段に設けられるＴｒ１０３から構成される。
　電流源１０１は、２つの端子の一方が電源Vddに接続され、他方がＴｒ１０２のドレイン（Ｄ）に接続されており、所定の駆動電流ｉを後段に出力する。Ｔｒ１０２は、そのゲート（Ｇ）が自身のドレインに接続され、ソース（Ｓ）が接地されている。すなわち、Ｔｒ１０２は、電流源１０１に対してダイオード接続されている。Ｔｒ１０３は、ゲートがＴｒ１０２のゲートに接続され、ソースが接地されている。
　このカレントミラー回路においては、ダイオード駆動（以下、Ｄｉ駆動とも称する）されるＴｒ１０２に流される駆動電流ｉに比例する負荷電流がＴｒ１０３に複写される。ここで、同図Ａに示されるように、Ｄｉ駆動されるＴｒ１０２と負荷段のＴｒ１０３のサイズが同一であれば、負荷電流は駆動段電流ｉと同一となる。
　また、同図Ｂに示されるように、負荷段のＴｒ１０３のサイズがダイオード駆動のＴｒ１０２のｎ倍であれば、負荷電流は駆動段電流ｉのｎ倍のｎｉとなる。このとき、駆動段電流ｉにはＴｒ１０２のゲートを介して所定のキックバック量（例えば、0.1％）のキックバック電流ｎ×0.001×ｉが一斉に生じることになる。なお、駆動段電流と負荷電流総和の比はミラー比と称される。
　カレントミラー回路の有用性としては、負荷段のドレイン電位が変動しても、その電流が殆ど変化しないという特性を挙げることができ、これにより、負荷段に安定した電流源を容易に設けることができる。
　ところで、カレントミラー回路を例えばCMOSイメージセンサ（以下、CISと称する）に適用する場合、各カラムに負荷段を設けることになるので、その数は膨大となる。現状、CISのカラム数は数千の単位である。例えば、カラム数を2000とし、図１に示されたカレントミラー回路の基本的な構成におけるｎ＝2000とした場合、キックバック電流は、2000×0.001×ｉ＝２ｉとなり、駆動段電流ｉの２倍のキックバック電流２ｉがゲート配線に流れようとする。しかしながら、駆動段の電流源１０１は駆動段電流ｉしか流せないので、実際にはゲート電圧が大幅に低下し、負荷電流が一瞬消滅するような現象が発生してしまうことになる。
　このような現象を発生させないためには、ミラー比を小さくしたり、ミラー比の上限を上げたりする方法が考えられる。
　ミラー比を小さくする方法としては、駆動段のＴｒ数を増やし、そこに流す駆動段電流ｉもそれに応じて増やす方法が知られている。例えばミラー比の上限が３０倍であるとすれば、負荷段の2000個のＴｒを駆動するためには、2000／30以上の例えば６７個のＴｒを駆動段に設ければよい。
　ミラー比の上限を上げる方法としては、カレントミラー回路をソースフォロア駆動（以下、ＳＦ駆動とも称する）とする方法が知られている。
　図２は、ＳＦ駆動されるカレントミラー回路の基本構成の一例を示している（例えば、特許文献１参照）。
　図２に示されるカレントミラー回路は、電流源１１１、並びに、Ｔｒ１１２，１１３および１１４から構成される。
　電流源１１１は、２つの端子の一方が電源Vddに接続され、他方がＴｒ１１２のドレインに接続されており、所定の駆動電流ｉを後段に出力する。Ｔｒ１１２は、ソースが接地されており、ゲートがゲート線NBIASに接続されている。
　Ｔｒ１１３は、トレインが電源Vddに接続され、ゲートがＴｒ１１２にドレインに接続され、ソースがゲート線NBIASに接続されている。
　Ｔｒ１１４は、ソースが接地され、ドレインおよびゲートがゲート線NBIASに接続されている。すなわち、Ｔｒ１１４は、ゲート線NBIASに対してダイオード接続されている。なお、ダイオード接続されているＴｒ１１４の代わりに、抵抗を用いる場合もある。
　このカレントミラー回路において、Ｔｒ１１４は、Ｔｒ１１３の負荷に応じて電流源として機能する。したがって、Ｔｒ１１３は、ＳＦ構成になっているので、このカレントミラー回路は、ＳＦ駆動とされている。
　カレントミラー回路をＳＦ駆動とした場合、出力インピーダンスを大幅に下げることができるので、Ｄｉ駆動とした場合に比較して電流を減らすことができる。これにより、例えば、キックバック量が駆動電流の１０％であったとしても、負荷側の電流変動を１％以下に容易に抑えることができる。
　ただし、ＳＦ電流が無くなる程のキックバックがあると駆動能力が大幅に低下するため、特性が急激に悪化するので、最大キックバック電流の２倍以上のＳＦ電流を流しておくことが望ましい。このようにしても、駆動段電流をＤｉ駆動の場合に比較して半減することができる。
　また、カレントミラー回路におけるＳＦ駆動は、ミラー電流のバラツキを抑止できる観点から、CISにカレントミラー回路を適用する場合においてもＳＦ駆動とすることが望ましい。例えば、CISでは、カラム毎の動作状態は撮像される画像の明るさによって変化する。このため、画像の明るい部分と暗い部分の比率に応じてデート電位が変調を受ける現象があって画像劣化が生じてしまうが、ＳＦ駆動のカレントミラー回路を適用することにより、この画質劣化を抑止できる。
特開平０３－１５９４１０号公報
　上述したように、CISにＳＦ駆動のカレントミラー回路を適用するメリットは大きいが、反面、横引きノイズが増大し得るというデメリットも存在する。これは、カレントミラー回路の駆動段のインピーダンス低下に伴い、出力帯域も伸びてしまうことに起因する。これにより、Ｄｉ駆動のカレントミラー回路では抑えられていた高域ノイズ成分が見えてきてしまうことになる。
　さらに実回路では多くの場合、図３に示されるように、高域にノイズのピーキングが発生する。これは、ＳＦ駆動のＴｒが２次ポールを作り、位相余裕を減じてしまうことに起因する。
　本開示はこのような状況に鑑みてなされたものであり、ＳＦ駆動されるカレントミラー回路の出力に生じ得る高域におけるノイズを抑止できるようにするものである。
　本開示の第１の側面であるカレントミラー回路は、駆動段をＳＦ（ソースフォロア）構成とするカレントミラー回路において、フィールドバックループ内に容量を備える。
　前記容量は、その一端がＳＦ駆動トランジスタのゲートに接続されているようにすることができる。
　前記容量は、その他端が前記ＳＦ駆動トランジスタのソースに接続されているようにすることができる。
　前記容量は、その他端がGNDまたは電源に接続されているようにすることができる。
　前記容量の他端が前記ＳＦ駆動トランジスタのドレインに接続されているようにすることができ、本開示の第１の側面であるカレントミラー回路は、前記ＳＦ駆動トランジスタの前記ドレインと電源の間に接続された抵抗をさらに備えることができる。
　本開示の第２の側面であるイメージセンサは、カレントミラー回路が搭載されたイメージセンサにおいて、前記カレントミラー回路は、駆動段をＳＦ（ソースフォロア）構成とし、フィールドバックループ内に容量を備える。
　本開示の第１および第２の側面によれば、高域におけるノイズを抑止することができる。
Ｄｉ駆動のカレントミラー回路の基本構成の一例を示す回路図である。 ＳＦ駆動のカレントミラー回路の基本構成の一例を示す回路図である。 図２に示されたカレントミラー回路に対応するノイズの周波数特性を示す図である。 本開示を適用したＳＦ駆動のカレントミラー回路の第１の構成例を示す回路図である。 図４に示された第１の構成例に対応するノイズの周波数特性を示す図である。 図４に示された第１の構成例に対応する出力インピーダンスの周波数特性を示す図である。 本開示を適用したＳＦ駆動のカレントミラー回路の第２の構成例を示す回路図である。 図７に示された第２の構成例の双対（変形例）を示す回路図である。 本開示を適用したＳＦ駆動のカレントミラー回路の第３の構成例を示す回路図である。 図９に示された第３の構成例に対応するノイズの周波数特性を示す図である。 本開示を適用したディジタルカメラの構成例を示すブロック図である。 図１１のイメージセンサの構成例を示すブロック図である。 図１１のイメージセンサを積層構造とした場合の構成例を示す斜視図である。 図１２の画素アレイ部および行処理部の構成例を示すブロック図である。 図１４の画素ユニットの構成例を示す回路図である。 画素ユニットからの電荷読み出し時における制御信号とVSLレベル変化を示す図である。 図１４の負荷MOS回路の構成例を示す回路図である。 負荷MOS回路におけるカレントミラー回路の変形例を示す回路図である。
　以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
　＜本開示を適用したＳＦ駆動のカレントミラー回路の第１乃至第４の構成例＞
　本開示を適用した駆動段をＳＦ構成とした（ＳＦ駆動の）カレントミラー回路は、ＳＦに帯域補償をかけてノイズ帯域を下げるものである。具体的には、図２に示されたＳＦ駆動のカレントミラー回路の基本構成に対して、そのフィードバックループ内に容量を追加することにより実現される。
　図４は、本開示を適用したＳＦ駆動のカレントミラー回路の第１の構成例を示している。なお、該第１の構成例における構成要素のうち、図２のカレントミラー回路の構成要素と共通のものには同一の符号を付しているのでその説明は省略する。後述する第２乃至第４の構成例についても同様とする。
　該第１の構成例は、図２のカレントミラー回路におけるＳＦ構成のＴｒ１１３のゲート（Ｇ）とソース（Ｓ）の間に容量１２１を追加したものである。
　図５は、図４に示された第１の構成例に対応するノイズの周波数特性を示している。同図に示されるように、容量１２１の大きさを大きくすることにより、高周波になるに従って、ノイズの周波数特性がＤｉ駆動の場合に近づくことがわかる。
　図６は、図４に示された第１の構成例に対応する出力インピーダンスの周波数特性を示している。同図に示されるように、容量１２１の大きさを大きくするほど、低域から出力インピーダンスの値が上昇することが分かり、高域では容量１２１の大きさに拘わらずＤｉ駆動の場合の出力インピーダンスと一致することがわかる。出力インピーダンスが上昇している帯域ではノイズ強調を抑えることができる。
　したがって、カレントミラー回路の第１の構成例によれば、上述したＳＦ駆動のメリットを実現しつつ、高周波帯域でのノイズを抑止することができる。
　次に、図７は、本開示を適用したＳＦ駆動のカレントミラー回路の第２の構成例を示している。該第２の構成例は、図４の第１の構成例における容量１２１の一端をＳＦ構成のＴｒ１１３のゲートに、他端をGNDに接続したものであり、回路的には、高域になるに従って、ＳＦ構成のＴｒ１１３を固定電源で駆動するようにしているとみなすことができる。該第２の構成例によっても、第１の構成例と同様の作用、効果を得ることができる。
　図８は、図７に示された、GND基準のカレントミラーである第２の構成例を、電源基準のカレントミラーに置き換えた場合の双対（変形例）を示している。なお、GND基準を電源基準に置き換えることによって構成される双対（変形例）は、どのカレントミラー構成においても可能である。図８の変形例は、第２の構成例における容量１２１の他端を電源Vddに接続し、カレントミラー回路を構成する全てのＴｒ１１２，１１２，１１４をnMOSからpMOSに置換したものである。該変形例によっても、第１および第２の構成例と同様の作用、効果を得ることができる。
　図９は、本開示を適用したＳＦ駆動のカレントミラー回路の第３の構成例を示している。該第３の構成例は、図２に示されたカレントミラー回路の基本構成に追加する容量１２１の実行的な容量値を増やすためにミラー接続を用いた構成例である。具体的には、Ｔｒ１１３のドレインと電源Vddの間に抵抗１２２を挿入し、容量１２１の他端を抵抗１２２に接続したものである。
　図１０は、図９に示された第３の構成例に対応するノイズの周波数特性を示している。同図に示されるように、第３の構成例によれば、高域ではＤｉ駆動の場合よりも優れた（ノイズが少ない）周波数特性を有することがわかる。
　＜本開示を適用したディジタルカメラの構成例＞
　図１１は、本開示を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
　なお、このディジタルカメラは、静止画、および動画のいずれも撮像することができる。
　このディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、および制御部６を有する。
　光学系１は、例えば、図示せぬズームレンズやフォーカスレンズ、絞り等を有し、外部からの光をイメージセンサ２に入射させる。
　イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、画像を撮影する。すなわち、イメージセンサ２は、光学系１からの入射光を受光し、光電変換を行うことにより画像データを生成、出力する。
　メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
　信号処理部４は、メモリ３に記憶された画像データを用いた信号処理、例えば、ノイズの除去や、ホワイトバランスの調整等の信号処理を行い、その信号処理済の画像データを出力部５に供給する。
　出力部５は、信号処理部４からの画像データを後段に出力する。
　すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（不図示）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
　また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（不図示）を有し、信号処理部４からの画像データを記録媒体に記録する。
　制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
　以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じた画像データを出力する。
　イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データが、出力部５に供給されて出力される。
　＜イメージセンサ２の構成例＞
　次に、図１２は、図１１に示されたディジタルカメラに搭載されているイメージセンサ２の構成例を示している。
　イメージセンサ２は、画素アクセス部１１、カラムI/F(Interface)部１２、信号処理部１３、およびタイミング制御部１４を有する。
　画素アクセス部１１は、光電変換を行う画素を内蔵し、その画素にアクセスして、画像データとなる画素値を取得して出力する。
　すなわち、画素アクセス部１１は、画素アレイ部２１、垂直走査制御部２２、行処理部２３、および水平転送制御部２４を有する。
　画素アレイ部２１は、光電変換によって電気信号を出力する複数の画素が２次元に規則的に配列されて構成される。
　画素アレイ部２１は、垂直走査制御部２２の制御にしたがって、画素アレイ部２１を構成する画素から、例えば、１行（１水平ライン）単位で、電気信号を読み出し、行処理部２３に供給する。
　垂直走査制御部２２は、画素アレイ部２１の画素から電気信号の読み出すためのアクセス制御を行う。
　行処理部２３は、画素アレイ部２１から供給される電気信号（電圧）のＡＤ変換等の処理を、例えば、１行単位で行い、その結果得られるディジタル信号を、画素値としてカラムI/F部１２に供給する。
　水平転送制御部２４は、行処理部２３がカラムI/F部１２に対して画素値を供給（出力）するための制御である列制御を行う。
　カラムI/F部１２は、画素アクセス部１１（の行処理部２３）からの画素値を一時記憶することで、その画素値を受け取るインタフェースとして機能する。
　信号処理部１３は、画素アクセス部１１から読み出され、カラムI/F部１２に記憶された画素値に対して、所定の信号処理を行って、イメージセンサ２の後段であるメモリ３に出力する。
　タイミング制御部１４は、イメージセンサ２を構成する各ブロックの動作のタイミングを制御するタイミング信号を生成して必要なブロックに供給する。
　なお、イメージセンサ２は、１つの基板（ダイ）で構成することもできるし、上下に積層される複数の基板で構成することもできる。
　次に、図１３は、イメージセンサ２を、上下に積層される２つの基板により構成する場合の、その２つの基板の概要の構成例を示す斜視図である。
　図１３の構成例では、上下に積層される２つの基板のうちの上側に積層される上基板３１には、画素アレイ部２１、および垂直走査制御部２２が形成されている。
　また、２つの基板のうちの下側に積層される下基板３２には、カラムI/F部１２、信号処理部１３、タイミング制御部１４、行処理部２３、および水平転送制御部２４が形成されている。
　イメージセンサ２は、上述した上基板３１と下基板３２とを積層することにより、１チップの積層型イメージセンサとして構成することができる。
　＜画素アレイ部２１、および行処理部２３の構成例＞
　次に、図１４は、図１２に示されたイメージセンサ２における画素アレイ部２１、および行処理部２３の構成例を示している。
　画素アレイ部２１は、２個以上の画素ユニット４１が２次元に規則的に、すなわち、例えば、行列状等に配列されて構成される。
　画素ユニット４１は、光電変換によって電気信号を出力する画素等から構成されるが、詳細については、後述する。
　画素アレイ部２１では、画素ユニット４１の１列に対して、１本のVSL(Vertical Signal Line)（垂直信号線）４２が、列方向（上下方向）に配線されている。
　各列のVSL４２は、その列の各行の画素ユニット４１に接続されるとともに、行処理部２３に接続されており、画素ユニット４１から読み出された電気信号は、VSL４２を介して、行処理部２３に供給（転送）される。
　また、画素アレイ部２１では、画素ユニット４１の各行に対して、行信号線４３が、行方向（左右方向）に配線されており、垂直走査制御部２２、および、画素ユニット４１に接続されている。
　垂直走査制御部２２は、行信号線４３を駆動することにより、すなわち、行信号線４３を介して制御信号を出力することにより、その行信号線４３に接続されている画素ユニット４１を制御する。垂直走査制御部２２による画素ユニット４１の制御により、画素ユニット４１から、１行単位で、画素値となる電気信号がVSL４２上に読み出される。
　行処理部２３は、DAC(Digital Analog Converter)５１、画素アレイ部２１を構成する画素ユニット４１の列数(VSL４２の本数)Ｘと同一の数ＸのADC(AD Converter)５２、および負荷MOS回路５３を有する。
　DAC５１は、ＤＡ変換を行うことにより、例えば、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベルが変化する期間を有するアナログの参照信号を生成してADC５２に供給する。
　Ｘ個のADC５２のうちのｘ番目(ｘ＝１，２，…，Ｘ）のADC５２は、ｘ列目のVSL４２に接続されており、ｘ番目のADC５２には、ｘ列目の各行の画素ユニット４１から読み出された電気信号が、ｘ列目のVSL４２を介して順次供給される。
　ADC５２は、画素ユニット４１からVSL４２を介して供給される電気信号と、DAC５１から供給される参照信号とを比較し、それらの電気信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間をカウントすることで、画素ユニット４１からの電気信号のＡＤ変換等を行う。
　そして、ADC５２は、水平転送制御部２４の制御に従い、ＡＤ変換等の結果得られるディジタル信号である画素値をカラムI/F部１２に出力する。
　なお、ADC５２としては、画素ユニット４１の列数Ｘよりも少ない数である、例えば、Ｘ／２個のADCを設けることができる。この場合、ｘ番目のADC５２には、２ｘ－１列目の画素ユニット４１が、２ｘ－１列目のVSL４２を介して接続されるととともに、２ｘ列目の画素ユニット４１が、２ｘ列目のVSL４２を介して接続される。
　そして、ｘ番目のADC５２は、奇数列である２ｘ－１列目の画素ユニット４１と、偶数列である２ｘ列目の画素ユニット４１とについて、電気信号のＡＤ変換等を担当する。したがって、ADC５２として、Ｘ/２個のADCを設けた場合には、１行の画素ユニット４１のＡＤ変換は、奇数列の画素ユニット４１と、偶数列の画素ユニット４１とに分けて、時分割で行われる。
　なお、ADC５２の数は、上述した例とは逆に、画素ユニット４１の列数Ｘよりも多い数である、例えば、２Ｘ個のADCを設けることもできる。この場合、１本のVSL４２を２つのADC５２で受け持つことになる。用途としては、例えば少しだけ時間をずらしてＡＤ変換することでノイズを低減することに利用することができる。すなわち、VSL４２に載っているランダム雑音成分を、時間をずらしてＡＤ変換することにより、低相間になり、２つのADC結果を平均することでノイズ低減を実現できる。
　また、ADC５２にはその内部に複数の電流源を有する。その中には、次に説明する負荷MOS回路５３と同様に、ミラー比が大きなカレントミラー回路を構成しているものがある。
　負荷MOS回路５３は、例えば、画素アレイ部２１を構成する画素ユニット４１の列数(VSL４２の本数)Ｘと同一の数であるＸ個の電流源Ｉとして機能する。電流源Ｉは、一端が接地され、他端がVSL４２に接続されており、GND側に向かって一定電流を流す。電流源Ｉは、画素ユニット４１の後述する増幅ＴｒとしてのＳＦ構成のＴｒ６６（図１５）の負荷となる電流源である。なお、負荷MOS回路５３は、カレントミラー回路７１（図１５）を含んで構成されるが、その詳細については、後述する。
　画素アレイ部２１、および行処理部２３が、以上のように構成される画素アクセス部１１では、例えば、１行目の各列の画素ユニット４１から電気信号が読み出される。
　画素ユニット４１から読み出された電気信号に対応する電圧は、VSL４２を介して、行処理部２３に供給され、AD変換等される。以下、２行目以降の画素ユニット４１についても、１行単位で、同様の処理が行われる。
　＜画素ユニット４１の構成例＞
　次に、図１５は、画素ユニット４１の構成例を示している。
　画素ユニット４１は、画素６０と読み出し部６３から成る。画素６０は、ＰＤ（フォトダイオード）６１とnMOSのＴｒ６２とを有し、光電変換によって電気信号を出力する。読み出し部６３は、３個のnMOSのトランジスタＴｒ６４，６５、および６６を有する。
　ＰＤ６１は、光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷を蓄積することによって光電変換を行う。ＰＤ６１は、そのアノードがGNDに接続され（接地され）、そのカソードがＴｒ６２のソースに接続されている。Ｔｒ６２は、ＰＤ６１に蓄積された電荷を、ＰＤ６１から読み出し部６３内のＦＤ（フローティングデュフージョン）に転送するためのトランジスタである。以下、Ｔｒ６２を転送Ｔｒ６２とも称する。
　ＦＤは、Ｔｒ６４のソースとＴｒ６５のゲートとの接続点に形成された領域であり、ＦＤにおいては、そこに供給された電荷がコンデンサの如く電圧に変換される。
　転送Ｔｒ６２のソースは、ＰＤ６１のカソードに接続され、転送Ｔｒ６２のドレインは、ＦＤを介して、Ｔｒ６５のゲートに接続されている。
　Ｔｒ６４は、ＦＤに蓄積された電荷（電圧（電位））をリセットするためのトランジスタである。以下、Ｔｒ６４をリセットＴｒ６４とも称する。リセットＴｒ６４のドレインは、電源Vddに接続され、ソースは、ＦＤに接続されている。
　Ｔｒ６５は、ＦＤの電圧をバッファするためのトランジスタである。以下、Ｔｒ６５を増幅Ｔｒ６５とも称する。増幅Ｔｒ６５のゲートは、ＦＤに接続され、増幅Ｔｒ６５のドレインは、電源Vddに接続されている。また、増幅Ｔｒ６５のソースは、Ｔｒ６６のドレインに接続されている。
　Ｔｒ６６は、VSL４２への電気信号（電圧）の出力を選択するためのトランジスタである。以下、Ｔｒ６６を選択Ｔｒ６６とも称する。選択Ｔｒ６６のソースは、VSL４２に接続されている。
　選択Ｔｒ６６は、増幅Ｔｒ６５の出力を１行ずつ、順次、VSL４２に接続する。選択された行の増幅Ｔｒ６５は、選択Ｔｒ６６を介して負荷MOS回路５３に接続され、ＳＦ動作を行う。なお、増幅Ｔｒ６５と選択Ｔｒ６６とは、それぞれの位置を入れ替えることができる。
　転送Ｔｒ６２、リセットＴｒ６４、選択Ｔｒ６６の各ゲートは、垂直走査制御部２２から延びる異なる行信号線４３にそれぞれ接続されており、転送Ｔｒ６２のゲートには転送パルスTRGが、リセットＴｒ６４のゲートにはリセットパルスRSTが、選択Ｔｒ６６のゲートには選択パルスSELが、それぞれ供給される。
　以上のように構成される画素ユニット４１では、ＰＤ６１が、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷の蓄積を開始する。
　次に、図１６は、ＰＤ６１での電荷の蓄積が開始されてから所定の時間（露光時間）が経過した後における、画素ユニット４１からの電荷読み出し時における制御信号とVSLレベル変化を示している。
　行読出し時のはじめに、垂直走査制御部２２が制御信号としての選択パルスSELをハイレベルとすると、選択Ｔｒ６６がオン状態になって、増幅Ｔｒ６５がＦＤレベルをVSL４２に出力し始める。
　次に垂直走査制御部２２が制御信号としてのリセットパルスRSTを、一時的にハイレベルにすると、リセットＴｒ６４が一時的にオン状態になる。リセットＴｒ６４がオン状態になることにより、ＦＤがリセットＴｒ６４を介して電源Vddに接続されるので、ＦＤに蓄積されている電荷は、リセットＴｒ６４を介して電源Vddに掃き出される。
　そして、この状態のVSLレベルが、ADC５２内にリセットレベルとして記録される。なお、リセットレベルの記録方式としては、アナログ的な電位でもよいし、AD変換したディジタル値でもよい。
　続いて、垂直走査制御部２２が制御信号としての転送パルスTRGをローレベルからハイレベルにすると、転送パルスTRGがハイレベルである間、転送Ｔｒ６２がオン状態となり、ＰＤ６１に蓄積された電荷が、転送Ｔｒ６２を介してリセット後のＦＤに転送される。
　ＰＤ６１に蓄積された電荷が転送されるために十分な時間が経過した後、垂直走査制御部２２が転送パルスTRGをローレベルにすると、転送Ｔｒ６２がオフ状態となる。なお、転送Ｔｒ６２がオン状態とされている時間幅(転送パルスTRGがハイレベルである時間幅)は、予め決めておくことができる。
　画素ユニット４１の後段のADC５２では、転送Ｔｒ６２がオフ状態とされた後のVSLレベル（ＰＤ６１に蓄積され、ＦＤに転送された電荷に対応する電圧。画素信号レベル）と、記録されているリセットレベルとの差がＡＤ変換される。この処理はCDS処理（相関２重サンプリング処理）と称されている。
　そして、CDS処理の結果得られたディジタル値は、画素値としてADC５２からカラムI/F部１２に出力される。
　なお、図５に示す画素ユニット４１の構成例では、１個の画素６０に対して１個の読み出し部６３が設けられているが、画素ユニットに複数の画素と１個の読み出し部を形成するようにし、複数の画素が読み出し部を共有する構成とすることもできる。この場合、複数の画素の転送Ｔｒ６２を所定の順序で１画素ずつオン状態にすることで、複数の画素から、時分割で電気信号を読み出すことができる。
　＜負荷MOS回路５３の構成例＞
　次に、図１７は、負荷MOS回路５３の構成例を示している。
　負荷MOS回路５３は、カレントミラー回路７１、カスコードＴｒ７２、および電流源Ｔｒ７３を有する。
　カレントミラー回路７１は、上述の本開示を適用したＳＦ駆動のカレントミラー回路の第１の構成例（図４）を適用し、Ｔｒ１３１を追加したものである。
　Ｔｒ１３１は、電流源Ｔｒ７３のドレイン・ソース間の電圧を駆動段と負荷段で揃える役割を担う。なお、Ｔｒ１３１は省略してもよい。
　カレントミラー回路７１からカスコードＴｒ７２のゲートに対して供給される電流の電位VCASは、カレントミラー回路７１から電流源Ｔｒ７３のゲートに対して供給される電流の電位VGGよりも、電流源Ｔｒ７３の飽和電圧分(例えば0.4V程度)だけ高い必要がある。この差は、カレントミラー回路７１を構成するＴｒのサイズや基準電流を調整することで得る。
　なお、カレントミラー回路７１には、上述の本開示を適用したＳＦ駆動のカレントミラー回路の第２乃至第４の構成例を適用できる他、容量１２１の接続位置を変えた様々な変形が可能である。
　また、カスコードＴｒ７２のゲートに対する電位VCASの供給にはＳＦ駆動を用い、電流源Ｔｒ７３のゲートに対する電位VGGの供給にＤｉ駆動を用いるような変形も可能である。勿論、この逆も変形も可能である。
　さらに、テストモード機能用のスイッチＴｒ（不図示）を設け、色々な接続を試せるようにする変形も考えられる。
　図１８は、電流源１１１を１本としたカレントミラー回路７１の変形例を示している。
　この変形例では、電流源１１１が１本に変更され、追加された抵抗１２２によって電位VCASと電位VGGの差を生じするようになされている。また、電位VCASを供給する系の容量１２１がＴｒ１１３2のゲートとGNDの間に接続されている。この変形例の場合、電流源１１１の数が半分になるので、その分の低電力化が可能である。
　＜まとめ＞
　以上に説明したように、上述の本開示を適用したＳＦ駆動のカレントミラー回路はＳＦ駆動であるが故の高域でのノイズ増を抑えることができる。よって、これをディジタルカメラのイメージセンサ２に適用すれば、イメージセンサ２でも、出力インピーダンスが低いというＳＦ駆動の利点を生かすことができる。
　なお、一部のCISでは、ゲート線にのるノイズを低減するため、ゲート線を外部に出して、大容量のコンデンサを繋ぐようなことが行われており、本開示は、そのような回路に適用することも可能であるが、むしろ外部容量が不要になるような実装に使う可能性も有望である。
　なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　本開示は以下のような構成も取ることができる。
（１）
　駆動段をＳＦ（ソースフォロア）構成とするカレントミラー回路において、
　フィールドバックループ内に容量を備える
　カレントミラー回路。
（２）
　前記容量は、その一端がＳＦ駆動トランジスタのゲートに接続されている
　前記（１）に記載のカレントミラー回路。
（３）
　前記容量は、その他端が前記ＳＦ駆動トランジスタのソースに接続されている
　前記（１）または（２）に記載のカレントミラー回路。
（４）
　前記容量は、その他端がGNDまたは電源に接続されている
　前記（１）または（２）に記載のカレントミラー回路。
（５）
　前記容量は、その他端が前記ＳＦ駆動トランジスタのドレインに接続されており、
　前記ＳＦ駆動トランジスタの前記ドレインと電源の間に接続された抵抗をさらに備える
　前記（１）または（２）に記載のカレントミラー回路。
（６）
　カレントミラー回路が搭載されたイメージセンサにおいて、
　前記カレントミラー回路は、
　　駆動段をＳＦ（ソースフォロア）構成とし、
　　フィールドバックループ内に容量を備える
　イメージセンサ。
　１　光学系，　２　イメージセンサ，　３　メモリ，　４　信号処理部，　５　出力部，　６　制御部，　１１　画素アクセス部，　１２　カラムI/F部，　１３　信号処理部，　１４　タイミング制御部，　２１　画素アレイ部，　２２　垂直走査制御部，　２３　行処理部，　２４　水平転送制御部，　３１　上基板，　３２　下基板，　４１　画素ユニット，　４２　VSL（垂直信号線），　４３　行信号線，　５１　DAC，　５２　ADC，　５３　負荷MOS回路，　６０　画素，　６３　読み出し部，　７１　カレントミラー回路，　７２　カスコードＴｒ，　７３　電流源Ｔｒ，　１１１　電流源，　１１２乃至１１４，　Ｔｒ，　１２１　容量，　１２２　抵抗，　１３０　バイアスアンプ，　１３１　Ｔｒ

Claims (6)

  1. 　駆動段をＳＦ（ソースフォロア）構成とするカレントミラー回路において、
    　フィールドバックループ内に容量を備える
    　カレントミラー回路。
  2. 　前記容量は、その一端がＳＦ駆動トランジスタのゲートに接続されている
    　請求項１に記載のカレントミラー回路。
  3. 　前記容量は、その他端が前記ＳＦ駆動トランジスタのソースに接続されている
    　請求項２に記載のカレントミラー回路。
  4. 　前記容量は、その他端がGNDまたは電源に接続されている
    　請求項２に記載のカレントミラー回路。
  5. 　前記容量は、その他端が前記ＳＦ駆動トランジスタのドレインに接続されており、
    　前記ＳＦ駆動トランジスタの前記ドレインと電源の間に接続された抵抗をさらに備える
    　請求項２に記載のカレントミラー回路。
  6. 　カレントミラー回路が搭載されたイメージセンサにおいて、
    　前記カレントミラー回路は、
    　　駆動段をＳＦ（ソースフォロア）構成とし、
    　　フィールドバックループ内に容量を備える
    　イメージセンサ。
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