WO2024090058A1 - カレントミラー回路及び撮像装置 - Google Patents

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WO2024090058A1
WO2024090058A1 PCT/JP2023/033014 JP2023033014W WO2024090058A1 WO 2024090058 A1 WO2024090058 A1 WO 2024090058A1 JP 2023033014 W JP2023033014 W JP 2023033014W WO 2024090058 A1 WO2024090058 A1 WO 2024090058A1
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WO
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transistor
signal line
capacitor
mirror circuit
current mirror
Prior art date
Application number
PCT/JP2023/033014
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English (en)
French (fr)
Inventor
真幸 森棟
勇健 薬師寺
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the technology disclosed herein (the present technology) relates to a current mirror circuit and an imaging device equipped with a current mirror circuit.
  • pixel signals read from pixels are typically converted from analog to digital signals by a column analog/digital converter, and then processed by a digital signal processor (DSP).
  • DSP digital signal processor
  • a current mirror circuit is used for the column analog/digital converter.
  • the current mirror circuit includes a reference current source that supplies a driving current, and supplies the current supplied from the reference current source to the column analog/digital converter (for example, Patent Document 1).
  • a column analog/digital converter has multiple circuits for converting the pixel signal from an analog signal to a digital signal for each pixel.
  • a current mirror circuit it is sometimes desirable to have a low, adjustable output impedance on the sending side, which is the side of the multiple circuits.
  • the output impedance cannot be adjusted.
  • the present disclosure has been made in consideration of the above circumstances, and has an object to provide a current mirror circuit and an imaging device that are capable of adjusting the noise characteristics of the entire circuit while adjusting the output impedance.
  • One aspect of the present disclosure is a current mirror circuit comprising a signal line connected to a plurality of circuits, a first transistor whose gate is connected to the signal line, a first current source whose drain is connected to the first transistor, a second transistor whose gate is connected to the first current source and whose source is connected to the signal line, a second current source connected to the signal line, and an adjustment mechanism that adjusts the output impedance applied to the signal line.
  • Another aspect of the present disclosure is an imaging device including a current mirror circuit having a signal line connected to a plurality of circuits, a first transistor whose gate is connected to the signal line, a first current source whose drain is connected to the drain of the first transistor, a second transistor whose gate is connected to the first current source and whose source is connected to the signal line, a second current source connected to the signal line, and an adjustment mechanism that adjusts the output impedance applied to the signal line.
  • FIG. 1 is a block diagram illustrating an example of a schematic configuration of an imaging device according to a first embodiment of the present disclosure.
  • 2 is a block diagram for explaining an example of an image signal readout mechanism in the imaging device according to the first embodiment of the present disclosure.
  • FIG. FIG. 4 is a circuit diagram for explaining an example of a current mirror circuit according to a first comparative example of the first embodiment.
  • FIG. 11 is a circuit diagram for explaining an example of a current mirror circuit according to a second comparative example of the first embodiment.
  • 1 is a circuit diagram for explaining an example of a current mirror circuit according to a first embodiment of the present disclosure.
  • FIG. 11 is a circuit diagram for explaining an example of a current mirror circuit according to a second embodiment of the present disclosure.
  • FIG. 13 is a circuit diagram for explaining an example of a current mirror circuit according to a third embodiment of the present disclosure.
  • FIG. 13 is a circuit diagram for explaining an example of a current mirror circuit according to a fourth embodiment of the present disclosure.
  • FIG. 13 is a circuit diagram for explaining an example of a current mirror circuit according to a fifth embodiment of the present disclosure.
  • FIG. 13 is a circuit diagram for explaining an example of a current mirror circuit according to a sixth embodiment of the present disclosure.
  • 1 is a block diagram showing an example configuration of an imaging system as an electronic device to which the present technology is applied.
  • First Embodiment (Overall configuration of the imaging device) 1 is a block diagram showing an example of a schematic configuration of an imaging device according to a first embodiment of the present disclosure.
  • the imaging device 1 is a semiconductor device that uses a photoelectric conversion element such as a photodiode constituting each pixel to convert an amount of charge corresponding to the intensity of light imaged on the pixel into an electric signal and outputs the electric signal as image data, and is configured as, for example, a CMOS image sensor.
  • the imaging device 1 can be configured as an integrated system-on-chip (SoC) such as a CMOS LSI, but, for example, some of the components shown below may be configured as separate LSIs.
  • SoC system-on-chip
  • the imaging device 1 includes components such as a pixel array unit 11, a vertical drive unit 12, a column processing unit 13, a horizontal drive unit 14, a system control unit 15, a signal processing unit 16, and a data storage unit 17.
  • the pixel array section 11 is configured to include a group of photoelectric conversion elements such as photodiodes that constitute pixels 110 arranged in an array in the horizontal direction (row direction) and vertical direction (column direction).
  • the pixel array section 11 converts the amount of charge corresponding to the intensity of the incident light imaged on each pixel 110 into an electrical signal, and outputs it as a pixel signal.
  • the vertical drive unit 12 includes a shift register, an address decoder, etc.
  • the vertical drive unit 12 drives each pixel 110 of the pixel array unit 11, for example, simultaneously or row by row, by supplying a drive signal, etc. to each pixel 110 via a plurality of pixel drive lines 18.
  • the column processing unit 13 reads out pixel signals from each pixel for each pixel row (column) of the pixel array unit 11 via the vertical signal line (VSL) 19, and performs noise removal processing, correlated double sampling (CDS) processing, A/D (Analog-to-Digital) conversion processing, etc.
  • the pixel signals processed by the column processing unit 13 are output to the signal processing unit 16.
  • the horizontal drive unit 14 includes a shift register, an address decoder, and the like.
  • the horizontal drive unit 14 sequentially selects the pixels 110 corresponding to the pixel columns of the column processing unit 13. Through selective scanning by the horizontal drive unit 14, pixel signals that have been signal-processed for each pixel 110 in the column processing unit 13 are output sequentially to the signal processing unit 16.
  • the system control unit 15 includes a timing generator that generates various timing signals.
  • the system control unit 15 controls the driving of the vertical driving unit 12, the column processing unit 13, and the horizontal driving unit 14 based on timing signals generated by, for example, a timing generator (not shown).
  • the signal processing unit 16 performs signal processing such as arithmetic processing on the pixel signals supplied from the column processing unit 13 while temporarily storing data in the data storage unit 17 as necessary, and outputs an image signal based on each pixel signal.
  • the imaging device 1 to which the present technology is applied is not limited to the configuration described above.
  • the imaging device 1 may be configured such that the data storage unit 17 is disposed after the column processing unit 13, and the pixel signals output from the column processing unit 13 are supplied to the signal processing unit 16 via the data storage unit 17.
  • the imaging device 1 may be configured such that the column processing unit 13, data storage unit 17, and signal processing unit 16 are connected in cascade to process each pixel signal in parallel.
  • FIG. 2 is a block diagram for explaining an example of an image signal readout mechanism in the imaging device according to the first embodiment of the present disclosure, in which a pixel signal readout mechanism 20 for one pixel 110 in two pixel columns is shown as an example.
  • the configuration of the column processing section 13 includes a current mirror circuit 30 and a comparator 131 used in an analog/digital converter (hereinafter referred to as an AD converter).
  • the pixel 110 includes a photoelectric conversion section 1101, a transfer transistor 1102, a floating diffusion section (hereinafter referred to as an FD section) 1103, an amplification transistor 1104, a selection transistor 1105, and a reset transistor 1106.
  • each transistor in the pixel 110 is an N-type Metal-Oxide-Semiconductor (MOS) transistor (hereinafter referred to as an NMOS transistor), but is not limited to this.
  • MOS Metal-Oxide-Semiconductor
  • a plurality of drive lines for supplying various drive signals TGL, RST, SEL, etc. to the pixels 110 are wired, for example, for each pixel row.
  • These drive signals are, for example, pulse signals that make the NMOS transistor conductive (on) at a high potential level and make the NMOS transistor non-conductive (off) at a low potential level.
  • the photoelectric conversion unit 1101 is, for example, a PN junction photodiode.
  • the photoelectric conversion unit 1101 generates and accumulates electric charges according to the amount of light received.
  • the transfer transistor 1102 is an NMOS transistor provided between the photoelectric conversion unit 1101 and the FD unit 1103.
  • a drive signal TGL is applied to the gate of the transfer transistor 1102. In other words, when the drive signal TGL becomes a high potential level, the transfer transistor 1102 becomes conductive, and the electric charges accumulated in the photoelectric conversion unit 1101 are transferred to the FD unit 1103 via the transfer transistor 1102.
  • the reset transistor 1106 is an NMOS transistor provided between the constant potential VDD and the FD section 1103.
  • a drive signal RST is applied to the gate of the reset transistor 1106.
  • the reset transistor 1106 becomes conductive, and the potential of the FD section 1103 is reset to the level of the constant potential VDD.
  • the FD section 1103 is a floating diffusion region capable of holding a predetermined amount of charge.
  • the charge stored in the FD section 1103 is converted into a voltage signal by the amplification transistor 1104 and is then read out.
  • the amplifying transistor 1104 is an NMOS transistor with a gate connected to the FD section 1103 and a drain connected to a constant potential VDD.
  • the amplifying transistor 1104 serves as a read circuit for reading out the charge held in the FD section 1103, i.e., the input section of a source follower circuit.
  • the amplifying transistor 1104 has a source connected to the vertical signal line 19 via the selection transistor 1105, and thus forms a source follower circuit with the current source 191 connected to the vertical signal line 19.
  • the selection transistor 1105 is an NMOS transistor provided between the source of the amplification transistor 1104 and the vertical signal line 19.
  • a drive signal SEL is applied to the gate of the selection transistor 1105.
  • the selection transistor 1105 becomes conductive and the pixel 110 becomes selected.
  • the pixel signal output from the amplification transistor 1104 is read out to the vertical signal line 19 via the selection transistor 1105.
  • the comparators 131 are provided in parallel for each vertical signal line 19 corresponding to a pixel column.
  • the comparators 131 are differential amplifiers including a first input section 1311, a second input section 1312, and a third input section 1313.
  • the first input section 1311, the second input section 1312, and the third input section 1313 are NMOS transistors.
  • the first input section 1311 has a gate connected to the vertical signal line 19, and a source connected to the source of the second input section 1312 and the drain of the third input section 1313.
  • a pixel signal is applied to the gate of the first input section 1311. That is, when the voltage of the pixel signal exceeds a threshold voltage between the gate and drain of the first input section 1311, the first input section 1311 becomes conductive, and the pixel signal is output from the drain of the first input section 1311.
  • the second input section 1312 has a gate connected to a reference signal circuit (not shown) and a source connected to the source of the first input section 1311 and the drain of the third input section 1313.
  • a reference signal is applied to the gate of the second input section 1312. In other words, when the voltage of the reference signal exceeds the threshold voltage between the gate and drain of the second input section 1312, the second input section 1312 becomes conductive and the reference signal is output from the drain of the second input section 1312.
  • the third input section 1313 has a gate connected to the signal line 31 of the current mirror circuit 30, a source grounded, and a drain connected to the source of the first input section 1311 and the source of the second input section 1312.
  • the comparator 131 operates when a driving current is supplied from the current mirror circuit 30.
  • a current signal is applied from the current mirror circuit 30 to the gate of the third input section 1313.
  • the third input section 1313 becomes conductive, and the current signal is output from the drain of the third input section 1313.
  • Comparator 131 compares the pixel signal with a reference signal and outputs a signal according to the comparison result to a counter (not shown).
  • the counter counts the input signal according to a predetermined clock and outputs the counted value as a digital pixel signal.
  • the current mirror circuit B30-1 includes a first transistor 32 and a first current source 33.
  • the first transistor 32 is an NMOS transistor, but is not limited to this.
  • a signal line 31 is connected to the gate of the first transistor 32.
  • a source of the first transistor 32 is connected to the ground potential GND.
  • a first current source 33 is provided between the drain of the first transistor 32 and a power supply line 34 (constant potential VDD). The first current source 33 is connected to the drain of the first transistor 32 and is also directly connected to the signal line 31.
  • the current from the first current source 33 is converted into a voltage signal by the first transistor 32 and output to multiple third input units 1313-1 to 1313-i (i is an integer) via the signal line 31.
  • the current mirror circuit B30-2 further includes a second current source 35 and a second transistor 36.
  • the second transistor 36 is an NMOS transistor, but is not limited to this.
  • the second transistor 36 has a gate connected to the first current source 33, a source connected to the signal line 31, and a drain connected to the power supply line 34 (constant potential VDD).
  • the second current source 35 is provided between the signal line 31 and the ground potential GND.
  • the second transistor 36 amplifies the potential applied to the gate of the first transistor 32 according to the current value output from the first current source 33.
  • the potential applied to the gate of the first transistor 32 exceeds the threshold voltage between the gate and source of the first transistor 32, the first transistor 32 becomes conductive, and the current output from the first current source 33 is converted into a voltage signal by the first transistor 32 and supplied to the multiple third input units 1313-1 to 1313-i via the signal line 31.
  • the current mirror circuit B30-2 can lower the output impedance on the sending side, but if the output impedance is lowered too much, the output impedance cannot be adjusted.
  • the current mirror circuit 30 is provided with an impedance adjustment mechanism that adjusts the output impedance applied to the signal line 31 by adjusting the loop gain bandwidth of the feedback loop FB1 formed by the first transistor 32, the signal line 31, and the second transistor 36.
  • the impedance adjustment mechanism includes a current regulator 37 that adjusts the current flowing from the second current source 35 to the signal line (VGCM) 31. That is, in the first embodiment of the present disclosure, the current regulator 37 is used to change the bandwidth of the source follower configured by the second transistor 36 and the second current source 35, and adjust the loop gain bandwidth of the feedback loop FB1.
  • the source of the first transistor 32 is connected to a constant potential VDD.
  • the first current source 33 is provided between the drain of the first transistor 32 and the ground potential GND.
  • the drain of the second transistor 36 is connected to the ground potential GND.
  • the second current source 35 is provided between the signal line 31 and the constant potential VDD.
  • the current output from the first current source 33 is converted into a voltage signal by the first transistor 32 and the second transistor 36 and supplied to the multiple third input parts 1313-1 to 1313-i via the signal line 31.
  • An error signal (noise) propagated via the signal line 31 from the circuits driven by the multiple third input parts 1313-1 to 1313-i is superimposed on the voltage signal output to the source of the second transistor 36.
  • This error signal (noise) is output in reverse phase to the drain of the first transistor 32 and is superimposed on the signal line 31 through the second transistor 36, attempting to cancel out the noise propagated to the signal line 31.
  • the current regulator 37 is used to change the bandwidth of the source follower formed by the second transistor 36 and the second current source 35. For example, by adjusting the current regulator 37 in the direction of decreasing the current, the bandwidth of the feedback loop FB1 formed by the first transistor 32 and the second transistor 36 is narrowed, and the effect of canceling the noise is weakened.
  • the loop gain bandwidth of the feedback loop FB1 formed by the first transistor 32, the signal line 31, and the second transistor 36 can be adjusted by the current regulator 37, so that the output impedance can be adjusted to a low level, thereby making it possible to adjust the noise characteristics of the entire circuit.
  • Second Embodiment 6 is a circuit diagram for explaining an example of a current mirror circuit 30A according to a second embodiment of the present disclosure.
  • FIG. 6 the same parts as those in FIG. 5 are denoted by the same reference numerals, and detailed explanations thereof will be omitted.
  • a variable capacitance capacitor 41 is connected between the signal line 31 and the drain of the first transistor 32 to configure a low-pass filter in the feedback loop FB1.
  • the capacitance ratio of the capacitor 41 is adjusted to adjust the loop gain band of the feedback loop FB1.
  • the error signal (noise) sent from the multiple third inputs 1313-1 to 1313-i via the signal line 31 is attenuated by the low-pass filter via the source-gate of the second transistor 36.
  • Third Embodiment 7 is a circuit diagram for explaining an example of a current mirror circuit 30B according to a third embodiment of the present disclosure.
  • the same parts as those in FIG. 5 are denoted by the same reference numerals, and detailed explanations thereof will be omitted.
  • a variable capacitance capacitor 42 is connected between the drain of the first transistor 32 and a constant potential VDD to configure a low-pass filter in the feedback loop FB1.
  • the capacitance ratio of the capacitor 42 is adjusted to adjust the loop gain band of the feedback loop FB1.
  • the error signal (noise) sent from the multiple third inputs 1313-1 to 1313-i via the signal line 31 is attenuated by the low-pass filter via the source-gate of the second transistor 36.
  • ⁇ Effects of the Third Embodiment> by configuring a low-pass filter by connecting the capacitor 42 between the drain of the first transistor 32 and the constant potential VDD, it is possible to narrow the loop gain band of the feedback loop FB1 and weaken the effect of canceling out the error signal (noise) propagated from the multiple third input parts 1313-1 to 1313-i via the signal line 31, and further by adjusting the capacitance ratio of the capacitor 42, it is possible to adjust the output impedance on the sending side, thereby making it possible to adjust the noise characteristics of the entire circuit.
  • Fourth Embodiment 8 is a circuit diagram for explaining an example of a current mirror circuit 30C according to a fourth embodiment of the present disclosure.
  • Fig. 8 the same parts as those in Fig. 5 are denoted by the same reference numerals, and detailed explanations thereof will be omitted.
  • resistor 52 is connected to the drain of first transistor 32.
  • the other end of resistor 52 is connected to replica circuit 60, which is the same component as current mirror circuit 30C.
  • Resistor 52 is divided into two resistors 521, 522 by a signal line extending from the gate of second transistor 36. The resistance values of each of voltage-dividing resistors 521, 522 are adjustable.
  • the replica circuit 60 includes a signal line 61, a first transistor 62, a first current source 63, a second current source 64, and a second transistor 65.
  • the signal line 61 is connected to the gate of the first transistor 62.
  • the source of the first transistor 62 is connected to a constant potential VDD.
  • a first current source 63 is provided between the drain of the first transistor 62 and the ground potential GND. Note that the multiple third input units 1313-1 to 1313-i are not connected to the signal line 61, unlike the signal line 31.
  • the second transistor 65 has a gate connected to the first current source 63, a source connected to the signal line 61, and a drain connected to the ground potential GND.
  • the second current source 64 is provided between the signal line 61 and a constant potential VDD.
  • the drain of the first transistor 62 is connected to the other end of the resistor 52.
  • a feedback loop FB2 is formed by the first transistor 32, the signal line 31, the second transistor 36, and the resistor 522.
  • An error signal (noise) sent from the multiple third input units 1313-1 to 1313-i via the signal line 31 is output to the resistor 522 via the source-gate of the second transistor 36.
  • low-frequency (DC) voltage fluctuations (power supply noise) occurring in the constant potential VDD are output to the resistor 522 via the source-gate of the second transistor 36.
  • the error signal (noise) and power supply noise are divided by resistor 52 and output to the drain of the first transistor 32. This attenuates the error signal (noise) and power supply noise. Furthermore, by adjusting the resistance values of the voltage-dividing resistors 521 and 522, the output impedance of the sending side can be adjusted, making it possible to adjust the noise characteristics of the entire circuit.
  • the error signal (noise) from the multiple third input sections 1313-1 to 1313-i output to the feedback loop FB2 is divided by the resistor 52 using the bias voltage output from the replica circuit 60 as a reference, thereby making it possible to adjust the output impedance and further improving resistance to power supply noise.
  • the bias voltage output from the replica circuit 60 is used as the reference, but a reference signal other than the bias voltage output from the replica circuit 60 may also be used as the reference.
  • Fifth embodiment 9 is a circuit diagram for explaining an example of a current mirror circuit 30D according to a fifth embodiment of the present disclosure.
  • the same parts as those in FIG. 5 are denoted by the same reference numerals, and detailed explanations thereof will be omitted.
  • the fifth embodiment of the present disclosure includes a first capacitor 71, a variable capacitance second capacitor 72, and an AZ (Auto Zero) switch 73.
  • the first capacitor 71 is connected between the first current source 33 and the drain of the first transistor 32, and the gate of the second transistor 36.
  • the second capacitor 72 is connected between the ground potential GND and the gate of the second transistor 36.
  • the AZ switch 73 is connected in parallel to the first capacitor 71, and switches the short circuit on and off.
  • a feedback loop FB3 is formed by a first transistor 32, a signal line 31, a second transistor 36, and a first capacitor 71.
  • the AZ switch 73 is switched to the on state, shorting the first capacitor 71. Then, the voltage signals sent to the multiple third inputs 1313-1 to 1313-i are fed back to the first transistor 32 via the source-gate of the second transistor 36.
  • the AZ switch 73 When driven, the AZ switch 73 is switched to the off state. Then, the voltage signals sent to the multiple third inputs 1313-1 to 1313-i and the error signal (noise) sent from the multiple third inputs 1313-1 to 1313-i via the signal line 31 are stored in the first capacitor 71 via the source-gate of the second transistor 36. In addition, power supply noise occurring at the constant potential VDD is stored in the first capacitor 71 via the source-gate of the second transistor 36.
  • the error signal (noise) and the power supply noise of the power supply voltage are divided by the first capacitor 71 and the second capacitor 72 and output to the drain of the first transistor 32. This attenuates the error signal (noise) and the power supply noise of the power supply voltage. Furthermore, by adjusting the capacitance ratio of the second capacitor 72, the output impedance of the sending side can be adjusted, which makes it possible to adjust the noise characteristics of the entire circuit.
  • the error signals sent from the multiple third input sections 1313-1 to 1313-i via the signal line 31 can be divided by the first capacitor 71 and the second capacitor 72, thereby adjusting the output impedance.
  • Sixth embodiment 10 is a circuit diagram for explaining an example of a current mirror circuit 30E according to a sixth embodiment of the present disclosure.
  • the same parts as those in FIG. 9 are denoted by the same reference numerals, and detailed explanations thereof will be omitted.
  • the second capacitor 74 is connected between the gate of the second transistor 36 and a constant potential VDD.
  • the first transistor 32 and the second transistor 36 are P-type MOS transistors (PMOS transistors) having the opposite polarity to the NMOS transistor.
  • the AZ switch 73 is switched to the on state, shorting the first capacitor 71. Then, the voltage signals sent to the third inputs 1313-1 to 1313-i are fed back to the first transistor 32 via the source-gate of the second transistor 36.
  • the AZ switch 73 When driven, the AZ switch 73 is switched to the off state. Then, the voltage signals sent to the multiple third inputs 1313-1 to 1313-i and the error signal (noise) sent from the multiple third inputs 1313-1 to 1313-i via the signal line 31 are stored in the first capacitor 71 via the source-gate of the second transistor 36. In addition, power supply noise occurring at the constant potential VDD is stored in the first capacitor 71 via the source-gate of the second transistor 36.
  • the error signal (noise) and power supply noise are then divided by the first capacitor 71 and the second capacitor 74 and output to the drain of the first transistor 32. This attenuates the error signal (noise) and power supply noise. Furthermore, by adjusting the capacitance ratio of the second capacitor 74, the output impedance on the sending side can be adjusted, making it possible to adjust the noise characteristics of the entire circuit.
  • FIG. 11 is a block diagram showing an example configuration of an imaging system as an electronic device to which the present technology is applied.
  • the imaging system 2201 shown in FIG. 11 is configured with an optical system 2202, a shutter device 2203, a solid-state imaging element 2204 as an imaging device, a control circuit 2205, a signal processing circuit 2206, a monitor 2207, and two memories 2208, and is capable of capturing still images and moving images.
  • the optical system 2202 is configured to have one or more lenses, and guides light from a subject (incident light) to the solid-state image sensor 2204 , forming an image on the light receiving surface of the solid-state image sensor 2204 .
  • the shutter device 2203 is disposed between the optical system 2202 and the solid-state image sensor 2204 , and controls the light irradiation period and light blocking period for the solid-state image sensor 2204 under the control of a control circuit 2205 .
  • the solid-state imaging element 2204 is configured by a package including the above-mentioned solid-state imaging element.
  • the solid-state imaging element 2204 accumulates signal charge for a certain period of time according to the light that is imaged on the light receiving surface via the optical system 2202 and the shutter device 2203.
  • the signal charge accumulated in the solid-state imaging element 2204 is transferred according to a drive signal (timing signal) supplied from the control circuit 2205.
  • the control circuit 2205 drives the solid-state imaging element 2204 and the shutter device 2203 by outputting a drive signal that controls the transfer operation of the solid-state imaging element 2204 and the shutter operation of the shutter device 2203.
  • the signal processing circuit 2206 performs various signal processing on the signal charges output from the solid-state imaging element 2204.
  • An image (image data) obtained by performing the signal processing by the signal processing circuit 2206 is supplied to a monitor 2207 and displayed, or is supplied to a memory 2208 and stored (recorded).
  • the imaging device 1 can be applied in place of the solid-state imaging element 2204 described above.
  • the present disclosure can also be configured as follows.
  • a signal line connected to a plurality of circuits; a first transistor having a gate connected to the signal line; a first current source connected to the drain of the first transistor; a second transistor having a gate connected to the first current source and a source connected to the signal line; A second current source connected to the signal line; an adjustment mechanism for adjusting an output impedance applied to the signal line;
  • a current mirror circuit comprising: (2) The current mirror circuit according to (1) above, wherein the adjustment mechanism adjusts the output impedance by adjusting a current flowing from the first current source to the signal line.
  • the adjustment mechanism has a capacitor connected between the drain of the first transistor and a power supply potential, and adjusts the output impedance by adjusting a capacitance ratio of the capacitors.
  • (6) a replica circuit having the same components as the first current source, the first transistor, the second current source, and the second transistor; the replica circuit is connected to the other end of the resistor;
  • the second capacitor is a variable capacitance type.
  • a signal line connected to a plurality of circuits; a first transistor having a gate connected to the signal line; a first current source connected to the drain of the first transistor; a second transistor having a gate connected to the first current source and a source connected to the signal line; A second current source connected to the signal line; and an adjustment mechanism for adjusting the output impedance applied to the signal line.
  • Imaging device 11 Pixel array section 12 Vertical driving section 13 Column processing section 14 Horizontal driving section 15 System control section 16 Signal processing section 17 Data storage section 18 Pixel driving line 19 Vertical signal line 20 Pixel signal readout mechanism 30, 30A, 30B, 30C, 30D, 30E Current mirror circuit 31, 61 Signal line 32, 62 First transistor 33, 63 First current source 34 Power supply line 35, 64 Second current source 36, 65 Second transistor 37 Current regulator 41, 42 Capacitor 52 Resistor 60 Replica circuit 71 First capacitor 72, 74 Second capacitor 73 AZ (Auto Zero) switch 110 Pixel 131 Comparator 191 Current source 521, 522 Resistor 1101 Photoelectric conversion section 1102 Transfer transistor 1103 FD section 1104 Amplification transistor 1105 Selection transistor 1106 Reset transistor 1311 First input section 1312 Second input section 1313 (1313-1 to 1313-i) Third input section 2201 Imaging system 2202 Optical system 2203 Shutter device 2204 Solid-state imaging element 2205 Control circuit 2207 Monitor 2208 Memories FB1, FB2, FB3 Feedback

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Abstract

出力インピーダンスを調整しつつ、回路全体のノイズ特性を調整可能なカレントミラー回路を提供する。カレントミラー回路は、複数の回路に接続される信号線と、第１の電流源と、第１のトランジスタと、第２の電流源と、第２のトランジスタと、調整機構とを備える。第１のトランジスタは、信号線にゲート接続される。第１の電流源は、第１のトランジスタのドレインに接続される。第２のトランジスタは、第１の電流源にゲート接続され、ソースが信号線に接続される。第２の電流源は、信号線に接続される。調整機構は、信号線に付与される出力インピーダンスを調整する。

Description

カレントミラー回路及び撮像装置
　本開示に係る技術（本技術）は、カレントミラー回路、及びカレントミラー回路を備える撮像装置に関する。
　撮像装置において、画素から読み出された画素信号は、典型的には、カラムアナログ／デジタル変換器によりアナログ信号からデジタル信号に変換され、デジタル信号プロセッサ（ＤＳＰ）により信号処理される。カラムアナログ／デジタル変換器には、カレントミラー回路が用いられる。
　カレントミラー回路は、駆動用の電流を供給する基準電流源を備え、基準電流源から供給された電流をカラムアナログ／デジタル変換器に供給する（例えば、特許文献１）。
　ところで、カラムアナログ／デジタル変換器には、画素ごとに画素信号をアナログ信号からデジタル信号に変換するための複数の回路がある。カレントミラー回路によって複数の回路に電流を送る場合、複数の回路側となる送り出し側の出力インピーダンスを低く、しかも調整できるようにしたい場合がある。
特開２００９－２１６８５号公報
　しかしながら、特許文献１に記載のカレントミラー回路では、出力インピーダンスを調整できない。
　本開示はこのような事情に鑑みてなされたもので、出力インピーダンスを調整しつつ、回路全体のノイズ特性を調整可能なカレントミラー回路及び撮像装置を提供することを目的とする。
　本開示の一態様は、複数の回路に接続される信号線と、前記信号線にゲート接続される第１のトランジスタと、前記第１のトランジスタのドレインに接続される第１の電流源と、前記第１の電流源にゲート接続され、ソースが前記信号線に接続される第２のトランジスタと、前記信号線に接続される第２の電流源と、前記信号線に付与される出力インピーダンスを調整する調整機構と、を備えるカレントミラー回路である。
　本開示の他の態様は、複数の回路に接続される信号線と、前記信号線にゲート接続される第１のトランジスタと、前記第１のトランジスタのドレインに接続される第１の電流源と、前記第１の電流源にゲート接続され、ソースが前記信号線に接続される第２のトランジスタと、前記信号線に接続される第２の電流源と、前記信号線に付与される出力インピーダンスを調整する調整機構と、を備えるカレントミラー回路を備えた撮像装置である。
本開示の第１の実施形態に係る撮像装置の概略的構成の一例を示すブロック図である。 本開示の第１の実施形態に係る撮像装置における画像信号読み出し機構の一例を説明するためのブロック図である。 第１の実施形態の第１の比較例に係るカレントミラー回路の一例を説明するための回路図である。 第１の実施形態の第２の比較例に係るカレントミラー回路の一例を説明するための回路図である。 本開示の第１の実施形態に係るカレントミラー回路の一例を説明するための回路図である。 本開示の第２の実施形態に係るカレントミラー回路の一例を説明するための回路図である。 本開示の第３の実施形態に係るカレントミラー回路の一例を説明するための回路図である。 本開示の第４の実施形態に係るカレントミラー回路の一例を説明するための回路図である。 本開示の第５の実施形態に係るカレントミラー回路の一例を説明するための回路図である。 本開示の第６の実施形態に係るカレントミラー回路の一例を説明するための回路図である。 本技術を適用した電子機器としての撮像システムの構成例を示すブロック図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。
　なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　＜第１の実施形態＞　
　（撮像装置の全体構成）　
　図１は、本開示の第１の実施形態に係る撮像装置の概略的構成の一例を示すブロック図である。撮像装置１は、各画素を構成するフォトダイオード等の光電変換素子を用いて、該画素上に結像した光の強弱に応じた電荷量を電気信号に変換し、これを画像データとして出力する半導体装置であり、例えばＣＭＯＳイメージセンサとして構成される。撮像装置１は、例えば、ＣＭＯＳ　ＬＳＩのようなシステム・オン・チップ（ＳｏＣ）として一体的に構成され得るが、例えば、以下に示すいくつかのコンポーネントが別体のＬＳＩとして構成されても良い。
　同図に示すように、撮像装置１は、例えば、画素アレイ部１１と、垂直駆動部１２と、カラム処理部１３と、水平駆動部１４と、システム制御部１５と、信号処理部１６と、データ格納部１７といったコンポーネントを含み構成される。
　画素アレイ部１１は、水平方向（行方向）及び垂直方向（列方向）にアレイ配列された画素１１０を構成するフォトダイオード等の光電変換素子群を含み構成される。画素アレイ部１１は、各画素１１０上に結像した入射光の強さに応じた電荷量を電気信号に変換し、画素信号として出力する。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダ等を含み構成される。垂直駆動部１２は、複数の画素駆動線１８を介して各画素１１０に駆動信号等を供給することにより、画素アレイ部１１の各画素１１０を例えば同時に又は行単位等で駆動する。
　カラム処理部１３は、画素アレイ部１１の画素列（カラム）ごとに垂直信号線（ＶＳＬ）１９を介して各画素から画素信号を読み出して、ノイズ除去処理、相関二重サンプリング（ＣＤＳ）処理、及びＡ／Ｄ（Analog-to-Digital）変換処理等を行う。カラム処理部１３により処理された画素信号は、信号処理部１６に出力される。
　水平駆動部１４は、シフトレジスタやアドレスデコーダ等を含み構成される。水平駆動部１４は、カラム処理部１３の画素列に対応する画素１１０を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において画素１１０ごとに信号処理された画素信号が順番に信号処理部１６に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータ等を含み構成される。システム制御部１５は、例えば図示しないタイミングジェネレータにより生成されたタイミング信号に基づいて、垂直駆動部１２、カラム処理部１３、及び水平駆動部１４の駆動制御を行なう。
　信号処理部１６は、必要に応じてデータ格納部１７にデータを一時的に格納しながら、カラム処理部１３から供給された画素信号に対して演算処理等の信号処理を行ない、各画素信号に基づく画像信号を出力する。
　なお、本技術が適用される撮像装置１は、上述したような構成に限られるものではない。例えば、撮像装置１は、データ格納部１７がカラム処理部１３の後段に配置され、カラム処理部１３から出力される画素信号を、データ格納部１７を経由して信号処理部１６に供給するように構成されても良い。或いは、撮像装置１は、縦続的に接続されたカラム処理部１３とデータ格納部１７と信号処理部１６とが各画素信号を並列的に処理するように構成されても良い。
　図２は、本開示の第１の実施形態に係る撮像装置における画像信号読み出し機構の一例を説明するためのブロック図である。同図では、２画素列における１画素１１０からの画素信号読み出し機構２０が例示的に示されている。
　同図では、カラム処理部１３の構成として、カレントミラー回路３０と、アナログ／デジタル変換器（以下、ＡＤ変換器と称する）に用いられる比較器１３１とが示されている。
　画素１１０は、同図に示すように、光電変換部１１０１と、転送トランジスタ１１０２と、フローティングディフュージョン部（以下、ＦＤ部と称する）１１０３と、増幅トランジスタ１１０４と、選択トランジスタ１１０５と、リセットトランジスタ１１０６とを含み構成される。本例では、画素１１０における各トランジスタは、Ｎ型の金属－酸化物－半導体（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ)トランジスタ（以下、ＮＭＯＳトランジスタと称する）であるが、これに限らない。
　また、画素１１０に対して、図１に示した画素駆動線１８として、各種の駆動信号ＴＧＬ、ＲＳＴ、及びＳＥＬ等を供給するための複数の駆動線が、例えば画素行ごとに配線される。これらの駆動信号は、例えば、高い電位レベルでＮＭＯＳトランジスタを導通（オン）状態にする一方、低電位レベルでＮＭＯＳトランジスタを非導通（オフ）状態にするパルス信号である。
　光電変換部１１０１は、例えば、ＰＮ接合のフォトダイオードである。光電変換部１１０１は、受光した量に応じた電荷を生成し、蓄積する。転送トランジスタ１１０２は、光電変換部１１０１とＦＤ部１１０３との間に設けられたＮＭＯＳトランジスタである。転送トランジスタ１１０２のゲートには、駆動信号ＴＧＬが印加される。すなわち、駆動信号ＴＧＬが高電位レベルになると、転送トランジスタ１１０２は導通状態になり、光電変換部１１０１に蓄積されている電荷が、転送トランジスタ１１０２を介してＦＤ部１１０３に転送される。
　リセットトランジスタ１１０６は、定電位ＶＤＤとＦＤ部１１０３との間に設けられたＮＭＯＳトランジスタである。リセットトランジスタ１１０６のゲートには、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴが高電位レベルになると、リセットトランジスタ１１０６が導通状態になり、ＦＤ部１１０３の電位が、定電位ＶＤＤのレベルにリセットされる。
　ＦＤ部１１０３は、所定の電荷量を保持可能なフローティングディフュージョン領域である。ＦＤ部１１０３に蓄積された電荷は、増幅トランジスタ１１０４により電圧信号に電荷電圧変換され読み出される。
　増幅トランジスタ１１０４は、ゲートがＦＤ部１１０３に接続され、ドレインが定電位ＶＤＤに接続されたＮＭＯＳトランジスタである。増幅トランジスタ１１０４は、ＦＤ部１１０３に保持されている電荷を読み出すための読み出し回路、すなわち、ソースフォロワ回路の入力部となる。つまり、増幅トランジスタ１１０４は、ソースが選択トランジスタ１１０５を介して垂直信号線１９に接続されることにより、垂直信号線１９接続される電流源１９１とソースフォロワ回路を構成する。
　選択トランジスタ１１０５は、増幅トランジスタ１１０４のソースと垂直信号線１９との間に設けられたＮＭＯＳトランジスタである。選択トランジスタ１１０５のゲートには、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬが高電位レベルになると、選択トランジスタ１１０５は導通状態になり、画素１１０が選択状態となる。これにより、増幅トランジスタ１１０４から出力された画素信号が、選択トランジスタ１１０５を介して、垂直信号線１９に読み出される。
　（比較器の構成）　
　一方、比較器１３１は、画素列に対応する垂直信号線１９ごとに並列に設けられる。比較器１３１は、第１の入力部１３１１と、第２の入力部１３１２と、第３の入力部１３１３とを含み構成される差動増幅器である。第１の入力部１３１１、第２の入力部１３１２、及び第３の入力部１３１３は、ＮＭＯＳトランジスタである。第１の入力部１３１１は、ゲートが垂直信号線１９に接続され、ソースが第２の入力部１３１２のソース及び第３の入力部１３１３のドレインに接続される。第１の入力部１３１１のゲートには、画素信号が印加される。すなわち、画素信号の電圧が第１の入力部１３１１のゲート－ドレイン間の閾値電圧を超えると、第１の入力部１３１１は導通状態になり、画素信号が第１の入力部１３１１のドレインから出力される。
　第２の入力部１３１２は、ゲートが参照信号回路（図示せず）に接続され、ソースが第１の入力部１３１１のソース及び第３の入力部１３１３のドレインに接続される。第２の入力部１３１２のゲートには、参照信号が印加される。すなわち、参照信号の電圧が第２の入力部１３１２のゲート－ドレイン間の閾値電圧を超えると、第２の入力部１３１２は導通状態になり、参照信号が第２の入力部１３１２のドレインから出力される。
　第３の入力部１３１３は、ゲートがカレントミラー回路３０の信号線３１に接続され、ソースが接地され、ドレインが第１の入力部１３１１のソース及び第２の入力部１３１２のソースに接続される。比較器１３１は、カレントミラー回路３０から駆動用の電流が供給されることにより動作する。そして、カレントミラー回路３０から電流信号が第３の入力部１３１３のゲートに印加される。電流信号の電圧が第３の入力部１３１３のゲート－ドレイン間の閾値電圧を超えると、第３の入力部１３１３は導通状態になり、電流信号が第３の入力部１３１３のドレインから出力される。
　比較器１３１は、画素信号と参照信号とを比較し、その比較結果に従った信号をカウンタ（図示せず）に出力する。カウンタは、入力された信号に対して所定のクロックに従ってカウントを実行し、カウントされた値をデジタル形式の画素信号として出力する。
　＜実施形態の比較例＞　
　図３は、第１の実施形態の第１の比較例に係るカレントミラー回路の一例を説明するための回路図である。同図において、カレントミラー回路Ｂ３０－１は、第１のトランジスタ３２と、第１の電流源３３とを含み構成される。本例では、第１のトランジスタ３２は、ＮＭＯＳトランジスタであるが、これに限らない。第１のトランジスタ３２のゲートには、信号線３１が接続される。第１のトランジスタ３２のソースは、グランド電位ＧＮＤに接続される。第１のトランジスタ３２のドレインと電源ライン３４（定電位ＶＤＤ）との間には、第１の電流源３３が設けられる。第１の電流源３３は、第１のトランジスタ３２のドレインに接続されるとともに、信号線３１に直接接続される。
　第１の電流源３３からの電流は、第１のトランジスタ３２により電圧信号に変換され、信号線３１を介して複数の第３の入力部１３１３－１～１３１３－ｉ（ｉは整数）に出力される。
　ところで、カレントミラー回路Ｂ３０－１によって複数の第３の入力部１３１３－１～１３１３－ｉに電圧信号を送る場合に、送り出し側の出力インピーダンスが高くなってしまう。
　そこで、出力インピーダンスを下げるカレントミラー回路が提案されている。
　図４は、第１の実施形態の第２の比較例に係るカレントミラー回路の一例を説明するための回路図である。図４において、上記図３と同一部分には同一符号を付して詳細な説明を省略する。
　カレントミラー回路Ｂ３０－２は、さらに第２の電流源３５と、第２のトランジスタ３６とを含み構成される。本例では、第２のトランジスタ３６は、ＮＭＯＳトランジスタであるが、これに限らない。
　第２のトランジスタ３６は、第１の電流源３３にゲート接続され、ソースが信号線３１に接続され、ドレインが電源ライン３４（定電位ＶＤＤ）に接続される。第２の電流源３５は、信号線３１とグランド電位ＧＮＤとの間に設けられる。第２のトランジスタ３６は、第１の電流源３３から出力される電流値に応じて第１のトランジスタ３２のゲートにかかる電位を増幅する。そして、第１のトランジスタ３２のゲートにかかる電位が第１のトランジスタ３２のゲート－ソース間の閾値電圧を超えると、第１のトランジスタ３２が導通状態になり、第１の電流源３３から出力される電流が第１のトランジスタ３２により電圧信号に変換され、信号線３１を介して複数の第３の入力部１３１３－１～１３１３－ｉに供給される。
　ところで、カレントミラー回路Ｂ３０－２によれば、送り出し側の出力インピーダンスを下げることができるが、出力インピーダンスを下げ過ぎた場合に出力インピーダンスを調整することができない。
　＜第１の実施形態の解決手段＞　
　そこで、本開示の第１の実施形態では、第１のトランジスタ３２、信号線３１、第２のトランジスタ３６により形成されるフィードバックループＦＢ１のループゲイン帯域を調整することにより、信号線３１に付与される出力インピーダンスを調整するインピーダンス調整機構をカレントミラー回路３０に備えるようにしている。
　図５は、本開示の第１の実施形態に係るカレントミラー回路３０の一例を説明するための回路図である。図５において、上記図４と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第１の実施形態では、インピーダンス調整機構として、第２の電流源３５から信号線（ＶＧＣＭ）３１に流れる電流を調整する電流調整器３７を備えている。すなわち、本開示の第１の実施形態では、電流調整器３７を用いて、第２のトランジスタ３６と第２の電流源３５の構成するソースフォロワの帯域を変化させ、フィードバックループＦＢ１のループゲイン帯域を調整する。
　本開示の第１の実施形態において、第１のトランジスタ３２のソースは、定電位ＶＤＤに接続される。第１の電流源３３は、第１のトランジスタ３２のドレインとグランド電位ＧＮＤとの間に設けられる。第２のトランジスタ３６のドレインは、グランド電位ＧＮＤに接続される。第２の電流源３５は、信号線３１と定電位ＶＤＤとの間に設けられる。
　第１の電流源３３から出力される電流は、第１のトランジスタ３２と第２のトランジスタ３６により電圧信号に変換され、信号線３１を介して複数の第３の入力部１３１３－１～１３１３－ｉに供給される。第２のトランジスタ３６のソースに出力された電圧信号に対し、複数の第３の入力部１３１３－１～１３１３－ｉが駆動する回路から信号線３１を介して伝搬される誤差信号（ノイズ）が重畳されることになる。この誤差信号（ノイズ）は、第１のトランジスタ３２のドレインに逆相で出力され、第２のトランジスタ３６を通して信号線３１に重畳され、信号線３１に伝搬されたノイズを打ち消そうとする。
　この打ち消し度合いを調整するために、電流調整器３７を用いて、第２のトランジスタ３６と第２の電流源３５の構成するソースフォロワの帯域を変化させ、例えば電流調整器３７を、電流が小さくなる方向に調整することで、第１のトランジスタ３２と第２のトランジスタ３６によって構成されるフィードバックループＦＢ１の帯域を狭くし、前記のノイズを打ち消す効果を弱くする。
　＜第１の実施形態による作用効果＞　
　以上のように第１の実施形態によれば、第１のトランジスタ３２、信号線３１、第２のトランジスタ３６により形成されるフィードバックループＦＢ１のループゲイン帯域を電流調整器３７により調整できることにより、出力インピーダンスを低い水準で調整でき、これにより回路全体のノイズ特性を調整可能にできる。
　＜第２の実施形態＞　
　図６は、本開示の第２の実施形態に係るカレントミラー回路３０Ａの一例を説明するための回路図である。図６において、上記図５と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第２の実施形態では、信号線３１と第１のトランジスタ３２のドレインとの間に、容量可変型のキャパシタ４１を接続して、フィードバックループＦＢ１中にローパスフィルタを構成している。そして、キャパシタ４１の容量比を調整することにより、フィードバックループＦＢ１のループゲイン帯域を調整する。
　複数の第３の入力部１３１３－１～１３１３－ｉから信号線３１を介して送られてくる誤差信号（ノイズ）は、第２のトランジスタ３６のソース－ゲート間を経由してローパスフィルタにより減衰される。
　＜第２の実施形態による作用効果＞　
　以上のように第２の実施形態によれば、信号線３１と第１のトランジスタ３２のドレインとの間に容量可変型のキャパシタ４１を接続してローパスフィルタを構成することにより、フィードバックループＦＢ１のループゲイン帯域を狭め、複数の第３の入力部１３１３－１～１３１３－ｉから信号線３１を介して伝搬されてくる誤差信号（ノイズ）を打ち消す効果を弱めることができ、さらにキャパシタ４１の容量比を調整することにより、送り出し側の出力インピーダンスを調整でき、これにより回路全体のノイズ特性を調整可能にできる。
　＜第３の実施形態＞　
　図７は、本開示の第３の実施形態に係るカレントミラー回路３０Ｂの一例を説明するための回路図である。図７において、上記図５と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第３の実施形態では、第１のトランジスタ３２のドレインと定電位ＶＤＤとの間に、容量可変型のキャパシタ４２を接続して、フィードバックループＦＢ１中にローパスフィルタを構成している。そして、キャパシタ４２の容量比を調整することにより、フィードバックループＦＢ１のループゲイン帯域を調整する。
　複数の第３の入力部１３１３－１～１３１３－ｉから信号線３１を介して送られてくる誤差信号（ノイズ）は、第２のトランジスタ３６のソース－ゲート間を経由してローパスフィルタにより減衰される。
　＜第３の実施形態による作用効果＞　
　以上のように第３の実施形態によれば、第１のトランジスタ３２のドレインと定電位ＶＤＤとの間にキャパシタ４２を接続してローパスフィルタを構成することにより、フィードバックループＦＢ１のループゲイン帯域を狭め、複数の第３の入力部１３１３－１～１３１３－ｉから信号線３１を介して伝搬されてくる誤差信号（ノイズ）を打ち消す効果を弱めることができ、さらにキャパシタ４２の容量比を調整することにより、送り出し側の出力インピーダンスを調整でき、これにより回路全体のノイズ特性を調整可能にできる。
　＜第４の実施形態＞　
　図８は、本開示の第４の実施形態に係るカレントミラー回路３０Ｃの一例を説明するための回路図である。図８において、上記図５と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第４の実施形態では、第１のトランジスタ３２のドレインに抵抗５２の一端が接続される。抵抗５２の他端には、カレントミラー回路３０Ｃと同一の構成要素となるレプリカ回路６０が接続される。抵抗５２は、第２のトランジスタ３６のゲートから延びる信号線により２つの抵抗５２１，５２２に分けられる。分圧する抵抗５２１，５２２それぞれの抵抗値は、調整可能である。
　レプリカ回路６０は、信号線６１と、第１のトランジスタ６２と、第１の電流源６３と、第２の電流源６４と、第２のトランジスタ６５とを含み構成される。第１のトランジスタ６２のゲートには、信号線６１が接続される。第１のトランジスタ６２のソースは、定電位ＶＤＤに接続される。第１のトランジスタ６２のドレインとグランド電位ＧＮＤとの間には、第１の電流源６３が設けられる。なお、信号線６１には、信号線３１のように、複数の第３の入力部１３１３－１～１３１３－ｉが接続されない。
　第２のトランジスタ６５は、第１の電流源６３にゲート接続され、ソースが信号線６１に接続され、ドレインがグランド電位ＧＮＤに接続される。第２の電流源６４は、信号線６１と定電位ＶＤＤとの間に設けられる。第１のトランジスタ６２のドレインには、抵抗５２の他端が接続される。
　本開示の第４の実施形態では、第１のトランジスタ３２、信号線３１、第２のトランジスタ３６、及び抵抗５２２によりフィードバックループＦＢ２が形成される。複数の第３の入力部１３１３－１～１３１３－ｉから信号線３１を介して送られてくる誤差信号（ノイズ）は、第２のトランジスタ３６のソース－ゲート間を経由して抵抗５２２に出力される。また、定電位ＶＤＤに生じる低周波（直流）の電圧変動（電源ノイズ）は、第２のトランジスタ３６のソース－ゲート間を経由して抵抗５２２に出力される。
　そして、レプリカ回路６０から出力されるバイアス電圧を基準として、誤差信号（ノイズ）及び電源ノイズは、抵抗５２により分圧され、第１のトランジスタ３２のドレインに出力される。これにより、誤差信号（ノイズ）及び電源ノイズは、減衰される。さらに分圧する抵抗５２１，５２２それぞれの抵抗値を調整することにより、送り出し側の出力インピーダンスを調整でき、これにより回路全体のノイズ特性を調整可能にできる。
　＜第４の実施形態による作用効果＞　
　以上のように第４の実施形態によれば、レプリカ回路６０から出力されるバイアス電圧を基準として、フィードバックループＦＢ２に出力される複数の第３の入力部１３１３－１～１３１３－ｉからの誤差信号（ノイズ）を抵抗５２により分圧することにより出力インピーダンスを調整することができ、さらに電源ノイズに強い。
　なお、第４の実施形態では、レプリカ回路６０から出力されるバイアス電圧を基準としたが、レプリカ回路６０から出力されるバイアス電圧以外の他の参照信号を基準とするものであってもよい。
　＜第５の実施形態＞　
　図９は、本開示の第５の実施形態に係るカレントミラー回路３０Ｄの一例を説明するための回路図である。図９において、上記図５と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第５の実施形態は、第１のキャパシタ７１と、容量可変型の第２のキャパシタ７２と、ＡＺ（Auto Zero）スイッチ７３とを含み構成される。第１のキャパシタ７１は、第１の電流源３３及び第１のトランジスタ３２のドレインと、第２のトランジスタ３６のゲートとの間に接続される。第２のキャパシタ７２は、グランド電位ＧＮＤと第２のトランジスタ３６のゲートとの間に接続される。ＡＺスイッチ７３は、第１のキャパシタ７１に並列に接続され、短絡のオン・オフを切り替える。
　本開示の第５の実施形態では、第１のトランジスタ３２、信号線３１、第２のトランジスタ３６、及び第１のキャパシタ７１によりフィードバックループＦＢ３が形成される。
　オートゼロ動作時において、ＡＺスイッチ７３は、オン状態に切り替えられ、第１のキャパシタ７１を短絡する。そして、複数の第３の入力部１３１３－１～１３１３－ｉに送られる電圧信号は、第２のトランジスタ３６のソース－ゲート間を経由して第１のトランジスタ３２にフィードバックされる。
　駆動時において、ＡＺスイッチ７３は、オフ状態に切り替えられる。そして、複数の第３の入力部１３１３－１～１３１３－ｉに送られる電圧信号、及び複数の第３の入力部１３１３－１～１３１３－ｉから信号線３１を介して送られてくる誤差信号（ノイズ）は、第２のトランジスタ３６のソース－ゲート間を経由して第１のキャパシタ７１に蓄積される。また、定電位ＶＤＤに生じる電源ノイズは、第２のトランジスタ３６のソース－ゲート間を経由して第１のキャパシタ７１に蓄積される。
　そして、誤差信号（ノイズ）及び電源電圧の電源ノイズは、第１のキャパシタ７１及び第２のキャパシタ７２により分圧され、第１のトランジスタ３２のドレインに出力される。これにより、誤差信号（ノイズ）及び電源電圧の電源ノイズは、減衰される。さらに第２のキャパシタ７２の容量比を調整することにより、送り出し側の出力インピーダンスを調整でき、これにより回路全体のノイズ特性を調整可能にできる。
　＜第５の実施形態による作用効果＞　
　以上のように第５の実施形態によれば、信号線３１を介して複数の第３の入力部１３１３－１～１３１３－ｉから送られてくる誤差信号を、第１のキャパシタ７１と第２のキャパシタ７２により分圧することにより出力インピーダンスを調整することができる。
　＜第６の実施形態＞　
　図１０は、本開示の第６の実施形態に係るカレントミラー回路３０Ｅの一例を説明するための回路図である。図１０において、上記図９と同一部分には同一符号を付して詳細な説明を省略する。
　本開示の第６の実施形態では、第２のキャパシタ７４を第２のトランジスタ３６のゲートと定電位ＶＤＤとの間に接続する。本例では、第１のトランジスタ３２及び第２のトランジスタ３６は、ＮＭＯＳトランジスタとは逆極性のＰ型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）である。
　オートゼロ動作時において、ＡＺスイッチ７３は、オン状態に切り替えられ、第１のキャパシタ７１を短絡する。そして、複数の第３の入力部１３１３－１～１３１３－ｉに送られる電圧信号は、第２のトランジスタ３６のソース－ゲート間を経由して第１のトランジスタ３２にフィードバックされる。
　駆動時において、ＡＺスイッチ７３は、オフ状態に切り替えられる。そして、複数の第３の入力部１３１３－１～１３１３－ｉに送られる電圧信号、及び複数の第３の入力部１３１３－１～１３１３－ｉから信号線３１を介して送られてくる誤差信号（ノイズ）は、第２のトランジスタ３６のソース－ゲート間を経由して第１のキャパシタ７１に蓄積される。また、定電位ＶＤＤに生じる電源ノイズは、第２のトランジスタ３６のソース－ゲート間を経由して第１のキャパシタ７１に蓄積される。
　そして、誤差信号（ノイズ）及び電源ノイズは、第１のキャパシタ７１及び第２のキャパシタ７４により分圧され、第１のトランジスタ３２のドレインに出力される。これにより、誤差信号（ノイズ）及び電源ノイズは、減衰される。さらに第２のキャパシタ７４の容量比を調整することにより、送り出し側の出力インピーダンスを調整でき、これにより回路全体のノイズ特性を調整可能にできる。
　＜第６の実施形態による作用効果＞　
　以上のように第６の実施形態によれば、先の第５の実施形態と同様の作用効果が得られ、しかも電源ノイズ耐性が高い。
　＜その他の実施形態＞　
　上記のように、本技術は第１から第６の実施形態によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第６の実施形態が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第６の実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
　＜電子機器への応用例＞　
　上述した光検出装置は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１１は、本技術を適用した電子機器としての撮像システムの構成例を示すブロック図である。
　図１１に示される撮像システム２２０１は、光学系２２０２、シャッタ装置２２０３、撮像装置としての固体撮像素子２２０４、制御回路２２０５、信号処理回路２２０６、モニタ２２０７、および２メモリ２２０８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系２２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２２０４に導き、固体撮像素子２２０４の受光面に結像させる。
　シャッタ装置２２０３は、光学系２２０２および固体撮像素子２２０４の間に配置され、制御回路２２０５の制御に従って、固体撮像素子２２０４への光照射期間および遮光期間を制御する。
　固体撮像素子２２０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子２２０４は、光学系２２０２およびシャッタ装置２２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２２０４に蓄積された信号電荷は、制御回路２２０５から供給される駆動信号（タイミング信号）に従って転送される。
　制御回路２２０５は、固体撮像素子２２０４の転送動作、および、シャッタ装置２２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２２０４およびシャッタ装置２２０３を駆動する。
　信号処理回路２２０６は、固体撮像素子２２０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２２０７に供給されて表示されたり、メモリ２２０８に供給されて記憶（記録）されたりする。
　このように構成されている撮像システム２２０１においても、上述した固体撮像素子２２０４に代えて、撮像装置１を適用することが可能となる。
　なお、本開示は以下のような構成も取ることができる。　
（１）
　複数の回路に接続される信号線と、
　前記信号線にゲート接続される第１のトランジスタと、
　前記第１のトランジスタのドレインに接続される第１の電流源と、
　前記第１の電流源にゲート接続され、ソースが前記信号線に接続される第２のトランジスタと、
　前記信号線に接続される第２の電流源と、
　前記信号線に付与される出力インピーダンスを調整する調整機構と、
を備えるカレントミラー回路。
（２）
　前記調整機構は、前記第１の電流源から前記信号線に流れる電流を調整することで、前記出力インピーダンスを調整する、上記（１）に記載のカレントミラー回路。
（３）
　前記調整機構は、前記信号線と前記第１のトランジスタのドレインとの間に接続されるキャパシタを有し、前記キャパシタの容量比を調整することで、前記出力インピーダンスを調整する、上記（１）に記載のカレントミラー回路。
（４）
　前記調整機構は、前記第１のトランジスタのドレインと電源電位との間に接続されるキャパシタを有し、前記キャパシタの容量比を調整することで、前記出力インピーダンスを調整する、上記（１）に記載のカレントミラー回路。
（５）
　前記調整機構は、前記第１のトランジスタのドレインに一端が接続される抵抗を有し、前記抵抗の他端に入力される信号を基準として、前記信号線を介して複数の回路から伝搬する誤差信号を、前記抵抗により分圧することで、前記出力インピーダンスを調整する、上記（１）に記載のカレントミラー回路。
（６）
　前記第１の電流源、前記第１のトランジスタ、前記第２の電流源、前記第２のトランジスタと、同一の構成要素を有するレプリカ回路を備え、
　前記抵抗の他端には、前記レプリカ回路が接続され、
　前記調整機構は、前記レプリカ回路から出力されるバイアス電圧を基準として、前記信号線を介して複数の回路から伝搬する誤差信号を、前記抵抗により分圧することで、前記出力インピーダンスを調整する、上記（５）に記載のカレントミラー回路。
（７）
　前記調整機構は、前記第１の電流源と前記第２のトランジスタのゲートとの間に接続される第１のキャパシタと、前記第２のトランジスタのゲートと電源電位との間に接続される第２のキャパシタとを有し、前記信号線を介して複数の回路から伝搬する誤差信号を、前記第１のキャパシタと第２のキャパシタにより分圧することで、前記出力インピーダンスを調整する、上記（１）に記載のカレントミラー回路。
（８）
　前記第２のキャパシタは、容量可変型である、上記（７）に記載のカレントミラー回路。
（９）
　前記第１のキャパシタに並列に接続され、短絡のオン・オフを切り替えるスイッチ部を備える、上記（７）に記載のカレントミラー回路。
（１０）
　前記調整機構は、前記第１の電流源と前記第２のトランジスタのゲートとの間に接続される第１のキャパシタと、前記第２のトランジスタのゲートとグランド電位との間に接続される第２のキャパシタとを有し、前記信号線を介して複数の回路から伝搬する誤差信号を、前記第１のキャパシタと第２のキャパシタにより分圧することで、前記出力インピーダンスを調整する、上記（１）に記載のカレントミラー回路。
（１１）
　前記第２のキャパシタは、容量可変型である、上記（１０）に記載のカレントミラー回路。
（１２）
　前記第１のキャパシタに並列に接続され、短絡のオン・オフを切り替えるスイッチ部を備える、上記（１０）に記載のカレントミラー回路。
（１３）
　複数の回路に接続される信号線と、
　前記信号線にゲート接続される第１のトランジスタと、
　前記第１のトランジスタのドレインに接続される第１の電流源と、
　前記第１の電流源にゲート接続され、ソースが前記信号線に接続される第２のトランジスタと、
　前記信号線に接続される第２の電流源と、
　前記信号線に付与される出力インピーダンスを調整する調整機構と、を備えるカレントミラー回路を備えた
撮像装置。
１　撮像装置
１１　画素アレイ部
１２　垂直駆動部
１３　カラム処理部
１４　水平駆動部
１５　システム制御部
１６　信号処理部
１７　データ格納部
１８　画素駆動線
１９　垂直信号線
２０　画素信号読み出し機構
３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ　カレントミラー回路
３１，６１　信号線
３２，６２　第１のトランジスタ
３３，６３　第１の電流源
３４　電源ライン
３５，６４　第２の電流源
３６，６５　第２のトランジスタ
３７　電流調整器
４１，４２　キャパシタ
５２　抵抗
６０　レプリカ回路
７１　第１のキャパシタ
７２，７４　第２のキャパシタ
７３　ＡＺ（Auto Zero）スイッチ
１１０　画素
１３１　比較器
１９１　電流源
５２１，５２２　抵抗
１１０１　光電変換部
１１０２　転送トランジスタ
１１０３　ＦＤ部
１１０４　増幅トランジスタ
１１０５　選択トランジスタ
１１０６　リセットトランジスタ
１３１１　第１の入力部
１３１２　第２の入力部
１３１３（１３１３－１～１３１３－ｉ）　第３の入力部
２２０１　撮像システム
２２０２　光学系
２２０３　シャッタ装置
２２０４　固体撮像素子
２２０５　制御回路
２２０６　信号処理回路
２２０７　モニタ
２２０８　メモリ
ＦＢ１，ＦＢ２，ＦＢ３　フィードバックループ
ＶＤＤ　定電位
ＧＮＤ　グランド電位

Claims (13)

  1. 　複数の回路に接続される信号線と、
    　前記信号線にゲート接続される第１のトランジスタと、
    　前記第１のトランジスタのドレインに接続される第１の電流源と、
    　前記第１の電流源にゲート接続され、ソースが前記信号線に接続される第２のトランジスタと、
    　前記信号線に接続される第２の電流源と、
    　前記信号線に付与される出力インピーダンスを調整する調整機構と、
    を備えるカレントミラー回路。
  2. 　前記調整機構は、前記第２の電流源から前記信号線に流れる電流を調整することで、前記出力インピーダンスを調整する、請求項１に記載のカレントミラー回路。
  3. 　前記調整機構は、前記信号線と前記第１のトランジスタのドレインとの間に接続されるキャパシタを有し、前記キャパシタの容量比を調整することで、前記出力インピーダンスを調整する、請求項１に記載のカレントミラー回路。
  4. 　前記調整機構は、前記第１のトランジスタのドレインと電源電位との間に接続されるキャパシタを有し、前記キャパシタの容量比を調整することで、前記出力インピーダンスを調整する、請求項１に記載のカレントミラー回路。
  5. 　前記調整機構は、前記第１のトランジスタのドレインに一端が接続される抵抗を有し、前記抵抗の他端に入力される信号を基準として、前記信号線を介して複数の回路から伝搬する誤差信号を、前記抵抗により分圧することで、前記出力インピーダンスを調整する、請求項１に記載のカレントミラー回路。
  6. 　前記第１の電流源、前記第１のトランジスタ、前記第２の電流源、前記第２のトランジスタと、同一の構成要素を有するレプリカ回路を備え、
    　前記抵抗の他端には、前記レプリカ回路が接続され、
    　前記調整機構は、前記レプリカ回路から出力されるバイアス電圧を基準として、前記信号線を介して複数の回路から伝搬する誤差信号を、前記抵抗により分圧することで、前記出力インピーダンスを調整する、請求項５に記載のカレントミラー回路。
  7. 　前記調整機構は、前記第１の電流源と前記第２のトランジスタのゲートとの間に接続される第１のキャパシタと、前記第２のトランジスタのゲートと電源電位との間に接続される第２のキャパシタとを有し、前記信号線を介して複数の回路から伝搬する誤差信号を、前記第１のキャパシタと第２のキャパシタにより分圧することで、前記出力インピーダンスを調整する、請求項１に記載のカレントミラー回路。
  8. 　前記第２のキャパシタは、容量可変型である、請求項７に記載のカレントミラー回路。
  9. 　前記第１のキャパシタに並列に接続され、短絡のオン・オフを切り替えるスイッチ部を備える、請求項７に記載のカレントミラー回路。
  10. 　前記調整機構は、前記第１の電流源と前記第２のトランジスタのゲートとの間に接続される第１のキャパシタと、前記第２のトランジスタのゲートとグランド電位との間に接続される第２のキャパシタとを有し、前記信号線を介して複数の回路から伝搬する誤差信号を、前記第１のキャパシタと第２のキャパシタにより分圧することで、前記出力インピーダンスを調整する、請求項１に記載のカレントミラー回路。
  11. 　前記第２のキャパシタは、容量可変型である、請求項１０に記載のカレントミラー回路。
  12. 　前記第１のキャパシタに並列に接続され、短絡のオン・オフを切り替えるスイッチ部を備える、請求項１０に記載のカレントミラー回路。
  13. 　複数の回路に接続される信号線と、
    　前記信号線にゲート接続される第１のトランジスタと、
    　前記第１のトランジスタのドレインに接続される第１の電流源と、
    　前記第１の電流源にゲート接続され、ソースが前記信号線に接続される第２のトランジスタと、
    　前記信号線に接続される第２の電流源と、
    　前記信号線に付与される出力インピーダンスを調整する調整機構と、を備えるカレントミラー回路を備えた
    撮像装置。
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* Cited by examiner, † Cited by third party
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JP2002330039A (ja) * 2001-02-28 2002-11-15 Sharp Corp 可変利得増幅器
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WO2017047398A1 (ja) * 2015-09-15 2017-03-23 ソニーセミコンダクタソリューションズ株式会社 カレントミラー回路、およびイメージセンサ

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