WO2010092651A1 - 固体撮像装置及び撮像装置 - Google Patents

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WO2010092651A1
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pixel signal
imaging device
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久保洋士
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パナソニック株式会社
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    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/627—Detection or reduction of inverted contrast or eclipsing effects
    • H—ELECTRICITY
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers

Definitions

  • the present invention relates to a solid-state imaging device and imaging including a plurality of pixels arranged in a matrix and a column signal line that is provided for each column of the plurality of pixels and transmits a pixel signal from the pixel in the corresponding column. Relates to the device.
  • a column signal corresponding to each column of the pixel array as a solid-state imaging device that suppresses a black level shift in a black image in which high brightness light is incident on some pixel array regions and no light is incident on other pixel array regions A solid-state imaging device including a clip transistor for limiting a line voltage has been proposed (for example, Patent Document 1).
  • FIG. 10 shows a pixel source follower circuit for reading data from a pixel array in a conventional solid-state imaging device described in Patent Document 1.
  • the clip transistor (clip Tr) M71 and clip switch (clip SW) M81 are connected to the column signal line V1 of the pixel source follower installed for each column, the clip TrM72 and clip SWM82 are connected to the column signal line V2, and the column signal line V3. Are connected to the clip TrM73 and the clip SWM83.
  • the clip SWM81, M82, and M83 are simultaneously set in a conductive state, so that the pixel source follower and the clips TrM71, M72, and M73 have independent differential pairs for each column. Is working as. For example, for the column signal line V1, the pixel source follower and the clip TrM71 operate as a differential pair.
  • the load transistors M51, M52, and M53 can be prevented from being turned off.
  • the event PH1 occurs in some pixel source followers, the amount of current flowing through the GND (ground) line 204 is held approximately constant, and the output voltage of the pixel source follower where the event PH1 does not occur is also maintained approximately constant. it can. That is, high brightness light is incident on a part of the pixel array region to be white, and other pixel array regions suppress black level deviation even in a black image in which no light is incident.
  • Patent Document 1 discloses a method of setting clips SWM81 to M83 to a conductive state and operating clips TrM71 to M73 whenever pixel data is read by a pixel source follower in order to suppress black level deviation.
  • the output voltage of the pixel source follower becomes higher by ⁇ V than that of the circuit not connecting the clip Tr. Further, due to variations in the clips TrM71 to M73, the output voltage of the pixel source follower between the columns is different even in a state where the light with the luminance that does not generate the event PH1 is uniformly incident on each pixel.
  • the solid-state imaging device disclosed in Patent Document 1 has different pixel source follower output voltages for each column even when light having a luminance that should not cause the event PH1 is uniformly incident on the pixels. Thereby, there is a problem that a vertical line is generated in the image.
  • an object of the present invention is to provide a solid-state imaging device and an imaging device capable of reducing vertical stripes generated in an image while suppressing black level deviation.
  • a solid-state imaging device of the present invention for each of a plurality of pixels arranged in a matrix and for each column of the plurality of pixels, and transmits pixel signals from the pixels in the corresponding column.
  • a solid-state imaging device including a column signal line that is provided for each of the column signal lines, and compares the voltage of the pixel signal with a reference voltage to determine whether the voltage of the pixel signal is lower than the reference voltage.
  • a switching unit when the comparison unit determines that the voltage of the pixel signal is lower than the reference voltage, the switching unit operates the limiting unit, and the voltage of the pixel signal is set by the comparison unit. Judged as above the reference voltage If it is a non-operation of the restriction portion.
  • the operation and non-operation of the limiting unit can be switched based on the comparison result in the comparing unit, so that the limiting unit is prevented from operating when the voltage of the pixel signal is equal to or higher than the reference voltage, and the vertical stripe of the image is generated. Can be prevented.
  • the limiting unit operates and limits the voltage of the pixel signal to the clip voltage. Even when there is no incidence, black level deviation can be suppressed.
  • the switching unit includes a transistor inserted in a wiring connecting the limiting unit and the column signal line, and the transistor has a gate connected to an output line of the comparison unit, and the comparison unit performs the pixel operation.
  • the limiting unit and the column signal line are electrically connected, and when the voltage of the pixel signal is determined to be equal to or higher than the reference voltage by the comparing unit, the limiting is performed.
  • the column signal may be non-conductive.
  • control unit may be provided that instructs the reference voltage to the comparison unit and instructs the clip voltage to the limiting unit.
  • the solid-state imaging device further includes a gain variable amplifier unit that is provided for each column signal line and amplifies the pixel signal, and the control unit further instructs the amplifier unit to determine a gain of the amplifier unit.
  • the amplifier unit may amplify the pixel signal with a gain instructed by the control unit.
  • the pixel signal size can be optimized for the above processing.
  • the solid-state imaging device further includes an AD conversion unit that is provided for each column signal line and outputs a digital value by digitally converting the pixel signal amplified by the amplifier unit, and the control unit further includes Determining the gain of the amplifier unit so that the magnitude of the pixel signal amplified by the amplifier unit is optimized to the input range of the AD conversion unit, and according to the gain of the amplifier unit, the reference voltage and the A clip voltage may be determined and the determined reference voltage and clip voltage may be indicated.
  • the S / N of the pixel signal is kept good even after digital conversion in the AD converter. For example, by optimizing the gain of the amplifier unit for the next digital conversion based on the output result after the previous digital conversion, the gain is always optimized for the temporally changing pixel signal, and after the AD conversion. The S / N of the pixel signal is kept good.
  • the image quality is improved by setting the reference voltage and clip voltage according to the gain of the amplifier section. Specifically, when the gain is small, that is, when the irradiation light quantity is large, the influence of the current fluctuation of the pixel source follower of the solid-state imaging device on the image quality is small. Therefore, the reference voltage and the clip voltage are set low. On the other hand, when the gain is large, that is, when the amount of irradiation light is small, the current fluctuation of the pixel source follower has a great influence on the image quality. Therefore, by increasing the reference voltage and the clip voltage, the current fluctuation of the pixel source follower is suppressed. . As a result, the influence of noise can be suppressed at low illumination, and the image quality is improved.
  • control unit further determines the gain of the amplifier unit so that the magnitude of the pixel signal amplified by the amplifier unit is optimized to an input range of an AD converter outside the solid-state imaging device,
  • the reference voltage and the clip voltage may be determined according to the gain of the amplifier unit, and the determined reference voltage and the clip voltage may be indicated.
  • the solid-state imaging device outputs the pixel signal in an analog manner, the S / N of the pixel signal is kept good. In addition, the image quality is improved.
  • an imaging device of the present invention includes the solid-state imaging device.
  • the solid-state imaging device and the imaging device according to the present invention can reduce vertical stripes generated in an image while suppressing a black level shift.
  • FIG. 1A is a block diagram illustrating a configuration of a solid-state imaging device that outputs an analog signal according to the first embodiment of the present invention.
  • FIG. 1B is a block diagram illustrating a configuration of a solid-state imaging device that outputs a digital signal according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 is a timing chart showing an operation when the light irradiation amount of the solid-state imaging device according to the first embodiment of the present invention is small.
  • FIG. 4 is a timing chart showing an operation when the light irradiation amount of the solid-state imaging device according to the first embodiment of the present invention is large.
  • FIG. 5 is a circuit diagram showing a configuration of a solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 6 is a timing chart showing an operation when the light irradiation amount of the solid-state imaging device according to the second embodiment of the present invention is small.
  • FIG. 7 is a timing chart showing an operation when the light irradiation amount of the solid-state imaging device according to the second embodiment of the present invention is large.
  • FIG. 8A is an apparatus configuration diagram illustrating an example of an imaging apparatus according to the third embodiment of the present invention.
  • FIG. 8B is an apparatus configuration diagram illustrating another example of the imaging apparatus according to the third embodiment of the present invention.
  • FIG. 9A is an external view illustrating an example of an imaging apparatus according to the third embodiment of the present invention.
  • FIG. 9B is an external view showing another example of an imaging apparatus according to the third embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing a configuration of a conventional solid-state imaging device described in Patent Document 1. In
  • a solid-state imaging device includes a plurality of pixels arranged in a matrix and a column signal line that is provided for each column of the plurality of pixels and that transmits a pixel signal from the pixel in the corresponding column.
  • An imaging device provided for each of the column signal lines, for comparing the voltage of the pixel signal with a reference voltage and determining whether the voltage of the pixel signal is lower than the reference voltage;
  • a switching unit that is provided for each column signal line and limits the voltage of the pixel signal to a clip voltage; and a switching unit that is provided for each column signal line and switches between operation and non-operation of the limitation unit.
  • the unit operates the limiting unit when the comparison unit determines that the voltage of the pixel signal is lower than the reference voltage, and the determination unit determines that the voltage of the pixel signal is equal to or higher than the reference voltage. , Do not move the restriction To.
  • the operation and non-operation of the limiting unit can be switched based on the comparison result in the comparing unit, so that the limiting unit can be prevented from operating when the voltage of the pixel signal is equal to or higher than the reference voltage, and the vertical stripe of the image Can be prevented.
  • the limiting unit operates and limits the voltage of the pixel signal to the clip voltage. Even when there is no incidence, black level deviation can be suppressed.
  • FIG. 1A is a block diagram showing a configuration of a solid-state imaging device that outputs an analog signal according to the first embodiment of the present invention.
  • FIG. 1B is a block diagram illustrating a configuration of a solid-state imaging device that outputs a digital signal according to the first embodiment of the present invention.
  • the solid-state imaging device 100 illustrated in FIG. 1A outputs pixel signals from pixels as analog signals
  • the solid-state imaging device 200 illustrated in FIG. 1B includes a column ADC (analog-digital converter) 7B.
  • the pixel signal from the pixel is digitally converted and output as a digital signal.
  • 1A includes a pixel array 1, a row selection shift register 2, a column comparison unit 3, a column output restriction unit 4, a column amplifier unit 5, a column noise cancellation circuit 6, a multiplexer 7A, and a column selection shift register 8A.
  • an output amplifier 9A. 1B does not include the multiplexer 7A, the column selection shift register 8A, and the output amplifier 9A, but newly includes a column ADC 7B and a digital memory 8B, as compared with the solid-state imaging device 100. The following description is for FIG. 1A.
  • the pixel array 1 in which the pixels 80 are two-dimensionally arranged is reset, stored and read out in units of rows by the row selection shift register 2.
  • the pixel signal read from the pixel 80 in units of rows is compared with a predetermined determination reference voltage by the column comparison unit 3, and it is determined whether or not the voltage of the pixel signal is lower than the determination reference voltage.
  • the column output limiting unit 4 has functions of a column limiting unit and a column switching unit that limit the voltage of the pixel signal readout line according to the comparison result in the column comparison unit 3. Specifically, the column output limiting unit 4 limits the voltage of the pixel signal readout line when the column comparison unit 3 determines that the voltage of the pixel signal is lower than the determination reference voltage. On the other hand, when the column comparison unit 3 determines that the voltage of the pixel signal is equal to or higher than the determination reference voltage, the voltage of the pixel signal readout line is not limited. That is, the voltage of the pixel signal is the voltage output from the pixel 80.
  • the pixel signal is processed by the column output restriction unit 4, amplified by the column amplifier unit 5, and a value obtained by canceling the offset variation of the pixel signal amplified by the column amplifier unit 5 by the column noise cancellation circuit 6 is held. .
  • the pixel signals for one row held in the column noise cancellation circuit 6 are selected by a column selection shift register 8A and sequentially output via a multiplexer 7A and an output amplifier 9A.
  • the pixel signals for one row held in the column noise cancellation circuit 6 are digitally converted by the column ADC 7B provided for each column and held in the digital memory 8B.
  • the pixel signals for one row held in the digital memory 8B are sequentially output to the subsequent circuit.
  • FIG. 2 is a circuit diagram showing a configuration of the solid-state imaging device according to the first embodiment of the present invention.
  • 2 is a detailed diagram of the apparatus shown in FIG. 1A, the column amplifier unit 5 and the column noise cancellation circuit 6 can use the same structure in FIG. 1B. Further, in the figure, a column comparison unit 3, a column output limiting unit 4, a column amplifier unit 5, and a column noise cancellation circuit 6 corresponding to one pixel 80 are shown.
  • the pixel 80 includes a photodiode (PD) 10 that generates a charge by photoelectric conversion, a floating diffusion (FD) 12 that converts the charge generated by the PD 10 into a voltage, and a read transistor 14 that reads a signal corresponding to the potential of the FD 12.
  • PD photodiode
  • FD floating diffusion
  • read transistor 14 that reads a signal corresponding to the potential of the FD 12.
  • a gate terminal is connected to the charge transfer signal line 17, and a transfer transistor 11 controlled by the charge transfer signal is connected.
  • the FD 12 is connected to the pixel drive power supply wiring 20 via the reset transistor 13 whose gate terminal is connected to the pixel reset signal line 18 and is controlled by the pixel reset signal.
  • the selection transistor 15 has a gate terminal connected to the pixel selection signal line 19 and is controlled by a pixel selection signal.
  • the read transistor 14 has a drain terminal connected to the pixel drive power supply line 20 and a source terminal connected to the pixel signal read line 21 via the selection transistor 15.
  • a current source 16 is installed in the pixel signal readout line 21.
  • the current source 16 operates as a source follower amplifier (pixel source follower) together with the readout transistor 14.
  • the pixel 80 and the column output limiting unit 4 are supplied with the power supply voltage VDD via the pixel drive power supply wiring 20.
  • the column comparison unit 3 compares the voltage of the pixel signal output from the pixel 80 to the pixel signal readout line 21 with the determination reference voltage, and determines whether or not the voltage of the pixel signal is lower than the determination reference voltage. The result is output to the column output restriction unit 4.
  • the column comparison unit 3 includes an output voltage determination transistor 30, an output determination capacitor 31, a determination inversion unit 32, and an output determination unit reset transistor 33.
  • the output voltage determination transistor 30 has one end connected to the pixel signal readout line 21 and the other end connected to the input of the determination inversion unit 32. Further, a determination reference voltage wiring 34 is connected to the gate terminal of the output voltage determination transistor 30, and a determination reference voltage Vref is applied. Thereby, the output voltage determination transistor 30 has a function of comparing the voltage of the pixel signal with the determination reference voltage Vref. Specifically, when the threshold voltage of the output voltage determination transistor 30 is Vthjdg, the output voltage determination transistor 30 is turned off when the voltage of the pixel signal readout line 21 is (Vref ⁇ Vthjdg) or higher. On the other hand, when the voltage of the pixel signal readout line 21 is lower than (Vref ⁇ Vthjdg), the output voltage determination transistor 30 is turned on.
  • the output determination capacitor 31 is connected between the output line of the output voltage determination transistor 30 and the ground potential, and holds the comparison result in the output voltage determination transistor 30.
  • the decision inverting unit 32 inverts the voltage level of the input terminal and outputs it. Specifically, when the voltage held in the output determination capacitor 31 is at a high level (H level), a low level (L level) is output, while the voltage held in the output determination capacitor 31 is at an L level. H level is output.
  • the output determination unit reset transistor 33 is inserted between the output line of the output voltage determination transistor 30 and the wiring to which the power supply voltage (Vdd) is applied, and the gate terminal is connected to the output determination unit reset signal line 35.
  • the voltage of the output determination capacitor 31 is reset by turning on and off according to the output determination unit reset signal. Specifically, when the output determination unit reset signal is L level, the output determination unit reset transistor 33 is turned on to reset the voltage held in the output determination capacitor 31 to Vdd.
  • the output determination capacitor 31 is Vdd (H level).
  • the voltage held in the output determination capacitor 31 is L level.
  • the column comparison unit 3 outputs an L level when the voltage of the pixel signal readout line 21 is equal to or higher than (Vref ⁇ Vthjdg), while the voltage of the pixel signal readout line 21 is lower than (Vref ⁇ Vthjdg). In this case, H level is output.
  • the column output restriction unit 4 restricts the voltage of the pixel signal readout line 21 according to the comparison result in the column comparison unit 3, and specifically includes a clip transistor 41 and a clip circuit operation changeover switch 42.
  • the clip transistor 41 has one end connected to the pixel drive power supply line 20, the other end connected to the clip circuit operation changeover switch 42, and a clip reference voltage line 43 connected to the gate terminal to apply the clip voltage Vcut.
  • the clip transistor 41 limits the voltage of the pixel signal readout line 21 to the clip reference voltage Vcut via the clip circuit operation changeover switch 42. That is, the clip transistor 41 functions as a limiting unit.
  • the clip circuit operation changeover switch 42 has one end connected to the clip transistor 41, the other end connected to the pixel signal readout line 21, and a gate terminal connected to the output line of the column comparison unit 3.
  • the clip circuit operation changeover switch 42 switches between limiting and not limiting the voltage of the pixel signal readout line 21 according to the output of the column comparison unit 3. Specifically, the clip circuit operation changeover switch 42 is turned on when the H level is output from the column comparison unit 3, and the voltage of the pixel signal readout line 21 becomes (Vcut-Vthcut).
  • Vthcut is a threshold voltage of the clip transistor 41.
  • the clip circuit operation changeover switch 42 is turned off when the L level is output from the column comparison unit 3, so that the clip transistor 41 and the pixel signal readout line 21 become non-conductive, and the voltage of the pixel signal readout line 21 is reduced. Will not change. That is, the clip circuit operation changeover switch 42 functions as a switching unit that switches between the operation and non-operation of the limiting unit.
  • the column output limiting unit 4 does not limit the voltage of the pixel signal readout line 21 when the column comparison unit 3 determines that the voltage of the pixel signal readout line 21 is equal to or higher than (Vref ⁇ Vthjdg).
  • the column output restriction unit 4 limits the voltage of the pixel signal readout line 21 to (Vcut ⁇ Vthcut). To do. Note that Vcut and Vref are set to satisfy Vref ⁇ Vcut.
  • the column amplifier unit 5 includes a column amplifier input capacitor 51, a first column amplifier feedback capacitor 52, a second column amplifier feedback capacitor 53, a column amplifier reset transistor 54, a column amplifier 55, and a column amplifier amplification factor changeover switch 57.
  • the column amplifier input capacitor 51 has one terminal connected to the pixel signal readout line 21 and the other terminal connected to the input terminal of the column amplifier 55, and transmits the potential change of the pixel signal readout line 21 to the column amplifier 55.
  • the first column amplifier feedback capacitor 52 has one end connected to the input terminal of the column amplifier 55 and the other end connected to the output terminal of the column amplifier 55.
  • the second column amplifier feedback capacitor 53 for switching the amplification factor of the column amplifier unit 5 has one end connected to the input terminal of the column amplifier 55 via the column amplifier amplification factor changeover switch 57 and the other end connected to the output terminal of the column amplifier 55. It is connected.
  • the gate terminal of the column amplifier gain switching switch 57 is connected to the column amplifier gain switching signal line 58, and the column amplifier gain switching switch 57 is turned on and off according to the column amplifier gain switching signal. Therefore, the amplification factor of the column amplifier unit 5 can be changed according to the column amplifier amplification factor switching signal.
  • the column amplifier reset transistor 54 has one end connected to the input terminal of the column amplifier 55, the other end connected to the output terminal of the column amplifier 55, the gate terminal connected to the column amplifier reset signal line 56, and turned on and off by the column amplifier reset signal. Turn off. When the column amplifier reset transistor 54 is turned on, the voltages held in the first column amplifier feedback capacitor 52 and the second column amplifier feedback capacitor 53 are reset.
  • the column amplifier unit 5 amplifies the pixel signal at an amplification factor corresponding to the column amplifier amplification factor switching signal, and outputs the amplified pixel signal to the column noise cancellation circuit 6.
  • the column noise cancel circuit 6 is a circuit that cancels and holds the offset variation of the pixel signal amplified by the column amplifier unit 5.
  • the column noise cancellation circuit 6 includes a clamp capacitor 60 having one end connected to the output line of the column amplifier 55, and a sample hold (SH) capacitor inserted between the other end of the clamp capacitor 60 and the ground potential. 61, one end is connected to the clamp part 63 which is a wiring connecting the clamp capacitor 60 and the SH capacitor 61, the other end is connected to the clamp potential line 64, and the gate terminal is connected to the clamp switch signal line 65. And a clamp switch 62 controlled by a clamp switch signal.
  • the capacity of the clamp capacitor 60 is Ccl
  • the capacity of the sample hold capacitor 61 is Csh.
  • the column noise cancel circuit 6 cancels the offset variation of the pixel signal amplified by the column amplifier unit 5 by the clamp capacitor 60 and holds the canceled voltage in the sample hold capacitor 61.
  • the voltage held in the sample and hold capacitor 61 uses the connection wiring between the clamp capacitor 60 and the sample and hold capacitor 61 as a clamp part 63.
  • FIG. 3 shows a case where the light irradiation amount is small and the event PH2 occurs
  • FIG. 4 shows a case where the light irradiation amount is large and the event PH1 occurs.
  • FIG. 3 will be described.
  • timings of a pixel reset signal, a charge transfer signal, a pixel selection signal, an output determination unit reset signal, a column amplifier reset signal, and a clamp switch signal are shown, and further PD10, FD12,
  • the potentials of the pixel signal readout line 21, the output determination capacitor 31, the gate terminal of the clip circuit operation changeover switch 42, the input terminal of the column amplifier 55, the output terminal of the column amplifier 55, and the clamp unit 63 are shown. Yes.
  • the charge transfer signal is set to H level to transfer the charge remaining in the PD 10 to the FD 12 side, and the accumulated charge in the PD 10 is made substantially zero.
  • Vprst VDD ⁇ Vth
  • the column amplifier reset signal is set to the H level, and the potential of the input terminal of the column amplifier 55 and the potential of the output terminal of the column amplifier 55 are set to the reset potential Vamprst of the column amplifier 55.
  • the clamp switch signal is set to the H level, and the potential of the clamp unit 63 is set to the clamp potential (Vcl). Further, the column comparison unit 3 is reset by setting the output determination unit reset signal to L level and the holding potential of the output determination capacitor 31 to Vdd (H level). Note that the clamp potential Vcl is a voltage applied to the clamp potential line 64.
  • the pixel reset signal is set to L level. Further, the output determination unit reset signal is set to the H level, and the column comparison unit 3 is switched to the operating state.
  • the column amplifier reset signal is set to the L level to place the column amplifier unit 5 in the amplification operation state.
  • the clamp switch signal is set to L level, and the clamp unit 63 is set in a floating state.
  • the charge transfer signal is set to H level, and the charge accumulated in the PD 10 is transferred to the FD 12.
  • the potential of the FD 12 becomes (Vprst ⁇ V1A), and the potential of the pixel signal readout line 21 decreases to (Vprst ⁇ Vth ⁇ V1Aout).
  • the value of ⁇ V1Aout is proportional to the charge accumulated in the PD10.
  • the potential of the pixel signal readout line 21 is equal to or higher than (Vref ⁇ Vthjdg), so the potential held in the output determination capacitor 31 Remains at the H level. Therefore, the voltage output from the column comparison unit 3, that is, the potential of the gate terminal of the clip circuit operation changeover switch 42 becomes L level. Thereby, the column output limiting unit 4 is separated from the pixel source follower.
  • the potential of the pixel signal readout line 21 is lowered by ⁇ V1Aout
  • the potential of the input terminal of the column amplifier 55 is lowered by ⁇ V_A
  • the output potential of the column amplifier 55 is raised by ⁇ V2A.
  • the ratio between the input potential to the column amplifier unit 5 and the output potential from the column amplifier unit 5, that is, ⁇ V2A / ⁇ V1Aout corresponds to the gain of the column amplifier unit 5.
  • the potential of the clamp unit 63 also increases from Vcl to (Vcl + ⁇ V2A / 2) via the clamp capacitor 60.
  • the capacitances of Ccl and Csh are equal.
  • the pixel signal can be read by reading the potential of the clamp 63 to the outside and detecting the difference from the dark output Vcl.
  • the ON state and the OFF state of the clip circuit operation changeover switch 42 are switched according to the comparison result in the column comparison unit 3, and thus the light irradiation amount is small.
  • the amplifier reset signal is set to the L level, and the column amplifier unit 5 is set in the amplification operation state.
  • the clamp switch signal is set to L level, and the clamp unit 63 is set in a floating state.
  • the charge transfer signal is set to H level, and the charge accumulated in the PD 10 is transferred to the FD 12.
  • the potential of the FD 12 becomes (Vprst ⁇ V1B), and the potential of the pixel signal readout line 21 temporarily decreases to (Vprst ⁇ Vth ⁇ V1Bout). Since the value of ⁇ V1Bout is proportional to the charge accumulated in the PD 10, it is larger than ⁇ V1Aout when the light irradiation amount shown in FIG. 3 is small.
  • the potential of the pixel signal readout line 21 is lower than (Vref ⁇ Vthjdg).
  • the output voltage determination transistor 30 is turned on, whereby the voltage held by the output determination capacitor 31 changes from the H level to the L level.
  • the gate potential of the clip circuit operation changeover switch 42 changes from L level to H level, so that the column output restriction unit 4 operates. Specifically, when the gate potential of the clip circuit operation changeover switch 42 changes from the L level to the H level, the clip circuit operation changeover switch 42 is turned on, and the pixel signal readout line 21 and the clip transistor 41 become conductive. It becomes a state.
  • the restriction amount is set as the restriction amount.
  • the operations of the column amplifier unit 5 and the column noise cancellation circuit 6 due to the influence of the decrease in the potential of the pixel signal readout line 21 by ⁇ Vcutout are the same as in the description of FIG. 3, and the potential of the clamp unit 63 is read out to the outside.
  • the pixel signal can be read out by detecting the difference from the output Vcl at the time.
  • the solid-state imaging device 100 when the light irradiation amount is large, the solid-state imaging device 100 according to the first embodiment of the present invention can limit the potential of the pixel signal by operating the column output limiting unit 4.
  • the current source 16 is composed of a MOS transistor
  • the source-drain voltage of the MOS transistor does not operate in the saturation region, and the current amount of the MOS transistor is prevented from fluctuating.
  • the set current is kept constant. As a result, the black level shift can be suppressed even when high luminance light is incident on some of the pixels 80 and no light is incident on the other pixels 80.
  • the clip circuit operation changeover switch 42 is connected to the pixel signal readout line 21 and the clip transistor 41 based on the comparison result in the column comparison unit 3.
  • the clip transistor 41 is prevented from operating in the weak inversion region up to the vicinity where the potential of the pixel signal is limited. As a result, the occurrence of vertical stripes can be prevented.
  • the solid-state imaging device 100 can achieve both vertical stripe prevention characteristics and output potential limiting characteristics.
  • the column comparison unit 3 by providing the column comparison unit 3, the column output limiting unit 4 of the column with a large light irradiation amount is operated to increase the light irradiation amount.
  • the voltage of the pixel signal in the column can be limited.
  • the clip circuit operation changeover switch 42 is turned off based on the comparison result in the column comparison unit 3 to prevent the clip transistor 41 from operating in the weak inversion region. Thereby, the occurrence of vertical stripes in the image can be prevented.
  • the clip transistor 41 can be operated by the pixel source follower in which the event PH1 (high luminance light is incident), and the operation of the clip transistor 41 can be stopped in the pixel source follower in which the event PH2 (low luminance light is incident). Therefore, even when a high-luminance subject is imaged, a high-quality image can be obtained in which there is no black level shift in the vicinity of the high-luminance subject and no vertical stripes are generated as a side effect of the operation of the clip transistor 41.
  • the pixel of this embodiment can obtain the same effect even in configurations other than those described as long as it has a function of converting an optical signal into an electrical signal.
  • the voltage of the pixel signal at which the column comparison unit 3 starts to operate can be switched by switching the determination reference voltage Vref from an external circuit.
  • the determination reference voltage Vref, the clip reference voltage Vcut, and the amplification factor of the column amplifier unit 5 are controlled independently, but they may be controlled in conjunction with each other. Specifically, when the electrical signal to be handled is large, such as when shooting a bright subject, the amplification factor of the column amplifier unit 5 is set small, the determination reference voltage Vref and the clip reference voltage Vcut are set low, and the pixel source follower is set. Increase the circuit range. Conversely, when the electrical signal to be handled is small, such as when imaging a dark subject, the amplification factor of the column amplifier unit 5 is set high, the determination reference voltage Vref and the clip reference voltage Vcut are set high, and the pixel source follower operation Reduce the range to the minimum necessary.
  • this interlock control can secure the minimum necessary voltage in the post-processing circuit with the pixel source follower. Can be suppressed to a minimum.
  • FIG. 5 is a circuit diagram showing a configuration of a solid-state imaging device according to the second embodiment of the present invention.
  • the solid-state imaging device according to this embodiment is different from the first embodiment in that a column comparison unit 9 is provided instead of the column comparison unit 3.
  • the rest is the same as that of the solid-state imaging device 100 shown in FIG. 2, and the pixel signal read operation is also the same as that of the first embodiment.
  • a description will be given focusing on differences from the first embodiment.
  • the column comparison unit 9 includes an output determination unit reset transistor 33, an output capture switch 91, an output holding capacitor 93, a comparator 94, and a determination output switch 95.
  • the output determination unit reset transistor 33 has one end connected to the inverting input of the comparator 94, the other end connected to the wiring to which the power supply voltage (Vdd) is applied, and the gate connected to the output determination unit reset signal line 35.
  • the output capture switch 91 has one end connected to the pixel signal readout line 21, the other end connected to the inverting input of the comparator 94, and the gate terminal connected to the output capture signal line 92.
  • the output holding capacitor 93 has one end connected to the inverting input of the comparator 94 and the other end connected to the ground potential.
  • a determination reference voltage Vref is applied to the non-inverting input of the comparator 94.
  • the output of the comparator 94 is connected to one end of the determination output switch 95.
  • the other end of the determination output switch 95 is connected to the gate terminal of the clip circuit operation changeover switch 42, and the gate terminal of the determination output switch 95 is connected to the determination output switch signal line 96.
  • FIG. 6 shows a case where the light irradiation amount is small and the event PH2 occurs
  • FIG. 7 shows a case where the light irradiation amount is large and the event PH1 occurs.
  • FIG. 6 will be described. Operations other than the column comparison unit 9 are the same as those described with reference to FIG.
  • the figure shows a signal related to the column comparison unit 9 instead of a signal related to the column comparison unit 3 in comparison with FIG. Specifically, instead of the signal related to the column comparison unit 3, the voltage held by the output holding capacitor 93, the output fetch signal applied to the output fetch signal line 92, and the comparator output voltage indicating the output of the comparator 94 And a determination output switch signal applied to the determination output switch signal line 96. Further, FIG. 6 does not show signals related to the column amplifier unit 5 and the column noise cancellation circuit 6 as compared with FIG.
  • the output capture signal is set to the L level and the pixel signal is not captured.
  • the determination output switch signal is set to the L level so that the output from the comparator 94 does not affect the column output limiting unit 4.
  • the output determination unit reset signal is set to L level, and the output holding capacitor 93 is reset to the power supply voltage (Vdd).
  • the comparison result in the comparator 94 is output at L level.
  • the determination output switch 95 is turned on by setting the determination output switch signal to the H level, and the gate terminal of the clip circuit operation changeover switch 42 is reset to the L level.
  • the clip transistor 41 and the pixel signal readout line 21 become non-conductive, and the clip transistor 41 is disconnected from the pixel source follower. Further, since the clip circuit operation changeover switch 42 is turned off, the clip transistor 41 is inoperative.
  • Vdd is held in the output holding capacitor 93 by setting the output determination unit reset signal to H level at timing t3. Further, the determination output switch signal is set to L level. The comparator 94 and the gate terminal of the clip circuit operation changeover switch 42 become non-conductive. Here, the voltage immediately before the timing t 3 is held in the gate capacitance of the clip circuit operation changeover switch 42.
  • the pixel transfer signal is set to H level at timing t4, and the charge accumulated in the PD 10 is transferred to the FD 12. As a result, the potential of the FD 12 becomes (Vprst ⁇ V1A), and the potential of the pixel signal readout line 21 decreases to (Vprst ⁇ Vth ⁇ V1Aout). The value of ⁇ V1Aout is proportional to the charge accumulated in the PD10.
  • the output capture signal is set to the H level, and the voltage of the output holding capacitor 93 is set as the voltage of the pixel signal readout line 21. That is, the voltage of the output holding capacitor 93 is (Vprst ⁇ Vth ⁇ V1Aout).
  • the potential of the pixel signal readout line 21 is equal to or higher than the determination reference voltage Vref, so the output of the comparator 94 remains at the L level. become.
  • the output capture signal is set to L level, and the output holding capacitor 93 holds the potential of the pixel signal readout line 21.
  • the determination output switch signal is set to the H level, and the comparison result in the comparator 94 is reflected on the gate electrode of the clip circuit operation changeover switch 42. Therefore, the clip transistor 41 remains inactive.
  • the determination output switch signal is set to L level, and the potential of the gate electrode of the clip circuit operation changeover switch 42 is held at L level.
  • the L level is set to the gate potential of the clip circuit operation changeover switch 42, and the clip transistor 41 is disconnected from the pixel source follower. Therefore, it is possible to prevent the clip transistor 41 from operating in the weak inversion region when the light irradiation amount is small, and to prevent vertical stripes due to the characteristic difference of the clip transistor 41 for each column.
  • timing t4 the operation before timing t4 is the same as the operation described in FIG.
  • the pixel transfer signal becomes H level, and the charge accumulated in the PD 10 is transferred to the FD 12.
  • the potential of the FD 12 decreases to (Vprst ⁇ V1B).
  • ⁇ V1B becomes larger than ⁇ V1A.
  • the potential of the pixel signal readout line 21 is also lowered in accordance with the potential drop of the FD 12, and the potential of the pixel signal readout line 21 is (Vprst ⁇ Vth ⁇ V1Bout).
  • the output capture signal is set to the H level, and the voltage of the output holding capacitor 93 is set as the voltage of the pixel signal readout line 21. That is, the voltage of the output holding capacitor 93 is (Vprst ⁇ Vth ⁇ V1Bout). At this time, the voltage of the output holding capacitor 93 becomes lower than Vref, and the output of the comparator 94 changes from L level to H level.
  • the output capture signal is set to L level, and the output holding capacitor 93 holds the potential of the pixel signal readout line 21 immediately before timing t5.
  • the determination output switch signal is set to H level, and the comparison result in the comparator 94 is reflected to the clip circuit operation changeover switch 42.
  • the gate potential of the clip circuit operation changeover switch 42 is changed from the L level to the H level, the clip circuit operation changeover switch 42 is turned on, and the voltage of the pixel signal readout line 21 is limited to (Vcut ⁇ Vthcut).
  • the gate potential of the clip circuit operation changeover switch 42 changes from L level to H level, the clip circuit operation changeover switch 42 is turned on, and the clip transistor 41 operates.
  • the gate voltage of the clip transistor 41 is Vcut and the threshold voltage is Vthcut, the output potential of the pixel signal readout line 21 is restricted so as not to be lower than (Vcut ⁇ Vthcut).
  • the potential of the pixel signal can be limited to a predetermined voltage or higher, so that high luminance light is incident on some pixels and others The black level deviation can be suppressed even when no light is irradiated to the pixels.
  • the solid-state imaging device of the present embodiment can operate the clip transistor 41 only in a column with a large amount of light irradiation by providing the column comparison unit 9. Therefore, it is possible to limit the voltage of the pixel signal in the column with a large light irradiation amount and to prevent the occurrence of vertical stripes in the column with a small light irradiation amount.
  • the solid-state imaging device according to the present embodiment is compared with the solid-state imaging devices 100 and 200 according to the first embodiment in order to compare the voltage of the pixel signal readout line 21 with the determination reference voltage Vref.
  • a comparator 94 is provided instead of 30. Thereby, the voltage of the pixel signal readout line 21 and the judgment reference voltage Vref can be compared more accurately without being affected by variations in the output voltage judgment transistor 30 for each pixel signal readout line 21.
  • the solid-state imaging device of the present embodiment can switch the pixel output voltage at which the clip transistor 41 starts to operate by switching the determination reference voltage Vref.
  • the solid-state imaging device can switch the limit amount of the voltage of the pixel signal by switching the clip reference voltage Vcut.
  • the determination reference voltage Vref, the clip reference voltage Vcut, and the amplification factor of the column amplifier unit 5 may be controlled in conjunction with each other as in the first embodiment.
  • FIG. 8A and 8B are device configuration diagrams showing an imaging device (camera, camera module) according to a third embodiment of the present invention.
  • the imaging device shown in FIG. 8A includes the solid-state imaging device 100 that outputs the analog signal shown in the first embodiment, and the imaging device shown in FIG. 8B receives the digital signal shown in the second embodiment.
  • a solid-state imaging device 200 for outputting is provided.
  • the pixel signal output from the solid-state imaging device 100 is input to the digital signal processor (DSP) 104A via the noise cancellation circuit 101, the gain amplifier 102, and the ADC 103.
  • DSP digital signal processor
  • the DSP 104A performs image processing on the input pixel signal, and controls adjustment of the column amplifier output potential range of the solid-state imaging device 100, gain setting of the column amplifier unit 5, and gain setting of the gain amplifier 102, which will be described later. . That is, the DSP 104A functions as a control unit.
  • the column comparison unit used in the solid-state imaging device 100 is the column comparison unit 3 shown in FIG. 2 or the column comparison unit 9 shown in FIG.
  • the determination reference voltage Vref and the clip reference voltage Vcut are given by the DSP 104A. With this determination reference voltage Vref and clip reference voltage Vcut, it becomes possible to control the output limit amount of the pixel signal of the solid-state imaging device 100.
  • the column amplifier gain setting signal 107 is given to the column amplifier gain switching signal line 58.
  • the DSP 104 ⁇ / b> A controls the gain setting of the column amplifier unit 5 and the gain setting of the gain amplifier 102 based on the output result of the ADC 103. Thereby, even after digital conversion in the ADC 103, the S / N of the pixel signal is kept good. For example, by optimizing the gains of the column amplifier unit 5 and the gain amplifier 102 for the next digital conversion based on the output result after the previous digital conversion, the pixel signal that changes with time is always changed. The gains of the amplifier unit 5 and the gain amplifier 102 are optimized, and the S / N of the pixel signal after digital conversion is kept good.
  • the DSP 104A controls the determination reference voltage Vref and the clip reference voltage Vcut in conjunction with the column amplifier gain setting signal 107 of the column amplifier unit 5 and the gain setting signal 108 of the gain amplifier 102.
  • the pixel signal output limit is set to be small when the gain setting is small, and the pixel signal output limit is set to be large when the gain setting is large.
  • the gain setting is small, the influence of the current fluctuation of the pixel source follower on the image quality is small. Therefore, it is effective to set the output potential range of the pixel source follower wide and increase the saturation amplitude.
  • the output potential limiting function of the pixel source follower is useful for improving the image quality.
  • the gain when the gain is small, that is, the amount of irradiation light is large, it is possible to secure a large operating range that is the output potential range of the pixel source follower by reducing the current fluctuation of the pixel source follower of the solid-state imaging device 100. Priority is given to lowering the determination reference voltage Vref and the clip reference voltage Vcut, thereby increasing the limit amount.
  • the gain when the gain is large, that is, the amount of irradiation light is small, the current fluctuation of the pixel source follower becomes smaller and the fluctuation of the black level can be suppressed by reducing the operation range of the pixel source follower by the gain applied by the subsequent circuit.
  • the determination reference voltage Vref and the clip reference voltage Vcut are increased by giving priority to reducing the black level fluctuation over securing a large operation range.
  • the influence of noise can be suppressed at low illumination, and the image quality is improved.
  • this embodiment is useful for realizing a high-quality image pickup apparatus.
  • the signal output from the solid-state imaging device is a digital signal, and is the same as FIG. 8A except that the output signal is not digitized.
  • the DSP 104 ⁇ / b> B shown in FIG. 5 gives the column amplifier gain setting signal 107 to the column amplifier amplification factor changeover switch 57 based on the signal output from the solid-state imaging device 200. Further, the determination reference voltage Vref and the clip reference voltage Vcut are applied to the determination reference voltage wiring 34 and the clip reference voltage wiring 43 in accordance with the column amplifier gain setting signal 107.
  • the S / N of the pixel signal is kept good even after digital conversion in the column ADC 7B.
  • the gain is always optimized for the temporally changing pixel signal.
  • the S / N of the pixel signal is kept good.
  • the image quality is improved by setting the reference voltage and the clip voltage according to the gain of the column ADC 7B.
  • the gain is small, that is, the amount of irradiation light is large, priority is given to securing a large operating range of the pixel source follower over reducing the current fluctuation of the pixel source follower of the solid-state imaging device 200, and Vref And Vcut is set low.
  • the gain is large, that is, the amount of irradiation light is small, the current fluctuation of the pixel source follower becomes smaller and the fluctuation of the black level can be suppressed by reducing the operation range of the pixel source follower by the gain applied by the subsequent circuit.
  • the range of the output potential of the pixel source follower is controlled in conjunction with the gain setting, but may be controlled according to other camera states.
  • the output potential range is set to be wide during the monitor operation of the digital still camera and the output potential range is set to be narrow according to the required range when a recorded image is captured.
  • the solid-state image pickup apparatuses 100 and 200 of the present invention it is possible to prevent the occurrence of vertical stripes and black level deviation by the solid-state image pickup apparatuses 100 and 200 of the present invention.
  • the digital still camera shown in FIG. Realized as the video camera shown.
  • the solid-state imaging device 100, the noise cancellation circuit 101, the gain amplifier 102, the ADC 103, and the DSP 104A can be appropriately combined to form a single chip.
  • the solid-state imaging device 200 and the DSP 104B can be integrated into one chip.
  • the output determination unit reset transistor 33 is a p-type transistor, but it may be an n-type transistor and the polarity of the output determination unit reset signal may be inverted.
  • the clip circuit operation changeover switch 42 is an n-type transistor. However, this is a p-type transistor, and the determination inversion unit 32 may not be provided.
  • the solid-state imaging device realizes a solid-state imaging device that does not generate a black level shift around a high-luminance subject and does not generate vertical stripes in an image even when imaging a low-luminance subject. It is useful as a digital still camera, video camera, surveillance camera, etc. that require high image quality and high quality.

Abstract

　黒レベルずれを抑圧しながら画像に発生する縦筋を低減することのできる固体撮像装置及び撮像装置を提供する。 　本発明に係る固体撮像装置は、画素信号読み出し線（２１）ごとに設けられ、画素信号の電圧と判定基準電圧とを比較し、画素信号の電圧が判定基準電圧より低いか否かを判定する列比較部（３）と、画素信号読み出し線（２１）ごとに設けられ、画素信号の電圧をクリップ基準電圧に制限するクリップトランジスタ（４１）と、画素信号読み出し線（２１）ごとに設けられ、クリップトランジスタ（４１）の動作及び非動作を切り替えるクリップ回路動作切替スイッチ（４２）とを備え、クリップ回路動作切替スイッチ（４２）は、列比較部（３）により画素信号の電圧が判定基準電圧より低いと判定された場合、クリップトランジスタ（４１）を動作させ、列比較部（３）により画素信号の電圧が判定基準電圧以上と判定された場合、非動作とする。

Description

固体撮像装置及び撮像装置
　本発明は、行列状に配置された複数の画素と、前記複数の画素の列ごとに設けられ、対応する列の前記画素からの画素信号を伝達する列信号線とを備える固体撮像装置及び撮像装置に関する。
　一部の画素アレイ領域に高輝度光が入射して、その他の画素アレイ領域は光入射がない黒い画像において、黒レベルずれを抑圧する固体撮像装置として、画素アレイの列ごとに対応する列信号線の電圧を制限するためのクリップトランジスタを備える固体撮像装置が提案されている（例えば、特許文献１）。
　特許文献１記載の従来の固体撮像素子における画素アレイからデータを読み出すための画素ソースフォロア回路を図１０に示す。
　図１０より、列ごとに設置された画素ソースフォロアの列信号線Ｖ１にクリップトランジスタ（クリップＴｒ）Ｍ７１及びクリップスイッチ（クリップＳＷ）Ｍ８１、列信号線Ｖ２にクリップＴｒＭ７２及びクリップＳＷＭ８２、列信号線Ｖ３にクリップＴｒＭ７３及びクリップＳＷＭ８３が接続されている。
　この回路は、画素ソースフォロアにより画素データを読み出すとき、同時にクリップＳＷＭ８１、Ｍ８２及びＭ８３を導通状態に設定することで、画素ソースフォロアとクリップＴｒＭ７１、Ｍ７２及びＭ７３とが列ごとに独立の差動対として動作している。例えば、列信号線Ｖ１については、画素ソースフォロアとクリップＴｒＭ７１とが差動対として動作する。
　この構成により、画素ソースフォロアの入力ゲート電圧がクリップＴｒＭ７１、Ｍ７２及びＭ７３のゲート電圧（＝クリップ電圧）より低下する電圧となる量の電子が画素ソースフォロアの入力ゲート端子部に入力される事象（以下、事象ＰＨ１）が起こっても、画素ソースフォロアの出力電圧がクリップ電圧で規定される電圧で保持される。このとき、クリップ電圧の設定としては、列信号線Ｖ１、Ｖ２及びＶ３の電圧が画素ソースフォロアの負荷トランジスタＭ５１、Ｍ５２及びＭ５３が飽和領域で動作する電圧とする。
　これにより、非常に大きい信号電荷を読み出す場合においても、負荷トランジスタＭ５１、Ｍ５２及びＭ５３がオフしないようにすることができる。その結果、一部の画素ソースフォロアに事象ＰＨ１が起こってもＧＮＤ（グランド）線２０４に流れる電流量がほぼ一定に保持され、事象ＰＨ１が起こっていない画素ソースフォロアの出力電圧もほぼ一定に保持できる。すなわち、一部の画素アレイ領域に高輝度光が入射して白く、その他の画素アレイ領域は光入射がない黒い画像においても黒レベルずれを抑圧する。
特開２００１－２３０９７４号公報
　特許文献１では、黒レベルずれを抑圧するために、画素ソースフォロアにより画素データを読み出すときは常にクリップＳＷＭ８１～Ｍ８３を導通状態に設定し、クリップＴｒＭ７１～Ｍ７３を動作させる方法が開示されている。
　しかしながら、特許文献１記載の方法では、画素ソースフォロア動作とクリップＳＷＭ８１～Ｍ８３の動作とを同期させているため、クリップＴｒＭ７１～Ｍ７３の弱反転領域の動作が画素ソースフォロアの出力電圧に影響する。すなわち、画素ソースフォロアの入力ゲート電圧をクリップＴｒＭ７１～Ｍ７３のゲート電圧より高くさせる量の電子が画素ソースフォロアの入力ゲート端子部で発生する事象（以降、事象ＰＨ２）が起こった場合に、クリップＴｒＭ７１～Ｍ７３が動作してしまう。つまり、低輝度光入射の場合でも、クリップＴｒＭ７１～Ｍ７３が弱反転領域で動作して、クリップＴｒＭ７１～Ｍ７３に微弱な電流が流れてしまう。
　これにより、画素ソースフォロアの出力電圧は、クリップＴｒを接続しない回路に比べてΔＶだけ高くなる。また、クリップＴｒＭ７１～Ｍ７３のばらつきにより、各画素に事象ＰＨ１が発生しない輝度の光が均一に入射した状態においても、列間の画素ソースフォロアの出力電圧が異なる。
　したがって、特許文献１に示した固体撮像装置は、画素に事象ＰＨ１が発生しないはずの輝度の光が均一に入射した場合でも、列ごとの画素ソースフォロアの出力電圧が異なる。これにより、画像に縦線が生じるという課題を有している。
　前記課題に鑑み、本発明は、黒レベルずれを抑圧しながら画像に発生する縦筋を低減することのできる固体撮像装置及び撮像装置を提供することを目的とする。
　上記目的を達成するために、本発明の固体撮像装置は、行列状に配置された複数の画素と、前記複数の画素の列ごとに設けられ、対応する列の前記画素からの画素信号を伝達する列信号線とを備える固体撮像装置であって、前記列信号線ごとに設けられ、前記画素信号の電圧と基準電圧とを比較し、前記画素信号の電圧が前記基準電圧より低いか否かを判定する比較部と、前記列信号線ごとに設けられ、前記画素信号の電圧をクリップ電圧に制限する制限部と、前記列信号線ごとに設けられ、前記制限部の動作及び非動作を切り替える切替部とを備え、前記切替部は、前記比較部により前記画素信号の電圧が前記基準電圧より低いと判定された場合、前記制限部を動作させ、前記比較部により前記画素信号の電圧が前記基準電圧以上と判定された場合、前記制限部を非動作とする。
　これにより、比較部での比較結果を基に制限部の動作及び非動作を切り替えられるので、画素信号の電圧が基準電圧以上の場合に制限部が動作することを防ぎ、画像の縦筋の発生を防止できる。また、画素信号の電圧が基準電圧より低い場合には制限部が動作し、画素信号の電圧をクリップ電圧に制限するので、一部の画素に高輝度光が入射し、その他の画素には光入射がない場合においても、黒レベルずれを抑圧できる。
　また、前記切替部は、前記制限部と前記列信号線とを接続する配線に挿入されたトランジスタを備え、前記トランジスタは、前記比較部の出力線にゲートが接続され、前記比較部により前記画素信号の電圧が前記基準電圧より低いと判定された場合、前記制限部と前記列信号線とを導通し、前記比較部により前記画素信号の電圧が前記基準電圧以上と判定された場合、前記制限部と前記列信号とを非導通としてもよい。
　これにより、切替部はトランジスタにより簡易に構成できる。また、比較部での比較結果に応じてオン状態とオフ状態とが切り替わるので、弱反転領域で動作することがなく、画像に発生する縦線を防止できる。
　また、さらに、前記基準電圧を前記比較部に指示し、前記クリップ電圧を前記制限部に指示する制御部を備えてもよい。
　これにより、画素信号を任意の電圧以上に制限できる。その結果、列信号線に流れる電流に応じて基準電圧及びクリップ電圧を設定することで、列信号線の電流変動による画質の劣化を防止することが可能となる。具体的には、列信号線に流れる電流が大きい場合は基準電圧及びクリップ電圧を高く設定し、小さい場合は基準電圧及びクリップ電圧を低く設定する。
　また、前記固体撮像装置はさらに、前記列信号線ごとに設けられ、前記画素信号を増幅するゲイン可変のアンプ部を備え、前記制御部はさらに、前記アンプ部のゲインを前記アンプ部に指示し、前記アンプ部は、前記制御部から指示されたゲインで前記画素信号を増幅してもよい。
　これにより、アンプ部で増幅された画素信号の電圧に応じて、アンプ部のゲインを調整できる。例えば、アンプ部で増幅された画素信号の直前のタイミングの電圧に基づいてゲインを最適化しておくことで、時間的に変化する画素信号について常に最適なゲインで増幅することができる。その結果、様々な大きさの画素信号に対してアンプ部のゲインが自動調整され、画素信号の大きさに依存することなく、増幅後の画素信号の大きさを設定できるので、アンプ部の後の処理に最適な画素信号の大きさにできる。
　また、前記固体撮像装置はさらに、前記列信号線ごとに設けられ、前記アンプ部で増幅された前記画素信号をデジタル変換することでデジタル値を出力するＡＤ変換部を備え、前記制御部はさらに、前記アンプ部で増幅された前記画素信号の大きさが前記ＡＤ変換部の入力レンジに最適化されるよう前記アンプ部のゲインを決定し、前記アンプ部のゲインに応じて前記基準電圧及び前記クリップ電圧を決定し、決定した前記基準電圧及び前記クリップ電圧を指示してもよい。
　これにより、ＡＤ変換部でのデジタル変換後においても、画素信号のＳ／Ｎが良好に保たれる。例えば、直前のデジタル変換後の出力結果に基づいて次のデジタル変換のためにアンプ部のゲインを最適化しておくことで、時間的に変化する画素信号について常にゲインが最適化されＡＤ変換後の画素信号のＳ／Ｎが良好に保たれる。
　また、アンプ部のゲインに応じて基準電圧及びクリップ電圧を設定することで画質が向上する。具体的には、ゲインが小さい、つまり照射光量が大きい場合には、固体撮像装置の画素ソースフォロアの電流変動が画質に与える影響は小さい。そこで、基準電圧及びクリップ電圧を低く設定する。一方、ゲインが大きい、つまり照射光量が小さい場合には、画素ソースフォロアの電流変動が画質に与える影響が大きいので、基準電圧及びクリップ電圧を高くすることで、画素ソースフォロアの電流変動を抑圧する。その結果、低照度時にノイズの影響を抑制でき、画質が向上する。
　また、前記制御部はさらに、前記アンプ部で増幅された前記画素信号の大きさが当該固体撮像装置外部のＡＤ変換装置の入力レンジに最適化されるよう前記アンプ部のゲインを決定し、前記アンプ部のゲインに応じて前記基準電圧及び前記クリップ電圧を決定し、決定した前記基準電圧及び前記クリップ電圧を指示してもよい。
　これにより、当該固体撮像装置が画素信号をアナログで出力する場合も、画素信号のＳ／Ｎが良好に保たれる。また、画質が向上する。
　また、本発明の撮像装置は上記固体撮像装置を備える。
　本発明に係る固体撮像装置及び撮像装置は、黒レベルずれを抑圧しながら画像に発生する縦筋を低減できる。
図１Ａは、本発明の第１の実施形態に係るアナログ信号を出力する固体撮像装置の構成を示すブロック図である。 図１Ｂは、本発明の第１の実施形態に係るデジタル信号を出力する固体撮像装置の構成を示すブロック図である。 図２は、本発明の第１の実施形態に係る固体撮像装置の構成を示す回路図である。 図３は、本発明の第１の実施形態に係る固体撮像装置の光照射量が小さいときの動作を示すタイミングチャートである。 図４は、本発明の第１の実施形態に係る固体撮像装置の光照射量が大きいときの動作を示すタイミングチャートである。 図５は、本発明の第２の実施形態に係る固体撮像装置の構成を示す回路図である。 図６は、本発明の第２の実施形態に係る固体撮像装置の光照射量が小さいときの動作を示すタイミングチャートである。 図７は、本発明の第２の実施形態に係る固体撮像装置の光照射量が大きいときの動作を示すタイミングチャートである。 図８Ａは、本発明の第３の実施形態に係る撮像装置の一例を示す装置構成図である。 図８Ｂは、本発明の第３の実施形態に係る撮像装置の他の例を示す装置構成図である。 図９Ａは、本発明の第３の実施形態に係る撮像装置の一例を示す外観図である。 図９Ｂは、本発明の第３の実施形態に係る撮像装置の他の例を示す外観図である。 図１０は、特許文献１に記載された従来の固体撮像素子の構成を示す回路図である。
　（第１の実施形態）
　本発明の固体撮像装置は、行列状に配置された複数の画素と、前記複数の画素の列ごとに設けられ、対応する列の前記画素からの画素信号を伝達する列信号線とを備える固体撮像装置であって、前記列信号線ごとに設けられ、前記画素信号の電圧と基準電圧とを比較し、前記画素信号の電圧が前記基準電圧より低いか否かを判定する比較部と、前記列信号線ごとに設けられ、前記画素信号の電圧をクリップ電圧に制限する制限部と、前記列信号線ごとに設けられ、前記制限部の動作及び非動作を切り替える切替部とを備え、前記切替部は、前記比較部により前記画素信号の電圧が前記基準電圧より低いと判定された場合、前記制限部を動作させ、前記比較部により前記画素信号の電圧が前記基準電圧以上と判定された場合、前記制限部を非動作とする。
　これにより、比較部での比較結果を基に制限部の動作及び非動作を切り替えられるので、画素信号の電圧が基準電圧以上の場合に制限部が動作することを防ぎ、画像の縦筋の発生を防止できる。また、画素信号の電圧が基準電圧より低い場合には制限部が動作し、画素信号の電圧をクリップ電圧に制限するので、一部の画素に高輝度光が入射し、その他の画素には光入射がない場合においても、黒レベルずれを抑圧できる。
　以下、図面を参照しながら、本発明の第１の実施形態に係る固体撮像装置について説明する。
　図１Ａは、本発明の第１の実施形態に係るアナログ信号を出力する固体撮像装置の構成を示すブロック図である。また、図１Ｂは、本発明の第１の実施形態に係るデジタル信号を出力する固体撮像装置の構成を示すブロック図である。具体的には、図１Ａに示す固体撮像装置１００は、画素からの画素信号をアナログ信号で出力し、図１Ｂに示す固体撮像装置２００は、列ＡＤＣ（アナログデジタル変換器）７Ｂを搭載して画素からの画素信号をデジタル変換し、デジタル信号で出力する。
　図１Ａに示す固体撮像装置１００は、画素アレイ１、行選択シフトレジスタ２、列比較部３、列出力制限部４、列アンプ部５、列ノイズキャンセル回路６、マルチプレクサ７Ａ、列選択シフトレジスタ８Ａ及び出力アンプ９Ａを備える。なお、図１Ｂに示す固体撮像装置２００は、固体撮像装置１００と比較して、マルチプレクサ７Ａ、列選択シフトレジスタ８Ａ及び出力アンプ９Ａを備えず、新たに列ＡＤＣ７Ｂ及びデジタルメモリ８Ｂを備える。以下の説明は、図１Ａに対する説明である。
　２次元状に画素８０を配置した画素アレイ１は、行選択シフトレジスタ２により行単位でリセット、電荷蓄積及び読み出しが行われる。画素８０から行単位で読み出された画素信号は、列比較部３により予め定められた判定基準電圧と比較され、画素信号の電圧が判定基準電圧より低いか否かを判定される。
　列出力制限部４は、列比較部３での比較結果に応じて画素信号読み出し線の電圧を制限する、列制限部及び列切替部の機能を有する。具体的には、列出力制限部４は、列比較部３により画素信号の電圧が判定基準電圧よりも低いと判定された場合、画素信号読み出し線の電圧を制限する。一方、列比較部３により画素信号の電圧が判定基準電圧以上と判定された場合、画素信号読み出し線の電圧を制限しない。つまり、画素信号の電圧を画素８０から出力された電圧とする。
　画素信号は、列出力制限部４により処理されたのち、列アンプ部５で増幅され、列ノイズキャンセル回路６で列アンプ部５で増幅された画素信号のオフセットばらつきをキャンセルした値が保持される。列ノイズキャンセル回路６に保持された１行分の画素信号は列選択シフトレジスタ８Ａにより選択され、マルチプレクサ７Ａ、出力アンプ９Ａを経由して順次出力される。
　なお、図１Ｂに示す固体撮像装置２００では、列ノイズキャンセル回路６に保持された１行分の画素信号を列毎に設けられた列ＡＤＣ７Ｂによりデジタル変換し、デジタルメモリ８Ｂに保持させる。このデジタルメモリ８Ｂに保持された１行分の画素信号は、順次後段回路へ出力される。
　次に、図２は、本発明の第１の実施形態に係る固体撮像装置の構成を示す回路図である。なお、図２は図１Ａの装置詳細図であるが、列アンプ部５及び列ノイズキャンセル回路６は図１Ｂも同じ構造を用いることができる。また、同図においては、１つの画素８０に対応する列比較部３、列出力制限部４、列アンプ部５及び列ノイズキャンセル回路６が示されている。
　画素８０は、光電変換により電荷を生成するフォトダイオード（ＰＤ）１０と、ＰＤ１０が生成した電荷を電圧に変換するフローティングディフュージョン（ＦＤ）１２と、ＦＤ１２の電位に応じた信号を読み出す読み出しトランジスタ１４とを有している。また、ＰＤ１０とＦＤ１２との間には、ゲート端子が電荷転送信号線１７に接続され、電荷転送信号により制御される転送トランジスタ１１が接続されている。また、ＦＤ１２は、ゲート端子が画素リセット信号線１８に接続され画素リセット信号により制御されるリセットトランジスタ１３を介して画素駆動電源配線２０と接続されている。また、選択トランジスタ１５は、ゲート端子が画素選択信号線１９と接続されており画素選択信号によって制御される。また、読み出しトランジスタ１４は、ドレイン端子が画素駆動電源配線２０に接続され、ソース端子が選択トランジスタ１５を経由して画素信号読み出し線２１に接続されている。また、画素信号読み出し線２１には電流源１６が設置されている。この電流源１６は、読み出しトランジスタ１４と共に、ソースフォロアアンプ（画素ソースフォロア）として動作する。また、画素８０及び列出力制限部４には、画素駆動電源配線２０を介して電源電圧ＶＤＤが供給されている。
　列比較部３は、画素８０から画素信号読み出し線２１へ出力された画素信号の電圧と判定基準電圧とを比較し、画素信号の電圧が判定基準電圧より低いか否かを判定し、判定した結果を列出力制限部４へ出力する。具体的には、列比較部３は、出力電圧判定トランジスタ３０、出力判定容量３１、判定反転部３２及び出力判定部リセットトランジスタ３３を備える。
　出力電圧判定トランジスタ３０は、一端が画素信号読み出し線２１に接続され、他端が判定反転部３２の入力に接続されている。また、出力電圧判定トランジスタ３０のゲート端子には判定基準電圧配線３４が接続され、判定基準電圧Ｖｒｅｆが印加されている。これにより、出力電圧判定トランジスタ３０は、画素信号の電圧と判定基準電圧Ｖｒｅｆとを比較する機能を有する。具体的には、出力電圧判定トランジスタ３０の閾値電圧をＶｔｈｊｄｇとすると、画素信号読み出し線２１の電圧が（Ｖｒｅｆ－Ｖｔｈｊｄｇ）以上の場合、出力電圧判定トランジスタ３０はオフする。一方、画素信号読み出し線２１の電圧が（Ｖｒｅｆ－Ｖｔｈｊｄｇ）より低い場合、出力電圧判定トランジスタ３０はオンする。
　出力判定容量３１は、出力電圧判定トランジスタ３０の出力線とグランド電位との間に接続され、出力電圧判定トランジスタ３０での比較結果を保持する。
　判定反転部３２は、入力端子の電圧レベルを反転して出力する。具体的には、出力判定容量３１に保持された電圧がＨｉｇｈレベル（Ｈレベル）の場合にＬｏｗレベル（Ｌレベル）を出力し、一方、出力判定容量３１に保持された電圧がＬレベルの場合にＨレベルを出力する。
　出力判定部リセットトランジスタ３３は、出力電圧判定トランジスタ３０の出力線と、電源電圧（Ｖｄｄ）が印加されている配線との間に挿入され、ゲート端子は出力判定部リセット信号線３５に接続され、出力判定部リセット信号に応じてオン及びオフすることで出力判定容量３１の電圧をリセットする。具体的には、出力判定部リセット信号がＬレベルの場合、出力判定部リセットトランジスタ３３がオンして、出力判定容量３１に保持されている電圧をＶｄｄにリセットする。
　これにより、出力判定容量３１が電圧Ｖｄｄを保持した後で出力電圧判定トランジスタ３０を動作させることで、画素信号の電圧が（Ｖｒｅｆ－Ｖｔｈｊｄｇ）以上の場合は、出力判定容量３１はＶｄｄ（Ｈレベル）を保持し、一方、画素信号の電圧が判定基準電圧Ｖｒｅｆより低い場合は、出力判定容量３１に保持される電圧はＬレベルとなる。
　このように、列比較部３は、画素信号読み出し線２１の電圧が（Ｖｒｅｆ－Ｖｔｈｊｄｇ）以上の場合はＬレベルを出力し、一方、画素信号読み出し線２１の電圧が（Ｖｒｅｆ－Ｖｔｈｊｄｇ）より低い場合はＨレベルを出力する。
　次に、列出力制限部４について説明する。
　列出力制限部４は、列比較部３での比較結果に応じて画素信号読み出し線２１の電圧を制限し、具体的にはクリップトランジスタ４１とクリップ回路動作切替スイッチ４２とを備える。
　クリップトランジスタ４１は、一端が画素駆動電源配線２０に、他端がクリップ回路動作切替スイッチ４２に接続され、ゲート端子にはクリップ基準電圧配線４３が接続されクリップ電圧Ｖｃｕｔが印加されている。このクリップトランジスタ４１は、クリップ回路動作切替スイッチ４２を介して画素信号読み出し線２１の電圧をクリップ基準電圧Ｖｃｕｔに制限する。つまり、このクリップトランジスタ４１は、制限部として機能する。
　クリップ回路動作切替スイッチ４２は、一端がクリップトランジスタ４１に、他端が画素信号読み出し線２１に接続され、ゲート端子が列比較部３の出力線に接続されている。このクリップ回路動作切替スイッチ４２は、列比較部３の出力に応じて画素信号読み出し線２１の電圧を制限する及びしないを切り替える。具体的には、クリップ回路動作切替スイッチ４２は、列比較部３からＨレベルが出力された場合にオンとなり、画素信号読み出し線２１の電圧は（Ｖｃｕｔ－Ｖｔｈｃｕｔ）となる。ここで、Ｖｔｈｃｕｔは、クリップトランジスタ４１の閾値電圧である。一方、クリップ回路動作切替スイッチ４２は、列比較部３からＬレベルが出力された場合にはオフとなるのでクリップトランジスタ４１と画素信号読み出し線２１とは非導通となり、画素信号読み出し線２１の電圧は変わらない。つまり、このクリップ回路動作切替スイッチ４２は、制限部の動作及び非動作を切り替える切替部として機能する。
　このように、列出力制限部４は、列比較部３で画素信号読み出し線２１の電圧が（Ｖｒｅｆ－Ｖｔｈｊｄｇ）以上と判定された場合、画素信号読み出し線２１の電圧を制限しない。一方、列出力制限部４は、列比較部３で画素信号読み出し線２１の電圧が（Ｖｒｅｆ－Ｖｔｈｊｄｇ）より低いと判定された場合、画素信号読み出し線２１の電圧を（Ｖｃｕｔ－Ｖｔｈｃｕｔ）に制限する。なお、Ｖｃｕｔ及びＶｒｅｆは、Ｖｒｅｆ＜Ｖｃｕｔを満たすように設定されている。
　次に、列アンプ部５について説明する。
　列アンプ部５は、列アンプ入力容量５１、第１列アンプ帰還容量５２、第２列アンプ帰還容量５３、列アンプリセットトランジスタ５４、列アンプ５５及び列アンプ増幅率切替スイッチ５７を有する。
　列アンプ入力容量５１は、一方の端子が画素信号読み出し線２１、他方の端子が列アンプ５５の入力端子に接続され、画素信号読み出し線２１の電位変化を列アンプ５５に伝える。第１列アンプ帰還容量５２は、一端が列アンプ５５の入力端子、他端が列アンプ５５の出力端子に接続されている。
　列アンプ部５の増幅率を切り替えるための第２列アンプ帰還容量５３は、一端が列アンプ増幅率切替スイッチ５７を介して列アンプ５５の入力端子に、他端が列アンプ５５の出力端子に接続されている。この列アンプ増幅率切替スイッチ５７のゲート端子は、列アンプ増幅率切替信号線５８に接続され、列アンプ増幅率切替スイッチ５７は列アンプ増幅率切替信号に応じてオン及びオフする。したがって、列アンプ増幅率切替信号に応じて列アンプ部５の増幅率を変えることができる。
　列アンプリセットトランジスタ５４は、一端が列アンプ５５の入力端子に、他端が列アンプ５５の出力端子に接続され、ゲート端子が列アンプリセット信号線５６に接続され、列アンプリセット信号によりオン及びオフする。列アンプリセットトランジスタ５４がオンすることにより、第１列アンプ帰還容量５２及び第２列アンプ帰還容量５３に保持された電圧はリセットされる。
　このように、列アンプ部５は、列アンプ増幅率切替信号に応じた増幅率で画素信号を増幅し、列ノイズキャンセル回路６へ出力する。
　列ノイズキャンセル回路６は、列アンプ部５で増幅された画素信号のオフセットのばらつきをキャンセルし、保持する回路である。具体的には列ノイズキャンセル回路６は、一端が列アンプ５５の出力線に接続されたクランプ容量６０と、クランプ容量６０の他端と接地電位との間に挿入されたサンプルホールド（ＳＨ）容量６１と、クランプ容量６０とＳＨ容量６１とを接続している配線であるクランプ部６３に一端が接続され、他端がクランプ電位線６４に接続され、ゲート端子がクランプスイッチ信号線６５に接続され、クランプスイッチ信号により制御されるクランプスイッチ６２とを有している。また、クランプ容量６０の容量はＣｃｌ、サンプルホールド容量６１の容量はＣｓｈである。
　これにより、列ノイズキャンセル回路６は、クランプ容量６０により列アンプ部５で増幅された画素信号のオフセットのばらつきをキャンセルし、キャンセルした電圧をサンプルホールド容量６１に保持する。このサンプルホールド容量６１に保持されている電圧は、クランプ容量６０とサンプルホールド容量６１との接続配線をクランプ部６３とする。
　次に、画素信号の読み出し動作を図３、図４に示すタイミングチャートを参照して説明する。図３は光照射量が小さく事象ＰＨ２が発生している場合、図４は光照射量が大きく事象ＰＨ１が発生している場合を示している。
　まず、図３から説明する。同図には、画素リセット信号と、電荷転送信号と、画素選択信号と、出力判定部リセット信号と、列アンプリセット信号と、クランプスイッチ信号とのタイミングが示され、さらにＰＤ１０と、ＦＤ１２と、画素信号読み出し線２１と、出力判定容量３１と、クリップ回路動作切替スイッチ４２のゲート端子と、列アンプ５５の入力端子と、列アンプ５５の出力端子と、クランプ部６３との電位が示されている。
　タイミングｔ０では、画素リセット信号をＨレベルとしてＦＤ１２の電位をＶｐｒｓｔ（＝ＶＤＤ－Ｖｔｈ）にリセットする。同時に電荷転送信号をＨレベルにしてＰＤ１０に残留している電荷をＦＤ１２側に転送し、ＰＤ１０の蓄積電荷を実質０にする。
　次に、タイミングｔ１では、画素リセット信号と電荷転送信号との電位をＬレベルに戻す。これより、ＰＤ１０での光生成電荷の蓄積が始まる。
　次に、タイミングｔ２では、画素リセット信号をＨレベルとして、ＦＤ１２の電位をＶｐｒｓｔ（＝ＶＤＤ－Ｖｔｈ）に再度リセットする。同時に、画素選択信号をＨレベルとして、読み出しトランジスタ１４と電流源１６とからなるソースフォロアアンプを形成することにより、（Ｖｐｒｓｔ－Ｖｔｈ）の電位が画素信号読み出し線２１に出力される（厳密には（Ｖｐｒｓｔ－Ｖｔｈ－α）となるが、説明を簡略化するためにαは省略する）。また、列アンプリセット信号をＨレベルとして、列アンプ５５の入力端子の電位と列アンプ５５の出力端子の電位とを列アンプ５５のリセット電位Ｖａｍｐｒｓｔに設定する。さらに、クランプスイッチ信号をＨレベルとして、クランプ部６３の電位をクランプ電位（Ｖｃｌ）に設定する。さらに、出力判定部リセット信号をＬレベルとし、出力判定容量３１の保持電位をＶｄｄ（Ｈレベル）とすることで列比較部３をリセットする。なお、クランプ電位Ｖｃｌは、クランプ電位線６４に印加されている電圧である。
　次に、タイミングｔ３では、画素リセット信号をＬレベルとする。また、出力判定部リセット信号はＨレベルにし、列比較部３を動作状態に切り替える。
　次に、タイミングｔ４では、列アンプリセット信号をＬレベルとして列アンプ部５を増幅動作状態にする。同時に、クランプスイッチ信号をＬレベルとして、クランプ部６３をフローティング状態とする。さらに、電荷転送信号をＨレベルとして、ＰＤ１０に蓄積された電荷をＦＤ１２に転送させる。その結果、ＦＤ１２の電位は（Ｖｐｒｓｔ－ΔＶ１Ａ）となり、画素信号読み出し線２１の電位は（Ｖｐｒｓｔ－Ｖｔｈ－ΔＶ１Ａｏｕｔ）に低下する。このΔＶ１Ａｏｕｔの値は、ＰＤ１０に蓄積された電荷に比例する。
　ここで、図３に示すように光照射量が小さく事象ＰＨ２が発生している場合、画素信号読み出し線２１の電位は（Ｖｒｅｆ－Ｖｔｈｊｄｇ）以上であるので、出力判定容量３１に保持された電位はＨレベルのままとなる。したがって、列比較部３から出力される電圧、すなわちクリップ回路動作切替スイッチ４２のゲート端子の電位はＬレベルとなる。これにより、列出力制限部４は画素ソースフォロアから切り離される。
　また、画素信号読み出し線２１の電位がΔＶ１Ａｏｕｔだけ低下した影響により、列アンプ５５の入力端子の電位はΔＶ＿Ａだけ下がり、列アンプ５５の出力電位はΔＶ２Ａだけ高くなる。列アンプ部５への入力電位と、列アンプ部５からの出力電位との比、つまりΔＶ２Ａ／ΔＶ１Ａｏｕｔは、列アンプ部５のゲインに相当する。この列アンプ部５の出力電位の上昇により、クランプ容量６０を介してクランプ部６３の電位もＶｃｌから（Ｖｃｌ＋ΔＶ２Ａ／２）に増加する。ここで、ＣｃｌとＣｓｈの容量は等しいと仮定している。さらに、クランプ部６３の電位を外部に読み出し、暗時の出力Ｖｃｌとの差分を検出することにより、画素信号を読み出すことができる。
　以上のように、本実施形態に係る固体撮像装置１００は、列比較部３での比較結果に応じてクリップ回路動作切替スイッチ４２のオン状態とオフ状態とが切り替わるので、光照射量が小さい場合にクリップトランジスタ４１が弱反転領域で動作することを防止し、列ごとのクリップトランジスタ４１の特性差による縦筋の発生を防止することが出来る。
　次に、図４の光照射量が大きい場合を説明する。
　まず、タイミングｔ４までは図３と同じ動作である。
　次に、タイミングｔ４では、アンプリセット信号をＬレベルとして列アンプ部５を増幅動作状態にする。同時に、クランプスイッチ信号をＬレベルとして、クランプ部６３をフローティング状態とする。さらに、電荷転送信号をＨレベルとして、ＰＤ１０に蓄積された電荷をＦＤ１２に転送させる。その結果、ＦＤ１２の電位は（Ｖｐｒｓｔ－ΔＶ１Ｂ）となり、画素信号読み出し線２１の電位は一旦（Ｖｐｒｓｔ－Ｖｔｈ－ΔＶ１Ｂｏｕｔ）に低下する。このΔＶ１Ｂｏｕｔの値は、ＰＤ１０に蓄積された電荷に比例するので、図３に示した光照射量が小さい場合のΔＶ１Ａｏｕｔと比較して大きくなる。
　このとき、画素信号読み出し線２１の電位は、（Ｖｒｅｆ－Ｖｔｈｊｄｇ）と比較して低くなる。これにより、出力電圧判定トランジスタ３０がオンし、それにより出力判定容量３１が保持する電圧がＨレベルからＬレベルに変化する。さらに、出力判定容量３１が保持する電圧レベルの変化に伴い、クリップ回路動作切替スイッチ４２のゲート電位がＬレベルからＨレベルに変化するので、列出力制限部４が動作する。具体的には、クリップ回路動作切替スイッチ４２のゲート電位がＬレベルからＨレベルに変化することで、クリップ回路動作切替スイッチ４２がオンし、画素信号読み出し線２１とクリップトランジスタ４１とが導通している状態となる。
　これにより、クリップトランジスタ４１のゲート電圧をＶｃｕｔ、閾値電圧をＶｔｈｃｕｔとする場合、画素信号読み出し線２１の電位は、（Ｖｃｕｔ－Ｖｔｈｃｕｔ）以下に低下しない制限を受ける。ここで、列出力制限部４により画素信号読み出し線２１の電位の低下が制限される量、つまり（Ｖｐｒｓｔ－Ｖｔｈ－（Ｖｃｕｔ－Ｖｔｈｃｕｔ））で示されるΔＶｃｕｔｏｕｔを制限量とする。
　なお、画素信号読み出し線２１の電位がΔＶｃｕｔｏｕｔだけ低下した影響による列アンプ部５と列ノイズキャンセル回路６との動作は図３の説明と同一であり、クランプ部６３の電位を外部に読み出し、暗時の出力Ｖｃｌとの差分を検出することにより、画素信号を読み出すことができる。
　以上のように、光照射量が大きい場合、本発明の第１の実施形態に係る固体撮像装置１００は、列出力制限部４を動作させることにより、画素信号の電位を制限することができる。
　これにより、電流源１６がＭＯＳトランジスタで構成されている場合に、ＭＯＳトランジスタのソース－ドレイン間電圧が飽和領域で動作しなくなり、ＭＯＳトランジスタの電流量が変動してしまうことを防ぎ、ＭＯＳトランジスタの設定電流は一定に保たれる。その結果、一部の画素８０に高輝度光が入射し、その他の画素８０には光入射がない場合においても、黒レベルずれを抑圧できる。
　また、上述のように、本実施形態の固体撮像装置１００は、列比較部３での比較結果を基に、クリップ回路動作切替スイッチ４２が画素信号読み出し線２１とクリップトランジスタ４１との導通及び非導通を切り替えることにより、画素信号の電位を制限する近傍までクリップトランジスタ４１が弱反転領域で動作することを防止する。その結果、縦筋の発生を防ぐことができる。
　つまり、固体撮像装置１００は、縦筋防止特性と出力電位制限特性とを両立することができる。
　言い換えると、本発明の第１の実施形態に係る固体撮像装置１００は、列比較部３を設けることにより、光照射量が大きい列の列出力制限部４を動作させることで光照射量の大きい列の画素信号の電圧を制限することができる。また、光照射量の小さい列では、列比較部３での比較結果によりクリップ回路動作切替スイッチ４２がオフすることでクリップトランジスタ４１の弱反転領域での動作を防止する。これにより、画像の縦筋発生を防止することが出来る。つまり、事象ＰＨ１（高輝度光入射）が発生した画素ソースフォロアでクリップトランジスタ４１を動作させ、事象ＰＨ２（低輝度光入射）が発生した画素ソースフォロアでクリップトランジスタ４１の動作を停止させることができるため、高輝度被写体の撮像時でもその周辺での黒レベルのずれがなく、かつクリップトランジスタ４１の動作の副作用である縦筋の発生がない、高画質な画像を得ることができる。
　なお、本実施形態の画素は、光信号を電気信号に変換する機能を有していれば、記載した構成以外の構成でも同一の効果を得ることができる。
　なお、本実施形態は、外部の回路から判定基準電圧Ｖｒｅｆを切り替えることにより、列比較部３が動作し始める画素信号の電圧を切り替えることができる。
　また、本実施形態は、外部の回路からクリップ基準電圧Ｖｃｕｔを切り替えることにより、画素信号の電圧の制限量を切り替えることができる。
　また、本実施形態は、判定基準電圧Ｖｒｅｆとクリップ基準電圧Ｖｃｕｔと列アンプ部５の増幅率とは独立に制御されているが、連動して制御しても良い。具体的には、明るい被写体を撮像する場合など扱う電気信号が大きいときは、列アンプ部５の増幅率を小さく設定し、判定基準電圧Ｖｒｅｆとクリップ基準電圧Ｖｃｕｔとを低く設定して画素ソースフォロア回路のレンジを大きくする。逆に、暗い被写体を撮像する場合など扱う電気信号が小さいときは、列アンプ部５の増幅率を大きく設定し、判定基準電圧Ｖｒｅｆとクリップ基準電圧Ｖｃｕｔとを高く設定して画素ソースフォロアの動作レンジを必要最小限に小さくする。
　言い換えると、ゲインが小さい、つまり照射光量が大きい場合には、固体撮像装置の画素ソースフォロアの電流変動が画質に与える影響は小さいので、基準電圧及びクリップ電圧を低くする。一方、ゲインが大きい、つまり照射光量が小さい場合には、画素ソースフォロアの電流変動が画質に与える影響が大きいので、基準電圧及びクリップ電圧を高くすることで、画素ソースフォロアの電流変動を抑圧する。その結果、画質が向上する。
　上述のように制御を連動させるための回路を追加することが可能であれば、本連動制御により、後段処理回路にて必要最小限の電圧を画素ソースフォロアで確保できるため、黒レベルずれの量を最小限に抑圧することができる。
　（第２の実施形態）
　以下に、本発明の第２の実施形態について図面を参照して説明する。
　図５は、本発明の第２の実施形態に係る固体撮像装置の構成を示す回路図である。本実施形態の固体撮像装置は、第１の実施形態と比較して、列比較部３に代わり列比較部９を備える点が異なる。これ以外は図２に示した固体撮像装置１００と同様であり、画素信号の読み出し動作も第１の実施形態と同様である。以下、第１の実施形態と比較して異なる点を中心に説明する。
　図５より、列比較部９は、出力判定部リセットトランジスタ３３、出力取り込みスイッチ９１、出力保持容量９３、比較器９４及び判定出力スイッチ９５により構成される。出力判定部リセットトランジスタ３３は、一端が比較器９４の反転入力に、他端が電源電圧（Ｖｄｄ）が印加されている配線に接続され、ゲートは出力判定部リセット信号線３５に接続されている。出力取り込みスイッチ９１は、一端が画素信号読み出し線２１に、他端が比較器９４の反転入力に接続され、ゲート端子が出力取り込み信号線９２に接続されている。出力保持容量９３は、一端が比較器９４の反転入力、他端がグランド電位に接続されている。比較器９４の非反転入力には判定基準電圧Ｖｒｅｆが印加されている。また、比較器９４の出力は、判定出力スイッチ９５の一端に接続される。判定出力スイッチ９５の他端は、クリップ回路動作切替スイッチ４２のゲート端子に接続され、判定出力スイッチ９５のゲート端子は判定出力スイッチ信号線９６に接続されている。
　次に、画素信号の読み出し動作を図６及び図７に示すタイミングチャートを参照して説明する。図６は光照射量が小さく事象ＰＨ２が発生している場合、図７は光照射量が大きく事象ＰＨ１が発生している場合を示している。
　まず図６から説明する。列比較部９以外の動作は図３で説明した動作と同じである。同図は、図２と比較して、列比較部３に関する信号の代わりに、列比較部９に関する信号が示されている。具体的には、列比較部３に関する信号に代わり、出力保持容量９３が保持する電圧と、出力取り込み信号線９２に印加される出力取り込み信号と、比較器９４の出力を示す比較器出力の電圧と、判定出力スイッチ信号線９６に印加される判定出力スイッチ信号とが示されている。また、図６は図２と比較して、列アンプ部５及び列ノイズキャンセル回路６に関する信号が示されていない。
　最初にタイミングｔ０～ｔ２では、出力取り込み信号をＬレベルに設定し、画素信号の取り込みをしない。また、この間、判定出力スイッチ信号はＬレベルに設定し、比較器９４からの出力が列出力制限部４に影響を及ぼさないようにする。
　次に、タイミングｔ２にて出力判定部リセット信号をＬレベルに設定し、出力保持容量９３を電源電圧（Ｖｄｄ）にリセットする。その結果、比較器９４での比較結果はＬレベルが出力される。また同時に、判定出力スイッチ信号をＨレベルに設定することで判定出力スイッチ９５がオンし、クリップ回路動作切替スイッチ４２のゲート端子をＬレベルにリセットする。これにより、クリップトランジスタ４１と画素信号読み出し線２１とが非導通となり、クリップトランジスタ４１は画素ソースフォロアから切り離される。また、クリップ回路動作切替スイッチ４２がオフされているので、クリップトランジスタ４１は非動作となる。
　次に、タイミングｔ３で出力判定部リセット信号をＨレベルにすることで、出力保持容量９３にはＶｄｄが保持される。また、判定出力スイッチ信号をＬレベルに設定する。比較器９４とクリップ回路動作切替スイッチ４２のゲート端子とは非導通となる。ここで、タイミングｔ３直前の電圧がクリップ回路動作切替スイッチ４２のゲート容量に保持される。次に、タイミングｔ４で画素転送信号をＨレベルに設定し、ＰＤ１０に蓄積された電荷をＦＤ１２に転送させる。その結果、ＦＤ１２の電位は（Ｖｐｒｓｔ－ΔＶ１Ａ）となり、画素信号読み出し線２１の電位は（Ｖｐｒｓｔ－Ｖｔｈ－ΔＶ１Ａｏｕｔ）に低下する。このΔＶ１Ａｏｕｔの値は、ＰＤ１０に蓄積された電荷に比例する。
　また同時に、出力取り込み信号をＨレベルに設定し、出力保持容量９３の電圧を画素信号読み出し線２１の電圧とする。つまり、出力保持容量９３の電圧は（Ｖｐｒｓｔ－Ｖｔｈ－ΔＶ１Ａｏｕｔ）となる。ここで、図６に示すように光照射量が小さく事象ＰＨ２が発生している場合、画素信号読み出し線２１の電位は判定基準電圧Ｖｒｅｆ以上であるので、比較器９４の出力はＬレベルのままになる。
　次に、タイミングｔ５で、出力取り込み信号をＬレベルに設定し、出力保持容量９３に画素信号読み出し線２１の電位を保持させる。同時に、判定出力スイッチ信号をＨレベルに設定し、比較器９４での比較結果をクリップ回路動作切替スイッチ４２のゲート電極へ反映する。よって、クリップトランジスタ４１は非動作のままである。
　次に、タイミングｔ６で、判定出力スイッチ信号をＬレベルに設定し、クリップ回路動作切替スイッチ４２のゲート電極の電位をＬレベルのまま保持させる。
　このように、光照射量が小さい場合は、クリップ回路動作切替スイッチ４２のゲート電位にはＬレベルが設定され、クリップトランジスタ４１は画素ソースフォロアから切り離される。よって、光照射量が小さい場合にクリップトランジスタ４１が弱反転領域で動作することを防止し、列ごとのクリップトランジスタ４１の特性差による縦筋を防止することができる。
　次に、図７の光照射量が大きい場合を説明する。同図に示されている信号及び配線は、図６と同じである。
　まず、タイミングｔ４以前は図６で説明した動作と同じである。
　次に、タイミングｔ４では、画素転送信号がＨレベルになりＰＤ１０に蓄積された電荷をＦＤ１２に転送させる。その結果、ＦＤ１２の電位が低下し、（Ｖｐｒｓｔ－ΔＶ１Ｂ）となる。ここで、光照射量が大きい場合にＰＤ１０に蓄積された電荷は、光照射量が小さい場合と比較して多くなるので、ΔＶ１ＢはΔＶ１Ａと比較して大きくなる。また、ＦＤ１２の電位低下に応じて画素信号読み出し線２１の電位も低下し、画素信号読み出し線２１の電位は（Ｖｐｒｓｔ－Ｖｔｈ－ΔＶ１Ｂｏｕｔ）となる。
　また同時に、出力取り込み信号をＨレベルに設定し、出力保持容量９３の電圧を画素信号読み出し線２１の電圧とする。つまり、出力保持容量９３の電圧は（Ｖｐｒｓｔ－Ｖｔｈ－ΔＶ１Ｂｏｕｔ）となる。このとき、出力保持容量９３の電圧がＶｒｅｆより低くなり、比較器９４の出力はＬレベルからＨレベルに変化する。
　次に、タイミングｔ５で、出力取り込み信号をＬレベルに設定し、出力保持容量９３にタイミングｔ５直前の画素信号読み出し線２１の電位を保持させる。次に、判定出力スイッチ信号をＨレベルに設定し、比較器９４での比較結果をクリップ回路動作切替スイッチ４２へ反映する。
　その結果、クリップ回路動作切替スイッチ４２のゲート電位がＬレベルからＨレベルになり、クリップ回路動作切替スイッチ４２がオンし、画素信号読み出し線２１の電圧は（Ｖｃｕｔ－Ｖｔｈｃｕｔ）に制限される。
　その結果、クリップ回路動作切替スイッチ４２のゲート電位がＬレベルからＨレベルになり、クリップ回路動作切替スイッチ４２がオンし、クリップトランジスタ４１が動作する。これにより、クリップトランジスタ４１のゲート電圧をＶｃｕｔ、閾値電圧をＶｔｈｃｕｔとすると、画素信号読み出し線２１の出力電位は（Ｖｃｕｔ－Ｖｔｈｃｕｔ）より低下しない制限を受ける。
　このように、光照射量が大きい場合、クリップトランジスタ４１を動作させることにより、画素信号の電位を所定の電圧以上に制限することができるので、一部の画素に高輝度光が入射し、その他の画素には光照射がない場合においても、黒レベルずれを抑圧できる。
　また、本実施形態の固体撮像装置は、列比較部９を設けることにより、光照射量が大きい列のみでクリップトランジスタ４１を動作させることができる。よって、光照射量の大きい列の画素信号の電圧を制限すること及び光照射量の小さい列での縦筋発生を防ぐことができる。
　また、本実施形態の固体撮像装置は、第１の実施形態の固体撮像装置１００及び２００と比較して、画素信号読み出し線２１の電圧と判定基準電圧Ｖｒｅｆとを比較するために出力電圧判定トランジスタ３０に代わり比較器９４を備えている。これにより、画素信号読み出し線２１ごとの出力電圧判定トランジスタ３０のばらつきの影響を受けず、より正確に画素信号読み出し線２１の電圧と判定基準電圧Ｖｒｅｆとが比較できる。
　さらに、本実施形態の固体撮像装置は、判定基準電圧Ｖｒｅｆを切り替えることにより、クリップトランジスタ４１が動作し始める画素出力電圧を切り替えることができる。
　さらに、本実施形態の固体撮像装置は、クリップ基準電圧Ｖｃｕｔを切り替えることにより、画素信号の電圧の制限量を切り替えることができる。
　なお、本実施形態においても、第１の実施形態と同様に、判定基準電圧Ｖｒｅｆとクリップ基準電圧Ｖｃｕｔと列アンプ部５の増幅率とを連動して制御しても良い。
　（第３の実施形態）
　以下に、本発明の第３の実施形態について図面を参照して説明する。
　図８Ａ及び図８Ｂは本発明の第３の実施形態に係る撮像装置（カメラ、カメラモジュール）を示す装置構成図である。ここで、図８Ａに示す撮像装置は、第１の実施形態で示したアナログ信号を出力する固体撮像装置１００を備え、図８Ｂに示す撮像装置は、第２の実施形態で示したデジタル信号を出力する固体撮像装置２００を備える。
　まず、図８Ａの場合について、説明する。
　同図より、固体撮像装置１００から出力された画素信号は、ノイズキャンセル回路１０１、ゲインアンプ１０２及びＡＤＣ１０３を経由してデジタル信号処理プロセッサ（ＤＳＰ）１０４Ａに入力される。
　このＤＳＰ１０４Ａは入力された画素信号を画像処理するとともに、後で述べる固体撮像装置１００の列アンプ出力電位範囲の調整と、列アンプ部５のゲイン設定と、ゲインアンプ１０２のゲイン設定とを制御する。つまり、ＤＳＰ１０４Ａは制御部として機能する。
　また、固体撮像装置１００に使用される列比較部は、図２に示した列比較部３または図５に示した列比較部９である。また、判定基準電圧Ｖｒｅｆ及びクリップ基準電圧Ｖｃｕｔは、ＤＳＰ１０４Ａにより与えられる。この判定基準電圧Ｖｒｅｆ及びクリップ基準電圧Ｖｃｕｔにより、固体撮像装置１００の画素信号の出力制限量を制御することが可能になる。
　さらに、列アンプ増幅率切替信号線５８には、列アンプゲイン設定信号１０７を与える。
　ＤＳＰ１０４Ａは、列アンプ部５のゲイン設定と、ゲインアンプ１０２のゲイン設定とを、ＡＤＣ１０３の出力結果に基づいて制御する。これにより、ＡＤＣ１０３でのデジタル変換後においても、画素信号のＳ／Ｎが良好に保たれる。例えば、直前のデジタル変換後の出力結果に基づいて、次のデジタル変換のために、列アンプ部５及びゲインアンプ１０２のゲインを最適化しておくことで、時間的に変化する画素信号について常に列アンプ部５及びゲインアンプ１０２のゲインが最適化され、デジタル変換後の画素信号のＳ／Ｎが良好に保たれる。
　また、ＤＳＰ１０４Ａは、判定基準電圧Ｖｒｅｆ及びクリップ基準電圧Ｖｃｕｔを、列アンプ部５の列アンプゲイン設定信号１０７及びゲインアンプ１０２のゲイン設定信号１０８に連動して制御する。具体的には、ゲイン設定が小さいときは画素信号の出力制限を小さくする設定とし、ゲイン設定が大きいときは画素信号の出力制限を大きくする設定にする。ゲイン設定が小さいときは画素ソースフォロアの電流変動が画質に与える影響は小さいので、画素ソースフォロアの出力電位範囲を広く設定して、飽和振幅を大きくとる設定が有効である。一方、ゲイン設定が大きいときは画素ソースフォロアの出力電位制限機能が画質向上に役立つ。
　言い換えると、ゲインが小さい、すなわち照射光量が大きい場合には、固体撮像装置１００の画素ソースフォロアの電流変動を小さくすることより、画素ソースフォロアの出力電位範囲である動作レンジを大きく確保することを優先し、判定基準電圧Ｖｒｅｆ及びクリップ基準電圧Ｖｃｕｔを低くすることで、制限量を大きくする。一方、ゲインが大きい、つまり照射光量が小さい場合には、画素ソースフォロアの動作レンジを後段回路でかけるゲイン分小さくした方が画素ソースフォロアの電流変動が小さくなり、黒レベルの変動を抑圧できる。このため動作レンジを大きく確保するより黒レベル変動を小さくすることを優先し、判定基準電圧Ｖｒｅｆ及びクリップ基準電圧Ｖｃｕｔを高くする。その結果、低照度時にノイズの影響を抑制でき、画質が向上する。
　以上のように本実施形態は高画質な撮像装置を実現するのに役立つ。
　なお、図８Ｂの場合は、固体撮像装置から出力される信号がデジタル信号であり、その出力信号がデジタル化されないこと以外は、図８Ａと同じである。同図に示すＤＳＰ１０４Ｂは、固体撮像装置２００から出力された信号に基づいて、列アンプ増幅率切替スイッチ５７に列アンプゲイン設定信号１０７を与える。また、この列アンプゲイン設定信号１０７に応じて、判定基準電圧Ｖｒｅｆ及びクリップ基準電圧Ｖｃｕｔを、判定基準電圧配線３４及びクリップ基準電圧配線４３に印加する。
　これにより、列ＡＤＣ７Ｂでのデジタル変換後においても、画素信号のＳ／Ｎが良好に保たれる。例えば、直前のデジタル変換後の出力結果に基づいて次のデジタル変換のために列ＡＤＣ７Ｂのゲインを最適化しておくことで、時間的に変化する画素信号について常にゲインが最適化されデジタル変換後の画素信号のＳ／Ｎが良好に保たれる。
　また、列ＡＤＣ７Ｂのゲインに応じて基準電圧及びクリップ電圧を設定することで画質が向上する。具体的には、ゲインが小さい、つまり照射光量が大きい場合には、固体撮像装置２００の画素ソースフォロアの電流変動を小さくすることより画素ソースフォロアの動作レンジを大きく確保することを優先し、Ｖｒｅｆ及びＶｃｕｔを低く設定する。一方、ゲインが大きい、つまり照射光量が小さい場合には、画素ソースフォロアの動作レンジを後段回路でかけるゲイン分小さくした方が画素ソースフォロアの電流変動が小さくなり、黒レベルの変動を抑圧できる。このため動作レンジを大きく確保するより黒レベル変動を小さくすることを優先し、Ｖｒｅｆ及びＶｃｕｔを高くすることで、画素ソースフォロアの電流変動を抑圧する。その結果、低照度時にノイズの影響を抑制でき、画質が向上する。
　さらに、本実施形態では画素ソースフォロアの出力電位の範囲をゲイン設定に連動して制御したが、他のカメラ状態に応じて制御してもよい。
　例えば、デジタルスチルカメラのモニタ動作時は出力電位範囲を広く設定し、記録画を撮像するときには必要レンジに応じて出力電位範囲を狭く設定するという制御が考えられる。
　このような撮像装置によれば、本発明の固体撮像装置１００及び２００によって画像の縦筋の発生及び黒レベルずれを防止することができ、例えば、図９Ａに示されるデジタルスチルカメラや図９Ｂに示されるビデオカメラとして実現される。なお、固体撮像装置１００、ノイズキャンセル回路１０１、ゲインアンプ１０２、ＡＤＣ１０３及びＤＳＰ１０４Ａのそれぞれを、適宜組み合わせてワンチップ化することもできる。また、固体撮像装置２００及びＤＳＰ１０４Ｂをワンチップ化することもできる。
　以上、本発明の第１～３の実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態に施したものや、異なる実施形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　例えば、上記説明では、出力判定部リセットトランジスタ３３はｐ型トランジスタとしたが、これをｎ型トランジスタとし、出力判定部リセット信号の極性を反転させてもよい。
　また、上記説明では、クリップ回路動作切替スイッチ４２はｎ型トランジスタとしたが、これをｐ型トランジスタとし、かつ、判定反転部３２を備えなくてもよい。
　本発明に係る固体撮像装置は、高輝度被写体を撮像するときでもその周辺で黒レベルのずれが発生することなく、低輝度被写体を撮像するときでも画像の縦筋が発生しない固体撮像装置を実現でき、高画質・高品質が求められるデジタルスチルカメラ、ビデオカメラ、監視カメラ等として有用である。
１　　画素アレイ
２　　行選択シフトレジスタ
３、９　　列比較部
４　　列出力制限部
５　　列アンプ部
６　　列ノイズキャンセル回路
７Ａ　　マルチプレクサ
７Ｂ　　列ＡＤＣ
８Ａ　　列選択シフトレジスタ
８Ｂ　　デジタルメモリ
９Ａ　　出力アンプ
１０　　フォトダイオード
１１　　転送トランジスタ
１２　　フローティングディフュージョン
１３　　リセットトランジスタ
１４　　読み出しトランジスタ
１５　　選択トランジスタ
１６　　電流源
１７　　電荷転送信号線
１８　　画素リセット信号線
１９　　画素選択信号線
２０　　画素駆動電源配線
２１　　画素信号読み出し線
３０　　出力電圧判定トランジスタ
３１　　出力判定容量
３２　　判定反転部
３３　　出力判定部リセットトランジスタ
３４　　判定基準電圧配線
３５　　出力判定部リセット信号線
４１　　クリップトランジスタ
４２　　クリップ回路動作切替スイッチ
４３　　クリップ基準電圧配線
５１　　列アンプ入力容量
５２　　第１列アンプ帰還容量
５３　　第２列アンプ帰還容量
５４　　列アンプリセットトランジスタ
５５　　列アンプ
５６　　列アンプリセット信号線
５７　　列アンプ増幅率切替スイッチ
５８　　列アンプ増幅率切替信号線
６０　　クランプ容量
６１　　サンプルホールド（ＳＨ）容量
６２　　クランプスイッチ
６３　　クランプ部
６４　　クランプ電位線
６５　　クランプスイッチ信号線
８０　　画素
９１　　出力取り込みスイッチ
９２　　出力取り込み信号線
９３　　出力保持容量
９４　　比較器
９５　　判定出力スイッチ
９６　　判定出力スイッチ信号線
１００、２００　　固体撮像装置
１０１　　ノイズキャンセル回路
１０２　　ゲインアンプ
１０３　　ＡＤＣ
１０４Ａ、１０４Ｂ　　デジタル信号処理プロセッサ
１０７　　列アンプゲイン設定信号
１０８　　ゲイン設定信号
２０４　　ＧＮＤ線
Ｖ１、Ｖ２、Ｖ３　　列信号線
Ｍ７１、Ｍ７２、Ｍ７３　　クリップトランジスタ
Ｍ８１、Ｍ８２、Ｍ８３　　クリップスイッチ

Claims (7)

  1. 　行列状に配置された複数の画素と、前記複数の画素の列ごとに設けられ、対応する列の前記画素からの画素信号を伝達する列信号線とを備える固体撮像装置であって、
    　前記列信号線ごとに設けられ、前記画素信号の電圧と基準電圧とを比較し、前記画素信号の電圧が前記基準電圧より低いか否かを判定する比較部と、
    　前記列信号線ごとに設けられ、前記画素信号の電圧をクリップ電圧に制限する制限部と、
    　前記列信号線ごとに設けられ、前記制限部の動作及び非動作を切り替える切替部とを備え、
    　前記切替部は、前記比較部により前記画素信号の電圧が前記基準電圧より低いと判定された場合、前記制限部を動作させ、前記比較部により前記画素信号の電圧が前記基準電圧以上と判定された場合、前記制限部を非動作とする
    　固体撮像装置。
  2. 　前記切替部は、
    　前記制限部と前記列信号線とを接続する配線に挿入されたトランジスタを備え、
    　前記トランジスタは、
    　前記比較部の出力線にゲートが接続され、前記比較部により前記画素信号の電圧が前記基準電圧より低いと判定された場合、前記制限部と前記列信号線とを導通し、前記比較部により前記画素信号の電圧が前記基準電圧以上と判定された場合、前記制限部と前記列信号とを非導通とする
    　請求項１記載の固体撮像装置。
  3. 　さらに、
    　前記基準電圧を前記比較部に指示し、前記クリップ電圧を前記制限部に指示する制御部を備える
    　請求項１記載の固体撮像装置。
  4. 　前記固体撮像装置はさらに、
    　前記列信号線ごとに設けられ、前記画素信号を増幅するゲイン可変のアンプ部を備え、
    　前記制御部はさらに、前記アンプ部のゲインを前記アンプ部に指示し、
    　前記アンプ部は、前記制御部から指示されたゲインで前記画素信号を増幅する
    　請求項３記載の固体撮像装置。
  5. 　前記固体撮像装置はさらに、
    　前記列信号線ごとに設けられ、前記アンプ部で増幅された前記画素信号をデジタル変換することでデジタル値を出力するＡＤ変換部を備え、
    　前記制御部はさらに、前記アンプ部で増幅された前記画素信号の大きさが前記ＡＤ変換部の入力レンジに最適化されるよう前記アンプ部のゲインを決定し、前記アンプ部のゲインに応じて前記基準電圧及び前記クリップ電圧を決定し、決定した前記基準電圧及び前記クリップ電圧を指示する
    　請求項４記載の固体撮像装置。
  6. 　前記制御部はさらに、前記アンプ部で増幅された前記画素信号の大きさが当該固体撮像装置外部のＡＤ変換装置の入力レンジに最適化されるよう前記アンプ部のゲインを決定し、前記アンプ部のゲインに応じて前記基準電圧及び前記クリップ電圧を決定し、決定した前記基準電圧及び前記クリップ電圧を指示する
    　請求項４記載の固体撮像装置。
  7. 　請求項１記載の固体撮像装置を備える
    　撮像装置。
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