JP2015162705A - カレントミラー回路、制御方法、及び、イメージセンサ - Google Patents

カレントミラー回路、制御方法、及び、イメージセンサ Download PDF

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Abstract

【課題】ミラー先に、複数のFETを有するカレントミラー回路において、GND(ground)電位又は電源電位の空間分布の影響を抑制する。
【解決手段】バイアスアンプは、カレントミラー回路のミラー先の複数のFET(Field effect transistor)のゲートを接続するゲート線に電流を流すことにより、複数のFETのゲートソース間電圧が一定電圧になるように、ゲート線をバイアスする。本技術は、例えば、画像を撮像するイメージセンサ等の、ミラー先に、複数のFETを有するカレントミラー回路が用いられるデバイスに適用することができる。
【選択図】図６

Description

本技術は、カレントミラー回路、制御方法、及び、イメージセンサに関し、特に、例えば、GND(ground)電位又は電源電位の空間分布の影響を抑制することができるようにするカレントミラー回路、制御方法、及び、イメージセンサに関する。
カレントミラー回路においては、ミラー元のトランジスタに流れる基準電流に比例するミラー電流が、ミラー先のトランジスタに流れる。基準電流とミラー電流との比は、ミラー比と呼ばれる。
ミラー比が極端に大きいカレントミラー回路、すなわち、例えば、大負荷のカレントミラー回路については、ミラー元の駆動能力を向上させること、すなわち、ミラー元の出力インピーダンスを下げることが必要である。ミラー元の出力インピーダンスを下げる方法としては、カレントミラー回路を、FET(Field Effect Transistor)で構成し、ミラー元をSF(Source Follower)駆動に構成することが有効である。
SF駆動のカレントミラー回路については、例えば、特許文献１に記載されている。
特開平03-159410号公報
大負荷のカレントミラー回路としては、例えば、ミラー先に、多数のFETが負荷として接続されたカレントミラー回路がある。かかるカレントミラー回路では、ミラー先の多数のFETが、空間的に広く分布するので、GND(ground)端子に接続されたGND線が長くなる。
そして、カレントミラー回路が、nMOS(negative channel Metal Oxide Semiconductor)のFETで構成される場合には、上述のような長いGND線に対して、ミラー先の多数のFETから電流が流れ込むため、GND線のGND電位の空間分布が、GND端子から遠いほど高い電位になる現象が生じる。
以上のようなGND電位の空間分布によれば、GND端子から遠いミラー先のFETほど、ゲートソース間電圧VGSが低下し、そのFETに流れるミラー電流が低下する。
なお、カレントミラー回路が、pMOS(positive channel MOS)のFETで構成される場合には、電源電位の空間分布に同様の現象が生じる。
本技術は、このような状況に鑑みてなされたものであり、カレントミラー回路において、GND電位又は電源電位の空間分布の影響を抑制することができるようにするものである。
本技術のカレントミラー回路は、カレントミラー回路のミラー先の複数のFET(Field effect transistor)のゲートを接続するゲート線に電流を流すことにより、前記複数のFETのゲートソース間電圧が一定電圧になるように、前記ゲート線をバイアスするバイアスアンプを備えるカレントミラー回路である。
本技術の制御方法は、カレントミラー回路のミラー先の複数のFET(Field effect transistor)のゲートを接続するゲート線に電流を流すことにより、前記複数のFETのゲートソース間電圧が一定電圧になるように、前記ゲート線をバイアスするステップを含むカレントミラー回路の制御方法である。
本技術のイメージセンサは、光電変換を行う画素ユニットと、カレントミラー回路とを備え、前記カレントミラー回路は、前記画素ユニットの、SF(Source Follower)を構成するアンプトランジスタの電流源となる、前記カレントミラー回路のミラー先の複数のFET(Field effect transistor)と、前記ミラー先の複数のFETのゲートを接続するゲート線に電流を流すことにより、前記複数のFETのゲートソース間電圧が一定電圧になるように、前記ゲート線をバイアスするバイアスアンプとを有するイメージセンサである。
本技術においては、カレントミラー回路のミラー先の複数のFET(Field effect transistor)のゲートを接続するゲート線に電流を流すことにより、前記複数のFETのゲートソース間電圧が一定電圧になるように、前記ゲート線がバイアスされる。
なお、カレントミラー回路は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術によれば、カレントミラー回路において、GND電位又は電源電位の空間分布の影響を抑制することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。 イメージセンサ２の構成例を示すブロック図である。 イメージセンサ２の構成例を示す斜視図である。 画素アレイ部２１、及び、カラム処理部２３の構成例を示すブロック図である。 画素ユニット４１の構成例を示す回路図である。 カレントミラー回路５３の構成例を示す回路図である。 vgg電位の空間分布、及び、vss電位の空間分布の例を説明する図である。 バイアスアンプ１３０の第１の構成例を示す回路図である。 カレントミラー回路５３の動作を説明するフローチャートである。 バイアスアンプ１３０の第２の構成例を示す回路図である。
＜本技術を適用したディジタルカメラの一実施の形態＞
図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、画像を撮影する。すなわち、イメージセンサ２は、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
出力部５は、信号処理部４からの画像データを出力する。
すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データが、出力部５に供給されて出力される。
＜イメージセンサ２の構成例＞
図２は、図１のイメージセンサ２の構成例を示すブロック図である。
図２において、イメージセンサ２は、画素アクセス部１１、カラムI/F(Interface)部１２、信号処理部１３、及び、タイミング制御部１４を有する。
画素アクセス部１１は、光電変換を行う画素を内蔵し、その画素にアクセスして、画像データとなる画素値を取得して出力する。
すなわち、画素アクセス部１１は、画素アレイ部２１、行制御部２２、カラム処理部２３、並びに、列制御部２４を有する。
画素アレイ部２１は、光電変換によって電気信号を出力する複数の画素が２次元に規則的に配列されて構成される。
画素アレイ部２１は、行制御部２２の制御にしたがって、画素アレイ部２１を構成する画素から、例えば、１行（１水平ライン）単位で、電気信号を読み出し、カラム処理部２３に供給する。
行制御部２２は、画素アレイ部２１の画素から電気信号の読み出すためのアクセス制御を行う。
カラム処理部２３は、画素アレイ部２１から供給される電気信号（電圧）のAD変換等の処理を、例えば、１行単位で行い、その結果得られるディジタル信号を、画素値として、カラムI/F部１２に供給する。
列制御部２４は、カラム処理部２３の処理によって得られた画素値を、カラムI/F部１２に供給（出力）するための制御である列制御を行う。
カラムI/F部１２は、画素アクセス部１１（のカラム処理部２３）からの画素値を一時記憶することで、その画素値を受け取るインターフェースとして機能する。
信号処理部１３は、画素アクセス部１１から読み出され、カラムI/F部１２に記憶された画素値に対して、所定の信号処理を行って、イメージセンサ２の外部（例えば、メモリ３（図１））に出力する。
タイミング制御部１４は、イメージセンサ２を構成する各ブロックの動作のタイミングを制御するタイミング信号を生成し、必要なブロックに供給する。
図３は、図１のイメージセンサ２の構成例を示す斜視図である。
イメージセンサ２は、１つの基板（ダイ）で構成することもできるし、上下に積層される２つの基板で構成することもできる。
図３は、イメージセンサ２を、上下に積層される２つの基板により構成する場合の、その２つの基板の概要の構成例を示す斜視図である。
図３では、上下に積層される２つの基板のうちの上側に積層される上基板３１に、画素アレイ部２１、及び、行制御部２２が形成されている。
さらに、図３では、２つの基板のうちの下側に積層される下基板３２に、カラムI/F部１２、信号処理部１３、タイミング制御部１４、カラム処理部２３、及び、列制御部２４が形成されている。
イメージセンサ２は、以上のような上基板３１と下基板３２とを積層することにより、１チップの積層型イメージセンサとして構成することができる。
＜画素アレイ部２１、及び、カラム処理部２３の構成例＞
図４は、図２の画素アレイ部２１、及び、カラム処理部２３の構成例を示すブロック図である。
画素アレイ部２１は、２個以上の画素ユニット４１が２次元に規則的に、すなわち、例えば、行列状等に配列されて構成される。
画素ユニット４１は、光電変換によって電気信号を出力する画素で構成されるが、詳細については、後述する。
画素アレイ部２１では、画素ユニット４１の１列に対して、１本のVSL(Vertical Signal Line)（垂直信号線）４２が、列方向（上下方向）に配線されている。
各列のVSL４２は、その列の各行の画素ユニット４１に接続されるとともに、カラム処理部２３に接続されており、画素ユニット４１から読み出された電気信号は、VSL４２を介して、カラム処理部２３に供給（転送）される。
また、画素アレイ部２１では、画素ユニット４１の各行に対して、行信号線４３が、行方向（左右方向）に配線されており、行制御部２２、及び、画素ユニット４１に接続されている。
行制御部２２は、行信号線４３を駆動することで、すなわち、行信号線４３に制御信号を供給する（流す）ことで、その行信号線４３に接続されている画素ユニット４１を制御する。行制御部２２による画素ユニット４１の制御により、画素ユニット４１から、１行単位で、画素値となる電気信号がVSL４２上に読み出される。
カラム処理部２３は、DAC(Digital Analog Converter)５１、画素アレイ部２１を構成する画素ユニット４１の列数(VSL４２の本数)Xと同一の数XのADC(AD Converter)５２、カレントミラー回路５３を有する。
DAC５１は、DA変換を行うことにより、例えば、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベルが変化する期間を有するアナログの参照信号を生成し、ADC５２に供給する。
X個のADC５２のうちのx番目(x=1,2,...,X)のADC５２は、x列目のVSL４２に接続されており、x番目のADC５２には、x列目の各行の画素ユニット４１から読み出された電気信号が、x列目のVSL４２を介して、順次供給される。
ADC５２は、画素ユニット４１からVSL４２を介して供給される電気信号と、DAC５１から供給される参照信号とを比較し、それらの電気信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間をカウントすることで、画素ユニット４１からの電気信号のAD変換等を行う。
そして、ADC５２は、列制御部２４の制御に従い、AD変換等の結果得られるディジタルの電気信号である画素値を、カラムI/F部１２（図２）に出力する。
なお、ADC５２としては、画素ユニット４１の列数Xよりも少ない数である、例えば、X/2個のADCを設けることができる。この場合、x番目のADC５２には、2x-1列目の画素ユニット４１が、2x-1列目のVSL４２を介して接続されるととともに、2x列目の画素ユニット４１が、2x列目のVSL４２を介して接続される。
そして、x番目のADC５２は、奇数列である2x-1列目の画素ユニット４１と、偶数列である2x列目の画素ユニット４１とについて、電気信号のAD変換等を担当する。したがって、ADC５２として、X/2個のADCを設けた場合には、１行の画素ユニット４１のAD変換は、奇数列の画素ユニット４１と、偶数列の画素ユニット４１とに分けて、時分割で行われる。
カレントミラー回路５３は、例えば、画素アレイ部２１を構成する画素ユニット４１の列数(VSL４２の本数)Xと同一の数であるX個の電流源Iとして機能する。
電流源Iは、一端が接地され、他端がVSL４２に接続されており、GND側に向かって一定電流を流す。電流源Iは、画素ユニット４１の後述する増幅トランジスタ（増幅Tr）としてのSF(Source Follower)のFET６４（図５）の負荷となる電流源である。
ここで、電流源Iは、例えば、MOS FETで構成することができ、MOS FETで構成される電流源Iは、負荷MOSとも呼ばれる。
画素アレイ部２１、及び、カラム処理部２３が、以上のように構成される画素アクセス部１１では、例えば、１行目の各列の画素ユニット４１から電気信号が読み出される。
画素ユニット４１から読み出された電気信号に対応する電圧は、VSL４２を介して、カラム処理部２３に供給され、AD変換等される。
以下、２行目以降の画素ユニット４１についても、１行単位で、同様の処理が行われる。
＜画素ユニット４１の構成例＞
図５は、画素ユニット４１の構成例を示す回路図である。
図５の画素ユニット４１は、例えば、１個の画素と、nMOSのFET６３，６４、及び、６５とを有する。
画素は、PD(Photo Diode)６１とnMOSのFET６２とを有し、光電変換によって電気信号を出力する。
PD６１は、光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷を蓄積することにより、光電変換を行う。
PD６１のアノードはGNDに接続され（接地され）、PD６１のカソードは、FET６２のソースに接続されている。
FET６２は、PD６１に蓄積された電荷を、PD６１からFD(Floating Diffusion)に転送するためのトランジスタ(Tr)であり、以下、転送Tr６２ともいう。
転送Tr６２のソースは、PD６１のカソードに接続され、転送Tr６２のドレインは、FDを介して、FET６４のゲートに接続されている。
また、転送Tr６２のゲートは、行信号線４３に接続されており、転送Tr６２のゲートには、行信号線４３を介して、転送パルスTRGが供給される。
ここで、行制御部２２（図４）が、行信号線４３を介して、画素ユニット４１を制御するために、行信号線４３に流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
したがって、行信号線４３としては、転送パルスTRG、リセットパルスRST、及び、選択パルスSELが流れる制御線が存在する。
また、FDは、FET６３のソースとFET６４のゲートとの接続点に形成された領域であり、FDでは、そこに供給された電荷が、コンデンサの如く電圧に変換される。
FET６３は、FDに蓄積された電荷（電圧（電位））をリセットするためのトランジスタであり、以下、リセットTr６３ともいう。
リセットTr６３のドレインは、電源Vddに接続され、ソースは、FDに接続されている。
また、リセットTr６３のゲートは、行信号線４３に接続されており、リセットTr６３のゲートには、行信号線４３を介して、リセットパルスRSTが供給される。
FET６４は、FDの電圧をバッファするためのトランジスタであり、以下、増幅Tr６４ともいう。
増幅Tr６４のゲートは、FDに接続され、増幅Tr６４のドレインは、電源Vddに接続されている。また、増幅Tr６４のソースは、FET６５のドレインに接続されている。
FET６５は、VSL４２への電気信号（電圧）の出力を選択するためのFETであり、以下、選択Tr６５ともいう。
選択Tr６５のソースは、VSL４２に接続されている。
また、選択Tr６５のゲートは、行信号線４３に接続されており、選択Tr６５のゲートには、行信号線４３を介して、選択パルスSELが供給される。
ここで、選択Tr６５は、画素ユニット４１を、１行ずつ、順次、VSL４２に電気的に接続するための単なるスイッチである。そして、増幅Tr６４のソースは、単なるスイッチである選択Tr６５とVSL４２を介して、SFの負荷となる電流源Iに接続されているので、増幅Tr６４は、SF構成になっている。
したがって、画素ユニット４１において、FDに蓄積された電荷に対応する電圧は、SFの増幅Tr６４を介して、ADC５２に供給される。
なお、増幅Tr６４と選択Tr６５とは、それぞれの位置を入れ替えることができる。
また、画素ユニット４１は、選択Tr６５なしで構成することができる。
以上のように構成される画素ユニット４１では、PD６１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷の蓄積を開始する。なお、ここでは、説明を簡単にするために、スイッチである選択パルスSELはHレベルになっており、選択Tr６５はオン状態であることとする。
PD６１での電荷の蓄積が開始されてから、所定の時間（露光時間）が経過すると、行制御部２２（図４）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
転送パルスTRGが一時的にHレベルになることにより、転送Tr６２は、一時的に、オン状態になる。
転送Tr６２がオン状態になると、PD６１に蓄積された電荷は、転送Tr６２を介して、FDに転送されて蓄積される。
行制御部２２は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr６３を、一時的に、オン状態にする。
リセットTr６３がオン状態になることにより、FDは、リセットTr６３を介して、電源Vddに接続され、FDにある電荷は、リセットTr６３を介して、電源Vddに掃き出されてリセットされる。
ここで、以上のように、FDが、電源Vddに接続され、FDにある電荷がリセットされることを、画素ユニット４１（又は画素）のリセットともいう。
FDの電荷のリセット後、行制御部２２は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr６２は、一時的に、オン状態になる。
転送Tr６２がオン状態になることにより、PD６１に蓄積された電荷は、転送Tr６２を介して、リセット後のFDに転送されて蓄積される。
そして、FDに蓄積された電荷に対応する電圧（電位）が、増幅Tr６４及び選択Tr６５を介して、電気信号として、VSL４２上に出力され、これにより、VSL４２の電圧であるVSL電圧が変動する。
VSL４２に接続されているADC５２（図４）では、画素ユニット４１のリセットが行われた直後のVSL電圧であるリセットレベルがAD変換される。
さらに、ADC５２では、転送Tr６２が一時的にオン状態になった後のVSL電圧（PD６１に蓄積され、FDに転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
そして、ADC５２では、リセットレベルのAD変換結果と、信号レベルのAD変換結果との差分を、画素値として求めるCDS(Correlated Double Sampling)が行われ、そのCDSの結果得られる電気信号が、画素値として、カラムI/F部１２（図２）に出力される。
以上のようにして、画素ユニット４１の画素から画素値が読み出される。
なお、図５において、リセットTr６３、増幅Tr６４、選択Tr６５、及び、FDが、画素から電気信号を読み出す読み出し部を構成する。
図５の画素ユニット４１は、１個の画素だけからの電気信号の読み出しに、読み出し部を使用する単位画素の構成を採用しているが、画素ユニット４１については、複数の画素を設け、その複数の画素それぞれからの電気信号の読み出しに、読み出し部を共有する共有画素の構成を採用することができる。
複数の画素を有する共有画素の構成を採用する画素ユニット４１については、複数の画素の転送Tr６２を順番にオン状態にすることで、複数の画素から、順番に、電気信号が読み出される。
＜カレントミラー回路５３の構成例＞
図６は、図４のカレントミラー回路５３の構成例を示す回路図である。
図６において、カレントミラー回路５３は、電流源１０１、FET１０２，１０３，１０４、電流源１１１、FET１１２，１１３，１１４、X個のFET１２１、及び、Y個のバイアスアンプ１３０を有する。
電流源１０１、及び、FET１０２ないし１０４は、カレントミラー回路５３のミラー元であり、カレントミラー回路５３の基準電位を生成する。
すなわち、電流源１０１は、２つの端子のうちの一方の端子が、電源Vddに接続され、他方の端子が、FET１０２のドレインに接続されており、所定の電流i1を流す。ここで、電流源１０１が流す電流i1を、以下、基準電流i1ともいう。
FET１０２は、nMOSのFETであり、ソースが接地され、ゲートがゲート線vggに接続されている。
ここで、ゲート線vggは、例えば、一様な太さの一直線状の導体で、両端が、カレントミラー回路５３が実装されている実装系（半導体や、プロセス、パッケージ、プリント基板等）のパッドP1及びP2にそれぞれ接続されている。
FET１０３は、nMOSのFETであり、ドレインが電源Vddに、ゲートがFET１０２のドレインに、ソースがゲート線vggに、それぞれ接続されている。
FET１０４は、nMOSのFETであり、ソースが、GND端子（としてのパッド）を介して接地される。さらに、FET１０４は、ダイオード接続され（ゲートとドレインとが接続され）、ゲート及びドレインが、いずれも、ゲート線vggに接続されている。
FET１０４は、FET１０３の負荷で、電流源として機能する。したがって、FET１０３は、SF構成になっており、カレントミラー回路５３のミラー元は、SF構成のFET１０３を用いて、カレントミラー回路５３（のミラー先）を駆動するSF駆動のSF駆動回路になっている。
電流源１１１、及び、FET１１２ないし１１４は、電流源１０１、及び、FET１０２ないし１０４と同様に、カレントミラー回路５３のミラー元であり、基準電位を生成するSF駆動回路を構成している。
ここで、電流源１１１、及び、FET１１２ないし１１４は、電流源１０１、及び、FET１０２ないし１０４と同様に構成されるため、電流源１１１、及び、FET１１２ないし１１４についての説明は、以下、適宜省略する。
X個のFET１２１は、カレントミラー回路５３のミラー先のnMOSのFETであり、図４の電流源Iを構成している。X個のFET１０２は、一直線上（図６では、水平方向）に、概ね一様に分散するように並んで配置されている。
ミラー先のFET１２１のゲートは、ゲート線vggに接続され、ソースは、GND線vssに接続されている。FET１２１のドレインは、図示していないが、VSL４２（図４）に接続されている。
ここで、GND線vssは、例えば、一様な太さの一直線状の導体で、ゲート線vggに平行に配線されている。GND線vssの両端は、カレントミラー回路５３の実装系のGND端子に接続されており、したがって、実装系のGND電位にある。
ミラー先のFET１２１は、ミラー元で生成される基準電位を、ゲート線vggを介して、ゲートで受け取ることにより、ミラー元の電流源１０１（１１１）からFET１０２（１１２）に流れる基準電流i1に比例するミラー電流iLを（ソースに）流す。
なお、カレントミラー回路５３のミラー比は、ミラー元のFET１０２に流れる基準電流i1と、ミラー先のX個のFET１２１に流れるミラー電流iLの総量（理想的には、iL×X）との比である。カレントミラー回路５３において、所望のミラー比は、例えば、FET１０２（及び１１２）とFET１２１のチャネル幅Wや、マルチ数、フィンガー数等を調整することで実現される。
また、図６では、カレントミラー回路５３のミラー先のX個のFET１２１が、物理的に長い範囲に亘って一様に分布している状態を模式的に示している。イメージセンサ２では、電流源Iとなるミラー先のFET１２１の数Xが、多い場合には、数千のオーダになり、カレントミラー回路５３が極めて大負荷のカレントミラー回路となることがある。
バイアスアンプ１３０は、ミラー先のFET１２１の数Xよりも少ない1以上の数Y（例えば、Y=7等）だけ、ミラー先に設けられている。すなわち、Y個のバイアスアンプ１３０は、ゲート線vgg、及び、GND線vggの配線方向上の、所定のY個の位置に設けられている。
バイアスアンプ１３０は、そのバイアスアンプ１３０が設けられている位置において、ゲート線vggとGND線vssとの間の電圧、すなわち、FET１２１のゲートソース間電圧をモニタし、ゲート線vggに電流iCを流すことで、X個のFET１２１のゲートソース間電圧が一定電圧になるように、ゲート線vggをバイアスする。ここで、「一定電圧」とは、一定電圧であるとみなすことができる電圧を意味し、ほぼ（概略）一定電圧であることを含む。
なお、以下、バイアスアンプ１３０が設けられている位置を、補正点ともいい、バイアスアンプ１３０が（ゲート線vggに）流す電流iCを、補正電流iCともいう。
以上のように構成される大負荷のカレントミラー回路５３では、電流源１０１が流す基準電流i1が流れるFET１０２のゲート電圧が、基準電位として、ゲート線vggを介して、X個のFET１２１のゲートに印加される。これにより、X個のFET１２１それぞれでは、基準電流i1に比例するミラー電流iLが流れる。
図６に示したような大負荷のカレントミラー回路５３、すなわち、ミラー先のFET（負荷）として、多数であるX個のFET１２１を有するカレントミラー回路５３では、ミラー先のX個のFET１２１に流れるミラー電流iLが、GND線vssに流れ込み、その結果、GND線vssのGND電位の空間分布が、GND端子から遠いほど高い電位になる現象が生じる。
以上のようなGND電位の空間分布によれば、GND端子から遠いFET１２１ほど、ゲートソース間電圧VGSが低下し、ミラー電流が低下する。
そこで、カレントミラー回路５３では、バイアスアンプ１３０において、補正電流iCを、ゲート線vggに流し込むことで、ゲート線vggのゲート電位（X個のFET１２１のゲートの電位）の空間分布を、GND線vssのGND電位の空間分布と同様に補正し、これにより、GND電位の空間分布の影響（GND端子から遠いFET１２１ほど、ゲートソース間電圧VGSが低下し、ミラー電流が低下すること）を抑制する。
すなわち、カレントミラー回路５３では、X個のFET１２１に流れるミラー電流iLがGND線vssに流れ込むことにより生じるGND電位の空間分布そのものを補正するのではなく、ゲート線vggのゲート電位の空間分布を、GND電位の空間分布と同様に補正することで、GND電位の空間分布の影響を抑制する。
ここで、上述のように、ゲート線vggのゲート電位の空間分布を、GND線vssのGND電位の空間分布と同様に補正することで、GND線vssのGND電位の空間分布の影響を抑制する方法を、ゲート電位補正法ともいう。
また、以下、GND線vssのGND電位を、vss電位ともいい、ゲート線vggのゲート電位を、vgg電位ともいう。
本実施の形態では、説明を簡単にするため、上述したように、ミラー先のX個のFET１２１は、概ね一様に分散しており、ゲート線vgg、及び、GND線vssは、それぞれ、一様な太さになっていることとするが、X個のFET１２１が一様に分散しておらず、また、ゲート線vgg、及び、GND線vssが一様な太さになっていない場合であっても、ゲート電位補正法は、実装に応じて、バイアスアンプ１３０を設ける補正点の位置等の調整によって適用することができる。
図７は、vgg電位の空間分布、及び、vss電位の空間分布の例を説明する図である。
なお、図７において、横軸は、ゲート線vgg、又は、GND線vss上の位置を表し、縦軸は、ゲート線vgg上の各位置のvgg電位の変動量、又は、GND線vss上の各位置のvss電位の変動量を表す。
上述したように、GND線vssの両端が実装系のGND電位にある場合、GND線vssに流れ込むミラー電流iLが一様に分布しているときには、vss電位の空間分布は、図７に実線で示すように、GND線vssの中央でピークになる放物線状になる。
vss電位の空間分布が、以上のような放物線状である場合に、vgg電位が一定電位であるときには、ゲート線vggの中央のFET１２１ほど、ゲートソース間電圧が低下し、ミラー電流iが減少する。
ゲート電位補正法では、バイアスアンプ１３０において、補正電流iCを、ゲート線vggに流し込むことで、vgg電位の空間分布を、vss電位の空間分布と同様に補正することにより、上述のようなミラー電流iの減少を抑制する。
なお、一般に、カレントミラー回路のミラー電流に対する絶対精度の要求は、それほど厳しくない。そこで、ゲート電位補正法では、vgg電位の空間分布（の形状）を、vss電位の空間分布（の形状）に一致するように、厳密に補正するのではなく、vss電位の空間分布を折れ線で近似するように補正することができる。
例えば、ゲート線vggを4等分する3点を補正点として、その3点の補正点に、バイアスアンプ１３０を設けて、vss電位の空間分布を折れ線で近似するように、vgg電位の空間分布を補正しただけでも、図７に点線で示すように、vss電位の空間分布を比較的精度良く近似するvgg電位の空間分布を得ることができる。
補正点の数が少ない場合には、vss電位の空間分布を折れ線で近似するように補正したvgg電位の空間分布の、vss電位の空間分布に対する近似誤差が大になり、この近似誤差は、ミラー電流iLに影響する。
しかしながら、ミラー電流iLには、FET１２１のばらつきも影響し、補正点の数を少なくして、vgg電位の空間分布にある程度の近似誤差が生じる場合であっても、ミラー電流iLに対しては、FET１２１のばらつきの影響の方が、vgg電位の空間分布の近似誤差の影響よりも大になることがある。
したがって、補正点については、例えば、ミラー電流iLに対するvgg電位の空間分布の近似誤差の影響が、ミラー電流iLに対するFET１２１のばらつきの影響よりも大にならない範囲で、補正点の数を少なくすることができる。
例えば、ミラー先のFET１２１の数Xが、数千のオーダである場合には、そのFET１２１の数Xよりも遙かに少ない個数Y（例えば、Xの1/100程度）のバイアスアンプ１３０を適切な位置（補正点）に配置することで、vss電位の空間分布を十分に近似するvgg電位の空間分布を実現することができる。
＜バイアスアンプ１３０の第１の構成例＞
図８は、図６のバイアスアンプ１３０の第１の構成例を示す回路図である。
図８において、バイアスアンプ１３０は、FET１３１，１３２、及び、１３３を有する。
FET１３１は、nMOSのFETであり、ゲートが、ゲート線vggに、ドレインが、FET１３２のドレインに、ソースが、GND線vssに、それぞれ接続されている。
FET１３１は、そのFET１３１をミラー先のFETとするとともに、FET１０２をミラー元のFETとするカレントミラー回路を構成しており、基準電流i1に対して、そのカレントミラー回路のミラー比に応じた電流を流す（生成する）。
FET１３２及び１３３は、pMOSのFETであり、カレントミラー回路を構成している。すなわち、FET１３２及び１３３は、ゲートどうしが接続され、ソースが電源Vddに接続されている。さらに、FET１３２及び１３３のゲートどうしの接続点は、FET１３２のドレインに接続されている。
FET１３３のドレインは、ゲート線vggに接続されている。FET１３３のドレインに流れる電流が、補正電流iCとして、GND線vssに流れ込む。
ここで、補正点は、厳密には、FET１３３のドレインとゲート線vggとの接続点、すなわち、ゲート線vggに、FET１３３からの補正電流iCが流れ込む点である。
以上のように構成されるバイアスアンプ１３０では、FET１３１に、そのバイアスアンプ１３０が配置されている補正点の近傍にあるミラー先のFET（以下、近傍FETともいう）１２１に流れるミラー電流iLに対応する電流が流れる。
すなわち、FET１３１及び近傍FET１２１のゲートは、いずれも、ゲート線vggに接続され、FET１３１及び近傍FET１２１のソースは、いずれも、GND線vssに接続されている。したがって、例えば、FET１３１及び近傍FET１２１が同一サイズである場合には、FET１３１には、近傍FET１２１に流れるミラー電流iLと（ほぼ）同一の電流（ソース電流）が流れる。
FET１３１に流れる電流は、カレントミラー回路を構成しているFET１３２に流れ、流れる方向を折り返す形で、FET１３３に流れる。
すなわち、FET１３１に流れる電流は、ゲート線vggからGNDに電流を引く方向の電流になっているが、FET１３２及び１３３で構成されるカレントミラー回路において、電源Vddからゲート線vggに電流を供給する方向に折り返される。したがって、FET１３２及び１３３で構成されるカレントミラー回路は、FET１３１に流れる電流を折り返す折り返し用カレントミラー回路であるということができる。
FET１３１に流れる電流を折り返す形でFET１３３に流れる電流は、補正電流iCとして、ゲート線vggに流れ込む。
補正電流iCは、FET１０２及びFET１３１で構成されるカレントミラー回路のミラー比や、FET１３２及び１３３で構成される折り返し用カレントミラー回路のミラー比によって調整することができる。これらのミラー比や、バイアスアンプ１３０を設ける補正点の位置、バイアスアンプ１３０を設ける数等の調整によって、vgg電位の空間分布を、vss電位の空間分布を近似するように補正することができる。
ところで、GND線vss（のGND電位）は、カレントミラー回路５３の動作の基準であり、幅太であることが望ましい。他方、ゲート線vggは、それほどインピーダンスを下げる必要がないので、GND線vssよりもかなり細くて良い。いま、GND線vssとゲート線vggとの幅の比、より正確には、ゲート線vggとGND線vssとの単位長あたりの抵抗比（比の値）を、w:1(w)と表すこととすると、抵抗比wは、通常、数十ないし数百程度になることが多い。
以上のように、抵抗比wが、数十ないし数百程度であり、ゲート線vggの抵抗が、GND線vssの抵抗よりも遙かに大きいため、その大きい分だけ、ゲート線vggのゲート電位（の空間分布）を補正（補償）する補正電流iCは、ミラー電流iLよりも少なくて済む。
補正電流iCは、ミラー電流iLとの間で、概ね、式（１）を満たせば良い。
YiCw=XiL
・・・（１）
なお、上述したように、Xは、ミラー先のFET１２１の数を表し、Yは、補正点の数（バイアスアンプ１３０の数）Yを表す。
式（１）は、ミラー先のFET１２１の数Xや、補正点の数Yが、十分大きく、X個のFET１２１が一様に分布しているとみなせる場合を想定することで、ゲート線vggの電流密度と、GND線vssの電流密度とを、同じとする関係式であると解釈することができる。
すなわち、式（１）は、補正電流iCの総和YiCと、ミラー電流iLの総和XiLとの比YiC:XiLを、ゲート線vggとGND線vssとの幅の比1:wに等しくするという条件を表している。
補正点の数Yが少ない場合、式（１）は、あまり厳密でなくなり、補正後のvgg電位の空間分布の、vss電位の空間分布に対する近似誤差を最小にするという規範に対しては、近似誤差が大きくなる。
補正電流iCを、補正点ごとに微調整することにより、補正後のvgg電位の空間分布の近似誤差を小さくすることができるが、そのような微調整は、通常、例えば、Y<4といった、補正点の数Yが、かなり小さい場合だけに必要になる。但し、補正電流iCを、補正点ごとに微調整することは、補正点の数Yに関わらず行うことができる。
例えば、ゲート線vggの線幅が、GND線vssの1/100であるとすると、w=100となる。w=100は、最小配線幅の制限を考慮して、実際に良く用いられる程度の値である。
wは、大きいほど、補正電流iCの総和YiCが小さくなるので、消費電力を少なくすることができる。
補正点の数Yを、例えば、ミラー先のFET１２１の数Xの1/100とすると、すなわち、100Y=Xとすると、式（１）は、式iC=iLとなり、補正電流iLを、ミラー電流iLに等しくすれば良いという結果が得られる。
この場合、ミラー電流iLに対応する電流を流す（補正電流iC（の元）となる電流を生成する）FET１３１と、ミラー電流iLを流す（生成する）FET１２１として、同一サイズのFETを採用することができ、設計上、好都合である。
補正電流iLがミラー電流iLと等しくない場合でも、GND線vssとゲート線vggとの幅の比（比の値）w:1(w)と、補正点の数（GND電位vssを近似する折れ線の数）Yとに、適切な配慮をすることで、バイアスアンプ１３０を構成するFET１３１ないし１３３と、ミラー先のFET１２１とのサイズ比が、無闇に、大きく、又は、小さくなることを防止するとともに、整数に近くなるように設計することができる。
例えば、ミラー側のFET１２１の数Xが、1000を超えており、補正電流iCとして、ミラー電流iLに等しい電流を採用するとともに、w=100を採用することとすると、式（１）から、補正点の数（GND電位vssを近似する折れ線の数）Yは、Y>10となり、ゲート電位補正法において、GND電位（vss電位）の空間分布を、十分な数Y>10の折れ線で近似することができる。
ところで、カレントミラー回路５３では、補正電流iLは、GND線vssに流れ込み、GND線vssに流れる電流は、そのGND線vssが接続されているGND端子（としてのパッド）に吸収される（GND端子から排出される）。
カレントミラー回路５３では、GND線vssに流れる電流（以下、vss電流ともいう）を吸収するGND端子の位置ごとに、ゲート線vggに流れる電流（以下、vgg電流ともいう）を引く抜く（吸収する）引き抜き回路としての、ダイオード接続されたFET１０４（及び１１４）が設けられている。
すなわち、FET１０４（１１４）は、図６で説明したように、SFのFET１０３（１１３）の電流源であるが、vgg電流を引く抜く引き抜き回路も兼ねている。
GND線vssに流れるvss電流を吸収するGND端子の位置に、ゲート線vggに流れるvgg電流を引く抜く引き抜き回路としてのFET１０４及び１１４を設けることで、vgg電位の空間分布（の形状）が、vss電位の空間分布（の形状）に一致するように、vgg電位の空間分布を補正することが可能になる。
本実施の形態では、GND線vssの両端に、GND端子が設けられているため、GND線vssの両端としての2カ所に、引き抜き回路としてのFET１０４及び１１４が設けられている。
引き抜き回路としてのFET１０４及び１１４のそれぞれは、vgg電流の1/2の電流の引き抜きを受け持つ。
ここで、カレントミラー回路５３のミラー元が、SF駆動回路ではなく、ダイオード駆動のダイオード駆動回路である場合、すなわち、FET１０３及び１０４（１１３及び１１４）が設けられておらず、FET１０２（１１２）がダイオード接続されている（ゲートとドレインとが接続されている）場合には、FET１０２には、電流源１０１からの基準電流i1の他、vgg電流（の1/2）が流れ込み、その結果、ミラー電流iLの精度が低下する。
カレントミラー回路５３のミラー元が、ダイオード駆動の回路である場合に、上述のようなミラー電流iLの精度の低下を抑制するためには、FET１０２に流れ込むvgg電流を無視することができる程度の大きさの基準電流i1を流す必要がある。さらに、そのような大きな基準電流i1を、FET１０２に流すためには、FET１０２（１１２）として、サイズの大きなFETを用いる必要がある。
そこで、カレントミラー回路５３では、ダイオード駆動ではなく、SF駆動を採用している。
SF駆動のカレントミラー回路５３では、SFのFET１０３（１１３）の電流源としてのFET１０４（１１４）が、SFのFET１０３を動作させるための、そのFET１０３を流れる電流（以下、SF電流ともいう）と、vgg電流（の1/2）との総和の吸収を受け持つ。
そして、SF駆動のカレントミラー回路５３では、仮に、SFの電流源としてのFET１０４が流す電流に多少の狂いが生じても、SFのFET１０３に流れるSF電流が変化するだけで、（FET１０３がゲート線vggに接続している位置の）vgg電位は（ほとんど）変化しない。
また、SFの電流源としてのFET１０４に、vgg電流が流れ込んでも、その流れ込んだvgg電流の分だけ、SFのFET１０３に流れるSF電流が減少するだけで、vgg電位は変化しない。
以上のように、SFの電流源としてのFET１０４に、vgg電流が流れ込んでも、vgg電位は変化しないので、SF駆動によれば、ミラー精度（実際の基準電流i1とミラー電流iL（の総和）との比が、カレントミラー回路５３に想定されているミラー比（設計値としてのミラー比）に一致している程度）を、高精度に確保することができる。
カレントミラー回路５３では、上述のように、SFの電流源としてのFET１０４（１１４）に、vgg電流が流れ込んでも、vgg電位は変化しないという仕組みを有効に利用するため、SFの電流源を兼ねることができる引き抜き回路としてのFET１０４及び１１４が配置された2カ所のGND端子の位置すべてに、ミラー元としてのSF駆動回路が配置されている。
なお、本実施の形態では、カレントミラー回路５３に、GND線vssの両端の2カ所にだけ、GND端子が設けられているが、カレントミラー回路５３のミラー先のFET１２１の数が多く、GND線vssに流れるvss電流（ミラー電流iLの総和）が大きい場合には、カレントミラー回路５３では、3カ所以上にGND端子を設けることができる。
すなわち、カレントミラー回路５３では、例えば、GND線vssの両端と、中央との、合計で3カ所に、GND端子を設けることができる。
カレントミラー回路５３において、上述のように、3カ所に、GND端子を設ける場合には、その3カ所、すなわち、GND線vss（、及び、ゲート線vgg）の両端、及び、中央の位置に、例えば、ミラー元となるSF駆動回路を設けることができる。
但し、GND線vssの中央の位置に、ミラー元となるSF駆動回路を設けることは困難であることが想定されるので、GND線vssの中央の位置には、ミラー元となるSF駆動回路に代えて、ゲート線vggに流れるvgg電流のおよそ1/3を引き抜く引き抜き回路としての、例えば、ダイオード等を設けることができる。
例えば、vgg電流が、FET１２１に流れるミラー電流iLの3倍の電流である場合には、そのvgg電流の1/3の電流iLを引き抜く引き抜き回路としては、例えば、FET１２１を同一サイズのFETをダイオード接続したものを採用することができる。
また、図８（図６）では、GND線vss（、及び、ゲート線vgg）の両端に、ミラー元となるSF駆動回路を設けてあるが、カレントミラー回路５３では、ミラー元となるSF駆動回路は、GND線vssの両端のうちの一端だけに設け、他端には、ゲート線vggに流れるvgg電流のおよそ1/2を引き抜く引き抜き回路を設けることができる。
さらに、カレントミラー回路５３において、GND端子を、GND線vssの一端、又は、どこか1カ所のだけにしか設けることができない場合には、そのGND端子を設けることができる位置だけに、引き抜き回路を兼ねる、ミラー元となるSF駆動回路を設けることができる。
また、GND線vssから、GND端子までが遠く、GND端子からのGND浮きを無視することができない場合は、例えば、ゲート線vggから引き抜くvgg電流を増減することで、X個のFET１２１のゲートソース間電圧（ゲート線vggとGND線vssとの間の電圧）を、そのゲートソース間電圧が一定になるように調整することができる。
その他、カレントミラー回路５３には、適切な回路を追加することで、各種バラツキに追従する特性を持たせることができる。以上のような、GND端子の数や位置やに応じた変形は、適宜行うことができる。
なお、SFの電流源であり、かつ、vgg電流を引き抜く引き抜き回路でもあるFET１０４（１１４）については、SFのFET１０３（１１３）に流れるSF電流がオフしないように、FET１０４に流れる電流を確保することが重要である。
また、大負荷のカレントミラー回路５３では、負荷であるミラー先のFET１２１のゲートからFET１０４（１１４）に流れ込むリーク電流を無視することができない場合があるので、そのようなリーク電流のばらつきを考慮して、SFのFET１０３（１１３）に、十分なSF電流が流れるだけの電流を、引き抜き回路としてのFET１０４（１１４）で引き抜くように設計を行うことが重要である。
ここで、図８（図６）では、ゲート線vggの両端のパッドP1及びP2に、外付けの大容量のコンデンサC1及びC2が、それぞれ接続されている。コンデンサC1及びC2は、カレントミラー回路５３のノイズを抑制する役割を果たす。
本件発明者によれば、ミラー元がダイオード駆動のカレントミラー回路については、コンデンサC1及びC2は、ノイズの抑制に、絶大な効果があることが確認された。
ミラー元がダイオード駆動のカレントミラー回路と、ミラー元がSF駆動のカレントミラー回路５３とでは、ノイズスペクトラムが相当異なるが、それでも、コンデンサC1及びC2は、ミラー元がSF駆動のカレントミラー回路５３のノイズの抑制に有効であると推測される。
図９は、図８のカレントミラー回路５３の動作を説明するフローチャートである。
ステップＳ１において、バイアスアンプ１３０では、FET１３１に、そのバイアスアンプ１３０が配置されている補正点の近傍にあるミラー先の近傍FET１２１に流れるミラー電流iLに対応する電流が流れる。
FET１３１に流れる電流は、カレントミラー回路を構成しているFET１３２及びFET１３３で折り返され、補正電流iCとして、ゲート線vggに流れ込む。ゲート線vggに流れ込んだ補正電流iCは、vgg電流としてゲート線vggを流れ、引き抜き回路としてのFET１０４（１１４）からGND端子に引き抜かれる。
以上のように、補正電流iCがゲート線vggに流れることで、ゲート線vgg、ひいては、X個のFET１２１のゲートは、そのX個のFET１２１のゲートソース間電圧（ゲート線vggとGND線vssとの間の電圧）が一定になるようにバイアスされる。
その後、例えば、GND線vssのvss電位が、何らかの変動要因によって上昇した場合、ステップＳ１１において、バイアスアンプ１３０のFET１３１のゲートソース間電圧が低下し、その結果、バイアスアンプ１３０が流す補正電流iCが減少する。
ステップＳ１２において、補正電流iCの減少により、ゲート線vggに流れるvgg電流が減少し、vgg電位、ひいては、ミラー先のFET１２１のゲートソース間電圧が低下する。
ステップＳ１３において、FET１２１のゲートソース間電圧の低下により、ミラー電流iLが減少し、GND線vssに流れるvss電流が減少する。
GND線vssに流れるvss電流の減少により、何らかの変動要因によって上昇したvss電位は下降し、ゲート線vggとGND線vssとの間の電圧、すなわち、FET１２１のゲートソース間電圧は、一定電圧に維持される。
一方、GND線vssのvss電位が、何らかの変動要因によって下降した場合、ステップＳ２１において、バイアスアンプ１３０のFET１３１のゲートソース間電圧が上昇し、その結果、バイアスアンプ１３０が流す補正電流iCが増加する。
ステップＳ２２において、補正電流iCの増加により、ゲート線vggに流れるvgg電流が増加し、vgg電位、ひいては、ミラー先のFET１２１のゲートソース間電圧が上昇する。
ステップＳ２３において、FET１２１のゲートソース間電圧の上昇により、ミラー電流iLが増加し、GND線vssに流れるvss電流が増加する。
GND線vssに流れるvss電流の増加により、何らかの変動要因によって下降したvss電位は上昇し、ゲート線vggとGND線vssとの間の電圧、すなわち、FET１２１のゲートソース間電圧は、一定電圧に維持される。
以上のように、カレントミラー回路５３では、バイアスアンプ１３０が、ミラー先のX個のFET１２１のゲートを接続するゲート線vggに補正電流iCを流すことにより、X個のFET１２１のゲートソース間電圧が一定電圧になるように、ゲート線vggをバイアスするので、GND線vssのGND電位の空間分布の影響を抑制することができる。
＜バイアスアンプ１３０の第２の構成例＞
図１０は、図６のバイアスアンプ１３０の第２の構成例を示す回路図である。
ここで、イメージセンサ２に入射する光量が大である場合には、VSL４２（図４）のVSL電圧、ひいては、そのVSL４２に接続されているFET１２１のドレインの電圧が大きく低下し、その結果、FET１２１が、非飽和領域で動作することがある。
非飽和領域で動作することになったFET１２１については、そのFET１２１に流れるミラー電流iLが減少し、その結果、vss電位が低下する。
vss電位が低下すると、図９のステップＳ２１ないしＳ２３で説明したように、バイアスアンプ１３０は、補正電流iCを増加させるので、その補正電流iCが流れ込むゲート線vggのvgg電位は上昇し、FET１２１のゲートソース間電圧が上昇する。
その結果、FET１２１に流れるミラー電流iLが増加し、低下したvss電位を回復させる。
しかしながら、X個のFET１２１の一部が非飽和領域で動作し、残りが飽和領域で動作している場合には、vgg電位の上昇、すなわち、ゲートソース間電圧の上昇により、飽和領域で動作しているFET１２１では、ミラー電流iLが増加するが、非飽和領域で動作しているFET１２１では、ミラー電流iLはほとんど変化しない。
以上のように、非飽和領域で動作しているFET１２１のミラー電流iLは、ほとんど変化しないため、その分、飽和領域で動作しているFET１２１のミラー電流iLは、大きく増加する。
例えば、イメージセンサ２のある１水平ラインに注目し、その１水平ラインにおいて、中央が黒で、その左右が白の画像が撮影されている場合には、黒の画像（光量の少ない画像）が撮影されている中央の部分に対応するFET１２１が飽和領域で動作し、白の画像（光量の多い画像）が撮影されている左右の部分に対応するFET１２１が非飽和領域で動作することがある。
この場合、飽和領域で動作しているFET１２１のミラー電流iLが、上述のように大きく増加すると、中央の黒の画像は、明るくなって、薄黒い画像となる。その結果、イメージセンサ２では、不自然な模様がある画像が撮影される。
図１０のバイアスアンプ１３０は、例えば、上述のように、飽和領域で動作しているFET１２１についてだけ、ミラー電流iLが大きく増加することが抑制されるように、ゲート線vggをバイアスする。
すなわち、図１０のバイアスアンプ１３０は、ゲート線vggに補正電流iCを流すことにより、FET１２１のゲートソース間電圧が一定電圧になるように、ゲート線vggをバイアスする点では、図８の場合と共通する。
但し、図８では、vss電位が変動した場合に、図９で説明したように、ゲート線vggのバイアスにより、FET１２１に流れるミラー電流iLを変動させ、vss電位の変動を元に戻すことで、FET１２１のゲートソース間電圧を一定電圧に維持するが、図１０では、vss電位が変動した場合に、そのvss電位の変動に、vgg電位を追従させるように、ゲート線vggをバイアスすることで、FET１２１に流れるミラー電流iLの変動を抑制して、FET１２１のゲートソース間電圧を一定電圧に維持する。
図１０では、カレントミラー回路５３には、図８（図６）の場合に対して、ゲート参照線vggrefと、GND参照線vssrefとが追加されている。
ゲート参照線vggrefは、ゲート線vggと同様に、一様な太さの一直線状の導体で、ゲート線vggに平行に配線されている。ゲート参照線vggrefの端部は、ゲート線vggとFET１０４（１１４）との接続点に接続されている。
GND参照線vssrefは、GND線vssと同様に、一様な太さの一直線状の導体で、GND線vssに平行に配線されている。GND参照線fssrefの端部は、GND線vssの端部に接続されている。
ゲート参照線vggref、及び、GND参照線vssrefは、いずれも、それほど太くする必要はない。但し、GND参照線vssrefは、多少の電流が流れ込むため、太めの配線にすることが望ましい。
さらに、ゲート参照線vggrefとGND参照線vssrefとは、AC(Alternating Current)的には、十分にカップリングしていること、及び、近接して配線することが望ましい。
ゲート参照線vggref、及び、GND参照線vssrefは、vss電位の変動にかかわらず、一定の電位差を、カレントミラー回路５３の全域のバイアスアンプ１３０に提供することを目的とする配線である。
図１０において、バイアスアンプ１３０は、FET１４１，１４２，１４３，１４４，１４５，１４６，１４７，１４８，１４９、及び、１５０を有する。
FET１４１（他の第１のFET）は、nMOSのFETであり、ゲートが、ゲート参照線vggrefに、ソースが、GND参照線vssrefに、ドレインが、FET１４３のドレインに、それぞれ接続されている。
FET１４１は、カレントミラー回路５３のミラー元（電流源１０１、及び、FET１０２ないし１０４）をミラー元とし、FET１４１をミラー先とするカレントミラー回路（カレントミラー回路５３とは別系統のカレントミラー回路）を構成している。
FET１４２は、pMOSのFETであり、ゲートはドレインに、ソースは電源Vddに、ドレインは、FET１４３のソースに、それぞれ接続されている。
また、FET１４２は、ゲートが、FET１４５及び１４６のゲートにも接続されており、FET１４２をミラー元とするとともに、FET１４５及び１４６をミラー先とするカレントミラー回路を構成している。
FET１４３は、pMOSのFETであり、ゲートがドレインに接続され、さらに、そのゲートとドレインの接続点は、FET１４８のゲートに接続されている。FET１４３は、FET１４５のドレインソース間電圧を確保するためのFETである。
FET１４４は、pMOSのFETであり、ソースが電源Vddに、ドレインが、FET１４６のソースに、それぞれ接続されている。FET１４４は、上述したように、FET１４２とともに、カレントミラー回路を構成している。
FET１４５は、pMOSのFETであり、ソースが電源Vddに、ドレインが、FET１４８及び１４９のソースに、それぞれ接続されている。FET１４５は、上述したように、FET１４２とともに、カレントミラー回路を構成している。
FET１４６は、pMOSのFETであり、ゲートとドレインとが接続され、そのゲートとドレインとの接続点は、FET１４７のドレインと、FET１４９のゲートとに接続されている。
FET１４６は、FET１４１と１４７とのドレインソース間電圧を等しくし、さらには、FET１４２，１４４、及び、１４５のドレインソース間電圧を等しくするためのFETである。
すなわち、FET１４６のドレインソース間電圧を、FET１４３のドレインソース間電圧と等しくすると、FET１４１と１４７とのドレインソース間電圧を等しくなり、さらに、FET１４２，１４４、及び、１４５のドレインソース間電圧が等しくなる。
FET１４６は、バイアスアンプ１３０に設けなくても良いが、設けることにより、カレントミラー回路５３のミラー精度を向上させることができるので、設けた方が望ましい。
FET１４７（他の第２のFET）は、nMOSのFETであり、ゲートが、ゲート線vggを介して、ミラー先のFET１２１のゲートと接続され、ソースが、GND線vssを介して、ミラー先のFET１２１のソースと接続されている。
FET１４８及び１４９は、pMOSのFETであり、ソースどうしが接続されることにより差動対を構成している。FET１４８のドレインは、ゲート線vggに接続され、FET１４９のドレインは、FET１５０のドレインに接続されている。
FET１５０は、nMOSのFETであり、ゲートはドレインに、ソースはGND線vssに、それぞれ接続されている。
以上のように構成されるバイアスアンプ１３０では、FET１４１が、ゲート参照線vggrefとGND参照線vssrefとの間の一定の電位差を、ゲートドレイン電圧として動作し、その結果、FET１４１には、定電流iR（のドレイン電流）が流れる。
FET１４１に流れる定電流iRは、FET１４２及び１４４で構成されるカレントミラー回路で折り返され、その結果、FET１４４には、定電流iRに対応する電流としての、例えば、定電流iR（に等しい電流）が流れる。
一方、FET１４７には、ゲート線vggとGND線vssを介して、ミラー先のFET１２１と同一のゲートソース間電圧が与えられており、したがって、FET１４７には、ミラー先のFET１２１に流れるミラー電流iLに比例する電流iL'=a×iLが流れる。
ここで、FET１４７に流れる電流iL'=a×iLを表すaは、定数であるが、いま、説明を簡単にするために、a=1とすると、FET１４７には、ミラー先のFET１２１に流れるミラー電流iLと等しい電流iL'=iLが流れる。
以上のように、FET１４４には、定電流iRが流れ、FET１４７には、ミラー電流iLに等しい電流iL'が流れる。そのため、FET１４４と１４７との間の、FET１４６のドレインでは、FET１４４に流れる定電流iRとFET１４７に流れる電流iL'=iLとの差分iR-iL'に対応する電圧が生じる。
この差分iR-iL'に対応する電圧は、FET１４９のベースに印加され、これにより、差動対を構成するFET１４８及び１４９には、差分iR-iL'に対応する補正電流iCが流れる。
FET１４８に流れる補正電流iCは、ゲート線vggに流れ込み、これにより、FET１４８は、差分iR-iL'が0になるように、すなわち、ミラー電流iLに対応する電流iL'が、定電流iRに等しくなるように、ゲート線vggをバイアスする。
以上のように、図１０のバイアスアンプ１３０では、FET１４８及び１４９で構成される差動対が、FET１４１に流れる定電流iRに対応する電流iL'、すなわち、ここでは、例えば、定電流iRに等しい電流iL'がFET１４７に流れるように、ゲート線vggに補正電流iCを流すことで、FET１２１のゲートソース間電圧が一定電圧になるように、ゲート線vggをバイアスするフィードバックがかけられる。
例えば、GND線vssのvss電位が上昇した場合には、FET１２１のゲートソース間電圧が低下し、ミラー電流iLが減少する。ミラー電流iLが減少すると、そのミラー電流iLに等しいFET１４７の電流iL'も減少し、定電流iRとの差分iR-iL'が大になる。
差分iR-iL'が大になると、FET１４９のゲート電圧が上昇し、FET１４９とともに差動対を構成しているFET１４８が流す補正電流iCが増加する。
補正電流iCの増加によって、その補正電流iCが流れ込むゲート線vggのゲート電位vggは上昇し、これにより、GND線のvss電位の上昇により低下したFET１２１のゲートソース間電圧が上昇して元の電圧に戻り、減少したミラー電流iLも増加して元の電流に戻る。
なお、図１０において、GND参照線vssrefには、FET１４１から定電流iRが流れ込むため、その定電流iRが流れることによる電圧降下によって、GND参照線vssrefの電位の空間分布は、GND端子から遠いほど高い電位になる。
そのため、ゲート参照線vggrefとGND参照線vssrefとの間の電位差は、位置によって、幾分か異なる電位差になる。
ゲート参照線vggrefとGND参照線vssrefとの間の電位差を、位置に関わらず、一定値にする方法としては、例えば、ゲート参照線vggrefとGND参照線vssrefとを同一の太さの配線とし、ゲート参照線vggrefに、FET１４１が流す定電流iRに等しい電流を流す追加回路を、カレントミラー回路５３に設ける方法がある。
しかしながら、かかる追加回路は、定電流iRの変動要因となり、カレントミラー回路５３を不安定にするおそれがある。一方、定電流iR（及び定数a）として、小さい値を採用することにより、ゲート参照線vggrefとGND参照線vssrefとの間の電位差の、位置による違いは、抑制することができる。したがって、カレントミラー回路５３は、上述のような追加回路なしで構成することができる。
以上のように、第１及び第２の構成例のバイアスアンプ１３０によれば、大負荷のカレントミラー回路５３において、GND電位(vss電位）の空間分布の影響を抑制する、vgg電位の補正（補償）を行うことができる。
バイアスアンプ１３０によるvgg電位の補正によれば、GND線vssの幅を細くし、レイアウト面積を減少させることが可能になる。このレイアウト面積の減少の程度は、バイアスアンプ１３０の実装に必要な面積を遙かにしのぐことがあり得る。
また、第２の構成例のバイアスアンプ１３０によれば、vgg電位が、vss電位の変動に追従するように、ゲート線vggをバイアスすることで、FET１２１に流れるミラー電流iLの変動を抑制して、FET１２１のゲートソース間電圧を一定電圧に維持するので、上述したように、飽和領域で動作しているFET１２１についてだけ、ミラー電流iLが大きく増加することによって、不自然な模様がある画像が撮影されることを防止することができる。
第２の構成例のバイアスアンプ１３０は、例えば、画素からの電気信号の読み出しの高速化のために、VSL４２（図４）から引き抜く電流（負荷MOS電流）を、画素からの電気信号の読み出し時に、一時的に増加させる電流制御（負荷MOSブースト）を行う場合のように、vss電流が変動する場合に有効である。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、カレントミラー回路５３が、pMOSのFETで構成される場合には、上述の、カレントミラー回路５３がnMOSのFETで構成される場合の「電源」と「GND」とを相互に読み替えることになり、電源電位の空間分布の影響を抑制することができる。
また、一般に、nMOSのFETを用いたカレントミラー回路は、GNDの電位（vss電位）を基準に作られ、pMOSのFETを用いたカレントミラー回路は、電源Vddの電位を基準に作られるが、カレントミラー回路５３は、その他、例えば、仮想的なGNDや電源を基準に作ることができる。
さらに、カレントミラー回路５３は、イメージセンサ２の増幅Tr６４とともにSFを構成する電流源Iの他、いわゆるシングルスロープ方式のAD変換を行うADCを構成するコンパレータに設けられる電流源や、電流加算型のDACを構成する電流源等に適用することができる。
なお、本技術は、イメージセンサの他、ミラー先に、複数のFETを有するカレントミラー回路が用いられるデバイスに適用することができる。
また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
なお、本技術は、以下のような構成をとることができる。
＜１＞
カレントミラー回路のミラー先の複数のFET(Field effect transistor)のゲートを接続するゲート線に電流を流すことにより、前記複数のFETのゲートソース間電圧が一定電圧になるように、前記ゲート線をバイアスするバイアスアンプを備える
カレントミラー回路。
＜２＞
前記ミラー先のFETの数よりも少ない１以上の数の前記バイアスアンプを備える
＜１＞に記載のカレントミラー回路。
＜３＞
前記バイアスアンプは、
前記ミラー先のFETに流れるミラー電流に対応する電流を流す他のFETと、
前記他のFETに流れる電流を折り返し、前記ゲート線に流す折り返し用カレントミラー回路と
を有する
＜１＞又は＜２＞に記載のカレントミラー回路。
＜４＞
前記ゲート線に流れる前記電流を引き抜く引き抜き回路をさらに備え、
前記引き抜き回路は、前記カレントミラー回路のGND(ground)端子、又は、電源端子ごとに設けられる
＜１＞ないし＜３＞のいずれかに記載のカレントミラー回路。
＜５＞
前記カレントミラー回路のミラー元が、SF(Source Follower)構成のFETで駆動される
＜４＞に記載のカレントミラー回路。
＜６＞
前記SF構成のFETの電流源は、前記引き抜き回路を兼ねる
＜５＞に記載のカレントミラー回路。
＜７＞
前記バイアスアンプは、
前記カレントミラー回路のミラー元とともに、前記カレントミラー回路とは別系統のカレントミラー回路を構成する他の第１のFETと、
前記他の第１のFETに流れる電流に対応する電流が、他の第２のFETに流れるように、前記ゲート線に前記電流を流す差動対と、
ゲート及びソースが、前記ミラー先のFETのゲート及びソースとそれぞれ接続された前記他の第２のFETと
を有する
＜１＞又は＜２＞に記載のカレントミラー回路。
＜８＞
前記ミラー先のFETは、イメージセンサの画素ユニットの、SF(Source Follower)を構成するアンプトランジスタの電流源である
＜１＞ないし＜７＞のいずれかに記載のカレントミラー回路。
＜９＞
カレントミラー回路のミラー先の複数のFET(Field effect transistor)のゲートを接続するゲート線に電流を流すことにより、前記複数のFETのゲートソース間電圧が一定電圧になるように、前記ゲート線をバイアスする
ステップを含むカレントミラー回路の制御方法。
＜１０＞
光電変換を行う画素ユニットと、
カレントミラー回路と
を備え、
前記カレントミラー回路は、
前記画素ユニットの、SF(Source Follower)を構成するアンプトランジスタの電流源となる、前記カレントミラー回路のミラー先の複数のFET(Field effect transistor)と、
前記ミラー先の複数のFETのゲートを接続するゲート線に電流を流すことにより、前記複数のFETのゲートソース間電圧が一定電圧になるように、前記ゲート線をバイアスするバイアスアンプと
を有する
イメージセンサ。
１ 光学系， ２ イメージセンサ， ３ メモリ， ４ 信号処理部， ５ 出力部， ６制御部， １１ 画素アクセス部， １２ カラムI/F部， １３ 信号処理部， １４ タイミング制御部， ２１ 画素アレイ部， ２２ 行制御部， ２３ カラム処理部， ２４ 列制御部， ３１ 上基板， ３２ 下基板， ４１ 画素ユニット， ４２ VSL（垂直信号線）， ４３ 行信号線， ５１ DAC， ５２ ADC， ５３ 電流源， ５４ 電流制御機構， ６１ PD， ６２ないし６５ FET， １０１ 電流源， １０２ないし１０４ FET， １１１ 電流源， １１２ないし１１４，１２１ FET， １３０ バイアスアンプ， １３１ないし１３３，１４１ないし１５０ FET

Claims (10)

  1. カレントミラー回路のミラー先の複数のFET(Field effect transistor)のゲートを接続するゲート線に電流を流すことにより、前記複数のFETのゲートソース間電圧が一定電圧になるように、前記ゲート線をバイアスするバイアスアンプを備える
    カレントミラー回路。
  2. 前記ミラー先のFETの数よりも少ない１以上の数の前記バイアスアンプを備える
    請求項１に記載のカレントミラー回路。
  3. 前記バイアスアンプは、
    前記ミラー先のFETに流れるミラー電流に対応する電流を流す他のFETと、
    前記他のFETに流れる電流を折り返し、前記ゲート線に流す折り返し用カレントミラー回路と
    を有する
    請求項２に記載のカレントミラー回路。
  4. 前記ゲート線に流れる前記電流を引き抜く引き抜き回路をさらに備え、
    前記引き抜き回路は、前記カレントミラー回路のGND(ground)端子、又は、電源端子ごとに設けられる
    請求項３に記載のカレントミラー回路。
  5. 前記カレントミラー回路のミラー元が、SF(Source Follower)構成のFETで駆動される
    請求項４に記載のカレントミラー回路。
  6. 前記SF構成のFETの電流源は、前記引き抜き回路を兼ねる
    請求項５に記載のカレントミラー回路。
  7. 前記バイアスアンプは、
    前記カレントミラー回路のミラー元とともに、前記カレントミラー回路とは別系統のカレントミラー回路を構成する他の第１のFETと、
    前記他の第１のFETに流れる電流に対応する電流が、他の第２のFETに流れるように、前記ゲート線に前記電流を流す差動対と、
    ゲート及びソースが、前記ミラー先のFETのゲート及びソースとそれぞれ接続された前記他の第２のFETと
    を有する
    請求項２に記載のカレントミラー回路。
  8. 前記ミラー先のFETは、イメージセンサの画素ユニットの、SF(Source Follower)を構成するアンプトランジスタの電流源である
    請求項３に記載のカレントミラー回路。
  9. カレントミラー回路のミラー先の複数のFET(Field effect transistor)のゲートを接続するゲート線に電流を流すことにより、前記複数のFETのゲートソース間電圧が一定電圧になるように、前記ゲート線をバイアスする
    ステップを含むカレントミラー回路の制御方法。
  10. 光電変換を行う画素ユニットと、
    カレントミラー回路と
    を備え、
    前記カレントミラー回路は、
    前記画素ユニットの、SF(Source Follower)を構成するアンプトランジスタの電流源となる、前記カレントミラー回路のミラー先の複数のFET(Field effect transistor)と、
    前記ミラー先の複数のFETのゲートを接続するゲート線に電流を流すことにより、前記複数のFETのゲートソース間電圧が一定電圧になるように、前記ゲート線をバイアスするバイアスアンプと
    を有する
    イメージセンサ。
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