JPH03159410A - カレントミラー回路 - Google Patents
カレントミラー回路Info
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- JPH03159410A JPH03159410A JP1297730A JP29773089A JPH03159410A JP H03159410 A JPH03159410 A JP H03159410A JP 1297730 A JP1297730 A JP 1297730A JP 29773089 A JP29773089 A JP 29773089A JP H03159410 A JPH03159410 A JP H03159410A
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- current mirror
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Links
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- 238000000034 method Methods 0.000 description 10
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- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
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- 238000013459 approach Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—Dc amplifiers in which all stages are dc-coupled
- H03F3/343—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—Dc amplifiers in which all stages are dc-coupled
- H03F3/343—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only
- H03F3/345—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only with field-effect devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はＭＯＳＩ−ランジスタを主体として構成された
カレントミラ−回路に係り、特に周波数帯域幅が広く、
かつ低電圧動作が可能なカレントミラー回路に関する。
カレントミラ−回路に係り、特に周波数帯域幅が広く、
かつ低電圧動作が可能なカレントミラー回路に関する。
（従来の技術）
カレントミラー回路は、簡単なバイアス回路や演算増幅
器および全モノリシック構成のＡ／Ｄ変換器など、広い
範囲にわたるアナログ回路設計に利用されている。カレ
ントミラ−回路を利用するほとんどの用途において、扱
う電流信号の周波数帯域幅が広いことが要求される。帯
域幅が減少すると、カレントミラーを利用する回路全体
の性能を低下させることが多いからである。
器および全モノリシック構成のＡ／Ｄ変換器など、広い
範囲にわたるアナログ回路設計に利用されている。カレ
ントミラ−回路を利用するほとんどの用途において、扱
う電流信号の周波数帯域幅が広いことが要求される。帯
域幅が減少すると、カレントミラーを利用する回路全体
の性能を低下させることが多いからである。
カレントミラー回路の設計上および仕様上のもう一つの
重要な事項は、バイアス電圧レベルである。低電力・高
速アナログ回路に用いる場合、カレントミラー回路のバ
イアス電圧レベルを下げることが電力の節減に有効とな
る。
重要な事項は、バイアス電圧レベルである。低電力・高
速アナログ回路に用いる場合、カレントミラー回路のバ
イアス電圧レベルを下げることが電力の節減に有効とな
る。
第９図はＭＯＳ｝−ランジスタを用いたカレントミラ−
回路の基本構成を示したものである。
回路の基本構成を示したものである。
このカレントミラ−回路は、特性の揃った同一チャネル
型の二つのＭＯＳトランジスタ３，４によって構成され
る。ダイオード接続された第１のＭＯＳトランジスタ３
は人力素子として働き、良く知られている式（１）に従
って、電流入力端子１に人力された電流信号（電流値を
ＩＩＮとする）をノードＡ（電流入力端子１）での電圧
信号Ｖ （Ａ）に変換する。
型の二つのＭＯＳトランジスタ３，４によって構成され
る。ダイオード接続された第１のＭＯＳトランジスタ３
は人力素子として働き、良く知られている式（１）に従
って、電流入力端子１に人力された電流信号（電流値を
ＩＩＮとする）をノードＡ（電流入力端子１）での電圧
信号Ｖ （Ａ）に変換する。
Ｖ （Ａ） ＝ Ｖ ＧＳ３
第２のＭＯＳトランジスタ４は出力素子として働き、式
（２）に従ってノードＡでの電圧信号Ｖ （Ａ）を電流
信号Ｉ。ＬＩＴに変換して、電流出力端子２に送り出す
。
（２）に従ってノードＡでの電圧信号Ｖ （Ａ）を電流
信号Ｉ。ＬＩＴに変換して、電流出力端子２に送り出す
。
ＩＯＵＴ’″Ｉ Ｄ４
なお、式（１）（２）では簡単のため、ＭＯＳトランジ
スタ３，４のドレイン・ソース間抵抗は無限小（λ一〇
）と仮定して、無視している。
スタ３，４のドレイン・ソース間抵抗は無限小（λ一〇
）と仮定して、無視している。
式（１）と〈２）を組合わせると、式（３）により表わ
されるカレントミラー回路の総合伝達関数が得られる。
されるカレントミラー回路の総合伝達関数が得られる。
式（１）〜（３）において、ｖＴはトランジスタ３，４
の閾値電圧、ｋ′一μＣｏｘ（μは移動度、ＣＯＸはオ
キサイド・キャバシタンス） 、Ｖｃｓｓはトランジス
タ３のゲート・ソース間電圧、Ｗ． Ｌ３はトランジ
スタ３のゲート幅およびゲート長、Ｗ４，Ｌ４はトラン
ジスタ３のゲート幅およびゲート長である。
の閾値電圧、ｋ′一μＣｏｘ（μは移動度、ＣＯＸはオ
キサイド・キャバシタンス） 、Ｖｃｓｓはトランジス
タ３のゲート・ソース間電圧、Ｗ． Ｌ３はトランジ
スタ３のゲート幅およびゲート長、Ｗ４，Ｌ４はトラン
ジスタ３のゲート幅およびゲート長である。
ノードＡにおける最小バイアス電圧レベルは、式（１）
で決まる。この最小バイアス電圧レベルは、所定の人力
電流レベルおよびＭＯＳトランジスタの製造プロセスに
対して、Ｗ，を増すかＬ，を戚らすことＩＣよって、下
げることができる。
で決まる。この最小バイアス電圧レベルは、所定の人力
電流レベルおよびＭＯＳトランジスタの製造プロセスに
対して、Ｗ，を増すかＬ，を戚らすことＩＣよって、下
げることができる。
一方、このカレントミラー回路の帯域幅は、トランジス
タ３．４のゲート・キャバシタンスおよびダイオード構
成のトランジスタ３の小信号抵抗により本質的に制限さ
れる。トランジスタ３，４のゲート・キャパシタンスＣ
。Ａ７８は、式（４）により近似することができる。
タ３．４のゲート・キャバシタンスおよびダイオード構
成のトランジスタ３の小信号抵抗により本質的に制限さ
れる。トランジスタ３，４のゲート・キャパシタンスＣ
。Ａ７８は、式（４）により近似することができる。
また、トランジスタ３の小信号抵抗ｒ１。．は、次式（
５）によって求められる。
５）によって求められる。
なお、Ｗ，ＬはＭＯＳ｝−ランジスタ３，４のゲート幅
およびゲート長を共通に表わしている。
およびゲート長を共通に表わしている。
式（４）および（５）を組合わせると、式（６）によっ
て決まる主極（ドミナント・ポール）が得られる。
て決まる主極（ドミナント・ポール）が得られる。
ｘ −Ｗ４ ／Ｗ，， Ｌ−Ｌ，−Ｌ，低電圧または
大電流の用途の場合、カレントミラ−回路のバイアス電
圧レベルを適度に保っておくには、トランジスタ３のゲ
ート幅Ｗ，を大きくしなければならない。しかしながら
、ゲート幅Ｗ３を大きくすると式（６）から分かるよう
にカレントミラ二回路の帯域幅が減少する。
大電流の用途の場合、カレントミラ−回路のバイアス電
圧レベルを適度に保っておくには、トランジスタ３のゲ
ート幅Ｗ，を大きくしなければならない。しかしながら
、ゲート幅Ｗ３を大きくすると式（６）から分かるよう
にカレントミラ二回路の帯域幅が減少する。
帯域幅の問題を改善したカレントミラ−回路として、第
１０図に示すようにソース・フォロワ構成の第３のＭＯ
Ｓトランジスタ６を追加し、電流入力端子１をＭＯＳト
ランジスタ３，４のゲート・キャバシタンスからバッフ
ァすることが知られている。トランジスタ６は定電流［
７によってバイアスされている。この場合、トランジス
タ３のバイアス電流Ｉ，を入力電流Ｉ ＩＮより大きく
することができ、かつトランジスタ６の面積をトランジ
スタ３よりかなり大きくすることができると仮定すると
、ノードＣ（トランジスタ３．４のゲート）における極
をノードＢ（電流入力端子１）より高い周波数に移行す
ることができ、広帯域化を達或できる。
１０図に示すようにソース・フォロワ構成の第３のＭＯ
Ｓトランジスタ６を追加し、電流入力端子１をＭＯＳト
ランジスタ３，４のゲート・キャバシタンスからバッフ
ァすることが知られている。トランジスタ６は定電流［
７によってバイアスされている。この場合、トランジス
タ３のバイアス電流Ｉ，を入力電流Ｉ ＩＮより大きく
することができ、かつトランジスタ６の面積をトランジ
スタ３よりかなり大きくすることができると仮定すると
、ノードＣ（トランジスタ３．４のゲート）における極
をノードＢ（電流入力端子１）より高い周波数に移行す
ることができ、広帯域化を達或できる。
しかしながら、ノードＢ（電流入力端子１）におけるバ
イアス電圧レベルは第９図のノードＡにおけるそれに比
較してほぼ２倍となる。すなわち、ノードＣにおけるバ
イアス電圧レベルはトランジスタ３，４の閾値電圧ｖ７
に等しく、ほぼＩＶであるのに対し、ノードＢにおける
バイアス電圧レベルはこれにトランジスタ６の閾値電圧
ｖ丁がさらに加わるので、ほぼ２ｖとなる。従って、こ
の第１０図のカレントミラー回路は、低電圧動作の用途
には適さない。
イアス電圧レベルは第９図のノードＡにおけるそれに比
較してほぼ２倍となる。すなわち、ノードＣにおけるバ
イアス電圧レベルはトランジスタ３，４の閾値電圧ｖ７
に等しく、ほぼＩＶであるのに対し、ノードＢにおける
バイアス電圧レベルはこれにトランジスタ６の閾値電圧
ｖ丁がさらに加わるので、ほぼ２ｖとなる。従って、こ
の第１０図のカレントミラー回路は、低電圧動作の用途
には適さない。
（発明が解決しようとする課題）
上述したように、従来のＭＯＳトランジスタを用いたカ
レントミラー回路は、広帯域幅の特性を得ようとすると
人力電流信号を電圧信号に変換するためのＭＯＳトラン
ジスタのバイアス電圧レベルが大きくなってしまい、低
電圧動作の要求を満たすことが難しくなるという問題が
あった。
レントミラー回路は、広帯域幅の特性を得ようとすると
人力電流信号を電圧信号に変換するためのＭＯＳトラン
ジスタのバイアス電圧レベルが大きくなってしまい、低
電圧動作の要求を満たすことが難しくなるという問題が
あった。
本発明は、広帯域幅と低電圧動作の要求を同時に満たす
ことができるカレントミラ−回路を提供することを目的
とする。
ことができるカレントミラ−回路を提供することを目的
とする。
［発明の構戊］
（課題を解決するための手段）
本発明においては、カレントミラー回路の基本構成要素
である第１および第２のＭＯＳトランジスタとは電流キ
ャリアが逆極性のトランジスタによりバッファ回路が構
威され、このバツファの入力端が電流入力端子に、出力
端が第１および第２のＭＯＳトランジスタのゲートに接
続される。電流キャリアは、バイポーラトランジスタの
場合は少数キャリア、ＭＯＳトランジスタの場合は多数
キャリアである。従って、第１および第２のＭＯＳトラ
ンジスタがＮチャネルの場合、バッファ回路にはＰＮＰ
型パイポ−ラトランジスタまたはＰチャネルＭＯＳトラ
ンジスタが用いられ、第１および第２のＭＯＳ｝ラ・ン
ジスタがＰチャネルの場合、バッファ回路にはＮＰＮ型
バイポーラトランジスタまたはＮチャネルＭＯＳトラン
ジスタが用いられる。
である第１および第２のＭＯＳトランジスタとは電流キ
ャリアが逆極性のトランジスタによりバッファ回路が構
威され、このバツファの入力端が電流入力端子に、出力
端が第１および第２のＭＯＳトランジスタのゲートに接
続される。電流キャリアは、バイポーラトランジスタの
場合は少数キャリア、ＭＯＳトランジスタの場合は多数
キャリアである。従って、第１および第２のＭＯＳトラ
ンジスタがＮチャネルの場合、バッファ回路にはＰＮＰ
型パイポ−ラトランジスタまたはＰチャネルＭＯＳトラ
ンジスタが用いられ、第１および第２のＭＯＳ｝ラ・ン
ジスタがＰチャネルの場合、バッファ回路にはＮＰＮ型
バイポーラトランジスタまたはＮチャネルＭＯＳトラン
ジスタが用いられる。
バッフ７回路を構成するトランジスタは、上述のように
ＭＯＳトランジスタおよびバイポーラトランジスタのい
ずれでもよいが、低電圧動作の点ではバイポーラトラン
ジスタがより有利である。バイポーラトランジスタを用
いたバッファ回路では、そのバイポーラトランジスタは
エミッタフォロワ接続され、ベースが電流入力端子に、
エミッタが第１および第２のＭＯＳトランジスタのゲー
トに、コレクタは第１および第２のＭＯＳトランジスタ
のソースにそれぞれ接続される。また、このバイポーラ
トランジスタのエミッタに定電流源が接続される。
ＭＯＳトランジスタおよびバイポーラトランジスタのい
ずれでもよいが、低電圧動作の点ではバイポーラトラン
ジスタがより有利である。バイポーラトランジスタを用
いたバッファ回路では、そのバイポーラトランジスタは
エミッタフォロワ接続され、ベースが電流入力端子に、
エミッタが第１および第２のＭＯＳトランジスタのゲー
トに、コレクタは第１および第２のＭＯＳトランジスタ
のソースにそれぞれ接続される。また、このバイポーラ
トランジスタのエミッタに定電流源が接続される。
（作用）
このように構威されたカレントミラ−回路では、電流入
力端子から見たキャバシタンスはバイアス回路の人力キ
ャバシタンスで決まるから、第１および第２のＭＯＳト
ランジスタのゲート・キャバシタンスより減少する。こ
れによりカレントミラ−回路の帯域幅、さらにはカレン
トミラーを使用する回路全体の帯域幅が広くなる。
力端子から見たキャバシタンスはバイアス回路の人力キ
ャバシタンスで決まるから、第１および第２のＭＯＳト
ランジスタのゲート・キャバシタンスより減少する。こ
れによりカレントミラ−回路の帯域幅、さらにはカレン
トミラーを使用する回路全体の帯域幅が広くなる。
また、第１および第２のＭＯＳトランジスタと電流キャ
リアの極性が逆のトランジスタにより構成されたバッフ
ァ回路を用いると、カレントミラ−回路の入力電流信号
を電圧信号に変換するための入力素子である第１のＭＯ
Ｓトランジスタのドレイン電位は、バッファ回路のトラ
ンジスタのベース・エミッタ間電圧又はゲート・ソース
間電圧（閾値電圧）だけ第１のＭＯＳトランジスタのソ
ース電位に近付く。すなわち、第１のＭＯＳトランジス
タのドレイン・ソース間電圧が低くなり、カレントミラ
ー全体の比例動作に必要なバイアス電圧レベルが引き下
げられ、低電圧動作が可能となる。また、これにより第
１および第２のＭＯＳトランジスタのゲート幅を小さく
することができ、所定の入出力電流に対するカレントミ
ラ−回路の配置面積が小さくなる。
リアの極性が逆のトランジスタにより構成されたバッフ
ァ回路を用いると、カレントミラ−回路の入力電流信号
を電圧信号に変換するための入力素子である第１のＭＯ
Ｓトランジスタのドレイン電位は、バッファ回路のトラ
ンジスタのベース・エミッタ間電圧又はゲート・ソース
間電圧（閾値電圧）だけ第１のＭＯＳトランジスタのソ
ース電位に近付く。すなわち、第１のＭＯＳトランジス
タのドレイン・ソース間電圧が低くなり、カレントミラ
ー全体の比例動作に必要なバイアス電圧レベルが引き下
げられ、低電圧動作が可能となる。また、これにより第
１および第２のＭＯＳトランジスタのゲート幅を小さく
することができ、所定の入出力電流に対するカレントミ
ラ−回路の配置面積が小さくなる。
（実施例）
以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例であり、Ｎウエル型ＣＭＯＳ
プロセス又はＢｉＣＭＯＳプロセスにより構成されるＮ
ＭＯＳ （ＮチャネルＭＯＳ）型カレントミラー回路に
本発明を適用している。
プロセス又はＢｉＣＭＯＳプロセスにより構成されるＮ
ＭＯＳ （ＮチャネルＭＯＳ）型カレントミラー回路に
本発明を適用している。
第１図において、第１のＮＭＯＳトランジスタ１３のド
レインは電流入力端子１１に接続され、ソースは定電位
点１５（例えばグラウンド）に接続されている。また、
第１のＮＭＯＳトランジスタ１３とゲートが相互に接続
された第２のＮＭＯＳトランジスタ１４のドレインは電
流出力端子１２に接続され、ソースは定電位点１５に接
続されている。
レインは電流入力端子１１に接続され、ソースは定電位
点１５（例えばグラウンド）に接続されている。また、
第１のＮＭＯＳトランジスタ１３とゲートが相互に接続
された第２のＮＭＯＳトランジスタ１４のドレインは電
流出力端子１２に接続され、ソースは定電位点１５に接
続されている。
ＰＮＰ型バイポーラトランジスタ（以下、ＰＮＰトラン
ジスタという）１６は、定電流源１７と共にエミッタフ
オロワのバツファ回路を構成しており、バッファ回路の
人力端であるＰＮＰＩ−ランジスタ１６のベースは電流
入力端子１１（第１のＮＭＯＳトランジスタ１３のドレ
イン）に接続され、バッファ回路の出力端であるエミッ
タは第１および第２のＮＭＯＳトランジスタ１３．１４
のゲートおよび定電流源１７の一端に接続され、コレク
タは定電位点１５に接続されている。定電流源１７はＰ
ＮＰトランジスタ１６にＤＣ電流バイアスを与えるため
のものであり、その他端は例えば図示しない正極性電源
に接続される。
ジスタという）１６は、定電流源１７と共にエミッタフ
オロワのバツファ回路を構成しており、バッファ回路の
人力端であるＰＮＰＩ−ランジスタ１６のベースは電流
入力端子１１（第１のＮＭＯＳトランジスタ１３のドレ
イン）に接続され、バッファ回路の出力端であるエミッ
タは第１および第２のＮＭＯＳトランジスタ１３．１４
のゲートおよび定電流源１７の一端に接続され、コレク
タは定電位点１５に接続されている。定電流源１７はＰ
ＮＰトランジスタ１６にＤＣ電流バイアスを与えるため
のものであり、その他端は例えば図示しない正極性電源
に接続される。
電流入力端子１１および電流出力端子１２は、カレント
ミラ−回路が適用される回路（例えば差動増幅器のＰＭ
ＯＳトランジスタからなる増幅素子）を介して図示しな
い正極性電源に接続される。
ミラ−回路が適用される回路（例えば差動増幅器のＰＭ
ＯＳトランジスタからなる増幅素子）を介して図示しな
い正極性電源に接続される。
このように構成されたカレントミラ−回路では、前述の
式（２）に従って出力電流信号Ｉ。ｕ７が発生される。
式（２）に従って出力電流信号Ｉ。ｕ７が発生される。
従って、このカレントミラー回路の伝達関数は、第９図
および第１０図のカレントミラー回路と同じく、式（３
）に示した通りとなる。
および第１０図のカレントミラー回路と同じく、式（３
）に示した通りとなる。
ここで、ＰＮＰ トランジスタ１６と定電流源１７とで
構成されるバッファ回路は、入力端であるＰＮＰ トラ
ンジスタ１６のベースに接続された電流入力端子１１に
第１および第２のＮＭＯＳトランジスタ１３．１４のゲ
ート・キャバシタンスが影響しないようなバッファ作用
を行なう。従って、電流入力端子１１から見た人力キャ
バシタンスはトランジスタ１６のべ一ス側を見たキャバ
シタンスとなり、ＮＭＯＳトランジスタ１３．１４のゲ
ート●キャパシタンスより小さい。これにより、カレン
トミラ−回路の高周波特性が向上し、帯域幅が増大する
。
構成されるバッファ回路は、入力端であるＰＮＰ トラ
ンジスタ１６のベースに接続された電流入力端子１１に
第１および第２のＮＭＯＳトランジスタ１３．１４のゲ
ート・キャバシタンスが影響しないようなバッファ作用
を行なう。従って、電流入力端子１１から見た人力キャ
バシタンスはトランジスタ１６のべ一ス側を見たキャバ
シタンスとなり、ＮＭＯＳトランジスタ１３．１４のゲ
ート●キャパシタンスより小さい。これにより、カレン
トミラ−回路の高周波特性が向上し、帯域幅が増大する
。
特に、バイポーラトランジスタの相互コンダクタンス（
ｇｍ）はＣＭＯＳトランジスタの相互コンダクタンスよ
り大きいのが普通であるから、バイポーラトランジスタ
をバツファ回路に用いた本文施例のカレントミラー回路
は、従来の広帯域化した第１０図のカレントミラー回路
より帯域幅を更に広くとることができる。
ｇｍ）はＣＭＯＳトランジスタの相互コンダクタンスよ
り大きいのが普通であるから、バイポーラトランジスタ
をバツファ回路に用いた本文施例のカレントミラー回路
は、従来の広帯域化した第１０図のカレントミラー回路
より帯域幅を更に広くとることができる。
また、第１のＮＭＯＳトランジスタ１３のドレイン電位
はゲート電位よりバッフ７回路のＰＮＰ トランジスタ
１６のベース・エミッタ間電圧ＶＢ！！分だけ高くなり
、その分だけＮＭＯ Ｓトランジスタ１３のドレイン●
ソース間電圧ＶＤＳが小さくなって、ＮＭＯＳトランジ
スタ１３のドレインのバイアス電圧レベルが小さくなる
ため、低電圧動作に有利となる。具体的にはＮＭＯＳト
ランジスタ１３のゲート●ソース間電圧（閾値電圧Ｖ，
にほぼ等しい）をｖＧ５とすると、Ｖａｓ”ＩＶ、Ｖｓ
ｉ＝０．７Ｖであルカら、Ｖｏｓ＝Ｖａｓ Ｖｇｉ！
０．３Ｖとなり、第１０図に示した従来のカレントミラ
ー回路におけるＮＭＯＳトランジスタ３のゲート・ソー
ス間電圧（約２Ｖ）より大幅に小さくなる。
はゲート電位よりバッフ７回路のＰＮＰ トランジスタ
１６のベース・エミッタ間電圧ＶＢ！！分だけ高くなり
、その分だけＮＭＯ Ｓトランジスタ１３のドレイン●
ソース間電圧ＶＤＳが小さくなって、ＮＭＯＳトランジ
スタ１３のドレインのバイアス電圧レベルが小さくなる
ため、低電圧動作に有利となる。具体的にはＮＭＯＳト
ランジスタ１３のゲート●ソース間電圧（閾値電圧Ｖ，
にほぼ等しい）をｖＧ５とすると、Ｖａｓ”ＩＶ、Ｖｓ
ｉ＝０．７Ｖであルカら、Ｖｏｓ＝Ｖａｓ Ｖｇｉ！
０．３Ｖとなり、第１０図に示した従来のカレントミラ
ー回路におけるＮＭＯＳトランジスタ３のゲート・ソー
ス間電圧（約２Ｖ）より大幅に小さくなる。
さらに、バイアス電圧レベルが低くなると、ＭＯＳトラ
ンジスタ１３，１４のゲート幅を小さくすることができ
るので、一定の人出力電流！ＩＮ＋ＩＯＬＩ７に対して
カレントミラー回路の配置面積をｍｌＯ図の場合より小
さくすることができる。
ンジスタ１３，１４のゲート幅を小さくすることができ
るので、一定の人出力電流！ＩＮ＋ＩＯＬＩ７に対して
カレントミラー回路の配置面積をｍｌＯ図の場合より小
さくすることができる。
なお、この第１図のカレントミラー回路ではＮＭＯＳト
ランジスタ１３が三極管動作モード（一般的には、非線
形動作モード）に入る可能性を考慮する必要がある。非
線形動作モードは、理論的にはＭＯＳトランジスタを用
いた回路の場合、式（７）で示すようにゲート電位がド
レイン電位より閾値電圧ｖＴだけ大きくなったときに生
じる。
ランジスタ１３が三極管動作モード（一般的には、非線
形動作モード）に入る可能性を考慮する必要がある。非
線形動作モードは、理論的にはＭＯＳトランジスタを用
いた回路の場合、式（７）で示すようにゲート電位がド
レイン電位より閾値電圧ｖＴだけ大きくなったときに生
じる。
ＶＤＧ＜ ＶＴ （ＮＭＯＳ（７）場合）ＶＤ，＜
Ｖｔ （ＰＭＯＳの場合）（７）これ故、第１図の
カレントミラー回路の場合、ＮＭＯＳトランジスタ１３
の閾値電圧ｖＴがＰＮＰ トランジスタ１６のベース・
エミッタ間電圧ｖＢεより大きければ、トランジスタ１
３が非線形動作モードに到達することはない。
Ｖｔ （ＰＭＯＳの場合）（７）これ故、第１図の
カレントミラー回路の場合、ＮＭＯＳトランジスタ１３
の閾値電圧ｖＴがＰＮＰ トランジスタ１６のベース・
エミッタ間電圧ｖＢεより大きければ、トランジスタ１
３が非線形動作モードに到達することはない。
第２図は本発明の第２の実施例であり、Ｐウエル型ＣＭ
ＯＳプロセスまたはＢ ｉ ＣＭＯＳプロセスにより構
成されるＰＭＯＳ （ＰチャネルＭＯＳ）型カレントミ
ラ−回路への適用例である。この実施例においては、第
１図におけるＮＭＯＳトランジスタ１３，１４に代えて
ＰＭＯＳトランジスタ２３．２４が用いられ、ＰＮＰト
ランジスタ１６に代えてＮＰＮ トランジスタ２６が用
いられている点以外は第１図と同様であり、電流入力端
子２１、電流出力端子２２、定電位点２５、定電流源２
７の役割は第１図と同じである。従って、詳細な動作説
明は省略する。
ＯＳプロセスまたはＢ ｉ ＣＭＯＳプロセスにより構
成されるＰＭＯＳ （ＰチャネルＭＯＳ）型カレントミ
ラ−回路への適用例である。この実施例においては、第
１図におけるＮＭＯＳトランジスタ１３，１４に代えて
ＰＭＯＳトランジスタ２３．２４が用いられ、ＰＮＰト
ランジスタ１６に代えてＮＰＮ トランジスタ２６が用
いられている点以外は第１図と同様であり、電流入力端
子２１、電流出力端子２２、定電位点２５、定電流源２
７の役割は第１図と同じである。従って、詳細な動作説
明は省略する。
第３図は第１図のカレントミラ−回路をＮウェル型ＣＭ
ＯＳプロセスで実現する場合の素子構造を模式的に示す
断面図である。但し、第３図では第１図の定電流源１７
を省略している。
ＯＳプロセスで実現する場合の素子構造を模式的に示す
断面図である。但し、第３図では第１図の定電流源１７
を省略している。
第３図に示すように、Ｐ型基板３１の表面にＮ層３４，
３５．３６．３７が形成される事によりＮ層３４をドレ
イン領域、Ｎ層３５をソース領域とする第１のＮＭＯＳ
トランジスタ１３が構成され、Ｎ層３６をドレイン領域
、Ｎ層３７をソース領域とする３＠２のＮＭＯＳトラン
ジス夕１４が構成される。ゲート電極３８．３９は互い
に接続され、ＮＭＯｓトランジスタ１３．１４の共通ゲ
ートとなる。
３５．３６．３７が形成される事によりＮ層３４をドレ
イン領域、Ｎ層３５をソース領域とする第１のＮＭＯＳ
トランジスタ１３が構成され、Ｎ層３６をドレイン領域
、Ｎ層３７をソース領域とする３＠２のＮＭＯＳトラン
ジス夕１４が構成される。ゲート電極３８．３９は互い
に接続され、ＮＭＯｓトランジスタ１３．１４の共通ゲ
ートとなる。
一方、Ｐ型基板３１にＮウヱル３２が埋め込まれ、この
Ｎウェル３２にＰ層３３が形成される事により、基板３
１をコレクタ領域、Ｎウエル３２をベース領域、Ｐ層３
３をエミッタ領域とする、破線で示されるＰＮＰ型の寄
生バイポーラトランジスタが形威され、この寄生バイポ
ーラトランジスタがバッファ回路のＰＮＰ トランジス
タ１６として用いられる。
Ｎウェル３２にＰ層３３が形成される事により、基板３
１をコレクタ領域、Ｎウエル３２をベース領域、Ｐ層３
３をエミッタ領域とする、破線で示されるＰＮＰ型の寄
生バイポーラトランジスタが形威され、この寄生バイポ
ーラトランジスタがバッファ回路のＰＮＰ トランジス
タ１６として用いられる。
このように、寄生バイポーラトランジスタを用いること
によって、通常のＣＭＯＳプロセスを特に変えることな
（（ＢｉＣＭＯＳプロセスなどを用いることな＜）、バ
イポーラトランジスタによるバッファ回路を利用するこ
とができる。
によって、通常のＣＭＯＳプロセスを特に変えることな
（（ＢｉＣＭＯＳプロセスなどを用いることな＜）、バ
イポーラトランジスタによるバッファ回路を利用するこ
とができる。
第４図は第２図のカレントミラ−回路をＰウェル型ＣＭ
ＯＳプロセスで実現する場合の素子構造を模式的に示す
断面図であり、第３図とは各部の極性が反対となるだけ
で、基本構成は同じである。すなわち、Ｎ型基板４１の
表面にＰ層４４，４５，４６．４７が形成され、４４を
ドレイン領域、４５をソース領域とする第１のＰＭＯＳ
トランジスタ２３が構成され、４６をドレイン領域、４
７をソース頗域とする第２のＰＭＯＳＩ−ランジスタ２
４が構成される。ゲート電極４８．４９は互いに接続さ
れ、ＮＭＯ Ｓトランジスタ２３．２４の共通ゲートと
なる。
ＯＳプロセスで実現する場合の素子構造を模式的に示す
断面図であり、第３図とは各部の極性が反対となるだけ
で、基本構成は同じである。すなわち、Ｎ型基板４１の
表面にＰ層４４，４５，４６．４７が形成され、４４を
ドレイン領域、４５をソース領域とする第１のＰＭＯＳ
トランジスタ２３が構成され、４６をドレイン領域、４
７をソース頗域とする第２のＰＭＯＳＩ−ランジスタ２
４が構成される。ゲート電極４８．４９は互いに接続さ
れ、ＮＭＯ Ｓトランジスタ２３．２４の共通ゲートと
なる。
一方、Ｎ型基板４１にＰウエル４２が埋め込まれ、この
Ｐウエル４２にＮ層４３が形成され、基板４１をコレク
タ領域、Ｐウェル４２をベース領域、Ｎ層４３をエミッ
タ領域とする、破線で示されるＰＮＰ型の寄生バイポー
ラトランジスタが形成され、この寄生バイポーラトラン
ジスタがバッファ回路のＮＰＮトランジスタ２６として
用いられる。
Ｐウエル４２にＮ層４３が形成され、基板４１をコレク
タ領域、Ｐウェル４２をベース領域、Ｎ層４３をエミッ
タ領域とする、破線で示されるＰＮＰ型の寄生バイポー
ラトランジスタが形成され、この寄生バイポーラトラン
ジスタがバッファ回路のＮＰＮトランジスタ２６として
用いられる。
第５図は本発明の第３の実施例であり、第１の実施例に
おけるバッファ回路のＰＮＰトランジスタ１６に代えて
ＰＭＯＳトランジスタ１８を用いている。また、第６図
は本発明の第４の実施例であり、第３の実施例における
バッファ回路のＮＰＮ トランジスタ２６に代えてＮＭ
ＯＳトランジスタ２８を用いたものである。
おけるバッファ回路のＰＮＰトランジスタ１６に代えて
ＰＭＯＳトランジスタ１８を用いている。また、第６図
は本発明の第４の実施例であり、第３の実施例における
バッファ回路のＮＰＮ トランジスタ２６に代えてＮＭ
ＯＳトランジスタ２８を用いたものである。
第３および第４の実施例によれば、ＭＯＳトランジスタ
の相互コンダクタンスｇｍがバイポーラトランジスタの
それに比較して小さいため、帯域幅の面では第１および
第２の実施例に比べ不利となるが、バッファ回路を用い
ない第９図の一般的なカレントミラ−回路に比較すれば
、はるかに広帯域となる。
の相互コンダクタンスｇｍがバイポーラトランジスタの
それに比較して小さいため、帯域幅の面では第１および
第２の実施例に比べ不利となるが、バッファ回路を用い
ない第９図の一般的なカレントミラ−回路に比較すれば
、はるかに広帯域となる。
また、第３図の実施例の場き、第１の
ＮＭＯＳトランジスタ１３のドレイン電位はゲート電位
よりバッファ回路のＮＭＯＳＩ−ランジスタ２８のゲー
ト・ソース間電圧ＶＣＳ分だけ高くなり、その分だけＮ
ＭＯＳトランジスタ２３のドレイン・ソース間電圧ＶＤ
Ｓが小さくなるため、低電圧動作に有利となる。第４の
実施例の場合、第１のＮＭＯＳトランジスタ２３のドレ
イン電位はゲート電位よりバッファ回路のＰＭＯＳトラ
ンジスタ１８のゲート・ソース間電圧ＶＣＳ分だけ低く
なり、その分だけＮＭＯ Ｓトランジスタ２３のドレイ
ン●ソース間電圧ｖｐ，が小さくなるため、同様に低電
圧動作に有利となる。
よりバッファ回路のＮＭＯＳＩ−ランジスタ２８のゲー
ト・ソース間電圧ＶＣＳ分だけ高くなり、その分だけＮ
ＭＯＳトランジスタ２３のドレイン・ソース間電圧ＶＤ
Ｓが小さくなるため、低電圧動作に有利となる。第４の
実施例の場合、第１のＮＭＯＳトランジスタ２３のドレ
イン電位はゲート電位よりバッファ回路のＰＭＯＳトラ
ンジスタ１８のゲート・ソース間電圧ＶＣＳ分だけ低く
なり、その分だけＮＭＯ Ｓトランジスタ２３のドレイ
ン●ソース間電圧ｖｐ，が小さくなるため、同様に低電
圧動作に有利となる。
第７図は本発明の第５の実施例であり、第５図における
バイアス回路におけるＥ（エンハンスメント）型のＰＭ
ＯＳｔ−ランジスタ１８をＤ（デプレッシラン）型のＰ
ＭＯＳトランジスタ１つに置き換えたものである。また
、第８図は本発明の第６の実施例であり、第４の実施例
におけるバッファ回路のＥ型のＮＭＯＳトランジスタ２
８をＤ型のＮＭＯＳ トランジスタ２９に置き換えたも
のである。
バイアス回路におけるＥ（エンハンスメント）型のＰＭ
ＯＳｔ−ランジスタ１８をＤ（デプレッシラン）型のＰ
ＭＯＳトランジスタ１つに置き換えたものである。また
、第８図は本発明の第６の実施例であり、第４の実施例
におけるバッファ回路のＥ型のＮＭＯＳトランジスタ２
８をＤ型のＮＭＯＳ トランジスタ２９に置き換えたも
のである。
第７図におけるＤ型ＰＭＯＳトランジスタ１９は、その
ゲート電位がドレイン電位より高くとも低くとも動作で
き、また第８図におけるＤ型ＰＭＯＳトランジスタ２つ
は、そのゲート電位がドレイン電位よりも低くとも高く
とも動作できる。従って、これらの実施例によれば、先
の実施例と同様の効果が得られる上、広い範囲の電源電
圧に対して動作することができるという利点を有する。
ゲート電位がドレイン電位より高くとも低くとも動作で
き、また第８図におけるＤ型ＰＭＯＳトランジスタ２つ
は、そのゲート電位がドレイン電位よりも低くとも高く
とも動作できる。従って、これらの実施例によれば、先
の実施例と同様の効果が得られる上、広い範囲の電源電
圧に対して動作することができるという利点を有する。
本発明は上記の実施例に限られず、例えば通常広く行な
われているごとくカレントミラー回路を構成する２つの
トランジスタのソースと定電位点との間に必ずしも等し
くない抵抗を挿入して入力電流信号ＩＩＮと出力電流信
号Ｉ。Ｕ，の値を異ならしめる方法や、２つのＭＯＳト
ランジスタのソースを必ずしも同電位にない２つの定電
位点に接続するなどの変形が本発明にも適用可能である
。その他、本発明は趣旨を逸脱しない範囲で種々の変形
が可能であることは勿論である。
われているごとくカレントミラー回路を構成する２つの
トランジスタのソースと定電位点との間に必ずしも等し
くない抵抗を挿入して入力電流信号ＩＩＮと出力電流信
号Ｉ。Ｕ，の値を異ならしめる方法や、２つのＭＯＳト
ランジスタのソースを必ずしも同電位にない２つの定電
位点に接続するなどの変形が本発明にも適用可能である
。その他、本発明は趣旨を逸脱しない範囲で種々の変形
が可能であることは勿論である。
［発明の効果］
本発明によれば、広帯域幅であって、かつ低電圧動作の
可能なカレントミラ−回路を提供することができる。
可能なカレントミラ−回路を提供することができる。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は第１図の
実施例の回路をＮウェル型ＣＭＯＳプロセスで実現した
場合の素子構造を模式的に示す断面図、第４図は第２図
の実施例の回路をＰウェル型ＣＭＯＳプロセスで実現し
た場−合の素子構造を模式的に示す断面図、第５図は本
発明の第３の実施例を示す回路図、第６図は本発明の第
４の実施例を示す回路図、第７図は本発明の第５の実施
例を示す回路図、第８図は本発明の第６の実施例を示す
回路図、第９図はカレントミラー回路の基本構成を示す
同路図、第１０図は従，来の広帯域化されたカレントミ
ラー回路の例を示す回路図である。 １１．２１・・・電流入力端子 １２．２２・・・電流出力端子 １３．２３・・・第１のＭＯＳトランジスタ１４．２４
・・・第２のＭＯＳトランジスタ１５．２５・・・定電
位点 １６．２６・・・バッファ回路のバイポーラトランジス
タ １７ １ ８， １ ９． ２７・・・バッファ回路の定電流源 ２８・・・バッファ回路のＥＪＳ２ＭＯＳトランジスタ ２９・・・バッファ回路のＤ型ＭＯＳ トランジスタ
本発明の第２の実施例を示す回路図、第３図は第１図の
実施例の回路をＮウェル型ＣＭＯＳプロセスで実現した
場合の素子構造を模式的に示す断面図、第４図は第２図
の実施例の回路をＰウェル型ＣＭＯＳプロセスで実現し
た場−合の素子構造を模式的に示す断面図、第５図は本
発明の第３の実施例を示す回路図、第６図は本発明の第
４の実施例を示す回路図、第７図は本発明の第５の実施
例を示す回路図、第８図は本発明の第６の実施例を示す
回路図、第９図はカレントミラー回路の基本構成を示す
同路図、第１０図は従，来の広帯域化されたカレントミ
ラー回路の例を示す回路図である。 １１．２１・・・電流入力端子 １２．２２・・・電流出力端子 １３．２３・・・第１のＭＯＳトランジスタ１４．２４
・・・第２のＭＯＳトランジスタ１５．２５・・・定電
位点 １６．２６・・・バッファ回路のバイポーラトランジス
タ １７ １ ８， １ ９． ２７・・・バッファ回路の定電流源 ２８・・・バッファ回路のＥＪＳ２ＭＯＳトランジスタ ２９・・・バッファ回路のＤ型ＭＯＳ トランジスタ
Claims (2)
- （１）ドレインが電流入力端子に接続され、ソースが定
電位点に接続された第１のＭＯＳトランジスタと、 ゲートが前記第１のＭＯＳトランジスタと相互に接続さ
れ、ドレインが電流出力端子に接続され、ソースが前記
定電位点に接続された第２のＭＯＳトランジスタと、 前記電流入力端子に入力端が接続され、前記第１および
第２のＭＯＳトランジスタのゲートに出力端が接続され
た、電流キャリアが第１および第２のＭＯＳトランジス
タと逆極性のトランジスタを有するバッファ回路と を具備することを特徴とするカレントミラー回路。 - （２）ドレインが電流入力端子に接続され、ソースが定
電位点に接続された第１のＭＯＳトランジスタと、 ゲートが前記第１のＭＯＳトランジスタと相互に接続さ
れ、ドレインが電流出力端子に接続され、ソースが前記
定電位点に接続された第２のＭＯＳトランジスタと、 前記電流入力端子にベースが接続され、前記第１および
第２のＭＯＳトランジスタのゲートにエミッタが接続さ
れ、前記第１および第２のＭＯＳトランジスタのソース
にコレクタが接続され、電流キャリアが第１および第２
のＭＯＳトランジスタと逆極性のバイポーラトランジス
タと、 このバイポーラトランジスタのエミッタに接続された定
電流源と を有することを特徴とするカレントミラー回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297730A JPH03159410A (ja) | 1989-11-17 | 1989-11-17 | カレントミラー回路 |
| EP19900312543 EP0429268A3 (en) | 1989-11-17 | 1990-11-16 | Current-mirror circuit with buffering transistor |
| US07/614,203 US5079518A (en) | 1989-11-17 | 1990-11-16 | Current-mirror circuit with buffering transistor |
| KR1019900018650A KR950000434B1 (ko) | 1989-11-17 | 1990-11-17 | 전류미러회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297730A JPH03159410A (ja) | 1989-11-17 | 1989-11-17 | カレントミラー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03159410A true JPH03159410A (ja) | 1991-07-09 |
Family
ID=17850433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1297730A Pending JPH03159410A (ja) | 1989-11-17 | 1989-11-17 | カレントミラー回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5079518A (ja) |
| EP (1) | EP0429268A3 (ja) |
| JP (1) | JPH03159410A (ja) |
| KR (1) | KR950000434B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738348A (ja) * | 1993-07-23 | 1995-02-07 | Nec Corp | 半導体集積回路 |
| US9559641B2 (en) | 2014-02-26 | 2017-01-31 | Sony Corporation | Current mirror, control method, and image sensor |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373253A (en) * | 1993-09-20 | 1994-12-13 | International Business Machines Corporation | Monolithic current mirror circuit employing voltage feedback for β-independent dynamic range |
| FR2733098B1 (fr) * | 1995-04-11 | 1997-07-04 | Sgs Thomson Microelectronics | Amplificateur de courant |
| US5617056A (en) * | 1995-07-05 | 1997-04-01 | Motorola, Inc. | Base current compensation circuit |
| FR2751487B1 (fr) * | 1996-07-16 | 1998-10-16 | Sgs Thomson Microelectronics | Compensation en frequence d'un amplificateur de courant en technologie mos |
| US6816014B2 (en) | 2001-06-04 | 2004-11-09 | Analog Devices, Inc. | Low quiescent power class AB current mirror circuit |
| US6573795B2 (en) * | 2001-06-04 | 2003-06-03 | Analog Devices, Inc. | Low quiescent power class AB current mirror circuit |
| US6842075B2 (en) * | 2001-06-06 | 2005-01-11 | Anadigics, Inc. | Gain block with stable internal bias from low-voltage power supply |
| US6753734B2 (en) | 2001-06-06 | 2004-06-22 | Anadigics, Inc. | Multi-mode amplifier bias circuit |
| US6515546B2 (en) | 2001-06-06 | 2003-02-04 | Anadigics, Inc. | Bias circuit for use with low-voltage power supply |
| US6424224B1 (en) * | 2001-07-02 | 2002-07-23 | Raytheon Company | Auxiliary circuitry for monolithic microwave integrated circuit |
| US6630818B1 (en) * | 2002-03-26 | 2003-10-07 | Intel Corporation | Current mirror circuits |
| US6778004B1 (en) | 2002-12-20 | 2004-08-17 | Cypress Semiconductor Corporation | Decoupling capacitor multiplier |
| US8237229B2 (en) * | 2008-05-22 | 2012-08-07 | Stmicroelectronics Inc. | Method and apparatus for buried-channel semiconductor device |
| CN102999081B (zh) * | 2011-09-16 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 一种电流镜像电路 |
| US8878601B2 (en) * | 2012-05-31 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power supply circuit with positive and negative feedback loops |
| CN103727988B (zh) * | 2013-12-30 | 2016-08-17 | 天津大学 | 一种抗单粒子效应的电流镜 |
| US10895887B1 (en) | 2019-12-21 | 2021-01-19 | Analog Devices, Inc. | Current mirror arrangements with reduced sensitivity to buffer offsets |
| US11188112B2 (en) | 2020-03-27 | 2021-11-30 | Analog Devices, Inc. | Current mirror arrangements with adjustable offset buffers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4034307A (en) * | 1976-02-04 | 1977-07-05 | Rca Corporation | Current amplifier |
| JPS56137717A (en) * | 1980-03-28 | 1981-10-27 | Nec Corp | Current miller circuit |
| US4473794A (en) * | 1982-04-21 | 1984-09-25 | At&T Bell Laboratories | Current repeater |
| JPS58221507A (ja) * | 1982-06-18 | 1983-12-23 | Toshiba Corp | トランジスタ回路 |
| JPS62104305A (ja) * | 1985-10-31 | 1987-05-14 | Toshiba Corp | カレントミラ−回路 |
-
1989
- 1989-11-17 JP JP1297730A patent/JPH03159410A/ja active Pending
-
1990
- 1990-11-16 US US07/614,203 patent/US5079518A/en not_active Expired - Lifetime
- 1990-11-16 EP EP19900312543 patent/EP0429268A3/en not_active Withdrawn
- 1990-11-17 KR KR1019900018650A patent/KR950000434B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738348A (ja) * | 1993-07-23 | 1995-02-07 | Nec Corp | 半導体集積回路 |
| US9559641B2 (en) | 2014-02-26 | 2017-01-31 | Sony Corporation | Current mirror, control method, and image sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0429268A2 (en) | 1991-05-29 |
| US5079518A (en) | 1992-01-07 |
| KR910010268A (ko) | 1991-06-29 |
| KR950000434B1 (ko) | 1995-01-19 |
| EP0429268A3 (en) | 1991-08-14 |
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