JP3414320B2 - 基準電圧回路 - Google Patents
基準電圧回路Info
- Publication number
- JP3414320B2 JP3414320B2 JP13100799A JP13100799A JP3414320B2 JP 3414320 B2 JP3414320 B2 JP 3414320B2 JP 13100799 A JP13100799 A JP 13100799A JP 13100799 A JP13100799 A JP 13100799A JP 3414320 B2 JP3414320 B2 JP 3414320B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- resistor
- constant current
- current source
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、基準電流回路に関
し、特に、半導体集積回路上に形成され、低電圧から動
作し、一定の温度特性を持つ基準電圧を出力するバイポ
ーラおよびＣＭＯＳ基準電圧回路に関する。
し、特に、半導体集積回路上に形成され、低電圧から動
作し、一定の温度特性を持つ基準電圧を出力するバイポ
ーラおよびＣＭＯＳ基準電圧回路に関する。
【０００２】
【従来の技術】この種の基準電圧回路として、本願発明
者と同一発明者による下記記載の文献が参照される。 １．特開平５−２０６７５５号公報、 ２．特開平５−２１８７６１号公報
者と同一発明者による下記記載の文献が参照される。 １．特開平５−２０６７５５号公報、 ２．特開平５−２１８７６１号公報
【０００３】一定の温度特性を持つ基準電圧を出力する
基準電圧回路として、上記特開平５−２０６７５５号公
報には、バイポーラ基準電圧回路が、また上記特開平５
−２１８７６１号公報には、ＭＯＳ基準電圧回路が記載
されており、今日では、「自己バイアス永田基準電圧回
路」と呼ばれている。
基準電圧回路として、上記特開平５−２０６７５５号公
報には、バイポーラ基準電圧回路が、また上記特開平５
−２１８７６１号公報には、ＭＯＳ基準電圧回路が記載
されており、今日では、「自己バイアス永田基準電圧回
路」と呼ばれている。
【０００４】はじめに、バイポーラ基準電圧回路の動作
について説明する。図５は、上記特開平５−２０６７５
５号公報に記載されているバイポーラ基準電圧回路の回
路構成を示す図であり、一般に、「バンドギャップリフ
ァレンス回路」とよばれている。なお、図５に示すバン
ドギャップリファレンス回路は、必要最低限の回路構成
からなり、最も単純化されたバンドギャップリファレン
ス回路を示したものである。
について説明する。図５は、上記特開平５−２０６７５
５号公報に記載されているバイポーラ基準電圧回路の回
路構成を示す図であり、一般に、「バンドギャップリフ
ァレンス回路」とよばれている。なお、図５に示すバン
ドギャップリファレンス回路は、必要最低限の回路構成
からなり、最も単純化されたバンドギャップリファレン
ス回路を示したものである。
【０００５】バイポーラトランジスタのベース−エミッ
タ間電圧ＶBEは、およそ−２ｍＶ／℃の温度特性を持
つ。一方、電流密度を異ならせた２つのバイポーラトラ
ンジスタのベース−エミッタ間電圧差ΔＶBEは正の温度
特性を持ち、このベース−エミッタ間電圧差ΔＶBEで抵
抗間に流れる電流も正の温度特性を持つ。
タ間電圧ＶBEは、およそ−２ｍＶ／℃の温度特性を持
つ。一方、電流密度を異ならせた２つのバイポーラトラ
ンジスタのベース−エミッタ間電圧差ΔＶBEは正の温度
特性を持ち、このベース−エミッタ間電圧差ΔＶBEで抵
抗間に流れる電流も正の温度特性を持つ。
【０００６】したがって、正の温度特性を持つ電流を抵
抗を介して電圧に変換すれば、正の温度特性を持つ電圧
ＶPTAが得られる。
抗を介して電圧に変換すれば、正の温度特性を持つ電圧
ＶPTAが得られる。
【０００７】従来より、一般に、「バンドギャップリフ
ァレンス回路」と呼ばれている基準電圧回路は、単に、
負の温度特性を持つトランジスタのベース−エミッタ間
電圧ＶBE（＝ＶIPTA）と、正の温度特性を持つ抵抗間電
圧ＶPTAを重み付け加算することで、負、又は、正、あ
るいは零の温度特性を持つ電圧を得ているに過ぎない。
ァレンス回路」と呼ばれている基準電圧回路は、単に、
負の温度特性を持つトランジスタのベース−エミッタ間
電圧ＶBE（＝ＶIPTA）と、正の温度特性を持つ抵抗間電
圧ＶPTAを重み付け加算することで、負、又は、正、あ
るいは零の温度特性を持つ電圧を得ているに過ぎない。
【０００８】トランジスタのベース−エミッタ間電圧Ｖ
BEはおよそ６００ｍＶ前後であり、出力電圧がシリコン
（Ｓi）の絶対零度でのバンドギャップ電圧１.２０５Ｖ
前後で温度が零特性となり、それ以下では負の温度特
性、それ以上では正の温度特性を持つことが良く知られ
ている。したがって、温度特性を持たない出力電圧値が
シリコン（Ｓi）の絶対零度でのバンドギャップ電圧１.
２０５Ｖ前後であることにより、「バンドギャップリフ
ァレンス回路」と呼び慣わされているが、シリコン（Ｓ
i）のバンドギャップ電圧を出力する回路では到底有り
得ず、単なる基準電圧回路に過ぎない。
BEはおよそ６００ｍＶ前後であり、出力電圧がシリコン
（Ｓi）の絶対零度でのバンドギャップ電圧１.２０５Ｖ
前後で温度が零特性となり、それ以下では負の温度特
性、それ以上では正の温度特性を持つことが良く知られ
ている。したがって、温度特性を持たない出力電圧値が
シリコン（Ｓi）の絶対零度でのバンドギャップ電圧１.
２０５Ｖ前後であることにより、「バンドギャップリフ
ァレンス回路」と呼び慣わされているが、シリコン（Ｓ
i）のバンドギャップ電圧を出力する回路では到底有り
得ず、単なる基準電圧回路に過ぎない。
【０００９】図５を参照すると、ＮＰＮ型のバイポーラ
トランジスタＱ１、Ｑ２のエミックは接地され、トラン
ジスタＱ２のコレクタは、カレントミラー回路の入力端
を構成するＰＮＰ型のバイポーラトランジスタＱ４のコ
レクタとベースとの接続点に接続され、トランジスタＱ
１のコレクタはトランジスタＱ２のベースに接続される
とともに直列接続された抵抗Ｒ2とＲ1を介して、カレン
トミラー回路の出力端を構成するＰＮＰ型のバイポーラ
トランジスタＱ３のコレクタに接続され、トランジスタ
Ｑ１のベースは抵抗Ｒ1とＲ2の接続点に接続されてお
り、トランジスタＱ３のコレクタと抵抗Ｒ1との接続点
からバンドギャップリファレンス回路の出力電圧ＶREF
が取り出される。
トランジスタＱ１、Ｑ２のエミックは接地され、トラン
ジスタＱ２のコレクタは、カレントミラー回路の入力端
を構成するＰＮＰ型のバイポーラトランジスタＱ４のコ
レクタとベースとの接続点に接続され、トランジスタＱ
１のコレクタはトランジスタＱ２のベースに接続される
とともに直列接続された抵抗Ｒ2とＲ1を介して、カレン
トミラー回路の出力端を構成するＰＮＰ型のバイポーラ
トランジスタＱ３のコレクタに接続され、トランジスタ
Ｑ１のベースは抵抗Ｒ1とＲ2の接続点に接続されてお
り、トランジスタＱ３のコレクタと抵抗Ｒ1との接続点
からバンドギャップリファレンス回路の出力電圧ＶREF
が取り出される。
【００１０】トランジスタＱ１を単位トランジスタと
し、トランジスタＱ２のエミッタ面積比を単位トランジ
スタのＫ1倍（Ｋ1＞１）とし、トランジスタＱ３のエミ
ッタ面積比をトランジスタＱ４のＫ2倍（Ｋ2＞１）とす
る。
し、トランジスタＱ２のエミッタ面積比を単位トランジ
スタのＫ1倍（Ｋ1＞１）とし、トランジスタＱ３のエミ
ッタ面積比をトランジスタＱ４のＫ2倍（Ｋ2＞１）とす
る。
【００１１】ベース幅変調を無視すれば、トランジスタ
のコレクタ電流ＩCとベース―エミッタ間電圧ＶBEの関
係は、次式(1)で表わされる。
のコレクタ電流ＩCとベース―エミッタ間電圧ＶBEの関
係は、次式(1)で表わされる。
【００１２】ＩC＝ＫＩSexp（ＶBE／ＶT） …(1)
【００１３】ここで、ＩSは単位トランジスタの飽和電
流、ＶTは熱電圧であり、ＶT＝ｋＴ／ｑと表される。だ
だし、ｑは単位電子電荷、ｋはボルツマン定数、Ｔは絶
対温度である。また、Ｋは単位トランジスタに対するエ
ミッタ面積比である。
流、ＶTは熱電圧であり、ＶT＝ｋＴ／ｑと表される。だ
だし、ｑは単位電子電荷、ｋはボルツマン定数、Ｔは絶
対温度である。また、Ｋは単位トランジスタに対するエ
ミッタ面積比である。
【００１４】トランジスタＱ１、Ｑ２のベース−エミッ
タ間電圧をＶBE1、ＶBE2、コレクタ電流をＩC1、ＩC2と
し、トランジスタの直流電流増幅率αFは十分に１に近
いものとして、ベース電流を無視すれば、上式(1)によ
り、次式(2)、(3)なる関係がある。
タ間電圧をＶBE1、ＶBE2、コレクタ電流をＩC1、ＩC2と
し、トランジスタの直流電流増幅率αFは十分に１に近
いものとして、ベース電流を無視すれば、上式(1)によ
り、次式(2)、(3)なる関係がある。
【００１５】ＶBE1＝ＶTln(ＩC1/ＩS) …(2)
ＶBE2＝ＶTln{ＩC2/(Ｋ1ＩS)} …(3)
【００１６】また、ＶBE1はＶBE2に抵抗Ｒ2の端子間電
圧を加算したものであることから、次式(4)よりなる関
係がある。
圧を加算したものであることから、次式(4)よりなる関
係がある。
【００１７】ＶBE1＝ＶBE2＋Ｒ2ＩC1 …(4)
【００１８】次に、トランジスタＱ１とトランジスタＱ
２を、トランジスタＱ１は抵抗Ｒ1を介し、トランジス
タＱ２は直接に、ミラー比がＫ2：１のカレントミラー
で駆動すると、トランジスタＱ１、Ｑ２のコレクタ電流
をＩC1、ＩC2の間には、次式(5)の関係が成り立つ。
２を、トランジスタＱ１は抵抗Ｒ1を介し、トランジス
タＱ２は直接に、ミラー比がＫ2：１のカレントミラー
で駆動すると、トランジスタＱ１、Ｑ２のコレクタ電流
をＩC1、ＩC2の間には、次式(5)の関係が成り立つ。
【００１９】ＩC1＝Ｋ2ＩC2 …(5)
【００２０】したがって、トランジスタＱ１、Ｑ２のベ
ース−エミッタ間電圧の差電圧ΔＶ BEは、次式(6)と表
わせる。
ース−エミッタ間電圧の差電圧ΔＶ BEは、次式(6)と表
わせる。
【００２１】
【００２２】ここで、Ｋ1、Ｋ2は温度特性を持たない定
数であり、上述したように、また熱電圧ＶT＝ｋＴ／ｑ
と表され、熱電圧ＶTは、＋３３３３ｐｐｍ／℃（＝＋
０．０８５ｍＶ／℃）の温度特性となっている。したが
って、ΔＶBEは温度に比例する。
数であり、上述したように、また熱電圧ＶT＝ｋＴ／ｑ
と表され、熱電圧ＶTは、＋３３３３ｐｐｍ／℃（＝＋
０．０８５ｍＶ／℃）の温度特性となっている。したが
って、ΔＶBEは温度に比例する。
【００２３】バンドギャップリファレンス回路の出力電
圧ＶREFは、トランジスタＱ１のベース電圧（ベース−
エミッタ間電圧ＶBE1）に抵抗Ｒ1の端子間電圧Ｒ1ＩC1
を加算した電圧値となり、上式(6)より、ＩC1＝ΔＶBE
／Ｒ2で与えられることから、次式(7)と表わされる。
圧ＶREFは、トランジスタＱ１のベース電圧（ベース−
エミッタ間電圧ＶBE1）に抵抗Ｒ1の端子間電圧Ｒ1ＩC1
を加算した電圧値となり、上式(6)より、ＩC1＝ΔＶBE
／Ｒ2で与えられることから、次式(7)と表わされる。
【００２４】
ＶREF＝ＶBE1＋Ｒ1ＩC1＝ＶBE1＋(Ｒ1/Ｒ2)ΔＶBE …(7)
【００２５】すなわち、バンドギャップリファレンス回
路の出力電圧ＶREFは負の温度特性を持つベース・エミ
ッタ電圧ＶBEと正の温度特性を持つΔＶBEの重み付け加
算式で表される。
路の出力電圧ＶREFは負の温度特性を持つベース・エミ
ッタ電圧ＶBEと正の温度特性を持つΔＶBEの重み付け加
算式で表される。
【００２６】したがって、重み付けを変ることで、２つ
の基準電圧の温度特性を上述したように、任意に設定で
きる。具体的には、エミッタ面積比(Ｋ1)、あるいは、
カレントミラー比(Ｋ2)と、各抵抗比(Ｒ1/Ｒ2)を適宜設
定すれば良い。
の基準電圧の温度特性を上述したように、任意に設定で
きる。具体的には、エミッタ面積比(Ｋ1)、あるいは、
カレントミラー比(Ｋ2)と、各抵抗比(Ｒ1/Ｒ2)を適宜設
定すれば良い。
【００２７】例えば、温度特性を零にする場合には、ト
ランジスタＱ１のベース・エミッタ電圧ＶBE1はおよそ
−２ｍＶ／℃の負の温度特性を持ち、トランジスタＱ１
とＱ２のベース−エミッタ間電圧差ΔＶBEは３３３３ｐ
ｐｍ／℃の正の温度特性を持つから、常温でのトランジ
スタＱ１のベース・エミッタ電圧ＶBE1を６００ｍＶと
すると、熱電圧ＶTは常温で２６ｍＶであるから、式(6)
と式(7)から、 （Ｒ1／Ｒ2）ｌｎ（Ｋ1Ｋ2）＝２３．０８ と求められる。
ランジスタＱ１のベース・エミッタ電圧ＶBE1はおよそ
−２ｍＶ／℃の負の温度特性を持ち、トランジスタＱ１
とＱ２のベース−エミッタ間電圧差ΔＶBEは３３３３ｐ
ｐｍ／℃の正の温度特性を持つから、常温でのトランジ
スタＱ１のベース・エミッタ電圧ＶBE1を６００ｍＶと
すると、熱電圧ＶTは常温で２６ｍＶであるから、式(6)
と式(7)から、 （Ｒ1／Ｒ2）ｌｎ（Ｋ1Ｋ2）＝２３．０８ と求められる。
【００２８】次に、図６は、特開平５−２１８７６１号
公報に記載されているＭＯＳ基準電圧回路の構成を示す
図である。
公報に記載されているＭＯＳ基準電圧回路の構成を示す
図である。
【００２９】図６を参照すると、ＮチャネルＭＯＳトラ
ンジスタＭ１、Ｍ２のソースは接地され、トランジスタ
Ｍ２のドレインはカレントミラー回路の入力端を構成す
るＰチャネルＭＯＳトランジスタＭ４のドレインとゲー
トとの接続点に接続され、トランジスタＭ１のドレイン
はトランジスタＭ２のゲートに接続されるとともに直列
接続された抵抗Ｒ2とＲ1を介して、カレントミラー回路
の出力端を構成するＰチャネルＭＯＳトランジスタＭ２
のドレインに接続され、トランジスタＭ１のゲートは抵
抗Ｒ1とＲ2の接続点に接続されており、トランジスタＭ
３のドレインと抵抗Ｒ1との接続点からバンドギャップ
リファレンス回路の出力電圧ＶREFが取り出される。な
お、図６に示す構成では、抵抗Ｒ1、Ｒ2の接続点から電
圧ＶREF1、トランジスタＭ１のドレインから電圧ＶREF2
が取り出される。
ンジスタＭ１、Ｍ２のソースは接地され、トランジスタ
Ｍ２のドレインはカレントミラー回路の入力端を構成す
るＰチャネルＭＯＳトランジスタＭ４のドレインとゲー
トとの接続点に接続され、トランジスタＭ１のドレイン
はトランジスタＭ２のゲートに接続されるとともに直列
接続された抵抗Ｒ2とＲ1を介して、カレントミラー回路
の出力端を構成するＰチャネルＭＯＳトランジスタＭ２
のドレインに接続され、トランジスタＭ１のゲートは抵
抗Ｒ1とＲ2の接続点に接続されており、トランジスタＭ
３のドレインと抵抗Ｒ1との接続点からバンドギャップ
リファレンス回路の出力電圧ＶREFが取り出される。な
お、図６に示す構成では、抵抗Ｒ1、Ｒ2の接続点から電
圧ＶREF1、トランジスタＭ１のドレインから電圧ＶREF2
が取り出される。
【００３０】トランジスタＭ１を単位トランジスタ、ト
ランジスタＭ２のゲート幅Ｗ／ゲート長Ｌの比（Ｗ／
Ｌ）を単位トランジスタのＫ1倍（Ｋ1＞１）とする。
ランジスタＭ２のゲート幅Ｗ／ゲート長Ｌの比（Ｗ／
Ｌ）を単位トランジスタのＫ1倍（Ｋ1＞１）とする。
【００３１】素子の整合性は良いものとし、チャネル長
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流ＩDとゲート―ソース間電圧ＶGSの関係は２乗則
に従うものとすると、ＭＯＳトランジスタＭ１のドレイ
ン電流ＩD1は、次式(8)で与えられる。
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流ＩDとゲート―ソース間電圧ＶGSの関係は２乗則
に従うものとすると、ＭＯＳトランジスタＭ１のドレイ
ン電流ＩD1は、次式(8)で与えられる。
【００３２】ＩD1＝β(ＶGS1−ＶTH)2 …(8)
【００３３】ここで、βはトランスコンダクタンス・パ
ラメータであり、β＝μ(COX/2)(W/L)と表される。ただ
し、μはキャリアの実効モビリティ、ＣOXは単位面積当
たりのゲート酸化膜容量、Ｗ、Ｌはそれぞれゲート幅、
ゲート長である。またＶTHはトランジスタのスレッショ
ルド電圧である。
ラメータであり、β＝μ(COX/2)(W/L)と表される。ただ
し、μはキャリアの実効モビリティ、ＣOXは単位面積当
たりのゲート酸化膜容量、Ｗ、Ｌはそれぞれゲート幅、
ゲート長である。またＶTHはトランジスタのスレッショ
ルド電圧である。
【００３４】ＭＯＳトランジスタＭ２のドレイン電流Ｉ
D2は、次式(9)で与えられる。
D2は、次式(9)で与えられる。
【００３５】ＩD2＝Ｋ1β(ＶGS2−ＶTH)2 …(9)
【００３６】また、トランジスタＭ１のゲート電圧（Ｖ
GS1）とトランジスタＭ２のゲート電圧（ＶGS2）には抵
抗Ｒ2の電位降下分の電位差（＝Ｒ2ＩD1）があることか
ら、次式(10)なる関係がある。
GS1）とトランジスタＭ２のゲート電圧（ＶGS2）には抵
抗Ｒ2の電位降下分の電位差（＝Ｒ2ＩD1）があることか
ら、次式(10)なる関係がある。
【００３７】ＶGS1＝ＶGS2＋Ｒ2ＩD1 …(10)
【００３８】次に、トランジスタＭ１とトランジスタＭ
２を、トランジスタＭ１は抵抗Ｒ1を介し、トランジス
タＭ２は直接に、ミラー比がＫ2：１のカレントミラー
で駆動すると、トランジスタＭ１とＭ２のドレイン電流
ＩD1、ＩD2の間には次式(11)なる関係がある。
２を、トランジスタＭ１は抵抗Ｒ1を介し、トランジス
タＭ２は直接に、ミラー比がＫ2：１のカレントミラー
で駆動すると、トランジスタＭ１とＭ２のドレイン電流
ＩD1、ＩD2の間には次式(11)なる関係がある。
【００３９】ＩD1＝Ｋ2ＩD2 …(11)
【００４０】また上式(10)より、
【００４１】ΔＶGS＝ＶGS1−ＶGS2＝Ｒ2ＩD1 …(12)
【００４２】上式(8)、(9)、(11)から、上式(12)を解く
と、ＩD1＝（１／Ｒ2）｛√（ＩD1/β）−√（ＩD2/
（Ｋ1β））＝√ＩD1／（Ｒ2√β）｛１−１/（√（Ｋ1
Ｋ2））｝より、次式(13)が導出される。
と、ＩD1＝（１／Ｒ2）｛√（ＩD1/β）−√（ＩD2/
（Ｋ1β））＝√ＩD1／（Ｒ2√β）｛１−１/（√（Ｋ1
Ｋ2））｝より、次式(13)が導出される。
【００４３】
【００４４】ここで、Ｋ1、Ｋ2は温度特性を持たない定
数である。一方、ＭＯＳトランジスタではモビリティμ
が温度特性を持つことから、トランスコンダクタンス・
パラメータβの温度依存性は、次式(14)で表される。
数である。一方、ＭＯＳトランジスタではモビリティμ
が温度特性を持つことから、トランスコンダクタンス・
パラメータβの温度依存性は、次式(14)で表される。
【００４５】
【００４６】ただし、β0は常温（３００Ｋ）における
βの値である。上式(4)から、次式(15)が求まる。
βの値である。上式(4)から、次式(15)が求まる。
【００４７】
【００４８】図７に、１／βの温度特性の計算値を示
す。１／βの温度特性は常温では５０００ｐｐｍ／℃と
なっている。これはバイポーラトランジスタの熱電圧Ｖ
Tの温度特性３３３３ｐｐｍ／℃の１.５倍に当たる。し
たがって、ドレイン電流ＩD1が正の温度特性を持ち、抵
抗Ｒ2の温度特性が５０００ｐｐｍ／℃以下であれば、
ΔＶGSは温度に比例することがわかる。
す。１／βの温度特性は常温では５０００ｐｐｍ／℃と
なっている。これはバイポーラトランジスタの熱電圧Ｖ
Tの温度特性３３３３ｐｐｍ／℃の１.５倍に当たる。し
たがって、ドレイン電流ＩD1が正の温度特性を持ち、抵
抗Ｒ2の温度特性が５０００ｐｐｍ／℃以下であれば、
ΔＶGSは温度に比例することがわかる。
【００４９】すなわち、ＭＯＳ基準電圧回路の出力電圧
ＶREFは、次式(16)で与えられる。
ＶREFは、次式(16)で与えられる。
【００５０】
【００５１】一方、上式(8)より、
【００５２】
【００５３】上式(16)においては、ＶGS1を与える上式
(17)に上式(13)を代入し、ΔＶGSを与える上式(12)に上
式(13)を代入することで、上式(16)は次式(18)と書き換
えられる。
(17)に上式(13)を代入し、ΔＶGSを与える上式(12)に上
式(13)を代入することで、上式(16)は次式(18)と書き換
えられる。
【００５４】
【００５５】ここで、スレッショルド電圧ＶTHの温度特
性は、
性は、
【００５６】ＶTH＝ＶTH0−α(T−T0) …(19)
【００５７】と表される。ＶTH0はＴ0におけるスレッシ
ョルド電圧、係数αは、低スレッショルド電圧のＣＭＯ
Ｓプロセスにおいては、およそ２.３ｍＶ／℃である。
ョルド電圧、係数αは、低スレッショルド電圧のＣＭＯ
Ｓプロセスにおいては、およそ２.３ｍＶ／℃である。
【００５８】したがって、上式(18)は、上式(15)、(19)
を用いると、次式(20)と表される。
を用いると、次式(20)と表される。
【００５９】
【００６０】上式(20)の右辺は、負の温度特性を持つス
レッショルド電圧ＶTHと正の温度特性を持つトランスコ
ンダクタンス・パラメータ（モビリティ）の逆数に起因
する電圧値の重み付け加算式で表される。
レッショルド電圧ＶTHと正の温度特性を持つトランスコ
ンダクタンス・パラメータ（モビリティ）の逆数に起因
する電圧値の重み付け加算式で表される。
【００６１】したがって、この重み付けを変ることで、
ＭＯＳ基準電圧回路の出力電圧ＶRE Fの温度特性を上述
したように、任意に設定できる。具体的には、（Ｗ／
Ｌ）／（Ｗ／Ｌ）比(Ｋ1)、あるいは、カレントミラー
比(Ｋ2)と抵抗の値、および、各抵抗比(Ｒ1／Ｒ2)を設
定すれば良い。
ＭＯＳ基準電圧回路の出力電圧ＶRE Fの温度特性を上述
したように、任意に設定できる。具体的には、（Ｗ／
Ｌ）／（Ｗ／Ｌ）比(Ｋ1)、あるいは、カレントミラー
比(Ｋ2)と抵抗の値、および、各抵抗比(Ｒ1／Ｒ2)を設
定すれば良い。
【００６２】
【発明が解決しようとする課題】従来、この種の一定の
温度特性を持つ基準電圧を出力する基準電圧回路は、絶
対温度に比例する電圧ＶPTAと、絶対温度に反比例する
電圧ＶIPTAの電圧とを重み付け加算することで、一定の
温度特性を持つ基準電圧回路を実現している。
温度特性を持つ基準電圧を出力する基準電圧回路は、絶
対温度に比例する電圧ＶPTAと、絶対温度に反比例する
電圧ＶIPTAの電圧とを重み付け加算することで、一定の
温度特性を持つ基準電圧回路を実現している。
【００６３】このため、動作電源電圧としては、ＶPTA
＋ＶIPTA（＝１．２Ｖ）を超えた、例えば１．４Ｖ以上
が必要である。
＋ＶIPTA（＝１．２Ｖ）を超えた、例えば１．４Ｖ以上
が必要である。
【００６４】アナログＬＳＩではもちろんのこと、メモ
リなどのディジタルＬＳＩをはじめ多くのＬＳＩ内の回
路のバイアス電圧を始めとして、基準電圧回路は、日常
的に用いられている。こうした基準電圧回路は、「バン
ドギャップ基準電圧回路」と一般には呼びならわされて
いる。
リなどのディジタルＬＳＩをはじめ多くのＬＳＩ内の回
路のバイアス電圧を始めとして、基準電圧回路は、日常
的に用いられている。こうした基準電圧回路は、「バン
ドギャップ基準電圧回路」と一般には呼びならわされて
いる。
【００６５】しかしながら、近時、ＬＳＩの高集積化が
進み、プロセスが微細化され、電源電圧が低くなりつつ
ある。Ｓi（シリコン）の絶対零度でのバンドギャップ
電圧１．２０５Ｖに近い電圧を出力するためには、現在
最も一般的な２次電池である、ニッケル水素バッテリや
ニッカドバッテリの公称出力電圧１．２Ｖでは、もはや
正常動作は無理である。これは、上記したように、基準
電圧回路の動作電源電圧電圧として、例えば１．４Ｖ以
上必要であるためである。
進み、プロセスが微細化され、電源電圧が低くなりつつ
ある。Ｓi（シリコン）の絶対零度でのバンドギャップ
電圧１．２０５Ｖに近い電圧を出力するためには、現在
最も一般的な２次電池である、ニッケル水素バッテリや
ニッカドバッテリの公称出力電圧１．２Ｖでは、もはや
正常動作は無理である。これは、上記したように、基準
電圧回路の動作電源電圧電圧として、例えば１．４Ｖ以
上必要であるためである。
【００６６】したがって、本発明は、上記技術的課題に
鑑みて創案されたものであって、その目的は、例えば１
Ｖ程度の低電源電圧から動作し、一定の温度特性を持つ
基準電圧を出力することを可能とした基準電圧回路を提
供することにある。
鑑みて創案されたものであって、その目的は、例えば１
Ｖ程度の低電源電圧から動作し、一定の温度特性を持つ
基準電圧を出力することを可能とした基準電圧回路を提
供することにある。
【００６７】
【課題を解決するための手段】前記目的を達成する本発
明の基準電圧回路は、第１と第２のトランジスタのベー
ス（ゲート）が互いに共通接続され、前記第１のトラン
ジスタのエミッタ（ソース）は直接接地され、前記第２
のトランジスタは第１の抵抗を介して接地され、前記第
１のトランジスタのベース（ゲート）とコレクタ（ドレ
イン）は共通接続され、第２の抵抗を介して接地されて
第１の定電流源で駆動され、前記第２のトランジスタの
コレクタ（ドレイン）は第３の抵抗を介して接地されて
第２の定電流源で駆動され、前記第２の抵抗端電圧と前
記第３の抵抗端電圧が等しくなるように、前記第１の定
電流源と前記第２の定電流源の２つの電流値が制御さ
れ、前記第１の定電流源の電流値又は前記第２の定電流
源の電流値に比例する電流値を出力電流とし、前記出力
電流を電圧変換して基準出力電圧を得る。
明の基準電圧回路は、第１と第２のトランジスタのベー
ス（ゲート）が互いに共通接続され、前記第１のトラン
ジスタのエミッタ（ソース）は直接接地され、前記第２
のトランジスタは第１の抵抗を介して接地され、前記第
１のトランジスタのベース（ゲート）とコレクタ（ドレ
イン）は共通接続され、第２の抵抗を介して接地されて
第１の定電流源で駆動され、前記第２のトランジスタの
コレクタ（ドレイン）は第３の抵抗を介して接地されて
第２の定電流源で駆動され、前記第２の抵抗端電圧と前
記第３の抵抗端電圧が等しくなるように、前記第１の定
電流源と前記第２の定電流源の２つの電流値が制御さ
れ、前記第１の定電流源の電流値又は前記第２の定電流
源の電流値に比例する電流値を出力電流とし、前記出力
電流を電圧変換して基準出力電圧を得る。
【００６８】また本発明は、第１のトランジスタのコレ
クタ（ドレイン）と第２のトランジスタのベース（ゲー
ト）が互いに共通接続され、前記第１のトランジスタの
エミッタ（ソース）と前記第２のトランジスタのエミッ
タ（ソース）とは直接接地され、前記第１のトランジス
タのベース（ゲート）とコレクタ（ドレイン）は第１の
抵抗を介して接続され、前記第１のトランジスタのベー
ス（ゲート）は第２の抵抗を介して接地されて第１の定
電流源で駆動され、前記第２のトランジスタのコレクタ
ドレイン）は第３の抵抗を介して接地されて第２の定電
流源で駆動され、前記第２の抵抗端電圧と前記第３の抵
抗端電圧が等しくなるように、前記第１の定電流源と前
記第２の定電流源の２つの電流値が制御され、前記第１
の定電流源の電流値又は前記第２の定電流源の電流値に
比例する電流値を出力電流とし、前記出力電流を電圧変
換して基準出力電圧を得る。
クタ（ドレイン）と第２のトランジスタのベース（ゲー
ト）が互いに共通接続され、前記第１のトランジスタの
エミッタ（ソース）と前記第２のトランジスタのエミッ
タ（ソース）とは直接接地され、前記第１のトランジス
タのベース（ゲート）とコレクタ（ドレイン）は第１の
抵抗を介して接続され、前記第１のトランジスタのベー
ス（ゲート）は第２の抵抗を介して接地されて第１の定
電流源で駆動され、前記第２のトランジスタのコレクタ
ドレイン）は第３の抵抗を介して接地されて第２の定電
流源で駆動され、前記第２の抵抗端電圧と前記第３の抵
抗端電圧が等しくなるように、前記第１の定電流源と前
記第２の定電流源の２つの電流値が制御され、前記第１
の定電流源の電流値又は前記第２の定電流源の電流値に
比例する電流値を出力電流とし、前記出力電流を電圧変
換して基準出力電圧を得る。
【００６９】
【発明の実施の形態】本発明の実施の形態について説明
する。まず、本発明の原理について説明する。ベース―
エミッタ（ゲート―ソース）間電圧が異なる２つのトラ
ンジスタから構成される非線形カレントミラー回路にお
いては、自己バイアス化することで、それぞれのコレク
タ（ドレイン）電流は、温度に比例あるいはほぼ比例す
る電流ＩPTAとなり、一方、ベース−エミッタ（ゲート
−ソース）間電圧は負の温特性を持つことから、ベース
−エミッタ（ゲート−ソース）間電圧に比例した電流
は、温度にほぼ反比例する電流ＩIPTAとなる。
する。まず、本発明の原理について説明する。ベース―
エミッタ（ゲート―ソース）間電圧が異なる２つのトラ
ンジスタから構成される非線形カレントミラー回路にお
いては、自己バイアス化することで、それぞれのコレク
タ（ドレイン）電流は、温度に比例あるいはほぼ比例す
る電流ＩPTAとなり、一方、ベース−エミッタ（ゲート
−ソース）間電圧は負の温特性を持つことから、ベース
−エミッタ（ゲート−ソース）間電圧に比例した電流
は、温度にほぼ反比例する電流ＩIPTAとなる。
【００７０】したがって、非線形カレントミラー回路を
構成するトランジスタに流れる電流ＩPTAと、ベース−
エミッタ（ゲート−ソース）間電圧に比例した電流Ｉ
IPTAとを重付け加算することで、一定の温度特性を持つ
出力電流ＩREF（＝ＩPTA＋ＩIP TA）が得られ、この出力
電流ＩREFを電圧変換することで、一定の温度特性を持
つ任意の電圧値の基準電圧を出力する基準電圧回路が実
現できる。
構成するトランジスタに流れる電流ＩPTAと、ベース−
エミッタ（ゲート−ソース）間電圧に比例した電流Ｉ
IPTAとを重付け加算することで、一定の温度特性を持つ
出力電流ＩREF（＝ＩPTA＋ＩIP TA）が得られ、この出力
電流ＩREFを電圧変換することで、一定の温度特性を持
つ任意の電圧値の基準電圧を出力する基準電圧回路が実
現できる。
【００７１】本発明の基準電圧回路の一実施の形態につ
いて、図１を参照してその構成を説明すると、ベース同
士が互いに接続された第１及び第２のトランジスタ（Ｑ
１、Ｑ１）を備え、第１のトランジスタ（Ｑ１）のエミ
ッタは直接接地されており、第２のトランジスタ（Ｑ
２）のエミッタは第１の抵抗（Ｒ1）を介して接地され
ており、第１のトランジスタ（Ｑ１）のベースとコレク
タは共通接続され、該共通接続点は第２の抵抗（Ｒ2）
を介して接地されるとともに、第１の定電流源（Ｑ３）
の電流出力端に接続され、第２のトランジスタ（Ｑ２）
のコレクタは、第３の抵抗（Ｒ3）を介して接地される
とともに、第２の定電流源（Ｑ４）の電流出力端に接続
される。第１及び前記第２の定電流源は、エミッタが電
源端子に接続されベース同士が共通接続され、コレクタ
を電流出力端とする第３及び第４のトランジスタ（Ｑ
３、Ｑ４）よりなる。
いて、図１を参照してその構成を説明すると、ベース同
士が互いに接続された第１及び第２のトランジスタ（Ｑ
１、Ｑ１）を備え、第１のトランジスタ（Ｑ１）のエミ
ッタは直接接地されており、第２のトランジスタ（Ｑ
２）のエミッタは第１の抵抗（Ｒ1）を介して接地され
ており、第１のトランジスタ（Ｑ１）のベースとコレク
タは共通接続され、該共通接続点は第２の抵抗（Ｒ2）
を介して接地されるとともに、第１の定電流源（Ｑ３）
の電流出力端に接続され、第２のトランジスタ（Ｑ２）
のコレクタは、第３の抵抗（Ｒ3）を介して接地される
とともに、第２の定電流源（Ｑ４）の電流出力端に接続
される。第１及び前記第２の定電流源は、エミッタが電
源端子に接続されベース同士が共通接続され、コレクタ
を電流出力端とする第３及び第４のトランジスタ（Ｑ
３、Ｑ４）よりなる。
【００７２】本発明においては、第２の抵抗（Ｒ2）の
端子電圧と第３の抵抗（Ｒ3）の端子電圧とが等しくな
るように、第１の定電流源と第２の定電流源の２つの電
流値が制御され、第１の定電流源の電流値又は第２の定
電流源の電流値に比例する電流値を出力電流とし、出力
電流を電圧変換して基準出力電圧（ＶREF）を得るもの
であり、一実施の形態として、一対の入力端が、第１の
トランジスタ（Ｑ１）のベースとコレクタと第２の抵抗
（Ｒ2）との接続点、及び、第２のトランジスタ（Ｑ
２）のコレクタと第３の抵抗（Ｒ3）との接続点にそれ
ぞれ接続され、出力端が第３のトランジスタ（Ｑ３）と
第４のトランジスタ（Ｑ４）の共通ベースに接続された
差動増幅器（誤差増幅器）（ＡＭＰ）を備え、エミッタ
が電源（ＶＣＣ）に接続されベースが第３及び第４のト
ランジスタのベースと共通接続された第５のトランジス
タ（Ｑ５）を備え、この第５のトランジスタ（Ｑ５）の
コレクタは第４の抵抗（Ｒ4）を介して接地され、第５
のトランジスタ（Ｑ５）のコレクタから出力電流（一定
の温度特性を持つ出力電流ＩREF）が出力され、第５の
トランジスタ（Ｑ５）のコレクタと第４の抵抗（Ｒ4）
の接続点から基準出力電圧（ＶREF）が取り出される。
第２のトランジスタ（Ｑ２）と第１のトランジスタ（Ｑ
１）とのエミッタ面積比はＫ1（Ｋ1＞１）とされてお
り、第３のトランジスタ（Ｑ３）と第４のトランジスタ
（Ｑ４）とのエミッタ面積はＫ2（Ｋ2＞１）とされる。
なお、上記各トランジスタをＭＯＳトランジスタで構成
してもよい。
端子電圧と第３の抵抗（Ｒ3）の端子電圧とが等しくな
るように、第１の定電流源と第２の定電流源の２つの電
流値が制御され、第１の定電流源の電流値又は第２の定
電流源の電流値に比例する電流値を出力電流とし、出力
電流を電圧変換して基準出力電圧（ＶREF）を得るもの
であり、一実施の形態として、一対の入力端が、第１の
トランジスタ（Ｑ１）のベースとコレクタと第２の抵抗
（Ｒ2）との接続点、及び、第２のトランジスタ（Ｑ
２）のコレクタと第３の抵抗（Ｒ3）との接続点にそれ
ぞれ接続され、出力端が第３のトランジスタ（Ｑ３）と
第４のトランジスタ（Ｑ４）の共通ベースに接続された
差動増幅器（誤差増幅器）（ＡＭＰ）を備え、エミッタ
が電源（ＶＣＣ）に接続されベースが第３及び第４のト
ランジスタのベースと共通接続された第５のトランジス
タ（Ｑ５）を備え、この第５のトランジスタ（Ｑ５）の
コレクタは第４の抵抗（Ｒ4）を介して接地され、第５
のトランジスタ（Ｑ５）のコレクタから出力電流（一定
の温度特性を持つ出力電流ＩREF）が出力され、第５の
トランジスタ（Ｑ５）のコレクタと第４の抵抗（Ｒ4）
の接続点から基準出力電圧（ＶREF）が取り出される。
第２のトランジスタ（Ｑ２）と第１のトランジスタ（Ｑ
１）とのエミッタ面積比はＫ1（Ｋ1＞１）とされてお
り、第３のトランジスタ（Ｑ３）と第４のトランジスタ
（Ｑ４）とのエミッタ面積はＫ2（Ｋ2＞１）とされる。
なお、上記各トランジスタをＭＯＳトランジスタで構成
してもよい。
【００７３】本発明の基準電圧回路の別の実施の形態に
ついて、図３を参照してその構成を説明すると、第１の
トランジスタ（Ｑ１）のコレクタと第２のトランジスタ
（Ｑ２）のベースが互いに共通接続され、第１のトラン
ジスタ（Ｑ１）のエミッタと第２のトランジスタ（Ｑ
２）のエミッタはともに接地されており、第１のトラン
ジスタ（Ｑ１）のベースとコレクタとの間には第１の抵
抗（Ｒ1）が接続され、第１のトランジスタ（Ｑ１）の
ベースと第１の抵抗（Ｒ1）の接続点は、第２の抵抗
（Ｒ2）を介して接地されるとともに、第１の定電流源
（Ｑ３）の電流出力端に接続され、第２のトランジスタ
（Ｑ２）のコレクタは、第３の抵抗（Ｒ3）を介して接
地されるとともに、第２の定電流源（Ｑ４）の電流出力
端に接続される。第１及び第２の定電流源は、エミッタ
が電源端子（ＶCC）に接続されベース同士が共通接続さ
れ、コレクタを電流出力端とする第３及び第４のトラン
ジスタ（Ｑ３、Ｑ４）よりなる。
ついて、図３を参照してその構成を説明すると、第１の
トランジスタ（Ｑ１）のコレクタと第２のトランジスタ
（Ｑ２）のベースが互いに共通接続され、第１のトラン
ジスタ（Ｑ１）のエミッタと第２のトランジスタ（Ｑ
２）のエミッタはともに接地されており、第１のトラン
ジスタ（Ｑ１）のベースとコレクタとの間には第１の抵
抗（Ｒ1）が接続され、第１のトランジスタ（Ｑ１）の
ベースと第１の抵抗（Ｒ1）の接続点は、第２の抵抗
（Ｒ2）を介して接地されるとともに、第１の定電流源
（Ｑ３）の電流出力端に接続され、第２のトランジスタ
（Ｑ２）のコレクタは、第３の抵抗（Ｒ3）を介して接
地されるとともに、第２の定電流源（Ｑ４）の電流出力
端に接続される。第１及び第２の定電流源は、エミッタ
が電源端子（ＶCC）に接続されベース同士が共通接続さ
れ、コレクタを電流出力端とする第３及び第４のトラン
ジスタ（Ｑ３、Ｑ４）よりなる。
【００７４】本発明においては、第２の抵抗（Ｒ2）の
端子電圧と第３の抵抗（Ｒ3）の端子電圧とが等しくな
るように、第１の定電流源と第２の定電流源の２つの電
流値が制御され、第１の定電流源の電流値又は第２の定
電流源の電流値に比例する電流値を出力電流とし、出力
電流を電圧変換して基準出力電圧（ＶREF）を得るもの
であり、一実施の形態として、一対の入力端に、第１の
トランジスタ（Ｑ１）のベースと第１の抵抗（Ｒ1）と
前記第２抵抗（Ｒ2）との接続点、及び、第２のトラン
ジスタ（Ｑ２）のコレクタと第３の抵抗（Ｒ3）との接
続点がそれぞれ接続され、出力端が第３のトランジスタ
（Ｑ３）と第４のトランジスタ（Ｑ４）の共通ベースに
接続された差動増幅器（ＡＭＰ）を備え、エミッタが電
源端子（ＶＣＣ）に接続されベースが前記第３及び第４
のトランジスタのベースと共通接続された第５のトラン
ジスタ（Ｑ５）を備え、第５のトランジスタ（Ｑ５）の
コレクタは第４の抵抗（Ｒ4）を介して接地され、第５
のトランジスタ（Ｑ５）のコレクタから出力電流（一定
の温度特性を持つ出力電流ＩREF）が出力され、前記第
５のトランジスタ（Ｑ５）と第４の抵抗（Ｒ4）との接
続点から基準出力電圧（ＶREF）が取り出される。第２
のトランジスタ（Ｑ２）と第１のトランジスタ（Ｑ１）
とのエミッタ面積比はＫ1（Ｋ1＞１）、第３のトランジ
スタ（Ｑ３）と第４のトランジスタ（Ｑ４）のエミッタ
面積比はＫ2（Ｋ2＞１）とされる。上記各トランジスタ
Ｑ１〜Ｑ５をＭＯＳトランジスタで構成してもよい。
端子電圧と第３の抵抗（Ｒ3）の端子電圧とが等しくな
るように、第１の定電流源と第２の定電流源の２つの電
流値が制御され、第１の定電流源の電流値又は第２の定
電流源の電流値に比例する電流値を出力電流とし、出力
電流を電圧変換して基準出力電圧（ＶREF）を得るもの
であり、一実施の形態として、一対の入力端に、第１の
トランジスタ（Ｑ１）のベースと第１の抵抗（Ｒ1）と
前記第２抵抗（Ｒ2）との接続点、及び、第２のトラン
ジスタ（Ｑ２）のコレクタと第３の抵抗（Ｒ3）との接
続点がそれぞれ接続され、出力端が第３のトランジスタ
（Ｑ３）と第４のトランジスタ（Ｑ４）の共通ベースに
接続された差動増幅器（ＡＭＰ）を備え、エミッタが電
源端子（ＶＣＣ）に接続されベースが前記第３及び第４
のトランジスタのベースと共通接続された第５のトラン
ジスタ（Ｑ５）を備え、第５のトランジスタ（Ｑ５）の
コレクタは第４の抵抗（Ｒ4）を介して接地され、第５
のトランジスタ（Ｑ５）のコレクタから出力電流（一定
の温度特性を持つ出力電流ＩREF）が出力され、前記第
５のトランジスタ（Ｑ５）と第４の抵抗（Ｒ4）との接
続点から基準出力電圧（ＶREF）が取り出される。第２
のトランジスタ（Ｑ２）と第１のトランジスタ（Ｑ１）
とのエミッタ面積比はＫ1（Ｋ1＞１）、第３のトランジ
スタ（Ｑ３）と第４のトランジスタ（Ｑ４）のエミッタ
面積比はＫ2（Ｋ2＞１）とされる。上記各トランジスタ
Ｑ１〜Ｑ５をＭＯＳトランジスタで構成してもよい。
【００７５】
【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の第１の実施例に係るバイポーラ
基準電圧回路の回路構成を示す図である。ここでは、自
己バイアスワイドラー基準電流回路を考える。
する。図１は、本発明の第１の実施例に係るバイポーラ
基準電圧回路の回路構成を示す図である。ここでは、自
己バイアスワイドラー基準電流回路を考える。
【００７６】図１を参照すると、トランジスタＱ１、Ｑ
２はベースが互いに共通接続されており、トランジスタ
Ｑ１のエミッタは接地端子に接続され、トランジスタＱ
２のエミッタは抵抗Ｒ1を介して接地端子に接続され、
トランジスタＱ１のベースとコレクタは共通接続されて
抵抗Ｒ2の一端に接続され、抵抗Ｒ2の他端は接地端子に
接続されており、この抵抗Ｒ2の一端はトランジスタＱ
３のコレクタに接続されるとともに差動増幅器（ＡＭ
Ｐ）の非反転入力端（＋）に接続されている。
２はベースが互いに共通接続されており、トランジスタ
Ｑ１のエミッタは接地端子に接続され、トランジスタＱ
２のエミッタは抵抗Ｒ1を介して接地端子に接続され、
トランジスタＱ１のベースとコレクタは共通接続されて
抵抗Ｒ2の一端に接続され、抵抗Ｒ2の他端は接地端子に
接続されており、この抵抗Ｒ2の一端はトランジスタＱ
３のコレクタに接続されるとともに差動増幅器（ＡＭ
Ｐ）の非反転入力端（＋）に接続されている。
【００７７】トランジスタＱ２のコレクタは抵抗Ｒ3の
一端に接続され、この抵抗Ｒ3の他端は接地端子に接続
されており、抵抗Ｒ3の一端はトランジスタＱ４のコレ
クタに接続され、さらに差動増幅器の反転入力端（−）
に接続されている。
一端に接続され、この抵抗Ｒ3の他端は接地端子に接続
されており、抵抗Ｒ3の一端はトランジスタＱ４のコレ
クタに接続され、さらに差動増幅器の反転入力端（−）
に接続されている。
【００７８】トランジスタＱ３、Ｑ４、Ｑ５のエミッタ
は電源端子（ＶＣＣ）に共通接続され、トランジスタＱ
３、Ｑ４、Ｑ５のベースは共通接続され、トランジスタ
Ｑ３、Ｑ４のコレクタが一対の入力端にそれぞれ接続さ
れる差動増幅器（ＡＭＰ）の出力端がトランジスタＱ
３、Ｑ４、Ｑ５の共通ベースに接続され、カレントミラ
ー回路を構成しており、カレントミラー回路の出力端を
なすトランジスタＱ５のコレクタは抵抗Ｒ4を介して接
地されており、トランジスタＱ５のコレクタと抵抗Ｒ4
との接続点から出力電圧ＶREFが取り出される。
は電源端子（ＶＣＣ）に共通接続され、トランジスタＱ
３、Ｑ４、Ｑ５のベースは共通接続され、トランジスタ
Ｑ３、Ｑ４のコレクタが一対の入力端にそれぞれ接続さ
れる差動増幅器（ＡＭＰ）の出力端がトランジスタＱ
３、Ｑ４、Ｑ５の共通ベースに接続され、カレントミラ
ー回路を構成しており、カレントミラー回路の出力端を
なすトランジスタＱ５のコレクタは抵抗Ｒ4を介して接
地されており、トランジスタＱ５のコレクタと抵抗Ｒ4
との接続点から出力電圧ＶREFが取り出される。
【００７９】抵抗Ｒ2の端子電圧と抵抗Ｒ3の端子電圧と
が等しくなるように、トランジスタＱ３（第１の定電流
源）とトランジスタＱ４（第２の定電流源）の２つのコ
レクタ電流が、差動増幅器（ＡＭＰ）を介して制御さ
れ、トランジスタＱ５のコレクタから第１の定電流源の
電流値又は第２の定電流源の電流値に比例する電流値を
出力電流とし、前記出力電流を電圧変換して基準出力電
圧ＶREFを得ている。なお、図１において、トランジス
タＱ１、Ｑ２はＮＰＮ型トランジスタ、トランジスタＱ
３、Ｑ４、Ｑ５はＰＮＰ型トランジスタよりなる。
が等しくなるように、トランジスタＱ３（第１の定電流
源）とトランジスタＱ４（第２の定電流源）の２つのコ
レクタ電流が、差動増幅器（ＡＭＰ）を介して制御さ
れ、トランジスタＱ５のコレクタから第１の定電流源の
電流値又は第２の定電流源の電流値に比例する電流値を
出力電流とし、前記出力電流を電圧変換して基準出力電
圧ＶREFを得ている。なお、図１において、トランジス
タＱ１、Ｑ２はＮＰＮ型トランジスタ、トランジスタＱ
３、Ｑ４、Ｑ５はＰＮＰ型トランジスタよりなる。
【００８０】図１において、抵抗Ｒ2と抵抗Ｒ3に流れる
電流比がトランジスタＱ３、Ｑ４からなるカレントミラ
ー回路の電流比と等しいならば、トランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４、抵抗Ｒ1は自己バイアス・ワイドラー
基準電流回路を構成している。
電流比がトランジスタＱ３、Ｑ４からなるカレントミラ
ー回路の電流比と等しいならば、トランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４、抵抗Ｒ1は自己バイアス・ワイドラー
基準電流回路を構成している。
【００８１】抵抗Ｒ2と抵抗Ｒ3に流れる電流比がトラン
ジスタＱ３、Ｑ４からなるカレントミラー回路の電流比
と等しくなる条件は、抵抗Ｒ2の端子電圧Ｖ1（＝
ＶBE1）と抵抗Ｒ3の端子電圧Ｖ2が等しい場合、抵抗Ｒ2
の抵抗値と抵抗Ｒ3の抵抗値の比を、カレントミラー回
路の電流比の逆数に設定すれば良い。
ジスタＱ３、Ｑ４からなるカレントミラー回路の電流比
と等しくなる条件は、抵抗Ｒ2の端子電圧Ｖ1（＝
ＶBE1）と抵抗Ｒ3の端子電圧Ｖ2が等しい場合、抵抗Ｒ2
の抵抗値と抵抗Ｒ3の抵抗値の比を、カレントミラー回
路の電流比の逆数に設定すれば良い。
【００８２】トランジスタＱ１とＱ２のコレクタ電流を
それぞれＩC1、ＩC2、ベース−エミッタ間電圧をそれぞ
れＶBE1、ＶBE2とし、トランジスタの直流電流増幅率は
十分に１に近いものとして、ベース電流を無視すれば、
上式(1)により、次式(21)、(22)の関係が成り立つ。
それぞれＩC1、ＩC2、ベース−エミッタ間電圧をそれぞ
れＶBE1、ＶBE2とし、トランジスタの直流電流増幅率は
十分に１に近いものとして、ベース電流を無視すれば、
上式(1)により、次式(21)、(22)の関係が成り立つ。
【００８３】ＶBE1＝ＶTln(ＩC1/ＩS) …(21)
ＶBE2＝ＶTln{ＩC2/(Ｋ1ＩS)} …(22)
【００８４】また、ＶBE1は、抵抗Ｒ1の端子電圧Ｒ1Ｉ
C2とＶBE2の和であることから、次式(23)が成り立つ。
C2とＶBE2の和であることから、次式(23)が成り立つ。
【００８５】ＶBE1＝ＶBE2＋Ｒ1ＩC2 …(23)
【００８６】次に、トランジスタＱ１と抵抗Ｒ2、トラ
ンジスタＱ２と抵抗Ｒ3をミラー比がＫ2：１のカレント
ミラーで駆動すると、トランジスタＱ３のコレクタ電流
ＩC3はトランジスタＱ１のコレクタ電流ＩC1と抵抗Ｒ2
に流れる電流Ｖ1/Ｒ2の和（Ｉ C1＋Ｖ1/Ｒ2）に等しく、
トランジスタＱ４のコレクタ電流ＩC4はトランジスタＱ
２のコレクタ電流ＩC1と抵抗Ｒ３に流れる電流Ｖ1/Ｒ2
の和（ＩC2＋Ｖ2/Ｒ3）に等しく、トランジスタＱ３の
コレクタ電流ＩC3はトランジスタＱ４のコレクタ電流Ｉ
C4のＫ2倍であることから、次式(24)が成り立つ。
ンジスタＱ２と抵抗Ｒ3をミラー比がＫ2：１のカレント
ミラーで駆動すると、トランジスタＱ３のコレクタ電流
ＩC3はトランジスタＱ１のコレクタ電流ＩC1と抵抗Ｒ2
に流れる電流Ｖ1/Ｒ2の和（Ｉ C1＋Ｖ1/Ｒ2）に等しく、
トランジスタＱ４のコレクタ電流ＩC4はトランジスタＱ
２のコレクタ電流ＩC1と抵抗Ｒ３に流れる電流Ｖ1/Ｒ2
の和（ＩC2＋Ｖ2/Ｒ3）に等しく、トランジスタＱ３の
コレクタ電流ＩC3はトランジスタＱ４のコレクタ電流Ｉ
C4のＫ2倍であることから、次式(24)が成り立つ。
【００８７】
ＩC1＋Ｖ1/Ｒ2＝Ｋ2(ＩC2＋Ｖ2/Ｒ3) …(24)
【００８８】ここで、抵抗Ｒ2の端子電圧Ｖ1と抵抗Ｒ3
の端子電圧Ｖ2とが等しく、抵抗Ｒ2と抵抗Ｒ3の抵抗値
の比（Ｒ2／Ｒ3）がカレントミラー回路の電流比の逆数
（１／Ｋ2）の場合、すなわちＶ1＝Ｖ2、Ｒ3／Ｒ2＝Ｋ2
ならば、次式(25)が成り立つ。
の端子電圧Ｖ2とが等しく、抵抗Ｒ2と抵抗Ｒ3の抵抗値
の比（Ｒ2／Ｒ3）がカレントミラー回路の電流比の逆数
（１／Ｋ2）の場合、すなわちＶ1＝Ｖ2、Ｒ3／Ｒ2＝Ｋ2
ならば、次式(25)が成り立つ。
【００８９】ＩC1＝Ｋ2ＩC2 …(25)
【００９０】したがって、トランジスタＱ１、とＱ２の
ベース−エミッタ間電圧の差電圧ΔＶBEは、次式(26)と
表される。
ベース−エミッタ間電圧の差電圧ΔＶBEは、次式(26)と
表される。
【００９１】
【００９２】ここで、Ｋ1、Ｋ2は温度特性を持たない定
数であり、上述したように、ＶT＝ｋＴ／ｑと表され、
熱電圧ＶTは３３３３ｐｐｍ／℃（＝+0.085mV／℃）の
温度特性となっている。したがって、ΔＶBEは温度に比
例する。
数であり、上述したように、ＶT＝ｋＴ／ｑと表され、
熱電圧ＶTは３３３３ｐｐｍ／℃（＝+0.085mV／℃）の
温度特性となっている。したがって、ΔＶBEは温度に比
例する。
【００９３】バイポーラ基準電圧回路の出力電流ＩREF
は、カレントミラー回路の出力端をなすトランジスタＱ
５のコレクタから出力され、トランジスタＱ４のコレク
タ電流と等しい。トランジスタＱ４のコレクタ電圧ＩC4
は、トランジスタＱ２のコレクタ電流ＩC2と抵抗Ｒ3に
流れる電流（Ｖ2／Ｒ3）の和に等しいことから、次式(2
7)と求められる。
は、カレントミラー回路の出力端をなすトランジスタＱ
５のコレクタから出力され、トランジスタＱ４のコレク
タ電流と等しい。トランジスタＱ４のコレクタ電圧ＩC4
は、トランジスタＱ２のコレクタ電流ＩC2と抵抗Ｒ3に
流れる電流（Ｖ2／Ｒ3）の和に等しいことから、次式(2
7)と求められる。
【００９４】
【００９５】したがって、バイポーラ基準電圧回路の出
力電圧ＶREFは、次式(28)と求まる。
力電圧ＶREFは、次式(28)と求まる。
【００９６】
ＶREF＝Ｒ4ＩREF
＝(Ｒ4/Ｒ1)ＶTln(Ｋ1Ｋ2)＋(Ｒ4/Ｒ3)ＶBE1 …(28)
【００９７】すなわち、上式(28)から、バイポーラ基準
電圧回路の出力電圧ＶREFは負の温度特性を持つベース
−エミッタ電圧ＶBEと、正の温度特性を持つΔＶBEの重
み付け加算式で表される。
電圧回路の出力電圧ＶREFは負の温度特性を持つベース
−エミッタ電圧ＶBEと、正の温度特性を持つΔＶBEの重
み付け加算式で表される。
【００９８】したがって、重み付けを変えることで２つ
の基準電圧の温度特性を上述したように、任意に設定で
きる。具体的には、トランジスタＱ１、Ｑ２のエミッタ
面積比（Ｋ1）、あるいは、カレントミラー比（Ｋ2）
と、各抵抗比（Ｒ4／Ｒ1、Ｒ4／Ｒ3）を設定すれば良
い。
の基準電圧の温度特性を上述したように、任意に設定で
きる。具体的には、トランジスタＱ１、Ｑ２のエミッタ
面積比（Ｋ1）、あるいは、カレントミラー比（Ｋ2）
と、各抵抗比（Ｒ4／Ｒ1、Ｒ4／Ｒ3）を設定すれば良
い。
【００９９】ここで、熱電圧ＶTは３３３３ｐｐｍ／℃
の正の温度特性を持ち、トランジスタＱ１のベース・エ
ミッタ電圧ＶBE1はおよそ−２ｍＶ／℃の負の温度特性
を持ち、かつ抵抗比（Ｒ4／Ｒ1）、（Ｒ4／Ｒ3）は温度
特性が相殺されて零であり、ｌｎ（Ｋ1Ｋ2）も温度特性
を持たないことから、バイポーラ基準電圧回路の出力電
圧ＶREFは、熱電圧ＶTは＋３３３３ｐｐｍ／℃の正の温
度特性と、トランジスタＱ１のベース・エミッタ電圧Ｖ
BE1の負の温度特性、およそ−２ｍＶ／℃、で決定され
る。
の正の温度特性を持ち、トランジスタＱ１のベース・エ
ミッタ電圧ＶBE1はおよそ−２ｍＶ／℃の負の温度特性
を持ち、かつ抵抗比（Ｒ4／Ｒ1）、（Ｒ4／Ｒ3）は温度
特性が相殺されて零であり、ｌｎ（Ｋ1Ｋ2）も温度特性
を持たないことから、バイポーラ基準電圧回路の出力電
圧ＶREFは、熱電圧ＶTは＋３３３３ｐｐｍ／℃の正の温
度特性と、トランジスタＱ１のベース・エミッタ電圧Ｖ
BE1の負の温度特性、およそ−２ｍＶ／℃、で決定され
る。
【０１００】例えば、バイポーラ基準電圧回路の出力電
圧ＶREFの温度特性を零とするためには、常温でのトラ
ンジスタＱ１のベース・エミッタ電圧ＶBE1を６００ｍ
Ｖとすると、熱電圧ＶTは常温で２６ｍＶであることか
ら、（Ｒ3／Ｒ1）ｌｎ（Ｋ1Ｋ 2）＝２３．０８と求めら
れる。
圧ＶREFの温度特性を零とするためには、常温でのトラ
ンジスタＱ１のベース・エミッタ電圧ＶBE1を６００ｍ
Ｖとすると、熱電圧ＶTは常温で２６ｍＶであることか
ら、（Ｒ3／Ｒ1）ｌｎ（Ｋ1Ｋ 2）＝２３．０８と求めら
れる。
【０１０１】この値は、従来回路の場合にバンドギャッ
プリファレンス回路の出力電圧ＶRE Fの温度特性を零と
するための条件と全く等しくなっている。
プリファレンス回路の出力電圧ＶRE Fの温度特性を零と
するための条件と全く等しくなっている。
【０１０２】本実施例と従来回路との大きな相違点は、
従来回路では、トランジスタＱ１のベース・エミッタ電
圧ＶBE1（≒６００ｍＶ）に、電圧（Ｒ1／Ｒ2）ｌｎ
（Ｋ1Ｋ 2）ΔＶBE（≒６００ｍＶ）を積み重ね構成とさ
れているのに対して、本実施例では、トランジスタＱ１
のベース・エミッタ電圧ＶBE1には電圧を積み重ねてい
ないため、従来回路と比べて、その動作電源電圧は、お
よそ６００ｍＶ程度低くできる。ただし、当然ではある
が、誤差増幅器（ＡＭＰ）が動作可能となる電源電圧
（ＶCC）が必要となり、０．９Ｖ程度から動作可能とな
る。
従来回路では、トランジスタＱ１のベース・エミッタ電
圧ＶBE1（≒６００ｍＶ）に、電圧（Ｒ1／Ｒ2）ｌｎ
（Ｋ1Ｋ 2）ΔＶBE（≒６００ｍＶ）を積み重ね構成とさ
れているのに対して、本実施例では、トランジスタＱ１
のベース・エミッタ電圧ＶBE1には電圧を積み重ねてい
ないため、従来回路と比べて、その動作電源電圧は、お
よそ６００ｍＶ程度低くできる。ただし、当然ではある
が、誤差増幅器（ＡＭＰ）が動作可能となる電源電圧
（ＶCC）が必要となり、０．９Ｖ程度から動作可能とな
る。
【０１０３】次に本発明の第２の実施例について説明す
る。図２は、本発明の第２の実施例に係るＣＭＯＳ基準
電圧回路の回路構成を示す図である。ここでは、自己バ
イアス・ワイドラー基準電流回路を考える。
る。図２は、本発明の第２の実施例に係るＣＭＯＳ基準
電圧回路の回路構成を示す図である。ここでは、自己バ
イアス・ワイドラー基準電流回路を考える。
【０１０４】図２を参照すると、図２を参照すると、ト
ランジスタＭ１、Ｍ２はゲートが互いに共通接続されて
おり、トランジスタＭ１のソースは接地端子に接続さ
れ、トランジスタＭ２のソースは抵抗Ｒ1を介して接地
端子に接続され、トランジスタＭ１のゲートとドレイン
は共通接続されて抵抗Ｒ2の一端に接続され、抵抗Ｒ2の
他端は接地端子に接続されており、この抵抗Ｒ2の一端
はトランジスタＭ３のドレインに接続されるとともに差
動増幅器（ＡＭＰ）の非反転入力端（＋）に接続されて
いる。
ランジスタＭ１、Ｍ２はゲートが互いに共通接続されて
おり、トランジスタＭ１のソースは接地端子に接続さ
れ、トランジスタＭ２のソースは抵抗Ｒ1を介して接地
端子に接続され、トランジスタＭ１のゲートとドレイン
は共通接続されて抵抗Ｒ2の一端に接続され、抵抗Ｒ2の
他端は接地端子に接続されており、この抵抗Ｒ2の一端
はトランジスタＭ３のドレインに接続されるとともに差
動増幅器（ＡＭＰ）の非反転入力端（＋）に接続されて
いる。
【０１０５】トランジスタＭ２のゲートとドレインは抵
抗Ｒ3の一端に接続され、この抵抗Ｒ3の他端は接地端子
に接続されており、抵抗Ｒ3の一端はトランジスタＭ４
のドレインに接続され、さらに差動増幅器の反転入力端
（−）に接続されている。
抗Ｒ3の一端に接続され、この抵抗Ｒ3の他端は接地端子
に接続されており、抵抗Ｒ3の一端はトランジスタＭ４
のドレインに接続され、さらに差動増幅器の反転入力端
（−）に接続されている。
【０１０６】トランジスタＭ３、Ｍ４、Ｍ５のソースは
電源端子（ＶＤＤ）に接続され、トランジスタＭ３、Ｍ
４、Ｍ５のゲートは共通接続され、トランジスタＭ３、
Ｍ４のドレインが入力端に接続される差動増幅器（ＡＭ
Ｐ）の出力端がトランジスタＭ３、Ｍ４、Ｍ５の共通ゲ
ートに接続され、カレントミラー回路を構成しており、
カレントミラー回路の出力端をなすトランジスタＭ５の
ドレインは抵抗Ｒ4を介して接地されており、トランジ
スタＭ５のドレインと抵抗Ｒ4の接続点から出力電圧Ｖ
REFが取り出される。図２において、トランジスタＭ
１、Ｍ２はＮチャネルＭＯＳトランジスタ、トランジス
タＭ３、Ｍ４、Ｍ５はＰチャネルＭＯＳトランジスタで
ある。
電源端子（ＶＤＤ）に接続され、トランジスタＭ３、Ｍ
４、Ｍ５のゲートは共通接続され、トランジスタＭ３、
Ｍ４のドレインが入力端に接続される差動増幅器（ＡＭ
Ｐ）の出力端がトランジスタＭ３、Ｍ４、Ｍ５の共通ゲ
ートに接続され、カレントミラー回路を構成しており、
カレントミラー回路の出力端をなすトランジスタＭ５の
ドレインは抵抗Ｒ4を介して接地されており、トランジ
スタＭ５のドレインと抵抗Ｒ4の接続点から出力電圧Ｖ
REFが取り出される。図２において、トランジスタＭ
１、Ｍ２はＮチャネルＭＯＳトランジスタ、トランジス
タＭ３、Ｍ４、Ｍ５はＰチャネルＭＯＳトランジスタで
ある。
【０１０７】抵抗Ｒ2の端子電圧と第３の抵抗Ｒ3の端子
電圧とが等しくなるように、トランジスタＭ３（第１の
定電流源）とトランジスタＭ４（第２の定電流源）の２
つのドレイン電流が、差動増幅器（ＡＭＰ）を介して制
御され、トランジスタＭ５のドレインから第１の定電流
源の電流値又は第２の定電流源の電流値に比例する電流
値を出力電流とし、前記出力電流を電圧変換して基準出
力電圧ＶREFを得ている。
電圧とが等しくなるように、トランジスタＭ３（第１の
定電流源）とトランジスタＭ４（第２の定電流源）の２
つのドレイン電流が、差動増幅器（ＡＭＰ）を介して制
御され、トランジスタＭ５のドレインから第１の定電流
源の電流値又は第２の定電流源の電流値に比例する電流
値を出力電流とし、前記出力電流を電圧変換して基準出
力電圧ＶREFを得ている。
【０１０８】図２において、抵抗Ｒ2とＲ3に流れる電流
比がトランジスタＭ３、Ｍ４からなるカレントミラー回
路の電流比と等しいならば、トランジスタＭ１、Ｍ２、
Ｍ３、Ｍ４、抵抗Ｒ1は自己バイアス・ワイドラー基準
電流回路を構成している。ここで、抵抗Ｒ2と抵抗Ｒ3に
流れる電流比がトランジスタＭ３、Ｍ４からなるカレン
トミラー回路の電流比と等しくなる条件は、抵抗Ｒ2の
端子電圧Ｖ1（＝ＶGS1）と抵抗Ｒ3の端子電圧Ｖ2が等し
いなら、抵抗Ｒ2の抵抗値と抵抗Ｒ3の抵抗値の比をカレ
ントミラー回路の電流比の逆数に設定すれば良い。
比がトランジスタＭ３、Ｍ４からなるカレントミラー回
路の電流比と等しいならば、トランジスタＭ１、Ｍ２、
Ｍ３、Ｍ４、抵抗Ｒ1は自己バイアス・ワイドラー基準
電流回路を構成している。ここで、抵抗Ｒ2と抵抗Ｒ3に
流れる電流比がトランジスタＭ３、Ｍ４からなるカレン
トミラー回路の電流比と等しくなる条件は、抵抗Ｒ2の
端子電圧Ｖ1（＝ＶGS1）と抵抗Ｒ3の端子電圧Ｖ2が等し
いなら、抵抗Ｒ2の抵抗値と抵抗Ｒ3の抵抗値の比をカレ
ントミラー回路の電流比の逆数に設定すれば良い。
【０１０９】図２において、トランジスタＭ１を単位ト
ランジスタ、トランジスタＭ２のゲート幅Ｗ／ゲート長
Ｌの比（Ｗ／Ｌ）を単位トランジスタのＫ1倍（Ｋ1＞
１）とする。
ランジスタ、トランジスタＭ２のゲート幅Ｗ／ゲート長
Ｌの比（Ｗ／Ｌ）を単位トランジスタのＫ1倍（Ｋ1＞
１）とする。
【０１１０】素子の整合性は良いものとし、チャネル長
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流とゲート―ソース間電圧の関係は２乗則に従うも
のとすると、ＭＯＳトランジスタＭ１、Ｍ２のドレイン
電流ＩD1、ＩD2は、それぞれ次式(29)、(30)と表され
る。
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流とゲート―ソース間電圧の関係は２乗則に従うも
のとすると、ＭＯＳトランジスタＭ１、Ｍ２のドレイン
電流ＩD1、ＩD2は、それぞれ次式(29)、(30)と表され
る。
【０１１１】ＩD1＝β(ＶGS1−ＶTH)2 …(29)
ＩD2＝Ｋ1β(ＶGS2−ＶTH)2 …(30)
【０１１２】また、トランジスタＭ１とＭ２のゲート−
ソース間電圧ＶGS1、ＶGS2の差電圧ΔＶGSは抵抗Ｒ1の
端子電圧に等しく、次式(31)なる関係が成り立つ。
ソース間電圧ＶGS1、ＶGS2の差電圧ΔＶGSは抵抗Ｒ1の
端子電圧に等しく、次式(31)なる関係が成り立つ。
【０１１３】ΔＶGS＝ＶGS1−ＶGS2＝Ｒ1ＩD2 …(31)
【０１１４】次に、トランジスタＭ１と抵抗Ｒ2、トラ
ンジスタＭ２と抵抗Ｒ3を、ミラー比がＫ2：１のカレン
トミラーで駆動すると、次式(32)の関係が成り立つ。
ンジスタＭ２と抵抗Ｒ3を、ミラー比がＫ2：１のカレン
トミラーで駆動すると、次式(32)の関係が成り立つ。
【０１１５】
ＩD1＋Ｖ1/Ｒ2＝Ｋ2(ＩD2＋Ｖ2/Ｒ3) …(32)
【０１１６】ここで、Ｖ1＝Ｖ2、Ｒ3／Ｒ2＝Ｋ2なら
ば、次式(33)が成り立つ。
ば、次式(33)が成り立つ。
【０１１７】ＩD1＝Ｋ2ＩD2 …(33)
【０１１８】したがって、上式(29)から上式(33)を解く
と、次式(34)が求まる。
と、次式(34)が求まる。
【０１１９】
【０１２０】ここで、Ｋ1、Ｋ2は温度特性を持たない定
数である。一方、ＭＯＳトランジスタではモビリティμ
が温度特性を持つから、トランスコンダクタンス・パラ
メータβの温度依存性は、次式(34)で表される。
数である。一方、ＭＯＳトランジスタではモビリティμ
が温度特性を持つから、トランスコンダクタンス・パラ
メータβの温度依存性は、次式(34)で表される。
【０１２１】
【０１２２】ただし、β0は常温（３００Ｋ）でのβの
値である。上式(35)から、次式(36)が求まる。
値である。上式(35)から、次式(36)が求まる。
【０１２３】
【０１２４】図７に示したように、１／βの温度特性は
ほぼ温度に比例している。１／βの温度特性は常温では
＋５０００ｐｐｍ／℃となっている。これはバイポーラ
トランジスタの熱電圧ＶTの温度特性＋３３３３ｐｐｍ
／℃の１.５倍に当たる。したがって、ドレイン電流Ｉ
D1が正の温度特性を持ち、抵抗Ｒ2の温度特性が５００
０ｐｐｍ／℃以下であれば、ΔＶGSは温度に比例するこ
とがわかる。
ほぼ温度に比例している。１／βの温度特性は常温では
＋５０００ｐｐｍ／℃となっている。これはバイポーラ
トランジスタの熱電圧ＶTの温度特性＋３３３３ｐｐｍ
／℃の１.５倍に当たる。したがって、ドレイン電流Ｉ
D1が正の温度特性を持ち、抵抗Ｒ2の温度特性が５００
０ｐｐｍ／℃以下であれば、ΔＶGSは温度に比例するこ
とがわかる。
【０１２５】すなわち、ＭＯＳ基準電圧回路の出力電流
ＩREFは、トランジスタＭ５のドレイン電流として与え
られ、これはトランジスタＭ２のドレイン電流ＩD2と抵
抗Ｒ 3に流れる電流（Ｖ2／Ｒ3）の和に等しいことか
ら、次式(37)と求められる。
ＩREFは、トランジスタＭ５のドレイン電流として与え
られ、これはトランジスタＭ２のドレイン電流ＩD2と抵
抗Ｒ 3に流れる電流（Ｖ2／Ｒ3）の和に等しいことか
ら、次式(37)と求められる。
【０１２６】
ＩREF＝ＩD2＋Ｖ2/Ｒ3＝ＩD1/Ｋ2＋ＶGS1/Ｒ3 …(37)
【０１２７】一方、上式(29)より、ＶGS1は次式(38)と
表される。
表される。
【０１２８】
【０１２９】また、上式(37)において、ＩD1に上式(3
4)、ＶGS1に上式(38)を代入すると、次式(39)と書き換
えられる。
4)、ＶGS1に上式(38)を代入すると、次式(39)と書き換
えられる。
【０１３０】
【０１３１】ここで、スレッショルド電圧ＶTHの温度特
性は、次式（40）で表わされる。
性は、次式（40）で表わされる。
【０１３２】ＶTH＝ＶTH0−α(T−T0) …(40)
【０１３３】ＶTH0はＴ＝Ｔ0のスレッショルド電圧であ
り、αは低スレッショルド電圧のＣＭＯＳプロセスにお
いてはおよそ２.３ｍＶ／℃である。
り、αは低スレッショルド電圧のＣＭＯＳプロセスにお
いてはおよそ２.３ｍＶ／℃である。
【０１３４】したがって、上式(39)は、上式(40)、(36)
から、次式(41)と表される。
から、次式(41)と表される。
【０１３５】
【０１３６】上式(41)の右辺は、負の温度特性を持つス
レッショルド電圧ＶTHと、正の温度特性を持つトランス
コンダクタンス・パラメータ（モビリティ）の逆数に起
因する電圧値の重み付け加算式で表される。したがっ
て、重み付けを変ることで、ＭＯＳ基準電圧回路の出力
電圧ＶREFの温度特性を上述したように、任意に設定で
きる。具体的には、（Ｗ／Ｌ）／（Ｗ／Ｌ）比、あるい
は、カレントミラー比と抵抗の値、および、各抵抗比を
設定すれば良い。
レッショルド電圧ＶTHと、正の温度特性を持つトランス
コンダクタンス・パラメータ（モビリティ）の逆数に起
因する電圧値の重み付け加算式で表される。したがっ
て、重み付けを変ることで、ＭＯＳ基準電圧回路の出力
電圧ＶREFの温度特性を上述したように、任意に設定で
きる。具体的には、（Ｗ／Ｌ）／（Ｗ／Ｌ）比、あるい
は、カレントミラー比と抵抗の値、および、各抵抗比を
設定すれば良い。
【０１３７】ここで、トランスコンダクタンス・パラメ
ータβの逆数１／βの温度特性はほぼ温度に比例し、常
温では５０００ｐｐｍ／℃となっており、トランジスタ
Ｍ１のスレッショルド電圧ＶTHはおよそ−２．３ｍＶ／
℃の負の温度特性を持ち、かつ抵抗比（Ｒ4／Ｒ1）、
（Ｒ4／Ｒ3）は温度特性が相殺されて零であり、カレン
トミラー比Ｋ2、及び√（Ｋ1Ｋ2）も温度特性を持たな
いことから、ＭＯＳ基準電圧回路の出力電圧ＶREFは、
５０００ｐｐｍ／℃の正の温度特性と、トランジスタＭ
１のスレッショルド電圧ＶTHの負の温度特性、およそ−
２．３ｍＶ／℃、とによって決定される。
ータβの逆数１／βの温度特性はほぼ温度に比例し、常
温では５０００ｐｐｍ／℃となっており、トランジスタ
Ｍ１のスレッショルド電圧ＶTHはおよそ−２．３ｍＶ／
℃の負の温度特性を持ち、かつ抵抗比（Ｒ4／Ｒ1）、
（Ｒ4／Ｒ3）は温度特性が相殺されて零であり、カレン
トミラー比Ｋ2、及び√（Ｋ1Ｋ2）も温度特性を持たな
いことから、ＭＯＳ基準電圧回路の出力電圧ＶREFは、
５０００ｐｐｍ／℃の正の温度特性と、トランジスタＭ
１のスレッショルド電圧ＶTHの負の温度特性、およそ−
２．３ｍＶ／℃、とによって決定される。
【０１３８】従来回路との大きな相違点は、本実施例の
回路では、トランジスタＭ１のゲート・ソース電圧Ｖ
GS1には電圧を積み重ねていないことから、その分、電
源電圧を低くできる。ただし、当然ではあるが、誤差増
幅器が動作可能となる電源電圧が必要となり、ＶTH0＝
０．７Ｖとすれば、１．０Ｖ程度から動作可能となる。
回路では、トランジスタＭ１のゲート・ソース電圧Ｖ
GS1には電圧を積み重ねていないことから、その分、電
源電圧を低くできる。ただし、当然ではあるが、誤差増
幅器が動作可能となる電源電圧が必要となり、ＶTH0＝
０．７Ｖとすれば、１．０Ｖ程度から動作可能となる。
【０１３９】次に本発明の第３の実施例について説明す
る。図３は、本発明の第３の実施例に係るバイポーラ基
準電圧回路の回路構成を示す図である。ここでは、自己
バイアス永田基準電流回路を考える。
る。図３は、本発明の第３の実施例に係るバイポーラ基
準電圧回路の回路構成を示す図である。ここでは、自己
バイアス永田基準電流回路を考える。
【０１４０】図３を参照すると、トランジスタＱ１のコ
レクタとトランジスタＱ２のベースが互いに共通接続さ
れ、トランジスタＱ１のエミッタとトランジスタＱ２の
エミッタはともに接地端子に接続され、トランジスタＱ
１のコレクタは抵抗Ｒ1の一端に接続され、抵抗Ｒ1の他
端はトランジスタＱ１のベースに接続され、この抵抗Ｒ
1の他端とトランジスタＱ１のベースの接続点は、抵抗
Ｒ2を介して接地端子に接続され、且つトランジスタＱ
３のコレクタに接続されるとともに差動増幅器（ＡＭ
Ｐ）の非反転入力端（＋）に接続されている。トランジ
スタＱ２のコレクタは抵抗Ｒ3の一端に接続され、抵抗
Ｒ3の他端は接地端子に接続されており、抵抗Ｒ3の一端
とトランジスタＱ２のコレクタの接続点は、トランジス
タＱ４のコレクタに接続されるとともに差動増幅器（Ａ
ＭＰ）の反転入力端（−）に接続されている。
レクタとトランジスタＱ２のベースが互いに共通接続さ
れ、トランジスタＱ１のエミッタとトランジスタＱ２の
エミッタはともに接地端子に接続され、トランジスタＱ
１のコレクタは抵抗Ｒ1の一端に接続され、抵抗Ｒ1の他
端はトランジスタＱ１のベースに接続され、この抵抗Ｒ
1の他端とトランジスタＱ１のベースの接続点は、抵抗
Ｒ2を介して接地端子に接続され、且つトランジスタＱ
３のコレクタに接続されるとともに差動増幅器（ＡＭ
Ｐ）の非反転入力端（＋）に接続されている。トランジ
スタＱ２のコレクタは抵抗Ｒ3の一端に接続され、抵抗
Ｒ3の他端は接地端子に接続されており、抵抗Ｒ3の一端
とトランジスタＱ２のコレクタの接続点は、トランジス
タＱ４のコレクタに接続されるとともに差動増幅器（Ａ
ＭＰ）の反転入力端（−）に接続されている。
【０１４１】トランジスタＱ３、Ｑ４、Ｑ５のエミッタ
は電源端子（ＶＣＣ）に接続され、トランジスタＱ３、
Ｑ４、Ｑ５のベースは共通接続され、トランジスタＱ
３、Ｑ４のコレクタが入力端に接続される差動増幅器の
出力端がトランジスタＱ３、Ｑ４、Ｑ５の共通ベースに
接続され、カレントミラー回路を構成しており、カレン
トミラー回路の出力端をなすトランジスタＱ５のコレク
タは抵抗Ｒ4を介して接地されており、トランジスタＱ
５のコレクタと抵抗Ｒ4の接続点から出力電圧ＶR EFが取
り出される。図３において、トランジスタＱ１、Ｑ２は
ＮＰＮ型トランジスタ、トランジスタＱ３、Ｑ４、Ｑ５
はＰＮＰ型トランジスタである。
は電源端子（ＶＣＣ）に接続され、トランジスタＱ３、
Ｑ４、Ｑ５のベースは共通接続され、トランジスタＱ
３、Ｑ４のコレクタが入力端に接続される差動増幅器の
出力端がトランジスタＱ３、Ｑ４、Ｑ５の共通ベースに
接続され、カレントミラー回路を構成しており、カレン
トミラー回路の出力端をなすトランジスタＱ５のコレク
タは抵抗Ｒ4を介して接地されており、トランジスタＱ
５のコレクタと抵抗Ｒ4の接続点から出力電圧ＶR EFが取
り出される。図３において、トランジスタＱ１、Ｑ２は
ＮＰＮ型トランジスタ、トランジスタＱ３、Ｑ４、Ｑ５
はＰＮＰ型トランジスタである。
【０１４２】抵抗Ｒ2の端子電圧（Ｖ1）と抵抗Ｒ3の端
子電圧（Ｖ2）とが等しくなるように、トランジスタＱ
３（第１の定電流源）とトランジスタＱ４（第２の定電
流源）の２つのコレクタ電流が、差動増幅器（ＡＭＰ）
を介して制御され、トランジスタＱ５のコレクタから第
１の定電流源の電流値又は第２の定電流源の電流値に比
例する電流値を出力電流とし、前記出力電流を電圧変換
して基準出力電圧ＶREFを得ている。
子電圧（Ｖ2）とが等しくなるように、トランジスタＱ
３（第１の定電流源）とトランジスタＱ４（第２の定電
流源）の２つのコレクタ電流が、差動増幅器（ＡＭＰ）
を介して制御され、トランジスタＱ５のコレクタから第
１の定電流源の電流値又は第２の定電流源の電流値に比
例する電流値を出力電流とし、前記出力電流を電圧変換
して基準出力電圧ＶREFを得ている。
【０１４３】図３において、抵抗Ｒ２とＲ３に流れる電
流比がトランジスタＱ３、Ｑ４からなるカレントミラー
回路の電流比と等しいならば、トランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４、抵抗Ｒ1は自己バイアスワイドラー基
準電流回路を構成している。抵抗Ｒ2とＲ3に流れる電流
比がトランジスタＱ３、Ｑ４からなるカレントミラー回
路の電流比と等しくなる条件は、抵抗Ｒ2の端子電圧Ｖ1
（＝ＶBE1）と抵抗Ｒ3の端子電圧Ｖ2が等しい場合、抵
抗Ｒ2の抵抗値と抵抗Ｒ3の抵抗値の比をカレントミラー
回路の電流比の逆数に設定すれば良い。
流比がトランジスタＱ３、Ｑ４からなるカレントミラー
回路の電流比と等しいならば、トランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４、抵抗Ｒ1は自己バイアスワイドラー基
準電流回路を構成している。抵抗Ｒ2とＲ3に流れる電流
比がトランジスタＱ３、Ｑ４からなるカレントミラー回
路の電流比と等しくなる条件は、抵抗Ｒ2の端子電圧Ｖ1
（＝ＶBE1）と抵抗Ｒ3の端子電圧Ｖ2が等しい場合、抵
抗Ｒ2の抵抗値と抵抗Ｒ3の抵抗値の比をカレントミラー
回路の電流比の逆数に設定すれば良い。
【０１４４】トランジスタＱ１、Ｑ２のエミッタ電流を
それぞれＩC1、ＩC2、ベース−エミッタ間電圧をそれぞ
れＶBE1、ＶBE2とし、トランジスタの直流電流増幅率は
十分に１に近いものとして、ベース電流を無視すれば、
上式(1)により、次式(42)、(43)の関係が成り立つ。
それぞれＩC1、ＩC2、ベース−エミッタ間電圧をそれぞ
れＶBE1、ＶBE2とし、トランジスタの直流電流増幅率は
十分に１に近いものとして、ベース電流を無視すれば、
上式(1)により、次式(42)、(43)の関係が成り立つ。
【０１４５】ＶBE1＝ＶTln(ＩC1/ＩS) …(42)
ＶBE2＝ＶTln{ＩC2/(Ｋ1ＩS)} …(43)
【０１４６】またＶBE1はＶBE2に抵抗Ｒ1の端子間電圧
（Ｒ1ＩC1）を加算したものと等しいことから、次式(4
4)が成り立つ。
（Ｒ1ＩC1）を加算したものと等しいことから、次式(4
4)が成り立つ。
【０１４７】ＶBE1＝ＶBE2＋Ｒ1ＩC1 …(44)
【０１４８】次に、トランジスタＱ１と抵抗Ｒ2、トラ
ンジスタＱ２と抵抗Ｒ3をミラー比がＫ2：１のカレント
ミラーで駆動すると、トランジスタＱ３のコレクタ電流
ＩC3はトランジスタＱ１のコレクタ電流ＩC1と抵抗Ｒ２
に流れる電流Ｖ1/Ｒ2の和（ＩC1＋Ｖ1/Ｒ2）に等しく、
トランジスタＱ４のコレクタ電流ＩC4はトランジスタＱ
２のコレクタ電流ＩC1と抵抗Ｒ３に流れる電流Ｖ1/Ｒ2
の和（ＩC2＋Ｖ2/Ｒ3）に等しく、トランジスタＱ３の
コレクタ電流ＩC3はトランジスタＱ４のコレクタ電流Ｉ
C4はのＫ2倍であることから次式(45)が成り立つ。
ンジスタＱ２と抵抗Ｒ3をミラー比がＫ2：１のカレント
ミラーで駆動すると、トランジスタＱ３のコレクタ電流
ＩC3はトランジスタＱ１のコレクタ電流ＩC1と抵抗Ｒ２
に流れる電流Ｖ1/Ｒ2の和（ＩC1＋Ｖ1/Ｒ2）に等しく、
トランジスタＱ４のコレクタ電流ＩC4はトランジスタＱ
２のコレクタ電流ＩC1と抵抗Ｒ３に流れる電流Ｖ1/Ｒ2
の和（ＩC2＋Ｖ2/Ｒ3）に等しく、トランジスタＱ３の
コレクタ電流ＩC3はトランジスタＱ４のコレクタ電流Ｉ
C4はのＫ2倍であることから次式(45)が成り立つ。
【０１４９】
ＩC1＋Ｖ1/Ｒ2＝Ｋ2(ＩC2＋Ｖ2/Ｒ3) …(45)
【０１５０】ここで、Ｖ1＝Ｖ2、Ｒ3／Ｒ2＝Ｋ2なら
ば、次式(46)が成り立つ。 ＩC1＝Ｋ2ＩC2 …(46)
ば、次式(46)が成り立つ。 ＩC1＝Ｋ2ＩC2 …(46)
【０１５１】したがって、トランジスタＱ１、Ｑ２のベ
ース−エミッタ間電圧の差電圧ΔＶ BEは、次式(47)と求
まる。
ース−エミッタ間電圧の差電圧ΔＶ BEは、次式(47)と求
まる。
【０１５２】
【０１５３】ここで、Ｋ1、Ｋ2は温度特性を持たない定
数であり、上述したように、ＶT＝ｋＴ／ｑと表され、
熱電圧ＶＴ は３３３３ｐｐｍ／℃の温度特性となって
いる。したがって、差電圧ΔＶBEは温度に比例する。
数であり、上述したように、ＶT＝ｋＴ／ｑと表され、
熱電圧ＶＴ は３３３３ｐｐｍ／℃の温度特性となって
いる。したがって、差電圧ΔＶBEは温度に比例する。
【０１５４】バイポーラ基準電圧回路の出力電流ＩREF
は、トランジスタＱ５のコレクタ電流として与えられ、
これはトランジスタＱ２のコレクタ電流ＩC2と抵抗Ｒ3
に流れる電流（Ｖ2／Ｒ3）の和に等しいことから、次式
(48)と求められる。
は、トランジスタＱ５のコレクタ電流として与えられ、
これはトランジスタＱ２のコレクタ電流ＩC2と抵抗Ｒ3
に流れる電流（Ｖ2／Ｒ3）の和に等しいことから、次式
(48)と求められる。
【０１５５】
ＩREF＝ＩC2＋Ｖ2/Ｒ3
＝ΔＶBE/(Ｋ2Ｒ1)＋ＶBE1/Ｒ3
＝{ＶT/(Ｋ2Ｒ1)}ln(Ｋ1Ｋ2)＋ＶBE1/Ｒ3 …(48)
【０１５６】そしてバイポーラ基準電圧回路の出力電圧
ＶREFは、抵抗Ｒ4の端子電圧であることから次式(49)で
与えられる。
ＶREFは、抵抗Ｒ4の端子電圧であることから次式(49)で
与えられる。
【０１５７】
ＶREF＝Ｒ4ＩREF
＝{Ｒ4/(Ｋ2Ｒ1)}ＶTln(Ｋ1Ｋ2)＋(Ｒ4/Ｒ3)ＶBE1…(49)
【０１５８】すなわち、バイポーラ基準電圧回路の出力
電圧ＶREFは、負の温度特性を持つベース−エミッタ電
圧ＶBEと、正の温度特性を持つΔＶBEの重み付け加算式
で表される。したがって、重み付けを変ることで２つの
基準電圧の温度特性を上述したように、任意に設定でき
る。具体的には、エミッタ面積比（Ｋ1）、あるいは、
カレントミラー比（Ｋ2）と各抵抗比（Ｒ4／Ｒ1、Ｒ4／
Ｒ3）を設定すれば良い。
電圧ＶREFは、負の温度特性を持つベース−エミッタ電
圧ＶBEと、正の温度特性を持つΔＶBEの重み付け加算式
で表される。したがって、重み付けを変ることで２つの
基準電圧の温度特性を上述したように、任意に設定でき
る。具体的には、エミッタ面積比（Ｋ1）、あるいは、
カレントミラー比（Ｋ2）と各抵抗比（Ｒ4／Ｒ1、Ｒ4／
Ｒ3）を設定すれば良い。
【０１５９】ここで、熱電圧ＶTは３３３３ｐｐｍ／℃
の正の温度特性を持ち、トランジスタＱ１のベース・エ
ミッタ電圧ＶBE1はおよそ−２ｍＶ／℃の負の温度特性
を持ち、かつ抵抗比（Ｒ4／Ｒ1）、（Ｒ4／Ｒ3）は温度
特性が相殺されて零であり、Ｋ2、ｌｎ（Ｋ1Ｋ2）も温
度特性を持たないことから、バイポーラ基準電圧回路の
出力電圧ＶREFは、熱電圧ＶTは３３３３ｐｐｍ／℃の正
の温度特性と、トランジスタＱ１のベース・エミッタ電
圧ＶBE1の負の温度特性、およそ−２ｍＶ／℃、とによ
って決定される。
の正の温度特性を持ち、トランジスタＱ１のベース・エ
ミッタ電圧ＶBE1はおよそ−２ｍＶ／℃の負の温度特性
を持ち、かつ抵抗比（Ｒ4／Ｒ1）、（Ｒ4／Ｒ3）は温度
特性が相殺されて零であり、Ｋ2、ｌｎ（Ｋ1Ｋ2）も温
度特性を持たないことから、バイポーラ基準電圧回路の
出力電圧ＶREFは、熱電圧ＶTは３３３３ｐｐｍ／℃の正
の温度特性と、トランジスタＱ１のベース・エミッタ電
圧ＶBE1の負の温度特性、およそ−２ｍＶ／℃、とによ
って決定される。
【０１６０】例えば、バイポーラ基準電圧回路の出力電
圧ＶREFの温度特性を零とするためには、常温でのトラ
ンジスタＱ１のベース・エミッタ電圧ＶBE1を６００ｍ
Ｖとすると、熱電圧ＶTは常温で２６ｍＶであるから、
｛Ｒ3／（Ｋ2Ｒ1）｝ｌｎ（Ｋ 1Ｋ2）＝２３．０８と求
められる。
圧ＶREFの温度特性を零とするためには、常温でのトラ
ンジスタＱ１のベース・エミッタ電圧ＶBE1を６００ｍ
Ｖとすると、熱電圧ＶTは常温で２６ｍＶであるから、
｛Ｒ3／（Ｋ2Ｒ1）｝ｌｎ（Ｋ 1Ｋ2）＝２３．０８と求
められる。
【０１６１】この値は、従来回路の場合にバンドギャッ
プリファレンス回路の出力電圧ＶRE Fの温度特性を零と
するための条件と全く等しくなっている。本実施例と従
来回路との大きな相違点は、従来回路では、トランジス
タＱ１のベース・エミッタ電圧ＶBE1（≒６００ｍＶ）
に電圧（Ｒ1／Ｒ2）ｌｎ（Ｋ1Ｋ2）ΔＶBE（≒６００ｍ
Ｖ）を積み重ねているが、本発明の回路では、トランジ
スタＱ１のベース・エミッタ電圧ＶBE1には電圧を積み
重ねていないことから、動作電源電圧がおよそ６００ｍ
Ｖ程度低くできる。ただし、当然ではあるが、誤差増幅
器（ＡＭＰ）が動作可能となる電源電圧が必要となり、
０．９Ｖ程度から動作可能となる。
プリファレンス回路の出力電圧ＶRE Fの温度特性を零と
するための条件と全く等しくなっている。本実施例と従
来回路との大きな相違点は、従来回路では、トランジス
タＱ１のベース・エミッタ電圧ＶBE1（≒６００ｍＶ）
に電圧（Ｒ1／Ｒ2）ｌｎ（Ｋ1Ｋ2）ΔＶBE（≒６００ｍ
Ｖ）を積み重ねているが、本発明の回路では、トランジ
スタＱ１のベース・エミッタ電圧ＶBE1には電圧を積み
重ねていないことから、動作電源電圧がおよそ６００ｍ
Ｖ程度低くできる。ただし、当然ではあるが、誤差増幅
器（ＡＭＰ）が動作可能となる電源電圧が必要となり、
０．９Ｖ程度から動作可能となる。
【０１６２】図４は、本発明の第４の実施例に係るＣＭ
ＯＳ基準電圧回路の回路構成を示す図である。図４を参
照すると、トランジスタＭ１のドレインとトランジスタ
Ｍ２のゲートが互いに共通接続され、トランジスタＭ１
のソースとトランジスタＭ２のソースとはともに接地端
子に接続され、トランジスタＭ１のドレインは抵抗Ｒ 1
の一端に接続され、抵抗Ｒ1の他端はトランジスタＭ１
のゲートに接続され、抵抗Ｒ2の他端とトランジスタＭ
１のゲートの接続点は、抵抗Ｒ2を介して接地端子に接
続され、且つトランジスタＭ３のドレインに接続される
とともに差動増幅器（ＡＭＰ）の非反転入力端（＋）に
接続されている。トランジスタＭ２のドレインは抵抗Ｒ
3の一端に接続され、抵抗Ｒ3の他端は接地端子に接続さ
れており、抵抗Ｒ3の一端とトランジスタＭ２のドレイ
ンの接続点は、トランジスタＭ４のドレインに接続され
るとともに差動増幅器（ＡＭＰ）の反転入力端（−）に
接続されている。
ＯＳ基準電圧回路の回路構成を示す図である。図４を参
照すると、トランジスタＭ１のドレインとトランジスタ
Ｍ２のゲートが互いに共通接続され、トランジスタＭ１
のソースとトランジスタＭ２のソースとはともに接地端
子に接続され、トランジスタＭ１のドレインは抵抗Ｒ 1
の一端に接続され、抵抗Ｒ1の他端はトランジスタＭ１
のゲートに接続され、抵抗Ｒ2の他端とトランジスタＭ
１のゲートの接続点は、抵抗Ｒ2を介して接地端子に接
続され、且つトランジスタＭ３のドレインに接続される
とともに差動増幅器（ＡＭＰ）の非反転入力端（＋）に
接続されている。トランジスタＭ２のドレインは抵抗Ｒ
3の一端に接続され、抵抗Ｒ3の他端は接地端子に接続さ
れており、抵抗Ｒ3の一端とトランジスタＭ２のドレイ
ンの接続点は、トランジスタＭ４のドレインに接続され
るとともに差動増幅器（ＡＭＰ）の反転入力端（−）に
接続されている。
【０１６３】トランジスタＭ３、Ｍ４、Ｍ５のソースは
電源端子（ＶＤＤ）に接続され、トランジスタＭ３、Ｍ
４、Ｍ５のゲートは共通接続され、トランジスタＭ３、
Ｍ４のドレインが入力端に接続される差動増幅器（ＡＭ
Ｐ）の出力端がトランジスタＭ３、Ｍ４、Ｍ５の共通ゲ
ートに接続され、カレントミラー回路を構成しており、
カレントミラー回路の出力端をなすトランジスタＭ５の
ドレインは抵抗Ｒ4を介して接地されており、トランジ
スタＭ５のドレインと抵抗Ｒ4の接続点から出力電圧Ｖ
REFが取り出される。図４において、トランジスタＭ
１、Ｍ２はＮチャネルＭＯＳトランジスタＭ３、Ｍ４、
Ｍ５はＰチャネルＭＯＳトランジスタである。
電源端子（ＶＤＤ）に接続され、トランジスタＭ３、Ｍ
４、Ｍ５のゲートは共通接続され、トランジスタＭ３、
Ｍ４のドレインが入力端に接続される差動増幅器（ＡＭ
Ｐ）の出力端がトランジスタＭ３、Ｍ４、Ｍ５の共通ゲ
ートに接続され、カレントミラー回路を構成しており、
カレントミラー回路の出力端をなすトランジスタＭ５の
ドレインは抵抗Ｒ4を介して接地されており、トランジ
スタＭ５のドレインと抵抗Ｒ4の接続点から出力電圧Ｖ
REFが取り出される。図４において、トランジスタＭ
１、Ｍ２はＮチャネルＭＯＳトランジスタＭ３、Ｍ４、
Ｍ５はＰチャネルＭＯＳトランジスタである。
【０１６４】抵抗Ｒ2の端子電圧（Ｖ1）と抵抗Ｒ3の端
子電圧（Ｖ2）とが等しくなるように、トランジスタＭ
３（第１の定電流源）とトランジスタＭ４（第２の定電
流源）の２つのコレクタ電流が、差動増幅器（ＡＭＰ）
を介して制御され、トランジスタＭ５のドレインから第
１の定電流源の電流値又は第２の定電流源の電流値に比
例する電流値を出力電流（ＩREF）とし、前記出力電流
を電圧変換して基準出力電圧ＶREFを得ている。
子電圧（Ｖ2）とが等しくなるように、トランジスタＭ
３（第１の定電流源）とトランジスタＭ４（第２の定電
流源）の２つのコレクタ電流が、差動増幅器（ＡＭＰ）
を介して制御され、トランジスタＭ５のドレインから第
１の定電流源の電流値又は第２の定電流源の電流値に比
例する電流値を出力電流（ＩREF）とし、前記出力電流
を電圧変換して基準出力電圧ＶREFを得ている。
【０１６５】ここでは、自己バイアス永田基準電流回路
を考える。図４において、抵抗Ｒ2とＲ3に流れる電流比
がトランジスタＭ３、Ｍ４からなるカレントミラー回路
の電流比と等しいならば、トランジスタＭ１、Ｍ２、Ｍ
３、Ｍ４、抵抗Ｒ1は自己バイアスワイドラー基準電流
回路を構成している。
を考える。図４において、抵抗Ｒ2とＲ3に流れる電流比
がトランジスタＭ３、Ｍ４からなるカレントミラー回路
の電流比と等しいならば、トランジスタＭ１、Ｍ２、Ｍ
３、Ｍ４、抵抗Ｒ1は自己バイアスワイドラー基準電流
回路を構成している。
【０１６６】抵抗Ｒ2と抵抗Ｒ3に流れる電流比がトラン
ジスタＭ３、Ｍ４からなるカレントミラー回路の電流比
と等しくなる条件は、抵抗Ｒ2の端子電圧Ｖ1（＝
ＶGS1）と抵抗Ｒ3の端子電圧Ｖ2が等しいなら、抵抗Ｒ2
の抵抗値と抵抗Ｒ3の抵抗値の比をカレントミラー回路
の電流比の逆数に設定すれば良い。
ジスタＭ３、Ｍ４からなるカレントミラー回路の電流比
と等しくなる条件は、抵抗Ｒ2の端子電圧Ｖ1（＝
ＶGS1）と抵抗Ｒ3の端子電圧Ｖ2が等しいなら、抵抗Ｒ2
の抵抗値と抵抗Ｒ3の抵抗値の比をカレントミラー回路
の電流比の逆数に設定すれば良い。
【０１６７】図４において、トランジスタＭ１を単位ト
ランジスタ、トランジスタＭ２のゲート幅Ｗ／ゲート長
Ｌの比（Ｗ／Ｌ）を単位トランジスタのＫ1倍（Ｋ1＞
１）とする。
ランジスタ、トランジスタＭ２のゲート幅Ｗ／ゲート長
Ｌの比（Ｗ／Ｌ）を単位トランジスタのＫ1倍（Ｋ1＞
１）とする。
【０１６８】素子の整合性は良いものとし、チャネル長
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流とゲート―ソース間電圧の関係は２乗則に従うも
のとすると、ＭＯＳトランジスタＭ１、Ｍ２のドレイン
電流ＩD1、ＩD2は、それぞれ次式(50)、(51)で表され
る。
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流とゲート―ソース間電圧の関係は２乗則に従うも
のとすると、ＭＯＳトランジスタＭ１、Ｍ２のドレイン
電流ＩD1、ＩD2は、それぞれ次式(50)、(51)で表され
る。
【０１６９】ＩD1＝β(ＶGS1−ＶTH)2 …(50)
ＩD2＝Ｋ1β(ＶGS2−ＶTH)2 …(51)
【０１７０】また、トランジスタＭ１とＭ２のゲート−
ソース間電圧ＶGS1とＶGS2の差電圧ΔＶGSは次式(52)で
与えられる。
ソース間電圧ＶGS1とＶGS2の差電圧ΔＶGSは次式(52)で
与えられる。
【０１７１】ΔＶGS＝ＶGS1−ＶGS2＝Ｒ1ＩD1 …(52)
【０１７２】次に、トランジスタＭ１と抵抗Ｒ2、トラ
ンジスタＭ２と抵抗Ｒ3をミラー比がＫ2：１のカレント
ミラーで駆動すると、次式(53)の関係が成り立つ。
ンジスタＭ２と抵抗Ｒ3をミラー比がＫ2：１のカレント
ミラーで駆動すると、次式(53)の関係が成り立つ。
【０１７３】
ＩD1＋Ｖ1/Ｒ2＝Ｋ2(ＩD2＋Ｖ2/Ｒ3) …(53)
【０１７４】ここで、Ｖ1＝Ｖ2、Ｒ3／Ｒ2＝Ｋ2なら
ば、次式(54)が成り立つ。
ば、次式(54)が成り立つ。
【０１７５】ＩD1＝Ｋ2ＩD2 …(54)
【０１７６】したがって、上式(50)から上式(54)より、
トランジスタＭ１のドレイン電流Ｉ D1は次式(55)と表さ
れる。
トランジスタＭ１のドレイン電流Ｉ D1は次式(55)と表さ
れる。
【０１７７】
【０１７８】ここで、Ｋ1、Ｋ2は温度特性を持たない定
数である。一方、ＭＯＳトランジスタではモビリティμ
が温度特性を持つから、トランスコンダクタンス・パラ
メータβの温度依存性は(34)式で表され、１／βの温度
特性はほぼ温度に比例している。１／βの温度特性は常
温では５０００ｐｐｍ／℃となっている。これはバイポ
ーラトランジスタの熱電圧ＶTの温度特性３３３３ｐｐ
ｍ／℃の１.５倍に当たる。したがって、ドレイン電流
ＩD1が正の温度特性を持ち、抵抗Ｒ2の温度特性が５０
００ｐｐｍ／℃以下であれば、差電圧ΔＶGSは温度に比
例することがわかる。
数である。一方、ＭＯＳトランジスタではモビリティμ
が温度特性を持つから、トランスコンダクタンス・パラ
メータβの温度依存性は(34)式で表され、１／βの温度
特性はほぼ温度に比例している。１／βの温度特性は常
温では５０００ｐｐｍ／℃となっている。これはバイポ
ーラトランジスタの熱電圧ＶTの温度特性３３３３ｐｐ
ｍ／℃の１.５倍に当たる。したがって、ドレイン電流
ＩD1が正の温度特性を持ち、抵抗Ｒ2の温度特性が５０
００ｐｐｍ／℃以下であれば、差電圧ΔＶGSは温度に比
例することがわかる。
【０１７９】すなわち、ＭＯＳ基準電圧回路の出力電流
ＩREFは、トランジスタＭ５のドレイン電流として与え
られ、これはトランジスタＭ２のドレイン電流ＩD2と抵
抗Ｒ 3に流れる電流（Ｖ2／Ｒ3）に等しいことから、次
式(56)と求められる。
ＩREFは、トランジスタＭ５のドレイン電流として与え
られ、これはトランジスタＭ２のドレイン電流ＩD2と抵
抗Ｒ 3に流れる電流（Ｖ2／Ｒ3）に等しいことから、次
式(56)と求められる。
【０１８０】
【０１８１】一方、上式(50)より、ＶGS1は次式(57)と
表される。
表される。
【０１８２】
【０１８３】上式(56)において、ＩD1に上式(55)、Ｖ
GS1に上式(52)を適用すると、次式(58)と表される。
GS1に上式(52)を適用すると、次式(58)と表される。
【０１８４】
【０１８５】ここで、スレッショルド電圧ＶTHの温度特
性は上式(40)で表され、αは低スレッショルド電圧のＣ
ＭＯＳプロセスにおいてはおよそ２.３ｍＶ／℃であ
る。したがって、上式(58)のＶTHに上式(40)、１／βに
上式(36)を適用すると、基準出力電圧ＶREFは、次式(5
9)と求められる。
性は上式(40)で表され、αは低スレッショルド電圧のＣ
ＭＯＳプロセスにおいてはおよそ２.３ｍＶ／℃であ
る。したがって、上式(58)のＶTHに上式(40)、１／βに
上式(36)を適用すると、基準出力電圧ＶREFは、次式(5
9)と求められる。
【０１８６】
【０１８７】上式(59)の右辺は、負の温度特性を持つス
レッショルド電圧ＶTHと、正の温度特性を持つトランス
コンダクタンス・パラメータ（モビリティ）の逆数に起
因する電圧値の重み付け加算式で表される。したがっ
て、重み付けを変ることで、ＭＯＳ基準電圧回路の出力
電圧ＶREFの温度特性を上述したように、任意に設定で
きる。具体的には、（Ｗ／Ｌ）／（Ｗ／Ｌ）比、あるい
は、カレントミラー比と抵抗の値、および、各抵抗比を
設定すれば良い。
レッショルド電圧ＶTHと、正の温度特性を持つトランス
コンダクタンス・パラメータ（モビリティ）の逆数に起
因する電圧値の重み付け加算式で表される。したがっ
て、重み付けを変ることで、ＭＯＳ基準電圧回路の出力
電圧ＶREFの温度特性を上述したように、任意に設定で
きる。具体的には、（Ｗ／Ｌ）／（Ｗ／Ｌ）比、あるい
は、カレントミラー比と抵抗の値、および、各抵抗比を
設定すれば良い。
【０１８８】ここで、トランスコンダクタンス・パラメ
ータβの逆数１／βの温度特性は、ほぼ温度に比例し常
温では、５０００ｐｐｍ／℃となっており、トランジス
タＭ１のスレッショルド電圧ＶTHは、およそ−２．３ｍ
Ｖ／℃の負の温度特性を持ち、かつ抵抗比（Ｒ4／
Ｒ1）、（Ｒ4／Ｒ3）は、温度特性が相殺されて零であ
り、√（Ｋ1Ｋ2）も温度特性を持たないことから、ＭＯ
Ｓ基準電圧回路の出力電圧Ｖ REFは、５０００ｐｐｍ／
℃の正の温度特性と、トランジスタＭ１のスレッショル
ド電圧ＶTHの負の温度特性、およそ−２．３ｍＶ／℃と
によって決定される。
ータβの逆数１／βの温度特性は、ほぼ温度に比例し常
温では、５０００ｐｐｍ／℃となっており、トランジス
タＭ１のスレッショルド電圧ＶTHは、およそ−２．３ｍ
Ｖ／℃の負の温度特性を持ち、かつ抵抗比（Ｒ4／
Ｒ1）、（Ｒ4／Ｒ3）は、温度特性が相殺されて零であ
り、√（Ｋ1Ｋ2）も温度特性を持たないことから、ＭＯ
Ｓ基準電圧回路の出力電圧Ｖ REFは、５０００ｐｐｍ／
℃の正の温度特性と、トランジスタＭ１のスレッショル
ド電圧ＶTHの負の温度特性、およそ−２．３ｍＶ／℃と
によって決定される。
【０１８９】本実施例と従来回路との大きな相違点は、
本実施例の回路では、トランジスタＭ１のゲート−ソー
ス電圧ＶGS1には電圧を積み重ねていないことから、従
来回路と比べてその分電源電圧を低くできる。ただし、
当然ではあるが、誤差増幅器が動作可能となる電源電圧
が必要となり、ＶTH0＝０．７Ｖとすれば、１．０Ｖ程
度から動作可能となる。
本実施例の回路では、トランジスタＭ１のゲート−ソー
ス電圧ＶGS1には電圧を積み重ねていないことから、従
来回路と比べてその分電源電圧を低くできる。ただし、
当然ではあるが、誤差増幅器が動作可能となる電源電圧
が必要となり、ＶTH0＝０．７Ｖとすれば、１．０Ｖ程
度から動作可能となる。
【０１９０】
【発明の効果】以上説明したように、本発明によれば、
任意の温度特性を持ち、任意の電圧値を出力する基準電
圧を実現できる、という効果を奏する。前述したよう
に、本発明によれば、回路の動作電圧を１Ｖ以下にする
ことができる。
任意の温度特性を持ち、任意の電圧値を出力する基準電
圧を実現できる、という効果を奏する。前述したよう
に、本発明によれば、回路の動作電圧を１Ｖ以下にする
ことができる。
【０１９１】その理由は、本発明においては、任意の温
度特性を持つ基準電流を電圧変換して基準電圧出力を得
ているためである。
度特性を持つ基準電流を電圧変換して基準電圧出力を得
ているためである。
【図１】本発明に係る基準電圧回路の第１の実施例の回
路構成を示す図である。
路構成を示す図である。
【図２】本発明に係る基準電圧回路の第２の実施例の回
路構成を示す図である。
路構成を示す図である。
【図３】本発明に係る基準電圧回路の第３の実施例の回
路構成を示す図である。
路構成を示す図である。
【図４】本発明に係る基準電圧回路の第４の実施例の回
路構成を示す図である。
路構成を示す図である。
【図５】従来のバイポーラ基準電圧回路の回路構成を示
す図である。
す図である。
【図６】従来のＣＭＯＳ基準電圧回路の回路構成を示す
図である。
図である。
【図７】トランスコンダクタンス・パラメータの逆数１
／βの温度特性を示す図である。
／βの温度特性を示す図である。
Ｍ１〜Ｍ５ ＭＯＳトランジスタ
Ｑ１〜Ｑ５ バイポーラトランジスタ
Ｒ1〜Ｒ4 抵抗
ＶREF 基準電圧出力
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
G05F 3/16
Claims (17)
- 【請求項１】第１のトランジスタと第２のトランジスタ
のベース同士が互いに共通接続され、 前記第１のトランジスタのエミッタは直接接地され、 前記第２のトランジスタのエミッタは第１の抵抗を介し
て接地され、 前記第１のトランジスタのベースとコレクタとは共通接
続されて第２の抵抗を介して接地されるとともに第１の
定電流源で駆動され、 前記第２のトランジスタのコレクタは第３の抵抗を介し
て接地されるとともに第２の定電流源で駆動され、 前記第２の抵抗端電圧と前記第３の抵抗端電圧とが等し
くなるように、前記第１の定電流源と前記第２の定電流
源の２つの電流値が制御され、 前記第１の定電流源の電流値又は前記第２の定電流源の
電流値に比例する電流値を出力電流とし、前記出力電流
を電圧変換して基準出力電圧を得る、構成とされてな
る、ことを特徴とする基準電圧回路。 - 【請求項２】第１のトランジスタのコレクタと第２のト
ランジスタのベースとが互いに共通接続され、 前記第１のトランジスタのエミッタと前記第２のトラン
ジスタのエミッタはともに直接接地され、 前記第１のトランジスタのベースとコレクタとは第１の
抵抗を介して接続され、 前記第１のトランジスタのベースは第２の抵抗を介して
接地されて第１の定電流源で駆動され、 前記第２のトランジスタのコレクタは第３の抵抗を介し
て接地されて第２の定電流源で駆動され、 前記第２の抵抗端電圧と前記第３の抵抗端電圧とが等し
くなるように、前記第１の定電流源と前記第２の定電流
源の２つの電流値が制御され、 前記第１の定電流源の電流値又は前記第２の定電流源の
電流値に比例する電流値を出力電流とし、前記出力電流
を電圧変換して基準出力電圧を得る、構成とされてな
る、ことを特徴とする基準電圧回路。 - 【請求項３】前記第２のトランジスタのエミッタ面積が
前記第１のトランジスタのエミッタ面積のＫ倍（Ｋ＞
１）である、ことを特徴とする請求項１又は２記載の基
準電圧回路。 - 【請求項４】前記第１の定電流源と前記第２の定電流源
とが、それぞれ、ベースが共通接続された２つのトラン
ジスタからなるカレントミラー回路よりなる、ことを特
徴とする請求項１乃至３のいずれか一に記載の基準電圧
回路。 - 【請求項５】第１のトランジスタと第２のトランジスタ
のゲート同士が互いに共通接続され、 前記第１のトランジスタのソースは直接接地され、 前記第２のトランジスタのソースは第１の抵抗を介して
接地され、 前記第１のトランジスタのゲートとドレインとは共通接
続されて第２の抵抗を介して接地されるとともに第１の
定電流源で駆動され、 前記第２のトランジスタのドレインは第３の抵抗を介し
て接地されるとともに第２の定電流源で駆動され、 前記第２の抵抗端電圧と前記第３の抵抗端電圧とが等し
くなるように、前記第１の定電流源と前記第２の定電流
源の２つの電流値が制御され、 前記第１の定電流源の電流値又は前記第２の定電流源の
電流値に比例する電流値を出力電流とし、前記出力電流
を電圧変換して基準出力電圧を得る、構成とされてなる
ことを特徴とする基準電圧回路。 - 【請求項６】第１のトランジスタのドレインと第２のト
ランジスタのゲートとが互いに共通接続され、 前記第１のトランジスタのソースと前記第２のトランジ
スタのソースはともに直接接地され、 前記第１のトランジスタのゲートとドレインは第１の抵
抗を介して接続され、 前記第１のトランジスタのゲートは第２の抵抗を介して
接地されて第１の定電流源で駆動され、 前記第２のトランジスタのドレインは第３の抵抗を介し
て接地されて第２の定電流源で駆動され、 前記第２の抵抗端電圧と前記第３の抵抗端電圧とが等し
くなるように、前記第１の定電流源と前記第２の定電流
源の２つの電流値が制御され、前記第１の定電流源の電
流値又は前記第２の定電流源の電流値に比例する電流値
を出力電流とし、前記出力電流を電圧変換して基準出力
電圧を得る、構成とされてなることを特徴とする基準電
圧回路。 - 【請求項７】前記第２のトランジスタのゲート幅／ゲー
ト長比が前記第１のトランジスタのゲート幅／ゲート長
比のＫ倍（Ｋ＞１）である、ことを特徴とする請求項５
又は６記載の基準電圧回路。 - 【請求項８】前記第１の定電流源と前記第２の定電流源
とが、それぞれゲートが共通接続された２つのトランジ
スタからなるカレントミラー回路よりなる、ことを特徴
とする請求項５乃至７のいずれか一に記載の基準電圧回
路。 - 【請求項９】前記第１のトランジスタを駆動する第１の
定電流源と前記第２のトランジスタを駆動する第２の定
電流源のミラー電流比が異なることを特徴とする請求項
１乃至８記載の基準電圧回路。 - 【請求項１０】前記カレントミラー回路を構成する前記
２つのトランジスタのミラー電流比が異なることを特徴
とする請求項４又は８記載の基準電圧回路。 - 【請求項１１】前記第２の抵抗端電圧と前記第３の抵抗
端電圧とを入力差動電圧として入力端から入力し、出力
端を、前記第１及び前記第２の定電流源の共通バイアス
端子に接続してなる差動増幅器を備えたことを特徴とす
る請求項１乃至８記載の基準電圧回路。 - 【請求項１２】ベース同士が互いに接続された第１及び
第２のトランジスタを備え、 前記第１のトランジスタのエミッタは直接接地され、 前記第２のトランジスタのエミッタは第１の抵抗を介し
て接地され、 前記第１のトランジスタのベースとコレクタとは共通接
続され、該共通接続点は第２の抵抗を介して接地される
とともに、第１の定電流源の電流出力端に接続され、 前記第２のトランジスタのコレクタは、第３の抵抗を介
して接地されるとともに、第２の定電流源の電流出力端
に接続され、 前記第１及び前記第２の定電流源は、エミッタが電源端
子に接続されベース同士が共通接続され、コレクタを電
流出力端とする第３及び第４のトランジスタよりなり、 一対の入力端が、前記第１のトランジスタのベースとコ
レクタと前記第２の抵抗の接続点、及び、前記第２のト
ランジスタのコレクタと前記第３の抵抗の接続点にそれ
ぞれ接続され、出力端が前記第１及び第２の定電流源を
なす前記第３及び前記第４のトランジスタの共通ベース
に接続された差動増幅器と、 エミッタが電源端子に接続されベースが前記第３及び第
４のトランジスタのベースと共通接続された第５のトラ
ンジスタと、を備え、前記第５のトランジスタのコレク
タは第４の抵抗を介して接地され、前記第５のトランジ
スタと前記第４の抵抗との接続点から基準出力電圧が取
り出される構成とされてなる、ことを特徴とする基準電
圧回路。 - 【請求項１３】ゲート同士が互いに接続された第１及び
第２のトランジスタを備え、 前記第１のトランジスタのソースは直接接地され、 前記第２のトランジスタのソースは第１の抵抗を介して
接地され、 前記第１のトランジスタのゲートとドレインとは共通接
続され、該共通接続点は、第２の抵抗を介して接地され
るとともに、第１の定電流源の電流出力端に接続され、 前記第２のトランジスタのドレインは、第３の抵抗を介
して接地されるとともに、第２の定電流源の電流出力端
に接続され、 前記第１及び前記第２の定電流源は、ソースが電源端子
に接続されゲート同士が共通接続され、ドレインを電流
出力端とする第３及び第４のトランジスタよりなり、 一対の入力端が、前記第１のトランジスタのゲートとド
レインと前記第２の抵抗との接続点、及び、前記第２の
トランジスタのドレインと前記第３の抵抗との接続点に
それぞれ接続され、出力端が前記第１及び第２の定電流
源をなす前記第３及び前記第４のトランジスタの共通ゲ
ートに接続された差動増幅器と、 ソースが電源端子に接続されゲートが前記第３及び第４
のトランジスタのゲートと共通接続された第５のトラン
ジスタと、を備え、前記第５のトランジスタのドレイン
は第４の抵抗を介して接地され、前記第５のトランジス
タと前記第４の抵抗との接続点から基準出力電圧が取り
出される構成とされてなる、ことを特徴とする基準電圧
回路。 - 【請求項１４】第１のトランジスタのコレクタと第２の
トランジスタのベースが共通接続され、 前記第１のトランジスタのエミッタと前記第２のトラン
ジスタのエミッタはともに直接接地され、 前記第１のトランジスタのベースとコレクタとの間には
第１の抵抗が接続され、前記第１のトランジスタのベー
スと前記第１の抵抗との接続点は、第２の抵抗を介して
接地されるとともに、第１の定電流源の電流出力端に接
続され、 前記第２のトランジスタのコレクタは、第３の抵抗を介
して接地されるとともに、第２の定電流源の電流出力端
に接続され、 前記第１及び前記第２の定電流源は、エミッタが電源端
子に接続されベース同士が共通接続され、コレクタを電
流出力端とする第３及び第４のトランジスタよりなり、 一対の入力端に、前記第１のトランジスタのベースと前
記第１の抵抗と前記第２との接続点、及び、前記第２の
トランジスタのコレクタと前記第３の抵抗との接続点が
それぞれ接続され、出力端が前記第１及び第２の定電流
源をなす前記第３及び第４のトランジスタの共通ベース
に接続された差動増幅器と、 エミッタが電源端子に接続されベースが前記第３及び第
４のトランジスタのベースと共通接続された第５のトラ
ンジスタと、を備え、前記第５のトランジスタのコレク
タが第４の抵抗を介して接地され、前記第５のトランジ
スタと前記第４の抵抗との接続点から基準出力電圧が取
り出される構成とされてなる、ことを特徴とする基準電
圧回路。 - 【請求項１５】第１のトランジスタのドレインと第２の
トランジスタのソースが互いに共通接続され、 前記第１のトランジスタのソースと前記第２のトランジ
スタのソースはともに直接接地され、 前記第１のトランジスタのゲートとドレインとの間には
第１の抵抗が接続され、前記第１のトランジスタのゲー
トと前記第１の抵抗との接続点は、第２の抵抗を介して
接地されるとともに、第１の定電流源の電流出力端に接
続され、 前記第２のトランジスタのドレインは、第３の抵抗を介
して接地されるとともに、第２の定電流源の電流出力端
に接続され、 前記第１及び前記第２の定電流源は、ソースが電源端子
に接続されゲート同士が共通接続され、ドレインを電流
出力端とする第３及び第４のトランジスタよりなり、 一対の入力端に、前記第１のトランジスタのゲートと前
記第１の抵抗と前記第２の１の抵抗との接続点、及び、
前記第２のトランジスタのドレインと前記第３の抵抗と
の接続点がそれぞれ接続され、出力端が前記第１及び第
２の定電流源をなす前記第３のトランジスタと前記第４
のトランジスタの共通ゲートに接続された差動増幅器
と、 ソースが電源端子に接続されゲートが前記第３及び第４
のトランジスタのゲートと共通接続された第５のトラン
ジスタと、を備え、前記第５のトランジスタのドレイン
は第４の抵抗を介して接地され、前記第５のトランジス
タと前記第４の抵抗との接続点から基準出力電圧が取り
出される構成とされてなる、ことを特徴とする基準電圧
回路。 - 【請求項１６】前記第２のトランジスタのエミッタ面積
が前記第１のトランジスタのエミッタ面積の所定倍であ
り、前記第３のトランジスタのエミッタ面積が前記第４
のトランジスタのエミッタ面積の所定倍とされている、
ことを特徴とする請求項１２又は１４記載の基準電圧回
路。 - 【請求項１７】前記第２のトランジスタのゲート幅／ゲ
ート長比が前記第１のトランジスタのゲート幅／ゲート
長比の所定倍であり、前記第３のトランジスタのゲート
幅／ゲート長比が前記第４のトランジスタのゲート幅／
ゲート長比の所定倍とされている、ことを特徴とする請
求項１３又は１５記載の基準電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13100799A JP3414320B2 (ja) | 1999-05-12 | 1999-05-12 | 基準電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13100799A JP3414320B2 (ja) | 1999-05-12 | 1999-05-12 | 基準電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323939A JP2000323939A (ja) | 2000-11-24 |
| JP3414320B2 true JP3414320B2 (ja) | 2003-06-09 |
Family
ID=15047796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13100799A Expired - Fee Related JP3414320B2 (ja) | 1999-05-12 | 1999-05-12 | 基準電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3414320B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006262348A (ja) | 2005-03-18 | 2006-09-28 | Fujitsu Ltd | 半導体回路 |
| JP5003754B2 (ja) * | 2007-03-29 | 2012-08-15 | 富士通株式会社 | 基準電圧生成回路 |
| JP5862313B2 (ja) | 2012-01-11 | 2016-02-16 | 株式会社ソシオネクスト | 基準電圧生成回路，それを有する発振回路および発振回路の発振周波数の校正方法 |
-
1999
- 1999-05-12 JP JP13100799A patent/JP3414320B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000323939A (ja) | 2000-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3638530B2 (ja) | 基準電流回路及び基準電圧回路 | |
| JP2682470B2 (ja) | 基準電流回路 | |
| US6900689B2 (en) | CMOS reference voltage circuit | |
| US7511568B2 (en) | Reference voltage circuit | |
| JP4616281B2 (ja) | 低オフセット・バンドギャップ電圧基準 | |
| US6885178B2 (en) | CMOS voltage bandgap reference with improved headroom | |
| US7088085B2 (en) | CMOS bandgap current and voltage generator | |
| US7636010B2 (en) | Process independent curvature compensation scheme for bandgap reference | |
| US7880533B2 (en) | Bandgap voltage reference circuit | |
| US4935690A (en) | CMOS compatible bandgap voltage reference | |
| US6799889B2 (en) | Temperature sensing apparatus and methods | |
| US4593208A (en) | CMOS voltage and current reference circuit | |
| JP3039611B2 (ja) | カレントミラー回路 | |
| US10671109B2 (en) | Scalable low output impedance bandgap reference with current drive capability and high-order temperature curvature compensation | |
| JPH0668712B2 (ja) | 電圧基準回路 | |
| JPH08234853A (ja) | Ｐｔａｔ電流源 | |
| JP2006133869A (ja) | Ｃｍｏｓカレントミラー回路および基準電流／電圧回路 | |
| JP2874634B2 (ja) | 基準電圧回路 | |
| US6288525B1 (en) | Merged NPN and PNP transistor stack for low noise and low supply voltage bandgap | |
| JP2734964B2 (ja) | 基準電流回路および基準電圧回路 | |
| US5712594A (en) | Operational transconductance amplifier operable at low supply voltage | |
| JPH10150332A (ja) | 差動回路 | |
| JP3414320B2 (ja) | 基準電圧回路 | |
| JPH0659751A (ja) | バンドギャップ基準電圧調整回路 | |
| Koushaeian et al. | A 65nm CMOS low-power, low-voltage bandgapreference with using self-biased composite cascode opamp |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030304 |
|
| LAPS | Cancellation because of no payment of annual fees |