JP2006133869A - Ｃｍｏｓカレントミラー回路および基準電流／電圧回路 - Google Patents

Abstract

【課題】
ＭＯＳトランジスタを線形領域で動作するようにして、抵抗素子を持たない、かつ温度特性の小さな非線形カレントミラー回路や温度特性の小さな基準電流を出力するＣＭＯＳ基準電流回路、および温度特性の小さな基準電圧を出力するＣＭＯＳ基準電圧回路の実現を図る。
【解決手段】
カレントミラー回路を構成する第１、第２のＭＯＳトランジスタＭ１、Ｍ２について、第１のＭＯＳトランジスタのドレインと第２のＭＯＳトランジスタのゲートが共通接続され、第１のＭＯＳトランジスタのソースは直接接地され、ゲートとドレインは第３のＭＯＳトランジスタＭ３を介して接続され、第３のＭＯＳトランジスタのソースは第１のＭＯＳトランジスタのドレインと接続され、ドレインは第１のＭＯＳトランジスタのゲートと接続され、ゲートはバイアスされており、第２のＭＯＳトランジスタのソースは直接接地され、第３のＭＯＳトランジスタのドレインに電流が入力され、第２のＭＯＳトランジスタＭ２のドレイン電流は、カスコードカレントミラー回路（Ｍ７、Ｍ８、Ｍ１０〜Ｍ１３）で折り返えされ、ＭＯＳトランジスタＭ１３のソースから電流ＩＯＵＴが出力され、該電流を受ける回路（Ｍ１３、Ｍ１４）にて電圧に変換し、ＭＯＳトランジスタＭ１３、Ｍ１４のソースとドレインの接続点より基準電圧ＶＲＥＦが出力される。
【選択図】
図１４

Description

本発明は、ＣＭＯＳカレントミラー回路およびＣＭＯＳ基準電流／電圧回路に関し、特に、半導体集積回路上に形成され、抵抗素子を持たないＣＭＯＳカレントミラー回路、および温度特性の小さなＣＭＯＳ基準電流／電圧回路に関する。

抵抗を用いた非線形ＣＭＯＳカレントミラー回路については、例えば特許文献１(特公昭４６−１６４６８号公報)、特許文献２（特許第２８００５２３号）、特許文献３（特許第３０３９６１１号公報）等に詳しく記載されている。良く知られた非線形ＣＭＯＳカレントミラー回路として、図２０に示した逆ワイドラーカレントミラー回路は、特許文献３（特許第３０３９６１１号公報）等に記載されている。

また、図２１に示したワイドラーカレントミラー回路は、バイポーラトランジスタを用いた回路が、非特許文献１（R. J. Widlar, “Some Circuit design techniques for Linear Integrated Circuits,” IEEE Transaction on Circuit Theory, VOL. CT-12, NO. 4, pp. 586-590, Dec. 1965.）に記載されており、その論文の著者名を冠している。

図２１に示した回路は、40年近く昔に提案されたこの回路について、単にバイポーラトランジスタをＭＯＳトランジスタに置き換えたものであり、最初の特許文献は特定できていない。

図２２に示した永田カレントミラー回路も、同様に、40年近く昔（1966年特許出願）に提案された回路であり、現在では、本発明者により、その回路の発明者の名を冠して呼ばれるようになっている。

図２０に示した逆ワイドラーカレントミラー回路は、本発明者による特許文献（特許第３０３９６１１号公報）等に詳しく記載されており、ＭＯＳトランジスタの２乗特性により出力電流は、（殆ど知られていないのであるが、）負の温度特性を持ち、低温になると出力電流が増え、高温では出力電流が減る。

一方、図２１に示したワイドラーカレントミラー回路は、単調特性を持ち、入力電流が増えると、次第に出力電流の増え方が小さくなっていく。すなわち、もともとは小電流を得るために提案されたことが理解できよう。また、正の温度特性を持つことが良く知られている。

さらに、図２２に示した永田カレントミラー回路は、これまでの単調特性ではなく、ピーク特性を持つ。すなわち、入力電流とともに単調に出力電流が増え、さらに、入力電流が増えると、次第に出力電流の増え方が小さくなって最大の出力電流となるピーク値に到達する。さらに、入力電流が増えると、逆に、次第に出力電流が減っていくことになる。永田カレントミラー回路は、このピーク特性を持つが故に、多くのアプリケーションが考えられるのであるが、現実には、ワイドラーカレントミラー回路で実現できる特性の代替に用いられることがほとんどである。ピーク特性を利用するアプリケーションには、それほど用いられてはいない。

しかし、永田カレントミラー回路の持つ潜在能力は高く、より多くのアプリケーションに用いることが可能である。

すなわち、
（１）単調増加特性の領域で用いるワイドラーカレントミラー回路の代替、
（２）ピーク特性付近で用いる電流のレギュレーション、
（３）単調減少特性の領域で用いる負帰還ループ回路の実現、
（４）スタートアップ回路等、
の各種アプリケーションがこれまでに明らかにされている。

こうした、逆ワイドラーカレントミラー回路、ワイドラーカレントミラー回路、永田カレントミラー回路の入出力特性は、後述する図７に示した本発明の特性と類似した特性となっている。

しかし、逆ワイドラーカレントミラー回路、ワイドラーカレントミラー回路、永田カレントミラー回路のいずれの場合にも、負か正の顕著な温度特性を持っている。一方、多くのアプリケーションにおいては、温度特性が無いか小さい方が良い場合が見受けられる。

また、用いる抵抗Ｒ１の温度特性や、もっと深刻な影響を及ぼす抵抗の製造バラツキ（一般的には±２０％程度）の大きさ、さらに、抵抗の製造バラツキとは無相関にＣＭＯＳトランジスタの製造バラツキが存在し、抵抗の製造バラツキが±２０％であっても、カレントミラー回路の出力電流のバラツキは、±３０％近くを見込まなければならない。これでは、精度が取れなく、抵抗の外付けや抵抗素子のトリミングが必要となってくる。

従来において、この種の抵抗を用いない単独のＣＭＯＳカレントミラー回路は知られていず、回路的にも、図２０〜図２２に示したように、簡単な回路で、しかも、回路規模も少なく実現できるために、ＭＯＳトランジスタを線形領域で動作させて、等価的に抵抗として利用するＣＭＯＳカレントミラー回路は、メリットが無いと考えられてきた。しかし、以下に本発明の実施例として説明するように、製造バラツキが同一となるＭＯＳトランジスタしか用いないために回路特性の製造バラツキの影響を小さくできること、および、ＭＯＳトランジスタの温度特性が同一であることにより温度特性を小さくできることが明らかになり、利点が大きい。

また、ＣＭＯＳ基準電流／電圧回路においては、カレントミラー回路を構成する２つのＭＯＳトランジスタＭ１とＭ２をサブスッレショルド領域の弱反転で動作させる特殊な例ではあるが、ＭＯＳトランジスタを線形領域で動作させて等価的に抵抗として利用することで、抵抗を用いない回路が知られている。例えば、正の温度特性を持つＣＭＯＳ基準電流回路として、図２３に示す回路が、特許文献４（ＵＳＰ ５９４９２７８）、非特許文献２（IEEE Journal of Solid-State Circuits, Vol. 32, No.7, pp. 1132-12135, JULY 1997.）等に掲載されている。

ＭＯＳトランジスタは、一般的には、飽和領域(saturation region)で動作させる場合がほとんど全ての場合である。図２３に示した例のように、カレントミラー回路を構成する２つのＭＯＳトランジスタＭ１とＭ２を、サブスッレショルド領域の弱反転で動作させて、あたかもバイポーラトランジスタと同等の特性を期待して回路を構成しているが、ＭＯＳトランジスタをサブスッレショルド領域の弱反転で動作させると、流す電流がnA（ナオアンペア）オーダーと、通常の飽和領域で動作させたＭＯＳトランジスタに流せる電流に対して、数桁も小さくなるために、アプリケーションが極端に限定される。したがって、図２３に示した例は、汎用的ではなく、特殊な例である。

また、こうした非線形カレントミラー回路を構成する２つのＭＯＳトランジスタを自己バイアスした場合には、自己バイアスに用いる線形カレントミラー回路の影響の方が自己バイアスされる非線形カレントミラー回路の特性よりも顕著に現れる。

例えば非線形カレントミラー回路の元々の温度特性が正であれ負であれ、自己バイアス化すると、正の温度特性を持つことになる。

したがって、元々の非線形カレントミラー回路と、自己バイアスされた同一回路の非線形カレントミラー回路でも、両者の特性には違いが出てくる場合があり、同一に論じることが出来ないことがしばしば生じる。

図２３において、ＭＯＳトランジスタＭ４とＭ３、Ｍ４とＭ５は、それぞれカレントミラー回路を構成している。また、ＭＯＳトランジスタＭ１のソース−グランド間には、電流の流れを制約する回路素子（一般的には抵抗素子）、この例では、ＭＯＳトランジスタＭ７を線形領域で動作させ、等価的に抵抗素子と見なせるように回路を構成している。このようにして、ＭＯＳトランジスタＭ２とＭ１とが非線形なカレントミラー回路を構成するようにしている。すなわち、この種の基準電流回路は、最も簡単な回路形式としては、非線形カレントミラー回路を自己バイアスすることで実現される。なお、自己バイアス型基準電流回路には、必ず起動回路(start-up circuitry)が必要であるが、この図では、省略してある。

ＭＯＳトランジスタＭ１とＭ２は、サブスッレショルド領域の弱反転で動作しているとすると、ＭＯＳトランジスタＭ１のソース電圧ＶＳ１は、

(1)
と表される。

ここで、Ｋ_１、Ｋ_２は、それぞれＭＯＳトランジスタＭ２に対するＭＯＳトランジスタＭ１のトランスコンダクタンス・パラメータ比、ＭＯＳトランジスタＭ４に対するＭＯＳトランジスタＭ３のトランスコンダクタンス・パラメータ比である。だだし、トランスコンダクタンス・パラメータβは、β＝μ (CＯＸ/2)(W/L)と表され、μはキャリア（ｎチャネル）または正孔（ホール）（ｐチャネル）の実効モビリティ、ＣＯＸ は単位面積当たりのゲート酸化膜容量、W、Lはそれぞれゲート幅、ゲート長である。また、ＶＴは熱電圧であり、ＶＴ＝ｋＴ／ｑ（ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：単位電子電荷）と表される。

ＭＯＳトランジスタの特性は、I_Dをソース・ドレイン電流、V_GSをゲート・ソース間電圧、V_THをスレショルド電圧とすると、飽和領域(saturation region)では、
I_D＝β(V_GS−V_TH)² (2)

線形領域(linear region)では、
I_D＝2nβ{(V_GS−V_TH)V_DS−nV_DS ²/2 } (3)

サブスッレショルド領域の弱反転では、
I_D＝I_Sexp{(V_GB−V_THo)/(nV_T)}exp(−V_SB /V_T ) (4)
I_S＝2nβV_T ² (5)
とする。

ただし、Ｂはバックゲートを表しており、V_GBはゲートバックゲート間電圧、V_SBはソースバックゲート間電圧である。ｎは低ドレイン−ソース電圧印加時の補正係数である。

ＭＯＳトランジスタＭ６には(2)式が、ＭＯＳトランジスタＭ７には(3)式が適用され、
I_D6＝K₃β(V_GS6−V_TH)² (6)
I_D3＝2nK₄β{(V_GS6−V_TH)V_S1−nV_S1 ²/2 } (7)
と表される。

ただし、ＭＯＳトランジスタＭ２に対するＭＯＳトランジスタＭ６のトランスコンダクタンス・パラメータ比をＫ_３、ＭＯＳトランジスタＭ２に対するＭＯＳトランジスタＭ７のトランスコンダクタンス・パラメータ比をＫ₄とする。

ここで、ＭＯＳトランジスタＭ４とＭ５は、電流比１：Ｋ₅のカレントミラー回路を構成しているから、次式が成り立つ。
I_D6＝K₅xI_D7 (8)

(6)式から得られる(Ｖ_GS6−Ｖ_TH)を(7)式に代入し、これを解くと、

(9)
と求められる。

(9)式に(1)式を代入すると、

(10)
と求められる。

ここで、トランスコンダクタンス・パラメータβの温度特性は、

より、

(11)
と表わされる。ただし、（T0/T）^mにおけるmは、１．５から２の間の値(1.5<m<2)を取る。

したがって、

(12)
と求められる。

上記(9)式、(10)式、(12)式には記号±を用いて式の解法が辿れるようにしたが、図２０においては、Ｋ_４が大きくなると電流Ｉ_Ｄ１が増えることが読めるから、記号±は、＋に置き換えるのが妥当である。

したがって、電流Ｉ_Ｄ１は正の温度特性を持つ。すなわち、ＰＴＡＴ(proportional to absolute temperature)電流源となっている。

特公昭４６−１６４６８公報 特許第２８００５２３号公報 特許第３０３９６１１号公報 米国特許明細書第５９４９２７８号 R. J. Widlar, "Some Circuit design techniques for Linear Integrated Circuits," IEEE Transaction on Circuit Theory, VOL. CT-12, NO. 4, pp. 586-590, Dec. 1965. H. J. Oguey and D. Aebischer, "CMOS Current Reference Without Resistance," IEEE Journal of Solid-State Circuits, Vol. 32, No.7, pp. 1132-12135, JULY 1997.

しかしながら、図２０の２つのＭＯＳトランジスタＭ６とＭ７はカレントミラー回路を構成しており、ＭＯＳトランジスタＭ６は、常に飽和領域で動作するのに対し、ＭＯＳトランジスタＭ７は、常に線形領域で動作する必要がある。

カレントミラー回路を構成する２つのＭＯＳトランジスタＭ６とＭ７をそれぞれ異なる飽和領域と線形領域で動作させることは難しそうに見える。

従来の手法においては、基準電流回路としては、正の温度特性を持ち、温度特性の小さなカレントミラー回路や基準電流回路および基準電圧回路を実現することが難しかった。

本発明は、これを鑑みてなされたものであって、その目的は、ＭＯＳトランジスタを線形領域で動作するようにして、抵抗素子を持たない、かつ、温度特性の小さな非線形カレントミラー回路と、温度特性の小さな基準電流を出力するＣＭＯＳ基準電流回路、および温度特性の小さな基準電圧を出力するＣＭＯＳ基準電圧回路の実現を図ることにある。

本願で開示される発明は、前記目的を達成するため、概略以下の通り構成される。本発明は、第１及び第２のトランジスタを含むカレントミラー回路において、前記カレントミラー回路の入出力に関する所定の非線形特性に対応させて、前記カレントミラー回路の入力又は出力側に、能動素子が配設されている。本発明のＣＭＯＳカレントミラー回路、およびＣＭＯＳ基準電流／電圧回路は、概略以下の構成とされる。すなわち、ゲートが共通接続された第１、第２のＭＯＳトランジスタがカレントミラー回路を構成し、前記第１のＭＯＳトランジスタのソースは第３のＭＯＳトランジスタを介して接地され、前記第２のＭＯＳトランジスタのソースは直接接地され、前記第３のＭＯＳトランジスタのソースは直接接地され、ドレインは前記第１のＭＯＳトランジスタのソースと接続され、ゲートは電源に接続されており、前記第１のＭＯＳトランジスタのゲートとドレインが共通接続されて電流が入力され、前記第２のＭＯＳトランジスタのドレインから電流が出力される。

あるいは、本発明において、ゲートが共通接続された第１、第２のＭＯＳトランジスタがカレントミラー回路を構成し、前記第１のＭＯＳトランジスタのソースは直接接地され、前記第２のＭＯＳトランジスタのソースは第３のＭＯＳトランジスタを介して接地され、前記第３のＭＯＳトランジスタのソースは直接接地され、ドレインは前記第２のＭＯＳトランジスタのソースと接続され、ゲートは電源に接続されており、前記第１のＭＯＳトランジスタのゲートとドレインが共通接続されて電流が入力され、前記第２のＭＯＳトランジスタのドレインから電流が出力される。

あるいは、本発明において、ゲートが共通接続された第１、第２のＭＯＳトランジスタがカレントミラー回路を構成し、前記第１のＭＯＳトランジスタのソースは直接接地され、ゲートとドレインは第３のＭＯＳトランジスタを介して接続され、前記第３のＭＯＳトランジスタのソースは前記第１のＭＯＳトランジスタのドレインと接続され、ドレインは前記第１のＭＯＳトランジスタのゲートと接続され、ゲートはバイアス電源に接続されており、前記第２のＭＯＳトランジスタのソースは直接接地され、前記第１のＭＯＳトランジスタのゲートとドレインが共通接続されて電流が入力され、前記第２のＭＯＳトランジスタのドレインから電流が出力される。

あるいは、前記第３のＭＯＳトランジスタとカスコード接続される第４のＭＯＳトランジスタのゲートとドレインが共通接続されて電流が流し込まれ、前記第３のＭＯＳトランジスタのゲートへのバイアス電圧が供給される。

あるいは、前記第３のＭＯＳトランジスタとカスコード接続される第４のＭＯＳトランジスタのゲートとドレインが共通接続されて電流が流し込まれ、前記第３のＭＯＳトランジスタのゲートへのバイアス電圧が供給される。

あるいは、前記第３のＭＯＳトランジスタとカスコード接続される第４のＭＯＳトランジスタのゲートとドレインが共通接続されて入力電流が流し込まれ、前記第３のＭＯＳトランジスタのゲートへのバイアス電圧が供給される。

あるいは、前記第１のＭＯＳトランジスタのゲート幅とゲート長の比（Ｗ／Ｌ）が前記第２のＭＯＳトランジスタのゲート幅とゲート長の比（Ｗ／Ｌ）よりも大きい。

あるいは、前記第１のＭＯＳトランジスタのゲート幅とゲート長の比（Ｗ／Ｌ）が前記第２のＭＯＳトランジスタのゲート幅とゲート長の比（Ｗ／Ｌ）よりも小さい。
あるいは、少なくとも、カレントミラー回路を構成する前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタが自己バイアスされ、電流を出力する。

あるいは、前記出力電流を電圧変換し、基準電圧回路を構成してもよい。

あるいは、カレントミラー回路を構成する第１、第２のＭＯＳトランジスタがいずれも弱反転領域で動作しており、前記第１のＭＯＳトランジスタは線形領域で動作している第３のＭＯＳトランジスタを介して電源（グランド）に電流が流れ、前記第２のＭＯＳトランジスタは直接電源（グランド）に電流が流れる非線形なカレントミラー回路を構成し、前記第３のＭＯＳトランジスタのソースは電源（グランド）に接続され、ドレインは前記第１のＭＯＳトランジスタのソースとダイオード接続された第４のＭＯＳトランジスタのソースに共通接続され、ゲートは前記第４のＭＯＳトランジスタのゲートに接続され、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタと前記第４のＭＯＳトランジスタは互いに比例する電流で駆動される。

あるいは、前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタは第５のＭＯＳトランジスタを介して電源（グランド）に電流が流れる。

あるいは、前記第１、第２のＭＯＳトランジスタの共通ゲートを基準電圧出力とし、前記第５のＭＯＳトランジスタが線形領域で動作する。

本発明によれば、ＭＯＳトランジスタをカスコード接続することで、確実に線形領域で動作させることができ、また、比較的安定なドレイン電圧が得られることから、ＭＯＳトランジスタ同士での温度特性がそれなりに一致させることができ、互いの温度特性が相殺された形で、温度特性の小さな回路を実現することができる。

本発明によれば、温度特性が同一となるＭＯＳトランジスタのみで回路を実現し、互いに温度特性が相殺されるため、温度特性を小さくできる。

本発明によれば、ゲート電圧を共通にした２つのＭＯＳトランジスタをカスコード接続して線形領域で動作させているため、確実に線形領域でＭＯＳトランジスタを動作させることができ、これを抵抗素子の代わりに用いて非線形カレントミラー回路を構成できる。

本発明によれば、ＭＯＳトランジスタを抵抗素子の代わりに用いており、抵抗素子を使用していないため、バラツキを小さくさせる。

本発明を実施するための最良の形態について説明する。本発明に係るカレントミラー回路は、第１及び第２のトランジスタを含み、カレントミラー回路の入出力に関する所定の非線形特性に対応させて、前記カレントミラー回路の入力又は出力側に、能動素子を備えている。第１及び第２のトランジスタをそれぞれ入力側及び出力側のトランジスタとし、グランド（電源）と前記第１のトランジスタの一端との間（図１）、グランド（電源）と出力側の第２のトランジスタの一端との間（図２）、前記第１のトランジスタと入力電流供給端との間（図３）、のうちのいずれかに、制御端子が所定の電位にバイアスされる第３のトランジスタが、前記能動素子として、接続されている。

また、本発明に係る基準電流回路は、前記カレントミラー回路の出力側と入力側の第１及び第２のトランジスタ（Ｍ１、Ｍ２）の一端はそれぞれグランド（電源）に直接接続され、前記第１及び第２のトランジスタはいずれも弱反転領域で動作し、前記第１のトランジスタ（Ｍ１）の一端と前記グランド（電源）との間に接続され、線形領域で動作する第３のトランジスタ（Ｍ７）を備え、さらに、一端が前記第１のトランジスタ（Ｍ１）及び第３のトランジスタ（Ｍ７）の接続点に接続されダイオード接続された第４のトランジスタ（Ｍ６）を備え、前記第３トランジスタの制御端子は前記第４のトランジスタの制御端子に接続され、前記第１、前記第２、前記第４のトランジスタは、互いに比例する電流で駆動される。前記第３及び第４のトランジスタ（Ｍ７、Ｍ６）は、前記第２のトランジスタ（Ｍ２）に対する駆動能力の比が、それぞれ独立に設定自在とされている。以下実施例に即して説明する。

図１は、本発明のＣＭＯＳカレントミラー回路の一実施例の回路構成を示す図である。図１を参照すると、本実施例は、ゲートが共通接続された第１、第２のＭＯＳトランジスタＭ１、Ｍ２（ｎチャネルＭＯＳトランジスタ）は、カレントミラー回路を構成し、第１のＭＯＳトランジスタＭ１のソースは、第３のＭＯＳトランジスタＭ３を介して接地され、第２のＭＯＳトランジスタＭ２のソースは直接接地され、第３のＭＯＳトランジスタＭ３のソースは直接接地され、ドレインは第１のＭＯＳトランジスタＭ１のソースと接続され、ゲートは電源Ｖ_biasに接続されており、第１のＭＯＳトランジスタＭ１のゲートとドレインが共通接続されて電流が入力され、第２のＭＯＳトランジスタＭ２のドレインから電流が出力される。ＭＯＳトランジスタＭ１とＭ２は飽和領域で動作し、ＭＯＳトランジスタＭ３は、線形領域で動作しているものとする。

図２３の従来回路との違いは、自己バイアスしていない非線形カレントミラー回路であり、また、サブスッレショルド領域の弱反転で動作している特殊な例ではなく、ＭＯＳトランジスタの殆どのアプリケーションがそうであるように、飽和領域で動作する場合を例に取ると、ＭＯＳトランジスタＭ１とＭ３は、電流I_REFを共有しており、各トランジスタのドレイン電流は、それぞれ、
I_REF＝I_D1＝K₁β(V_GS2―V_S1―V_TH)² (13)
I_OUT＝I_D2＝β(V_GS2―V_TH)² (14)
I_REF＝I_D3＝2n(1/K₂)β{(V_bias−V_TH)V_S1−nV_S1 ²/2 } (15)
と表わされる。

(13)式から、

(16)

(15)式からV_S1について解くと、

(17)
となる。

しかし、I_REFとI_OUTの関係を解析的に示すことはできない。けれども、V_S1の値が小さければ(15)式におけるV_S1の２乗の項は無視でき、良くいわれるように線形領域で動作するＭＯＳトランジスタＭ３はほぼ抵抗とみなして良い。あるいは、実用的には２次の電圧依存性のある抵抗と考えても良い。

この場合には、図２０に示した従来の逆ワイドラーカレントミラー回路と同等の特性が期待される。実際には、ＭＯＳトランジスタには温度特性があり、非線形逆ワイドラーカレントミラー回路を構成するＭＯＳトランジスタＭ１、Ｍ２と同一ではあるが、線形領域で動作しているか飽和領域で動作しているかの違いである。

図２は、本発明の別の実施例の構成を示す図である。図２を参照すると、ゲートが共通接続された第１、第２のＭＯＳトランジスタＭ１、Ｍ２がカレントミラー回路を構成し前記第１のＭＯＳトランジスタＭ１のソースは直接接地され、前記第２のＭＯＳトランジスタＭ２のソースは、第３のＭＯＳトランジスタＭ３を介して接地され、前記第３のＭＯＳトランジスタＭ３のソースは直接接地され、ドレインは前記第２のＭＯＳトランジスタＭ２のソースと接続され、ゲートはバイアス電源Ｖ_ｂｉａｓに接続されており、前記第１のＭＯＳトランジスタＭ１のゲートとドレインが共通接続されて電流が入力され、前記第２のＭＯＳトランジスタＭ２のドレインから電流が出力される。図２に示したＭＯＳトランジスタだけで構成されたカレントミラー回路についても、図２１のワイドラーカレントミラー回路と同様に、入力電流が増加するのに従って、次第に出力電流が飽和気味に単調増加する入出力特性を持つと考えて良い。実際に、SPICEシミュレーションすると、その入出力特性が確認できる。

図３は、本発明の別の実施例の構成を示す図である。図３を参照すると、第１のＭＯＳトランジスタＭ１のドレインと第２のＭＯＳトランジスタＭ２のゲートが共通接続された第１、第２のＭＯＳトランジスタがカレントミラー回路を構成し、第１のＭＯＳトランジスタＭ１のソースは直接接地され、ゲートとドレインは第３のＭＯＳトランジスタＭ３を介して接続され、第３のＭＯＳトランジスタＭ３のソースは第１のＭＯＳトランジスタＭ１のドレインと接続され、ドレインは第１のＭＯＳトランジスタＭ１のゲートと接続され、ゲートはバイアス電源Ｖ_ｂｉａｓに接続されており、第２のＭＯＳトランジスタＭ２のソースは直接接地され、前記第３のＭＯＳトランジスタＭ３のドレインに電流が入力され、第２のＭＯＳトランジスタＭ２のドレインから電流が出力される。図３に示したＭＯＳトランジスタだけで構成されたカレントミラー回路についても、図２２の永田カレントミラー回路と同様に入力電流が増加するのに従って、次第に出力電流が、飽和気味に単調増加する入出力特性を持つと考えて良い。実際にSPICEシミュレーションするとその入出力特性が確認できる。

なお、図１では、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３がｎチャネルＭＯＳトランジスタで構成された例について説明したが、ｐチャネルＭＯＳトランジスタで構成する場合についても同様に適用される。ただし、この場合、トランジスタＭ２、Ｍ３のソースは、電源に接続される。図２に示した実施例についても同様である。図３の場合も、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３をｐチャネルＭＯＳトランジスタで構成する場合、トランジスタＭ１、Ｍ２のソースは、電源に接続される。

次に、図１〜図３に示したＭＯＳカレントミラー回路において、ＭＯＳトランジスタＭ３のゲートをバイアスする方法を具体的に示し、電圧源Ｖ_biasを置き換える回路を提供する。

図４に示す例では、図１に示したＭＯＳトランジスタだけで構成された逆ワイドラーカレントミラー回路のＭＯＳトランジスタＭ３のゲートをバイアスするために、ＭＯＳトランジスタＭ４と電流源Ｉ_biasを追加している。

図４において、ＭＯＳトランジスタＭ１とＭ３、Ｍ４は飽和領域で動作しており、ＭＯＳトランジスタＭ３は線形領域で動作している。各トランジスタのドレイン電流は、それぞれ、
I_REF＝I_D1＝K₁β(V_GS2 - V_S1- V_TH)² (18)
I_OUT＝I_D2＝β(V_GS2―V_TH)² (19)
I_REF＋I_bias＝I_D3＝2n(1/K₂)β{(V_GS3−V_TH)V_S1−nV_S1 ²/2 } (20)
I_bias＝I_D4＝β(V_GS3―V_S1―V_TH)² (21)
と表わされる。

(21)式から、

(22)

(20)式に代入してV_S1について解くと、

(23)
となる。

したがって、出力電流I_OUTは、(23)式を(22)式に代入して更に(19)式に代入すると、

(24)
となる。±は＋を取るべきである。

(24)式で、右辺は２乗されている。したがって、２乗される[]内が、a√I_REFで表わされると、I_OUTとI_REFが比例し、線形なカレントミラー回路となる。しかし、(24)式では、第１項の√内にもI_REFが含まれているために、[]内の値は、a√I_REFよりも大きくなり、しかも、I_REFを含む第１項の√内はI_REFが大きくなると、単調に増加する。よって、(24)式の[]内はI_REFが大きくなると、単調に、a√I_REFよりも増加することになる。(24)式の[]は２乗されるから、I_OUTはI_REFの増加とともに、２乗的に、増加することになる。すなわち、良く知られた逆ワイドラーカレントミラーの特性が得られることがわかる。

図５は、図２に示したＭＯＳトランジスタだけで構成されたワイドラーカレントミラー回路のＭＯＳトランジスタＭ３のゲートをバイアスするためにＭＯＳトランジスタＭ４と電流源Ｉ_biasを追加した回路構成を示す図である。図５を参照して、その動作を説明する。図５において、ＭＯＳトランジスタＭ１とＭ２、Ｍ３は飽和領域で動作しており、ＭＯＳトランジスタＭ３は線形領域で動作している。各トランジスタのドレイン電流は、それぞれ、
I_REF＝I_D1＝β(V_GS1―V_TH)² (25)
I_OUT＝I_D2＝K₁β(V_GS1―V_S1―V_TH)² (26)
I_OUT＋I_bias＝I_D3＝2n(1/K₂)β{(V_GS3−V_TH)V_S1−nV_S1 ²/2 } (27)
I_bias＝I_D4＝β(V_GS3―V_S1―V_TH)² (28)
と表わされる。

(28)式から、

(29)

(27)式に代入してV_S1について解くと、

(30)
となる。

したがって、出力電流I_OUTは、(30)式を(29)式に代入して更に(26)式に代入すると、

(31)
となる。

このままでは解析できないから、I_REFについて表わすと、

(32)
なお、±は＋を取るべきである。

(32)式で、右辺は２乗されている。したがって、２乗される[]内がa√I_OUTで表わされると、I_OUTとI_REFが比例し、線形なカレントミラー回路となる。

しかし、(32)式では、第１項の√内にもI_OUTが含まれているために、[]内の値はa√I_OUTよりも大きくなり、しかも、I_OUTを含む第１項の√内はI_OUTが大きくなると、単調に増加するから、[]内はI_OUTが大きくなると、単調にa√I_REFよりも増加することになる。[]は２乗されるから、I_REFはI_OUTの増加とともに、２乗的に増加することになる。

このようにして出入力特性が得られる。したがって、出入力関係をひっくり返すと、入出力特性としては、入力電流I_REFが増加していくと、次第に出力電流の増加の度合いが小さくなり、良く知られたワイドラーカレントミラーの特性が得られることがわかる。

図６は、図３に示したＭＯＳトランジスタだけで構成された永田カレントミラー回路のＭＯＳトランジスタＭ３のゲートをバイアスするためにＭＯＳトランジスタＭ４と電流源Ｉ_biasを追加した回路構成を示す図である。図６の回路の動作を説明する。

図６において、ＭＯＳトランジスタＭ１とＭ２、Ｍ４は飽和領域で動作しており、ＭＯＳトランジスタＭ３は線形領域で動作している。バイアス用の電流源I_biasはＭＯＳトランジスタＭ４から入力され、ＭＯＳトランジスタＭ３から抜けるようにもう一つの電流源I_biasを追加してそれを介して電流がバイパスされる。

各トランジスタのドレイン電流は、それぞれ、
I_REF＝I_D1＝β(V_GS1―V_TH)² (33)
I_OUT＝I_D2＝K₁β(V_GS2―V_TH)² (34)
I_REF＋I_bias＝I_D3＝2n(1/K₂)β{(V_G3―V_GS2―V_TH)(V_GS1―V_GS2)−n(V_GS1―V_GS2)²/2 } (35)
I_bias＝I_D4＝β(V_G3―V_GS1―V_TH)² (36)
と表わされる。

同様に、(33)式から(36)式を√I_OUTについて解くと、

(37)
と求められる。

また、ｎ＝１とおくと、

(38)
となる。ただし、(37)式、(38)式において、±は＋を取るべきである。

(37)式、(38)式の両辺を２乗することでIOUTが求められる。

(39)

ｎ＝１の場合には、

(40)
となる。

したがって、簡単のためｎ＝１の場合について、(40)式を見てみると、右辺には、aI_REF項の他に、b√I_REF項等が含まれ、I_OUTとI_REFが比例しないことは明らかであり、非線形なカレントミラー回路となる。I_OUTは、I_REFの増加とともに増加するが、√項の影響により、入力電流I_REFが増加していくと、次第に出力電流の増加の度合いが小さくなり、良く知られたワイドラーカレントミラーの特性に似た特性が得られることがわかる。

しかし、1/K₂の値を小さくし（すなわち、K₂を大きくし）、流す電流を大きくして行くと、始めにＭＯＳトランジスタＭ３に２次的な影響、例えばドレイン抵抗やソース抵抗による電圧降下の影響が現れ始める。そうすると、回路的には、ＭＯＳトランジスタＭ２のゲートソース間電圧V_GS2が上記に示した回路解析で得られた値よりも下がり、出力のＭＯＳトランジスタＭ２に流れる電流が次第に小さくなる。すなわち、入出力特性には、良く知られたピーキング特性が現れることになる。

すなわち、ＭＯＳトランジスタＭ３を小さく設定することで、永田カレントミラー回路を実現できる。このことは、良くいわれるように、線形領域で動作するＭＯＳトランジスタＭ３はほぼ抵抗とみなして良いことからも直感的に理解できる。

あるいは、実用的には、２次の電圧依存性のある抵抗と考えても良い。しかし、上記に示したような回路解析では、この「ＭＯＳトランジスタを線形領域で動作させると直感的には抵抗と見なせる」という良く知られた命題をサポートはしていないように見受けられる。

以上、カレントミラー回路の入出力特性を纏めると、図７のように、３種類の特性を実現することができる。横軸はI_REF、縦軸はI_OUTである。図７の１、２、３は、それぞれ、図１（図４）、図２（図５）、図３（図６）の回路の入出力特性を表している。

さらに、図６の回路では、電流源I_biasを取り去ることができる。

図８に示す回路においては、ＭＯＳトランジスタＭ１とＭ３，Ｍ４は、ドレイン電流を共有しており、図４、図５や図６に示した回路で必要とした電流源I_biasは不要となるように構成してある。

各トランジスタのドレイン電流は、それぞれ、
I_REF＝I_D1＝β(V_GS1―V_TH)² (41)
I_OUT＝I_D2＝K₁β(V_GS2―V_TH)² (42)
I_REF＝I_D3＝2n(1/K₂)β{(V_G3―V_GS2−V_TH)(V_GS1―V_GS2)−n(V_GS1―V_GS2)²/2 } (43)
I_REF＝I_D4＝β(V_G3―V_GS1―V_TH)² (44)
と表わされる。

(41)式と(42)式から、

(45)

同様にして、

(46)

(45)式と(46)式を(43)式に代入して√I_OUTについて解くと、

(47)
となる。ただし、ｎ＝１の場合にもＫ₂＞３を取るから±は＋を取るべきである。

したがって、出力電流_IOUTは、

(48)
となる。

ここで、ｎ＝１の場合、

(49)
となる。

したがって、簡単のためｎ＝１の場合について(49)式を見てみると、ａを定数として、右辺は、aI_REF項のみであり、I_OUTとI_REFが比例することになる。すなわち、線形なカレントミラー回路となり、I_OUTはI_REFの増加とともに増加する。

しかし、1/K₂の値を小さくし（すなわち、K₂を大きくし）、流す電流を大きくして行くと、始めにＭＯＳトランジスタＭ３に２次的な影響、例えばドレイン抵抗やソース抵抗による電圧降下の影響が現れ始める。そうすると、回路的には、V_GS2が上記に示した回路解析で得られた値よりも下がり、出力のＭＯＳトランジスタＭ２に流れる電流が次第に小さくなる。すなわち、入出力特性には良く知られたピーキング特性が現れることになる。すなわち、ＭＯＳトランジスタＭ３を小さく設定することで永田カレントミラー回路を実現できる。

この様子を、3.5μmルールＣＭＯＳプロセスで、ＮチャネルＭＯＳトランジスタの基準トランジスタサイズをＬ＝1.08μm、Ｗ＝18μmとし、（K₁＝４、）K₂＝３とした場合のSPICEシミュレーション値を、図９に示す。

永田カレントミラー回路に似たピーキング特性を持つ入出力特性が得られている。ただし、ピーク値近傍では、もはや100μAを越えた大電流となっており、この程度のトランジスタサイズ（ＭＯＳトランジスタＭ３はＬ＝1.08μm、Ｗ＝6μm）では、こうした大電流を流し切れない。

したがって、２次的影響、例えばドレイン抵抗やソース抵抗の影響により永田カレントミラー回路に似たピーキング特性を持つようになっているものと考えられる。

さらに、出力電流の温度特性は、I_REF＝10μAの時に、図１０に示すような温度特性の小さな出力電流が、SPICEシミュレーションにより得られている。

また、図１から図６に示したＭＯＳカレントミラー回路の出力電流の温度特性も同様に小さな値であることが、SPICEシミュレーションにより確認できる。

こうして得られたシミュレーション結果からは、良くいわれるように、線形領域で動作するＭＯＳトランジスタＭ３はほぼ抵抗とみなして良いことからも直感的に理解できる。あるいは、実用的には２次の電圧依存性のある抵抗と考えても良い。しかし、上記に示したＭＯＳ永田カレントミラー回路の回路解析では、この「ＭＯＳトランジスタを線形領域で動作させると直感的には抵抗と見なせる」という良く知られた命題をサポートはしていないように見受けられる。けれども、SPICEシミュレーションでは、ＮチャネルＭＯＳトランジスタのバックゲートはサブストレートに直接接続されており、厳密には、上記に示した回路解析からは多少ずれている。ただし、回路解析において、ＮチャネルＭＯＳトランジスタのバックゲートがサブストレートに直接接続されている場合については解析不能である。

次に、自己バイアス化した回路例として、図１１に示した回路について代表して説明する。図８に示したカレントミラー回路の入力側基準電流Ｉ_ＲＥＦと出力電流Ｉ_ＯＵＴが比例するように駆動側カレントミラー回路を電源ＶＤＤ側に設け、自己バイアス化する。ここでは、ＭＯＳトランジスタのチャネル長変調の影響を低減する目的があり、カスコードカレントミラー回路を採用している。そのために、カスコードトランジスタをバイアスするために、ＭＯＳトランジスタＭ６を追加して、ＭＯＳトランジスタＭ１とほぼ等しい電流をダイオード接続されたＭＯＳトランジスタＭ９を駆動している。ＭＯＳトランジスタＭ９のトランジスタサイズ１／Ｋ_４は１：１のカレントミラー回路を構成するカスコードトランジスタが等しいトランジスタサイズ（ここでは単位トランジスタ相当）である場合には、一般的には１／Ｋ_４＝１／４に設定される。また、ＭＯＳトランジスタＭ２のドレイン電圧がＭＯＳトランジスタＭ１と比べて大きくは異なることがないように、ＭＯＳトランジスタＭ５をカスコードに挿入してＭＯＳトランジスタＭ２のドレイン電圧がほぼ一定になるようにしている。また、図１１では、ＭＯＳトランジスタＭ１４、Ｍ１５と抵抗Ｒ１、Ｒ２から構成される永田カレントミラー回路を付加してスタートアップ回路としている。しかし、抵抗Ｒ１、Ｒ２はいずれも基準電流回路の特性、具体的には出力電流値の決定にはかかわらずに、単に自己バイアス化された基準電流回路を起動し、所定の動作点で動作するようにするだけの回路である。

図１１において、ＭＯＳトランジスタＭ１４（W/L＝2μm /0.36μm）、Ｍ１５（W/L＝2μm /0.36μm）と抵抗Ｒ１（30kΩ）、Ｒ２（40kΩ）は、起動 (start-up) 回路である。この起動回路は、電源投入時に、被起動回路をなすカレントミラー回路（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を所定の動作点に到達させる。なお、図１１のＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、図８のＭ１、Ｍ２、Ｍ３、Ｍ４に対応する。ＭＯＳトランジスタＭ２のドレイン電流Ｉ_Ｄ２は、例えば上式(48)で与えられ、カスコードカレントミラーのトランジスタＭ８に入力され、ＭＯＳトランジスタＭ１３から、出力電流I_OUTが取り出される。

ＭＯＳトランジスタＭ１、Ｍ２には、ピーキング特性のピーク値近傍や単調減少となる動作領域で用いているのではなく、図９に示した入出力の特性図では、単調増加となる動作領域で用いている。

図１１の基準電流回路においては、3.5μmルールＣＭＯＳプロセスで、ＰチャネルＭＯＳトランジスタの基準トランジスタサイズを、Ｌ＝1.08μm、Ｗ＝40.5μm、ＮチャネルＭＯＳトランジスタの基準トランジスタサイズを、Ｌ＝1.08μm、Ｗ＝18μmとし、 Ｋ₂＝3、Ｋ₃＝4として、ＭＯＳトランジスタＭ１、Ｍ２のドレイン電圧がほぼ等しくなるように考慮しており、ＭＯＳトランジスタのチャネル長変調の影響が現れないようにしている。

また、電源電圧が２Vを多少越えた程度で動作するように、カスコードカレントミラー回路（Ｍ７、Ｍ８、Ｍ１０、Ｍ１１）のカスコード段トランジスタ（Ｍ８、Ｍ１０）の各ゲートをバイアスするために、ダイオード接続されたＭＯＳトランジスタＭ９（1/K₄＝1/4）を追加している（Ｗ／Ｌ比は１／Ｋ_４、例えばＫ_４＝３）。このＭＯＳトランジスタＭ９のドレインは、ソースは接地され定電流源をなすＭＯＳトランジスタＭ６のドレインに接続されている。図１１に示す例では、ＭＯＳトランジスタＭ６のゲートは、ＭＯＳトランジスタＭ１のゲート電圧と等しい。なお、２段のカスコードカレントミラー（Ｍ７、Ｍ８、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３）を用いず、１段のカレントミラー回路の場合、Ｍ９、Ｍ６は不要とされることは勿論である。

SPICEシミュレーションにより得られた電源電圧を変化させた場合の出力電流特性を図１２に、出力電流の温度特性を図１３に示す。電源電圧変動に対する特性変化が小さく、温度特性が小さな基準電流が得られている。

こうして得られたシミュレーション結果からは、良くいわれるように線形領域で動作するＭＯＳトランジスタＭ３はほぼ抵抗とみなして良いことからも直感的に理解できる。あるいは、実用的には、２次の電圧依存性のある抵抗と考えても良い。しかし、上記に示した自己バイアス化したＭＯＳ永田カレントミラー回路の回路解析では、この「ＭＯＳトランジスタを線形領域で動作させると直感的には抵抗と見なせる」という良く知られた命題をサポートはしていないように見受けられる。あるいは、上記に示した自己バイアス化したＭＯＳ永田カレントミラー回路の回路解析式からは、どのようにして回路電流の値が決定されるのかも伺い知れない。けれども、SPICEシミュレーション結果が支持するように、この線形領域で動作するＭＯＳトランジスタＭ３をほぼ抵抗とみなすことで、これまでの抵抗を用いた図２２に示した従来の永田カレントミラー回路を自己バイアス化して得られる自己バイアス永田カレントミラー回路型基準電流回路からのアナロジで理解できよう。

付け加えるなら、SPICEシミュレーションではＮチャネルＭＯＳトランジスタのバックゲートはサブストレートに直接接続されており、厳密には上記に示した回路解析からは多少ずれている。具体的には、ＮチャネルＭＯＳトランジスタのバックゲートがサブストレートに直接接続されている場合には図１２、図１３に示すように出力電流が20μAを多少下回る程度であるが、ＮチャネルＭＯＳトランジスタのバックゲートがソースに直接接続されている場合には出力電流が10μAを多少上回る程度となる。すなわち、得られる基準電流値としては２倍近く異なることになる。ただし、回路解析においてはＮチャネルＭＯＳトランジスタのバックゲートがサブストレートに直接接続されている場合については解析不能である。

図１から図６に示したＭＯＳカレントミラー回路を自己バイアス化した場合にも同様に温度特性が小さな基準電流が得られることは言うまでもない。

ここで、簡単に抵抗R1(たとえば10kΩ)を挿入することで基準電流IOUTが基準電圧に変換され基準電圧回路が得られることは論を待たない。しかし、ここで、抵抗を挿入したのでは、これまで議論してきた素子のバラツキ、(ＭＯＳ）トランジスタ素子と抵抗素子との製造バラツキは互いに独立事項であると考えらており、バラツキの少ない基準電圧が得られなくなる。

したがって、ここではカスコードトランジスタＭ３とＭ４と同一回路をグランド間に挿入して出力電流(I_OUT)で駆動することで基準電圧回路が得られる。図１４に、こうして得られる基準電圧回路の構成を示す。

図１４に示す自己バイアス基準電圧回路の動作については、図８に示したカレントミラー回路において、I_REF＝I_OUTとおくことで説明される。

すなわち、(49)式から、

(50)
に設定される必要がある。

また、ＭＯＳトランジスタＭ１５とＭＯＳトランジスタＭ１４については、

(51)

(52)
となる。

(52)式の両辺の√を取って(51)式に代入してＶ_GS14を消去すると、Ｖ_REFに関する2次方程式(53)が得られる。

(53)

(53)式をＶ_REFについて解くと、

(54)
と求められる。

ただし、1≦n<2であるから、V_REFが正(>0)となるためには±は＋を取るべきである。

したがって、n＝1の場合、

(55)
となる。

しかし、上記に示した(55)式からは、図１４に示した抵抗に依存しない基準電圧回路から得られる基準電圧V_REFの温度特性は、出力電流I_OUTの温度特性がモビリティの温度特性と等しくないと相殺はされないことを示している。

図１３に示した基準電流回路の出力電流I_OUTは、SPICEシミュレーション結果ではほとんど温度特性を持たない。この場合に、図１４に示す基準電圧回路にした場合には、(55)式により、基準電圧V_REFの温度特性は、モビリティの温度特性の逆特性で半分程度になる。すなわち、モビリティの温度特性がおよそ−5000ppm/℃程度であるとすると、基準電圧VREFの温度特性は2500ppm/℃程度となり、正の温度特性を持つことがわかる。

ここで、図８の回路を変形して図１５のように模式化する。ＭＯＳトランジスタＭ２は単位トランジスタとしてＭＯＳトランジスタＭ１と同一サイズとする。図８においては、ＭＯＳトランジスタＭ２は単位トランジスタのＫ_１倍のトランジスタサイズとして電流がＫ_１倍流れるようにしていた。図１５では、ＭＯＳトランジスタＭ２を単位トランジスタとして電流が１／Ｋ_１にしている。この場合のドレイン電流IDとゲート−ソース間電圧VGSの関係を図１６に示す。

ＭＯＳトランジスタ（単位トランジスタ）のドレイン電流はモビリティの温度特性（負の温度特性）とスッレショルド電圧ＶＴＨの温度特性（負の温度特性）の関係から、図１６に示したように、およそ温度によらずにドレイン電流はほぼ一定となるゲート−ソース間電圧VGSが存在することになる。ただし、図１６の温度特性はSPICEシミュレーション結果を反映したものである。SPICEシミュレーション結果によれば、I_REF(＝I_OUT)がほぼ温度特性を持たない場合には、ΔVGSは正の温度特性を持つことがわかる。しかし、図１６からは、ＭＯＳトランジスタＭ２のトランジスタサイズを変更することで、このΔVGSの温度特性が変化し得ることが理解できる。すなわち、K₂の値を小さくすると（MOSトランジスタの2乗特性に従ってΔVGSの値が小さくなり、それとともに）ΔVGSの温度特性は小さくなり、K₂の値を大きくすると（ＭＯＳトランジスタの２乗特性に従ってΔVGSの値が大きくなり、それとともに）ΔVGSの温度特性は大きくなると期待できる。

その結果、ΔVGSの温度特性が小さくなると出力電流I_OUT(＝IREF)の温度特性は負の温度特性を持つように変化していく。逆に、ΔVGSの温度特性が大きくなると出力電流I_OUT(＝I_REF)の温度特性は正の温度特性を持つように変化していく。したがって、K₂の値をSPICEシミュレーションで設定した3より小さくしていくと、ΔVGSの温度特性が小さくなり、出力電流I_OUT(＝I_REF)の温度特性は負の温度特性を持つようなる。丁度モビリティの温度特性のおよそ−5000ppm/℃程度になると、(55)式から、基準電圧VREFの温度特性が相殺されることがわかる。

すなわち、図１５に示した抵抗に依存しない基準電圧回路においても、ＭＯＳトランジスタＭ２のトランジスタサイズ比Ｋ_２を設定することで、基準電圧V_REFの温度特性を正にも負にも、勿論、ほとんど温度特性を持たないようにも設定できる。

さらに、ＭＯＳトランジスタＭ１、Ｍ２をサブスッレショルド領域の弱反転で動作させる特殊な例ではあるが、他のＭＯＳトランジスタのみで実現できる基準電流回路についてその動作を詳しく説明する。ＭＯＳトランジスタＭ１、Ｍ２をサブスッレショルド領域の弱反転で動作させている理由は、ＭＯＳトランジスタＭ１、Ｍ２がバイポーラトランジスタと同様な電圧−電流特性に指数特性を実現するためである。

指数特性を実現することで、２つのトランジスタで構成された非線形カレントミラー回路に、これまでのバイポーラトランジスタを用いて実現される非線形カレントミラー回路と同等の大きな正（ワイドラーカレントミラー回路及び永田カレントミラー回路）、または負（逆ワイドラーカレントミラー回路）の温度特性を実現できるからである。

なぜなら、電圧−電流特性をとると、指数特性の方が２乗特性よりも変化率が大きいから、逆に、電流の変化に対して電圧の変化が対数関数的に抑えられ、電圧の温度特性（バイポーラトランジスタではベース−エミッタ間電圧（ＶBE）の持つ−1.9mV/℃の負の温度特性は良く知られている。）が、カレントミラー回路の入出力特性の温度特性を支配的に決定しているからである。

電圧−電流特性が２乗特性となる飽和領域で動作するＭＯＳトランジスタでは、逆に、電流の変化に対して電圧の変化が高々平方根（√）特性でしか抑えられないために、電圧の温度特性（ＭＯＳトランジスタのゲート−ソース間電圧（ＶGS）の持つ負の温度特性）でカレントミラー回路の入出力特性の温度特性が支配的にはなり得ないからである。

図１７は、本発明に係るＣＭＯＳ基準電流回路の一実施例の構成を示す図である。カレントミラー回路を構成するＭＯＳトランジスタＭ１、Ｍ２がいずれも弱反転領域で動作しており、ＭＯＳトランジスタＭ１は、線形領域で動作しているＭＯＳトランジスタＭ７を介して電源に電流が流れ、ＭＯＳトランジスタＭ２は直接電源に電流が流れる非線形なカレントミラー回路を構成し、ＭＯＳトランジスタＭ７のソースは電源に接続され、ドレインはＭＯＳトランジスタＭ１のソースとダイオード接続されたＭＯＳトランジスタＭ６のソースに共通接続され、ゲートはＭＯＳトランジスタＭ６のゲートに接続され、ＭＯＳトランジスタＭ１とＭ２とＭ６は互いに比例する電流で駆動される。ＭＯＳトランジスタＭ４とＭ３は、電流比１：Ｋ_２のカレントミラー回路を構成し、ＭＯＳトランジスタＭ４とＭ５は電流比１：Ｋ₅のカレントミラー回路を構成している。また、ＭＯＳトランジスタＭ２とＭ１は、非線形カレントミラー回路を構成している。

本発明の基準電流回路も、最も簡単な回路形式、非線形カレントミラー回路を、自己バイアスする回路形式で実現されている。上述したように、自己バイアス型基準電流回路には、必ず起動回路(start-up circuitry)が必要であるが、この図では省略している。ここで、ＭＯＳトランジスタＭ１とＭ２はトランスコンダクタンス・パラメータ比がＫ_１：１であり、サブスッレショルド領域の弱反転で動作しているとすると、ＭＯＳトランジスタＭ１のソース電圧Ｖ_Ｓ１は、同様に、

(56)
と表される。

カスコード接続されたＭＯＳトランジスタＭ６とＭ７は、単位トランジスタＭ２を基準として、トランスコンダクタンス・パラメータ比がＫ₃：Ｋ₄であり、ＭＯＳトランジスタＭ６とＭ７は、それぞれ飽和領域と線形領域で動作している。

ＭＯＳトランジスタＭ４とＭ５は、電流比１：Ｋ₅のカレントミラー回路を構成しているから、ＭＯＳトランジスタＭ６にはＫ_５倍のドレイン電流Ｉ_Ｄ１が流れ、ＭＯＳトランジスタＭ７には、（Ｋ_５＋１）倍のドレイン電流Ｉ_Ｄ１が流れる。したがって、
I_D6＝K₅I_D1＝K₃β(V_GS7―V_S1―V_TH)² (57)
I_D7＝(K₅＋1)I_D1＝2nK₄β{(V_GS7−V_TH)V_S1−nV_S1 ²/2 } (58)
と表わされる。

(58)式に(57)式を代入し、これを解くと、

(59)
と求められる。

(59)式に(56)式を代入すると、

(60)
と求められる。

ここで、トランスコンダクタンス・パラメータβの温度特性は、

より、

(61)
と表わされる。ただし、ｍは１．５から２の間の値(1.5<m<2)を取る。

したがって、

(62)
と求められる。

上記(59)式、(60)式、(62)式には、記号±を用いて式の解法が辿れるようにしたが、図１７においては、Ｋ_４が大きくなると、電流Ｉ_Ｄ１が増えることが読めるから、記号±は＋に置き換えるのが妥当である。したがって、電流Ｉ_Ｄ１は正の温度特性を持つ。すなわち、ＰＴＡＴ(proportional to absolute temperature)特性を有するＣＭＯＳ基準電流回路が得られる。

このように、抵抗素子を用いないで、ＭＯＳトランジスタのみで、基準電流回路を構成しているので、素子バラツキは、ＭＯＳトランジスタのみで、抵抗素子の素子バラツキを考慮する必要がなく、その分だけバラツキ偏差を小さくできる。

以上、ＭＯＳトランジスタＭ１とＭ２は、サブスッレショルド領域の弱反転で動作しているものとして回路解析した。このことから、ＭＯＳトランジスタをサブスッレショルド領域の弱反転で動作させた場合には、バイポーラトランジスタとほぼ同等の指数特性が得られていることから、Ｂｉ−ＣＭＯＳプロセスの場合には、この２個のＭＯＳトランジスタＭ１とＭ２を、それぞれバイポーラトランジスタに置き換えても、同様の特性が得られることは言うまでもない。なお、図１７に示した構成は、上記特許文献４のＦｉｇ．９と、回路トポロジは一致しているが、以下の点で互いに相違している。上記特許文献４のＦｉｇ．９では、ＮＭ３、ＮＭ４’のトランジスタのサイズ比をＫ_２：Ｋ_２＋２（トランジスタＭＮ１、ＭＮ３のサイズ比を１：Ｋ２とする）と設定しているのに対して、図１７では、トランジスタＭ６、Ｍ７のサイズ比はＫ_３：Ｋ_４とされ、トランジスタＭ６、Ｍ７のサイズ比は任意に設定できる。また、上記特許文献４では、温度特性をほとんど持たない基準電流回路を提供するものであるのに対して、図１７では、Ｉ_Ｄ１は正の温度特性を持つ。

次に、図１８は、本発明に係るＣＭＯＳ基準電流回路の一実施例の構成を示す図である。単位トランジスタＭ２を基準として、トランスコンダクタンス・パラメータ比がＫ₆であるＭＯＳトランジスタＭ８を追加して、全回路電流が、この１個のＭＯＳトランジスタに流れるようにしている。ただし、ＭＯＳトランジスタＭ８は、飽和領域で動作しているものとする。同様に、

(63)
が成り立ち、
I_D6＝K₅I_D1＝K₃β(V_GS7―V_S1―V_TH)² (64)
I_D7＝(K₅＋1)I_D1＝2nK₄β{(V_GS7―V_TH)V_S1−nV_S1 ²/2 } (65)
I_D8＝(K₅＋1/K₂＋1)I_D1＝K₆β(V_S1＋V_S2−V_TH) ² (66)
と表わされる。

(65)式に(66)式を代入し、これを解くと、同様に、

(67)
と求められる。

(67)式に(63)式を代入すると、同様に、

(68)
と求められる。

一方、(66)式が成立するように、すなわち、ＭＯＳトランジスタＭ８が飽和領域で動作するように、トランスコンダクタンス・パラメータ比Ｋ₆を設定すれば良い。

ここで、トランスコンダクタンス・パラメータβの温度特性は、

より、

(69)
と表わされる。ｍは１．５から２の間の値(1.5<m<2)を取る。

したがって、

(70)
と求められる。

上記(67)式、(68)式、(70)式では、記号±を用いて式の解法が辿れるようにしたが、図１８においては、Ｋ_４が大きくなると電流Ｉ_Ｄ１が増えることが読めるから記号±は＋に置き換えるのが妥当である。

したがって、電流Ｉ_Ｄ１は正の温度特性を持つ。すなわち、ＰＴＡＴ(proportional to absolute temperature)特性を有するＣＭＯＳ基準電流回路が得られる。基準電流はＭＯＳトランジスタＭ４とカレントミラー回路を構成して出力すれば良い。このように、抵抗素子を用いないでＭＯＳトランジスタのみで基準電流回路を構成しているので素子バラツキはＭＯＳトランジスタのみで抵抗素子の素子バラツキを考慮する必要がなく、その分だけバラツキ偏差を小さくできる。

更に、図１９は、本発明に係るＣＭＯＳ基準電流回路／基準電圧回路の一実施例の構成を示す図である。単位トランジスタＭ２を基準として、トランスコンダクタンス・パラメータ比がＫ₆であるＭＯＳトランジスタＭ８を追加して、全回路電流がこの１個のＭＯＳトランジスタに流れるようにしている。ただし、ＭＯＳトランジスタＭ８は線形領域で動作しているものとする。前記実施例と同様に、

(71)
が成り立ち、
I_D6＝K₅I_D1＝K₃β(V_GS8―V_S1―V_S2―V_TH)² (72)
I_D7＝(K₅＋1)I_D1＝2nK₄β{(V_GS8―V_S2―V_TH)V_S1−nV_S1 ²/2 } (73)
I_D8＝(K₅＋1/K₂＋1)I_D1＝2nK₆β{(V_GS8−V_TH)V_S2−nV_S2 ²/2 } (74)
と表わされる。

(73)式に(72)式を代入し、これを解くと、

(75)
と求められる。

(75)式に(71)式を代入すると、

(76)
と求められる。

一方、(74)式が成立するようにＭＯＳトランジスタＭ８のトランスコンダクタンス・パラメータ比Ｋ₆を設定すれば、トランスコンダクタンス・パラメータβの温度特性は、

より、

(77)
と表わされる。ｍは１．５から２の間の値(1.5<m<2)を取る。

したがって、

(78)
と求められる。

ただし、上記(75)式、(76)式、(78)式には、記号±を用いて式の解法が辿れるようにしたが、図１９においては、Ｋ_４が大きくなると、電流Ｉ_Ｄ１が増えることが読めるから記号±は＋に置き換えるのが妥当である。したがって、電流Ｉ_Ｄ１は正の温度特性を持つ。すなわち、ＰＴＡＴ(proportional to absolute temperature)特性を有するＣＭＯＳ基準電流回路が得られる。基準電流はＭＯＳトランジスタＭ４とカレントミラー回路を構成して出力すれば良い。

このように、抵抗素子を用いないでＭＯＳトランジスタのみで基準電流回路を構成しているので素子バラツキはＭＯＳトランジスタのみで抵抗素子の素子バラツキを考慮する必要がなく、その分だけバラツキ偏差を小さくできる。

次に、Ｖ_Ｓ２を求めてみる。(72)式に(71)式と(76)式を代入し、

(79)
と求められる。

(79)式を(74)式に代入してＶ_Ｓ２について解くと、

(80)
と求められ、Ｖ_Ｓ２は正の温度特性を持つ。すなわち、Ｖ_Ｓ１とＶ_Ｓ２はいずれも正の温度特性を持つことが分かる。

さらに、基準電圧Ｖ_ＲＥＦを求めてみる。(5)式を(4)式に代入し

(81)
と近似すると、

(82)
と表わされる。

すなわち、基準電圧Ｖ_ＲＥＦは、Ｖ_Ｔが比例定数（＞０）倍された電圧と、スレッショルド電圧Ｖ_ＴＨの和で表わされる。すなわち、γを(82)式の[]内の値として、
V_REF＝γV_T＋V_TH (83)
と表わせる。

熱電圧Ｖ_Ｔは常温でおよそ２６ｍＶであり、３，３３３ｐｐｍ／℃の温度特性を持つ。
ここで、スレッショルド電圧Ｖ_ＴＨの温度特性は、
V_TH＝V_TH0−α(T−T₀) (84)
と表わされる。

αは、低スレッショルド電圧のＣＭＯＳプロセスでは、およそ２．３ｍＶ／℃である。また、常温でのスレッショルド電圧Ｖ_ＴＨを０．６Ｖとすれば、γ＝２６．５３８５の値に設定することで、基準電圧Ｖ_ＲＥＦの温度特性を相殺できる。

このγの値は、図１９に示したＭＯＳトランジスタＭ１−Ｍ８の単位トランジスタＭ２、Ｍ４に対するトランスコンダクタンス・パラメータ比Ｋ_ｊを設定することで、容易に実現できる値である。また、この時の基準電圧Ｖ_ＲＥＦの値は、１．２９Ｖとなる。

以上説明したように、本発明の一実施例をなす図１９の回路は、正の温度特性（ＰＴＡＴ）を有する基準電流回路と、温度特性が相殺された基準電圧を出力できる基準電圧回路とを同時に実現できる。しかも、抵抗素子を用いずに、ＭＯＳトランジスタのみで基準電流／電圧回路を構成しているので、素子バラツキは、ＭＯＳトランジスタのみとなり、抵抗素子の素子バラツキを考慮する必要がなく、その分だけ、バラツキ偏差を小さくでき得る。

本実施例の作用効果について説明する。

第１の効果は、温度特性を小さくできることである。その理由は、本実施例によれば、温度特性が同一となるＭＯＳトランジスタのみで回路を実現し、互いに温度特性が相殺されているからである。

第２の効果は、確実に線形領域でＭＯＳトランジスタを動作させることができ、これを抵抗素子の代わりに用いて非線形カレントミラー回路を構成できるということである。その理由は、本実施例によれば、ゲート電圧を共通にした２つのＭＯＳトランジスタをカスコード接続して線形領域で動作させているからである。

第３の効果はバラツキを小さくさせることができるということである。その理由は、本実施例によれば、ＭＯＳトランジスタを抵抗素子の代わりに用いており、抵抗素子を使用していないからである。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明のさらに他の実施例の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明の一実施例を示す回路である。 図１から図６に示した回路の特性の模式的に示す図である。 本発明のさらに他の実施例の構成を示す図である。 図８に示す回路の入出力特性を示す図である。 図８に示す回路の出力電流の温度特性を示す図である。 本発明に係る基準電流回路の一実施例を示す図である。 図１１に示す回路の電源電圧を変化させた時の出力特性を示す図である。 図１１に示す回路の出力電流の温度特性を示す図である。 本発明に係る基準電圧回路の一実施例を示す図である。 図１４の回路動作を説明するための回路を示す図である。 図１５の回路特性を説明するための模式図である。 本発明に係る基準電流回路の他の実施例を示す図である。 本発明の基準電流回路の他の実施例を示す図である。 本発明の基準電圧回路の他の実施例を示す図である。 従来の逆ワイドラーカレントミラー回路の構成を示す図である。 従来のワイドラーカレントミラー回路の構成を示す図である。 従来の永田カレントミラー回路の構成を示す図である。 従来の基準電流回路の構成を示す図である。

符号の説明

Ｉ_bias バイアス電流
I_OUT 出力電流
I_REF 入力電流
Ｍ１〜Ｍ８ ＭＯＳトランジスタ
Ｖ_bias バイアス電圧
Ｖ_REF 基準電圧

Claims (22)

1. 第１及び第２のトランジスタを含むカレントミラー回路において、
   前記カレントミラー回路の入出力に関する所定の非線形特性に対応させて、前記カレントミラー回路の入力又は出力側に、能動素子を配設してなる、ことを特徴とするカレントミラー回路。
2. 前記第１及び第２のトランジスタをそれぞれ入力側及び出力側のトランジスタとし、
   前記第２のトランジスタの一端が電源端子に接続され、前記電源端子と前記第１のトランジスタの一端との間、
   前記第１のトランジスタの一端が電源端子に接続され、前記電源端子と出力側の第２のトランジスタの一端との間、
   前記第１のトランジスタと入力電流供給端との間、
   のうちのいずれかに、
   制御端子が所定の電位にバイアスされる第３のトランジスタが、前記能動素子として、接続されている、ことを特徴とする請求項１記載のカレントミラー回路。
3. 請求項１記載のカレントミラー回路を含み、
   前記第１及び第２のトランジスタをそれぞれ出力側及び入力側のトランジスタとし、
   前記第１及び第２のトランジスタの一端はそれぞれ電源端子に直接接続され、
   前記第１及び第２のトランジスタはいずれも弱反転領域で動作し、
   前記第１のトランジスタの一端と前記電源端子との間に接続され、線形領域で動作する第３のトランジスタを前記能動素子として備え、
   さらに、一端が前記第１及び第３のトランジスタの接続点に接続されダイオード接続された第４のトランジスタを備え、
   前記第３トランジスタの制御端子は前記第４のトランジスタの制御端子に接続され、
   前記第１、前記第２、前記第４のトランジスタは、互いに比例する電流で駆動される、ことを特徴とする基準電流回路。
4. 前記第３及び第４のトランジスタは、前記第２のトランジスタに対する駆動能力の比が、それぞれ独立に設定自在とされている、ことを特徴とする請求項３記載の基準電流回路。
5. ゲートが共通接続された第１、第２のＭＯＳトランジスタがカレントミラー回路を構成し、
   前記第１のＭＯＳトランジスタのソースは、第３のＭＯＳトランジスタを介して接地され、
   前記第２のＭＯＳトランジスタのソースは直接接地され、
   前記第３のＭＯＳトランジスタのソースは直接接地され、ドレインは前記第１のＭＯＳトランジスタのソースと接続され、ゲートはバイアス電源に接続されており、
   前記第１のＭＯＳトランジスタのゲートとドレインが共通接続されて電流が入力され、前記第２のＭＯＳトランジスタのドレインから電流が出力される、ことを特徴とするＣＭＯＳカレントミラー回路。
6. ゲートが共通接続された第１、第２のＭＯＳトランジスタがカレントミラー回路を構成し、
   前記第１のＭＯＳトランジスタのソースは直接接地され、
   前記第２のＭＯＳトランジスタのソースは、第３のＭＯＳトランジスタを介して接地され、
   前記第３のＭＯＳトランジスタのソースは直接接地され、ドレインは前記第２のＭＯＳトランジスタのソースと接続され、ゲートはバイアス電源に接続されており、
   前記第１のＭＯＳトランジスタのゲートとドレインが共通接続されて電流が入力され、
   前記第２のＭＯＳトランジスタのドレインから電流が出力される、ことを特徴とするＣＭＯＳカレントミラー回路。
7. カレントミラー回路を構成する第１、第２のＭＯＳトランジスタについて、前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのゲートが共通接続され、
   前記第１のＭＯＳトランジスタのソースは直接接地され、ゲートとドレインは第３のＭＯＳトランジスタを介して接続され、
   前記第３のＭＯＳトランジスタのソースは、前記第１のＭＯＳトランジスタのドレインと接続され、ドレインは前記第１のＭＯＳトランジスタのゲートと接続され、ゲートはバイアス電源に接続されており、
   前記第２のＭＯＳトランジスタのソースは直接接地され、
   前記第３のＭＯＳトランジスタのドレインに電流が入力され、
   前記第２のＭＯＳトランジスタのドレインから電流が出力される、ことを特徴とするＣＭＯＳカレントミラー回路。
8. ゲートが共通接続された第１、第２のＭＯＳトランジスタがカレントミラー回路を構成し、
   前記第１のＭＯＳトランジスタのソースは、第３のＭＯＳトランジスタを介して電源に接続され、
   前記第２のＭＯＳトランジスタのソースは直接電源に接続され、
   前記第３のＭＯＳトランジスタのソースは直接電源に接続され、ドレインは前記第１のＭＯＳトランジスタのソースと接続され、ゲートはバイアス電源に接続されており、
   前記第１のＭＯＳトランジスタのゲートとドレインが共通接続されて電流が入力され、前記第２のＭＯＳトランジスタのドレインから電流が出力される、ことを特徴とするＣＭＯＳカレントミラー回路。
9. ゲートが共通接続された第１、第２のＭＯＳトランジスタがカレントミラー回路を構成し、
   前記第１のＭＯＳトランジスタのソースは直接電源に接続され、
   前記第２のＭＯＳトランジスタのソースは、第３のＭＯＳトランジスタを介して電源に接続され、
   前記第３のＭＯＳトランジスタのソースは直接電源に接続され、ドレインは前記第２のＭＯＳトランジスタのソースと接続され、ゲートはバイアス電源に接続されており、
   前記第１のＭＯＳトランジスタのゲートとドレインが共通接続されて電流が入力され、
   前記第２のＭＯＳトランジスタのドレインから電流が出力される、ことを特徴とするＣＭＯＳカレントミラー回路。
10. カレントミラー回路を構成する第１、第２のＭＯＳトランジスタについて、前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのゲートが共通接続され、
    前記第１のＭＯＳトランジスタのソースは直接電源に接続され、ゲートとドレインは第３のＭＯＳトランジスタを介して接続され、
    前記第３のＭＯＳトランジスタのソースは、前記第１のＭＯＳトランジスタのドレインと接続され、ドレインは前記第１のＭＯＳトランジスタのゲートと接続され、ゲートはバイアス電源に接続されており、
    前記第２のＭＯＳトランジスタのソースは直接電源に接続され、
    前記第３のＭＯＳトランジスタのドレインに電流が入力され、
    前記第２のＭＯＳトランジスタのドレインから電流が出力される、ことを特徴とするＣＭＯＳカレントミラー回路。
11. 前記第３のＭＯＳトランジスタとカスコード接続される第４のＭＯＳトランジスタのゲートとドレインが共通接続されて電流が流し込まれ、
    前記第３のＭＯＳトランジスタのゲートへのバイアス電圧が供給される、ことを特徴とする請求項５又は請求項８に記載のＣＭＯＳカレントミラー回路。
12. 前記第３のＭＯＳトランジスタとカスコード接続される第４のＭＯＳトランジスタのゲートとドレインが共通接続されて電流が流し込まれ、
    前記第３のＭＯＳトランジスタのゲートへのバイアス電圧が供給されることを特徴とする請求項６又は請求項９に記載のＣＭＯＳカレントミラー回路。
13. 前記第３のＭＯＳトランジスタとカスコード接続される第４のＭＯＳトランジスタのゲートとドレインが共通接続されて入力電流が流し込まれ、前記第３のＭＯＳトランジスタのゲートへのバイアス電圧が供給される、ことを特徴とする請求項７又は請求項１０に記載のＣＭＯＳカレントミラー回路。
14. 前記第１のＭＯＳトランジスタのゲート幅とゲート長の比（Ｗ／Ｌ）が、前記第２のＭＯＳトランジスタのゲート幅とゲート長の比（Ｗ／Ｌ）よりも大きい、ことを特徴とする請求項５、請求項８、請求項１１のいずれか１項に記載のＣＭＯＳカレントミラー回路。
15. 前記第１のＭＯＳトランジスタのゲート幅とゲート長の比（Ｗ／Ｌ）が、前記第２のＭＯＳトランジスタのゲート幅とゲート長の比（Ｗ／Ｌ）よりも小さい、ことを特徴とする請求項６、請求項９、請求項１２のいずれか１項に記載のＣＭＯＳカレントミラー回路。
16. 請求項５乃至１５のいずれか１項に記載のＣＭＯＳカレントミラー回路を有し、少なくとも、カレントミラー回路を構成する前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタが自己バイアスされ、電流を出力することを特徴とする、ＣＭＯＳ基準電流回路。
17. 請求項１６記載のＣＭＯＳ基準電流回路を含み、前記ＣＭＯＳ基準電流回路からの出力電流を受け電圧変換した電圧を出力する回路を含む、ことを特徴とするＣＭＯＳ基準電圧回路。
18. 請求項１６記載のＣＭＯＳ基準電流回路を含み、接地された第５のＭＯＳトランジスタとカスコード接続される第６のＭＯＳトランジスタのゲートとドレインが共通接続されて、前記ＣＭＯＳ基準電流回路の出力電流が流し込まれ、
    前記第５のＭＯＳトランジスタのゲートへのバイアス電圧が供給され、前記第５のＭＯＳトランジスタを介して電圧変換された電圧が出力される、ことを特徴とするＣＭＯＳ基準電圧回路。
19. カレントミラー回路を構成する第１、第２のＭＯＳトランジスタがいずれも弱反転領域で動作しており、
    前記第１のＭＯＳトランジスタは線形領域で動作している第３のＭＯＳトランジスタを介して電源に電流が流れ、
    前記第２のＭＯＳトランジスタは直接電源に電流が流れる非線形なカレントミラー回路を構成し、
    前記第３のＭＯＳトランジスタのソースは電源に接続され、ドレインは前記第１のＭＯＳトランジスタのソースとダイオード接続された第４のＭＯＳトランジスタのソースに共通接続され、ゲートは前記第４のＭＯＳトランジスタのゲートに接続され、
    前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタと前記第４のＭＯＳトランジスタは互いに比例する電流で駆動される、ことを特徴とするＣＭＯＳ基準電流回路。
20. 前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタは、第５のＭＯＳトランジスタを介して電源に電流が流れる、ことを特徴とする請求項１９記載のＣＭＯＳ基準電流回路。
21. 前記電源を、グランド又は高位側電源としたことを特徴とする請求項１９記載のＣＭＯＳ基準電流回路。
22. 請求項２０記載のＣＭＯＳ基準電流回路を備え、前記第１及び第２のＭＯＳトランジスタの共通ゲートを、基準電圧出力とし、
    前記第５のＭＯＳトランジスタが線形領域で動作する、ことを特徴とするＣＭＯＳ基準電圧回路。

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