JP2017215638A

JP2017215638A - 定電流回路及び半導体装置

Info

Publication number: JP2017215638A
Application number: JP2016107094A
Authority: JP
Inventors: 雄斗日高; Yuto Hidaka
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2016-05-30
Filing date: 2016-05-30
Publication date: 2017-12-07
Also published as: JP2023036873A; JP2021184256A

Abstract

【目的】低い電源電圧で動作可能な定電流回路、及び当該定電流回路が形成されている半導体装置を提供することを目的とする。
【構成】ドレイン端に電源電位を受け、ゲート端及びバックゲートに接地電位が印加されており、ソース端に第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳの第１のトランジスタと、ドレイン端及びゲート端が第１のトランジスタのソース端に接続されており、自身のソース端に接地電位が印加されている第２のトランジスタと、を含む。
【選択図】図１

Description

本発明は、所定の一定電流を生成する定電流回路及び当該定電流回路が形成されている半導体装置に関する。

定電流を生成する回路として、デプレッション型のＭＯＳ（metal-oxide semiconductor）トランジスタを用いた電流源回路が提案されている（例えば特許文献１参照）。かかる電流源回路は、２つのエンハンスメント型のＭＯＳトランジスタからなるカレントミラー回路と、このカレントミラー回路の入力側のＭＯＳトランジスタのドレインに接続されたデプレッション型のＭＯＳトランジスタと、当該入力側のＭＯＳトランジスタのソースにその一端が接続された抵抗と、を含んでいる。ここで、当該抵抗の他端には直流の電源電位が印加されており、デプレッション型のＭＯＳトランジスタのソース及びゲートは接地されている。

特開２０１１−１５０６７５号公報

よって、上記した電流源回路では、直流の電源電位を供給する電源ラインと、接地ラインとの間には、抵抗、カレントミラー回路の入力側のＭＯＳトランジスタ、及びデプレッション型のＭＯＳトランジスタが縦続に接続された信号経路が存在する。ここで、かかる信号経路中の各ＭＯＳトランジスタを正常に動作させる為には、電源電圧として、少なくとも、抵抗の電圧降下分に、カレントミラー回路の入力側のＭＯＳトランジスタのゲート・ソース間電圧と、デプレッション型のＭＯＳトランジスタのドレイン・ソース間電圧とを加えた電圧が必要となる。

よって、当該電流源回路を正常に動作させる為には、電源電圧をむやみに低くすることができないという問題があった。

そこで、本発明は、低い電源電圧で動作可能な定電流回路、及び当該定電流回路が形成されている半導体装置を提供することを目的とする。

本発明に係る定電流回路は、定電流を生成する定電流回路であって、第１の出力端子と、ドレイン端に電源電位を受け、ゲート端に接地電位が印加されており、ソース端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳの第１のトランジスタと、ドレイン端及びソース端のうちの一端が前記第１のトランジスタの前記ソース端に接続されており、他端に接地電位が印加されている、ダイオード接続された第２のトランジスタと、を含む。

また、本発明に係る定電流回路は、定電流を生成する定電流回路であって、第１の出力端子と、ソース端及びバックゲートに接地電位が印加されており、ドレイン端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳの第１のトランジスタと、ソース端に電源電位を受け、ドレイン端及びゲート端が前記第１のトランジスタのドレイン端に接続されている第２のトランジスタと、ソース端に電源電位を受け、ゲート端が前記第１のトランジスタのドレイン端に接続されている第３のトランジスタと、ソース端に接地電位が印加されており、ドレイン端及びゲート端が前記第１のトランジスタの前記ゲート端と前記第３のトランジスタのドレイン端とに接続されている第４のトランジスタと、を含む。

また、本発明に係る半導体装置は、定電流回路が形成されている半導体装置であって、前記定電流回路は、第１の出力端子と、ドレイン端に電源電位を受け、ゲート端に接地電位が印加されており、ソース端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳの第１のトランジスタと、ドレイン端及びソース端のうちの一端が前記第１のトランジスタの前記ソース端に接続されており、他端に接地電位が印加されている、ダイオード接続された第２のトランジスタと、を含む。

本発明に係る定電流回路では、デプレッション型のｎチャネルＭＯＳの第１のトランジスタと第２のトランジスタとが縦続接続されてなる電流経路を介して、電源電位が供給されている電源ラインから、接地電位に向けて定電流を流すようにしている。従って、第１のトランジスタのドレイン・ソース間電圧に、ゲート・ソース間電圧或いは第２のトランジスタのゲート・ソース間電圧を加算した電圧よりも高い電源電圧を当該定電流回路に供給すれば、この定電流回路を正常に動作させることができる。よって、本発明に係る定電流回路によれば、これら２つのトランジスタと共に抵抗素子が縦続して接続されてなる電流経路を有する従来の定電流回路に比べて低い電圧値の電源電圧で正常動作することが可能となる。

本発明に係る定電流回路１００の第１の実施例による構成を示す回路図である。図１に示されるトランジスタＭＤ１及びＭＮ１各々の電圧電流特性を表す図である。本発明に係る定電流回路１００の第２の実施例による構成を示す回路図である。図３に示されるトランジスタＭＤ１及びＭＤ２各々の電圧電流特性を表す図である。図３に示される構成の変形例を示す回路図である。本発明に係る定電流回路１００の第３の実施例による構成を示す回路図である。図６に示されるトランジスタＭＤ１及びＭＮ１各々の電圧電流特性を表す図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る定電流回路１００の第１の実施例による構成を示す回路図である。定電流回路１００は例えば半導体装置としての半導体チップに形成されている。

図１に示すように、当該定電流回路１００は、デプレッション（depression）型のｎチャネルＭＯＳ型のトランジスタＭＤ１、エンハンスメント型のｐチャネルＭＯＳ型のトランジスタＭＰ１、エンハンスメント型のｎチャネルＭＯＳ型のトランジスタＭＮ１及びＭＮ２を含む。

トランジスタＭＮ１のソース端及びバックゲートには接地電位ＧＮＤが印加されており、そのゲート端はトランジスタＭＮ２のゲート端に接続されている。更に、トランジスタＭＮ１のゲート端は、ラインＬ１を介して自身のドレイン端と、トランジスタＭＤ１のソース端に接続されている。トランジスタＭＤ１のゲート端及びバックゲートには接地電位ＧＮＤが印加されており、ドレイン端には電源ラインＤＬを介して電源電位ＶＲが印加されている。トランジスタＭＰ１のソース端には電源ラインＤＬを介して電源電位ＶＲが印加されており、ドレイン端及びゲート端は、ラインＬ２を介してトランジスタＭＮ２のドレイン端に接続されている。トランジスタＭＮ２のソース端及びバックゲートには接地電位ＧＮＤが印加されている。ラインＬ１には第１の出力端子Ｂ１が形成されており、ラインＬ２には第２の出力端子Ｂ２が形成されている。

次に、図１に示す構成を有する定電流回路１００の動作について図２を参照しつつ説明する。尚、図２は、トランジスタＭＤ１のドレイン・ソース間電流と、自身のゲート端の電圧との対応関係を実線にて表すと共に、トランジスタＭＮ１のドレイン・ソース間電流と、自身のゲート端の電圧との対応関係を破線にて表す電圧電流特性図である。

図１に示す構成では、トランジスタＭＤ１のソース端とトランジスタＭＮ１のゲート端とが、ラインＬ１を介して出力端子Ｂ１に共通に接続されている。よって、出力端子Ｂ１の電圧は、図２に示されるように、トランジスタＭＤ１のドレイン・ソース間電流と、トランジスタＭＮ１のドレイン・ソース間電流とが一致する際の電圧ＶＱで安定する。これにより、トランジスタＭＤ１及びＭＮ１は、図２に示される電流ＩＱを流す定電流源となる。従って、定電流回路１００の出力端子Ｂ１を、他回路に含まれるｎチャネルＭＯＳ型のトランジスタ（図示せず）のゲート端に接続することにより、定電流回路１００で生成された電流ＩＱを、この他回路側にコピーすることが可能となる。

更に、図１に示すトランジスタＭＮ２は、自身のゲート端がトランジスタＭＮ１のゲート端と共にラインＬ１を介して出力端子Ｂ１に接続されている。よって、図２に示す電流ＩＱがトランジスタＭＮ２のドレイン・ソース間電流としてコピーされ、その結果、トランジスタＭＰ１のソース・ドレイン間及びラインＬ２には電流ＩＱに対応した電流が流れる。従って、トランジスタＭＰ１のゲート端を出力端子Ｂ２を介して、他回路に含まれるｐチャネルＭＯＳ型のトランジスタ（図示せず）のゲート端に接続することにより、定電流回路１００で生成された電流ＩＱを、この他回路側にコピーすることが可能となる。

また、定電流回路１００は、出力端子Ｂ１から電圧値一定の電圧ＶＱを出力することができるので、レギュレータや、Ａ／Ｄ変換器又はＤ／Ａ変換器等の基準電圧発生回路として用いることも可能である。

ここで、図１に示す構成において、各トランジスタを正常に動作させる為には、電源電位ＶＲの電位は以下の条件を満たす必要がある。

すなわち、
ＶＲ＞｜Ｖｄｓ（ＭＤ１）｜＋｜Ｖｇｓ（ＭＤ１）｜
Ｖｄｓ（ＭＤ１）：ＭＤ１のドレイン・ソース間電圧
Ｖｇｓ（ＭＤ１）：ＭＤ１のゲート・ソース間電圧
又は、
ＶＲ＞｜Ｖｄｓ（ＭＤ１）｜＋｜Ｖｇｓ（ＭＮ１）｜
Ｖｇｓ（ＭＮ１）：ＭＮ１のゲート・ソース間電圧
であり、且つ
ＶＲ＞｜Ｖｇｓ（ＭＰ１）｜＋｜Ｖｄｓ（ＭＮ２）｜
Ｖｇｓ（ＭＰ１）：ＭＰ１のゲート・ソース間電圧
Ｖｄｓ（ＭＮ２）：ＭＮ２のドレイン・ソース間電圧
なる条件を満たしていれば良い。

よって、図１に示す定電流回路１００の構成では、電源ラインＤＬを介して電源電位ＶＲを受け、接地電位ＧＮＤが印加されているラインに向けて電流を流す電流経路中には、トランジスタＭＤ１（又はＭＰ１）と、これに縦続に接続されているトランジスタＭＮ１（又はＭＮ２）とが含まれているだけである。従って、図１に示す定電流回路１００の構成によれば、当該電流経路中に、これら２つのトランジスタと共に抵抗素子が縦続に接続されている従来の構成を採用したものに比して低い電圧値の電源電圧で動作が可能となる。

尚、図１に示す定電流回路１００では２系統分の出力端子Ｂ１及びＢ２を設けているが、出力端子が１系統分だけで良いのならば、トランジスタＭＰ１及びＭＮ２を省いた構成を採用しても良い。また、図１に示す一例では、トランジスタＭＮ１及びＭＮ２の各々としてｎチャネルＭＯＳ型、トランジスタＭＰ１としてｐチャネルＭＯＳ型のトランジスタを採用しているが、トランジスタＭＰ１としてｎチャネルＭＯＳ型のトランジスタを採用し、トランジスタＭＮ１及びＭＮ２の各々として、ｐチャネルＭＯＳ型のトランジスタを採用しても良い。

要するに、定電流回路１００としては、少なくとも以下のような第１及び第２のトランジスタを有するものであれば良いのである。つまり、第１のトランジスタ（ＭＤ１）はデプレッション型のｎチャネルＭＯＳトランジスタであり、そのドレイン端に電源電位（ＶＲ）を受け、ゲート端及びバックゲートに接地電位（ＧＮＤ）が印加されており、ソース端に第１の出力端子（Ｂ１）が接続されている。第２のトランジスタ（ＭＮ１）は、ドレイン端及びソース端のうちの一端が第１のトランジスタ（ＭＤ１）のソース端に接続されており、他端に接地電位が印加されており、且つダイオード接続されたものである。

図３は、本発明に係る定電流回路１００の第２の実施例による構成を示す回路図である。尚、図３に示す構成では、電源ラインＤＬ及びトランジスタＭＤ１間にデプレッション型のｎチャネルＭＯＳ型のトランジスタＭＤ２を設けた点を除く他の構成は、図１に示されるものと同一である。トランジスタＭＤ２のドレイン端には電源ラインＤＬを介して電源電位ＶＲが印加されており、そのゲート端及びバックゲートには接地電位ＧＮＤが印加されている。トランジスタＭＤ２のソース端はノードｎ１を介してトランジスタＭＤ１のドレイン端と接続されている。トランジスタＭＤ１のゲート端及びバックゲートには接地電位ＧＮＤが印加されている。

ここで、トランジスタのチャネル長Ｌに対するチャネル幅Ｗの比率、つまりサイズ比（Ｗ／Ｌ）は、トランジスタＭＤ１よりもＭＤ２の方が大である。

図４は、図３に示すトランジスタＭＤ１のドレイン・ソース間電流と自身のソース端の電圧との対応関係を実線、トランジスタＭＤ２のドレイン・ソース間電流と自身のソース端の電圧との対応関係を破線にて夫々表す電圧電流特性図である。ここで、トランジスタＭＤ１よりもＭＤ２の方がトランジスタのサイズ比（Ｗ／Ｌ）が大きいので、トランジスタＭＤ１及びＭＤ２の各々に同一のドレイン・ソース間電流を流す場合に必要となるゲート・ソース間電圧ＶｇｓはＭＤ２の方が小となる。尚、ゲート・ソース間電圧Ｖｇｓの絶対値については、トランジスタＭＤ２よりもＭＤ１の方が小となる。そのため、図３に示すノードｎ１の電位は出力端子Ｂ１の電位よりも高くなる。ここで、ノードｎ１及び出力端子Ｂ１間の電圧はトランジスタＭＤ１のドレイン・ソース間電圧Ｖｄｓである。よって、ノードｎ１及び出力端子Ｂ１間の電圧がトランジスタＭＤ１の動作に必要なドレイン・ソース間電圧Ｖｄｓ以上となるように、トランジスタＭＤ１及びＭＤ２各々のトランジスタのサイズ比（Ｗ／Ｌ）を設定しておけば、トランジスタＭＤ１及びＭＤ２を定電流源として動作させることが可能となる。

また、図３に示す構成では、トランジスタＭＤ１よりもトランジスタのサイズ比（Ｗ／Ｌ）が大きいトランジスタＭＤ２のドレイン端で電源電位ＶＲを受け、これをソース端を介して、トランジスタＭＤ１のドレイン端に供給するようにしている。よって、トランジスタＭＤ１のドレイン・ソース間電圧Ｖｄｓは、ノードｎ１及び出力端子Ｂ１間の電圧となるので、電源電位ＶＲが変動してもトランジスタＭＤ１のドレイン・ソース間電圧Ｖｄｓは変化しない。

よって、図３に示す構成を採用した場合には、図１に示す構成を採用した場合に比して、電源電圧の変動に伴うドレイン・ソース間電流の変動を抑制することができる。つまり、図３に示す構成を採用することにより、電源電圧の変動に拘わらず所望の定電流を安定して生成することが可能となる。

尚、図３に示す構成では、トランジスタＭＤ２のゲート端には接地電位ＧＮＤを印加するようにしているが、図５に示すように、トランジスタＭＤ２のゲート端をラインＬ１を介して出力端子Ｂ１に接続するようにしても良い。かかる構成を採用した場合、トランジスタＭＤ２のゲート端の電圧が出力端子Ｂ１の電圧ＶＢ１と等しいので、ノードｎ１の電圧Ｖｎは、
Ｖｎ＝ＶＢ１＋｜Ｖｇｓ（ＭＤ２）｜
Ｖｇｓ（ＭＤ２）：ＭＤ２のゲート・ソース間電圧
となる。

よって、トランジスタＭＤ１及びＭＤ２の電流駆動能力に拘わらず、トランジスタＭＤ１のドレイン・ソース間電圧Ｖｄｓを確保することができる。従って、トランジスタＭＤ２として、トランジスタＭＤ１と同様なトランジスタサイズのものを用いることが可能となる。これにより、定電流回路１００として、図５に示す構成を採用した場合には、図３に示す構成を採用した場合に比べて装置規模を小さくすることが可能となる。

尚、図３又は図５に示される定電流回路１００では、出力端子Ｂ１及びＢ２から電圧値一定の電圧を出力することができるので、レギュレータや、Ａ／Ｄ変換器又はＤ／Ａ変換器等の基準電圧発生回路として用いることも可能である。

図６は、本発明に係る定電流回路１００の第３の実施例による構成を示す回路図である。図６に示す構成では、定電流回路１００は、デプレッション型のｎチャネルＭＯＳ型のトランジスタＭＤ１、エンハンスメント型のｐチャネルＭＯＳ型のトランジスタＭＰ１〜ＭＰ３、エンハンスメント型のｎチャネルＭＯＳ型のトランジスタＭＮ１及びＭＮ２を含む。

トランジスタＭＤ１のソース端及びバックゲートには接地電位ＧＮＤが印加されており、そのゲート端はトランジスタＭＮ１のゲート端に接続されている。更に、トランジスタＭＤ１のゲート端は、ノードｎ１を介してトランジスタＭＮ１のドレイン端とトランジスタＭＰ２のドレイン端とに夫々接続されている。トランジスタＭＤ１のドレイン端はラインＬ１を介して、トランジスタＭＰ１〜ＭＰ３各々のゲート端と、トランジスタＭＰ１のドレイン端と、出力端子Ｂ１とに接続されている。トランジスタＭＮ１のソース端及びバックゲートには接地電位ＧＮＤが印加されている。トランジスタＭＰ１〜ＭＰ３各々のソース端には電源ラインＤＬが接続されている。トランジスタＭＰ１〜ＭＰ３各々のソース端は、当該電源ラインＤＬを介して電源電位ＶＲの供給を受ける。

トランジスタＭＰ３のドレイン端にはトランジスタＭＮ２のドレイン端及びゲート端と、出力端子Ｂ２とが接続されている。トランジスタＭＮ２のソース端及びバックゲートには接地電位ＧＮＤが印加されている。

尚、トランジスタＭＰ１及びＭＰ２の各々は、夫々のドレイン・ソース間に流れる電流が一対一の電流ミラー比となるように構築されたトランジスタである。

また、トランジスタＭＤ１及びＭＮ１の各々は、以下のように構築されたトランジスタである。

つまり、飽和領域でトランジスタＭＤ１に流れる電流をＩ（ＭＤ１）、トランジスタＭＮ１に流れる電流をＩ（ＭＮ１）とすると、両者は以下の数式にて表される。

Ｉ（ＭＤ１）＝Ｋｄ・[Ｖｇｓ（ＭＤ１）−Ｖｔｄ]
Ｉ（ＭＮ１）＝Ｋｎ・[Ｖｇｓ（ＭＮ１）−Ｖｔｎ]
Ｋｄ：ＭＤ１のトランスコンダクタンス係数
Ｋｎ：ＭＮ１のトランスコンダクタンス係数
Ｖｔｄ：ＭＤ１の閾値電圧
Ｖｔｎ：ＭＮ１の閾値電圧
図６に示す構成によればＩ（ＭＤ１）とＩ（ＭＮ１）とは等しくなる。つまり、Ｉ（ＭＤ１）及びＩ（ＭＮ１）同士が一致している場合においてトランスコンダクタンス係数Ｋｄ及びＫｎ同士の大小関係が、
Ｋｎ＞Ｋｄ
となるように構築されたトランジスタを、トランジスタＭＤ１及びＭＮ１の各々として採用するのである。

尚、トランスコンダクタンス係数Ｋｄ及びＫｎは、以下のように表される。

Ｋｄ＝(1/2)・Ｃ_oxd・μｄ・（Ｗｄ／Ｌｄ）
Ｋｎ＝(1/2)・Ｃ_oxn・μｎ・（Ｗｎ／Ｌｎ）
Ｃ_oxd：ＭＤ１の単位面積あたりのゲート容量
Ｃ_oxn：ＭＮ１の単位面積あたりのゲート容量
μｄ：ＭＤ１のキャリア移動度
μｎ：ＭＮ１のキャリア移動度
Ｗｄ：ＭＤ１のチャネル幅
Ｗｎ：ＭＮ１のチャネル幅
ここで、図６において、トランジスタＭＤ１はデプレッション型のｎチャネルＭＯＳ型のトランジスタであり、そのソース端には接地電位ＧＮＤが印加されている。これにより、トランジスタＭＤ１のゲート端の電圧、つまりノードｎ１の電圧と、ＭＤ１のドレイン・ソース間電流との対応関係は、図７の実線にて示される電圧電流特性となる。また、図６に示すトランジスタＭＮ１はエンハンスメント型のｎチャネルＭＯＳ型のトランジスタであり、そのソース端には接地電位ＧＮＤが印加されている。これにより、トランジスタＭＮ１のゲート端の電圧、つまりノードｎ１の電圧と、ＭＮ１のドレイン・ソース間電流との対応関係は、図７の破線にて示される電圧電流特性となる。

この際、トランジスタＭＰ１及びＭＰ２は、夫々のドレイン・ソース間に流れる電流が等しく、ＭＰ１及びＭＰ２各々のゲート端の電圧が等しく、且つトランジスタＭＮ１のトランスコンダクタンス係数ＫｎがトランジスタＭＤ１のトランスコンダクタンス係数Ｋｄよりも大である。これにより、図７に示すように、トランジスタＭＤ１の電圧電流特性（実線）とトランジスタＭＮ１の電圧電流特性（破線）とは１つの交点で交わり、その結果、ノードｎ１の電圧は、その交点での電圧Ｖｃとなり、この電圧Ｖｃの状態で安定する。よって、トランジスタＭＤ１は、自身のゲート端に印加された電圧Ｖｃに応じて一定の電流Ｉｃを安定して生成する定電流源となる。そこで、ダイオード接続されているトランジスタＭＰ１のゲート端に接続されている出力端子Ｂ１を、他回路のｐチャネルＭＯＳ型のトランジスタのゲート端に接続することにより、図７に示す電流Ｉｃを、この他回路側にコピーすることが可能となる。また、図６に示すトランジスタＭＰ３は、自身のゲート端がトランジスタＭＰ１のゲート端に接続されており、当該トランジスタＭＰ１に流れる電流をコピーしてトランジスタＭＮ２のドレイン端に供給する定電流源として動作する。そこで、ダイオード接続されているトランジスタＭＮ２のゲート端に接続されている出力端子Ｂ２を、他回路のｎチャネルＭＯＳ型のトランジスタのゲート端に接続することにより、図７に示す電流Ｉｃを、この他回路側にコピーすることが可能となる。尚、図６に示される定電流回路１００では、出力端子Ｂ１及びＢ２から電圧値一定の電圧を出力することができるので、レギュレータや、Ａ／Ｄ変換器又はＤ／Ａ変換器等の基準電圧発生回路として用いることも可能である。

ところで、定電流回路１００として図６に示す構成を採用した場合には、従来の構成に比べて、定電流源としてのトランジスタＭＤ１で流せる定電流の電流量を大きくすることが可能となる。

すなわち、図６に示す構成では、トランジスタＭＤ１のゲート・ソース間電圧Ｖｇｓ（ＭＤ１）は、
Ｖｇｓ（ＭＤ１）＝[Ｉ（ＭＤ１）／Ｋｄ]^1/2＋Ｖｔｄ
となり、トランジスタＭＮ１のゲート・ソース間電圧Ｖｇｓ（ＭＮ１）は、
Ｖｇｓ（ＭＮ１）＝[Ｉ（ＭＮ１）／Ｋｎ]^1/2＋Ｖｔｎ
にて表される。

ここで、図６に示す構成によれば、
Ｉ（ＭＤ１）＝Ｉ（ＭＮ１）
となり、且つ、
Ｖｇｓ（ＭＤ１）＝Ｖｇｓ（ＭＮ１）
となるので、
[Ｉ（ＭＤ１）／Ｋｄ]^1/2＋Ｖｔｄ＝[Ｉ（ＭＮ１）／Ｋｎ]^1/2＋Ｖｔｎ
なる関係が導き出せる。

ここで、
Ｋｎ＞Ｋｄ
であることから、
Ｋｎ＝Ｎ・Ｋｄ
（Ｎ＞１）
とすると、トランジスタＭＤ１のドレイン・ソース間電流Ｉ（ＭＤ１）は、
Ｉ（ＭＤ１）＝Ｋｄ／（１−１／Ｎ^1/2）²×（Ｖｔｎ−Ｖｔｄ）²
と表される。

一方、従来回路に設けられているデプレッション型のｎチャネルＭＯＳトランジスタのドレイン・ソース間電流Ｉｄｓは、そのゲート・ソース間電圧Ｖｇｓが接地電位ＧＮＤ、つまりゼロボルトであるので、
Ｉｄｓ＝Ｋｄ（−Ｖｔｄ）²
と表される。

よって、例えば、
Ｖｔｎ＝０．６ボルト
Ｖｔｄ＝−０．６ボルト
Ｎ＝２
なる特性を有するトランジスタＭＤ１及びＭＮ２を採用した場合には、図６に示すデプレッション型のトランジスタＭＤ１のドレイン・ソース間電流は、従来回路に示されるデプレッション型のトランジスタで流せる電流の略４６倍となる。

つまり、定電流回路１００として図６に示す構成を採用すれば、従来回路に２つのトランジスタ（ＭＮ１、ＭＰ２）を追加するだけで、定電流の電流量を従来回路の４６倍にすることが可能となる。ところで、トランジスタＭＤ１のサイズ比（Ｗ／Ｌ）を４６倍にすることによっても、定電流の電流量を４６倍にすることができるが、この場合におけるトランジスタＭＤ１のチップ占有面積の増加分は、２つのトランジスタ（ＭＮ１、ＭＰ２）を合わせたチップ占有面積よりも大となる。

よって、図６に示す構成によれば、装置規模の増大分を抑えて、定電流の電流量を大幅に増加することが可能となる。

更に、図６に示す構成では、電源ラインＤＬを介して電源電位ＶＲを受け、接地電位ＧＮＤが印加されているラインに向けて電流を流す電流経路中には、トランジスタＭＰ１（ＭＰ３又はＭＰ２）と、これに縦続に接続されているトランジスタＭＤ１（ＭＮ１又はＭＮ２）とが含まれているだけである。従って、当該電流経路中に、これら２つのトランジスタと共に抵抗素子が縦続に接続されている従来の回路に比べて低い電圧値の電源電圧で正常な動作を行うことが可能となる。

尚、図６に示す実施例では、トランジスタＭＰ１及びＭＰ２の各々を、夫々のドレイン・ソース間に流れる電流が一対一の電流ミラー比となるように構築されたトランジスタとし、且つトランジスタＭＤ１及びＭＮ１の各々として、夫々のトランスコンダクタンス係数Ｋｄ及びＫｎがＫｎ＞Ｋｄなる大小関係を有するものを採用している。

しかしながら、トランジスタＭＰ１及びＭＰ２の各々として、夫々のドレイン・ソース間に流れる電流の比が１：ｒ（ｒは実数）となるものを採用し、且つトランジスタＭＤ１及びＭＮ１の各々として、トランスコンダクタンス係数Ｋｄ及びＫｎがＫｎ＞ｒ・Ｋｄなる大小関係を満たす構成を有するトランジスタを採用しても良い。

また、図６に示す定電流回路１００では２系統分の出力端子Ｂ１及びＢ２を設けているが、出力端子が１系統分だけで良いのならば、トランジスタＭＰ３及びＭＮ２を省いた構成を採用しても良い。

要するに、図６に示す定電流回路１００としては、少なくとも以下のような第１〜第４のトランジスタを有するものであれば良いのである。すなわち、第１のトランジスタ（ＭＤ１）は、デプレッション型のｎチャネルＭＯＳトランジスタであり、そのソース端には接地電位（ＧＮＤ）が印加されており、ドレイン端には第１の出力端子（Ｂ１）が接続されている。第２のトランジスタ（ＭＰ１）は、ソース端に電源電位を受け、ドレイン端及びゲート端が第１のトランジスタのドレイン端に接続されている。第３のトランジスタ（ＭＰ２）は、自身のソース端に電源電位を受け、ゲート端が第１のトランジスタのドレイン端に接続されている。第４のトランジスタ（ＭＮ１）は、ソース端に接地電位（ＧＮＤ）が印加されており、ドレイン端及びゲート端が第１のトランジスタ（ＭＤ１）のゲート端と第３のトランジスタ（ＭＰ２）のドレイン端とに接続されている。

１００定電流回路
ＭＤ１、ＭＮ１トランジスタ

Claims

定電流を生成する定電流回路であって、
第１の出力端子と、
ドレイン端に電源電位を受け、ゲート端に接地電位が印加されており、ソース端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳの第１のトランジスタと、
ドレイン端及びソース端のうちの一端が前記第１のトランジスタの前記ソース端に接続されており、他端に接地電位が印加されている、ダイオード接続された第２のトランジスタと、を含むことを特徴とする定電流回路。
第２の出力端子と、
ソース端及びドレイン端のうちの一端に電源電位を受け、他端に前記第２の出力端子が接続されている、ダイオード接続された第３のトランジスタと、
ソース端及びドレイン端のうちの一端が前記第３のトランジスタの前記他端に接続されており、他端に接地電位が印加されており、且つゲート端が前記第２のトランジスタの前記ゲート端に接続されている第４のトランジスタと、を含むことを特徴とする請求項１に記載の定電流回路。
電源電位が印加されている電源ラインと、
ドレイン端が前記電源ラインに接続されており、ゲート端に接地電位が印加されており、ソース端が前記第１のトランジスタの前記ドレイン端に接続されているデプレッション型のｎチャネルＭＯＳの第５のトランジスタと、を含むことを特徴とする請求項１又は２に記載の定電流回路。
電源電位が印加されている電源ラインと、
ドレイン端が前記電源ラインに接続されており、ゲート端が前記第１の出力端子に接続されており、ソース端が前記第１のトランジスタの前記ドレイン端に接続されているデプレッション型のｎチャネルＭＯＳの第６のトランジスタと、を含むことを特徴とする請求項１又は２に記載の定電流回路。
前記第１、第５及び第６のトランジスタのバックゲートには接地電位が印加されており、
前記第２及び第４のトランジスタはｎチャネルＭＯＳ型のトランジスタであり、前記第３のトランジスタはｐチャネルＭＯＳ型のトランジスタであることを特徴とする請求項３又は４に記載の定電流回路。
定電流を生成する定電流回路であって、
第１の出力端子と、
ソース端及びバックゲートに接地電位が印加されており、ドレイン端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳの第１のトランジスタと、
ソース端に電源電位を受け、ドレイン端及びゲート端が前記第１のトランジスタのドレイン端に接続されている第２のトランジスタと、
ソース端に電源電位を受け、ゲート端が前記第１のトランジスタのドレイン端に接続されている第３のトランジスタと、
ソース端に接地電位が印加されており、ドレイン端及びゲート端が前記第１のトランジスタの前記ゲート端と前記第３のトランジスタのドレイン端とに接続されている第４のトランジスタと、を含むことを特徴とする定電流回路。
ソース端に電源電位を受け、ゲート端が前記第２のトランジスタの前記ゲート端に接続されている第５のトランジスタと、
第２の出力端子と、
ソース端に接地電位が印加されており、ゲート端及びドレイン端が前記第５のトランジスタのドレイン端と前記第２の出力端子とに接続されている第６のトランジスタと、を含むことを特徴とする請求項６に記載の定電流回路。
前記第４のトランジスタのトランスコンダクタンス係数が前記第１のトランジスタのトランスコンダクタンス係数よりも大きいことを特徴とする請求項７に記載の定電流回路。
定電流回路が形成されている半導体装置であって、
前記定電流回路は、
第１の出力端子と、
ドレイン端に電源電位を受け、ゲート端に接地電位が印加されており、ソース端に前記第１の出力端子が接続されているデプレッション型のｎチャネルＭＯＳの第１のトランジスタと、
ドレイン端及びソース端のうちの一端が前記第１のトランジスタの前記ソース端に接続されており、他端に接地電位が印加されている、ダイオード接続された第２のトランジスタと、を含むことを特徴とする半導体装置。
第２の出力端子と、
ソース端及びドレイン端のうちの一端に電源電位を受け、他端に前記第２の出力端子が接続されている、ダイオード接続された第３のトランジスタと、
ソース端及びドレイン端のうちの一端が前記第３のトランジスタの前記他端に接続されており、他端に接地電位が印加されており、且つゲート端が前記第２のトランジスタの前記ゲート端に接続されている第４のトランジスタと、を含む
ことを特徴とする請求項９に記載の半導体装置。