JP2010170533A - 基準電圧回路及び半導体装置 - Google Patents
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Abstract
【解決手段】ゲート及びバックゲートが接地電位に接続され、ドレインが電源電圧に接続され、ソースが基準電圧端子に接続されたディプレッション型NMOSトランジスタと、ディプレッション型NMOSトランジスタのソースと接地電位の間に設けられ、基準電圧をリミット電圧以下に制御するリミット回路と、を備えた構成とした。
【選択図】図1
Description
基準電圧回路は、ディプレッション型NMOSトランジスタ11及びリミット回路12を備える。
リミット回路12は、エンハンスメント型PMOSトランジスタ12bを有する。
リミット回路12は、ダイオード12cを有する。
図8は、第2の実施形態の基準電圧回路を有する半導体装置を示す回路図である。
第2の実施形態の半導体装置は、不揮発性記憶素子とその読出し端子に第1の実施形態の基準電圧回路を設けた構成となっている。エンハンスメント型NMOSトランジスタ801とメモリセルトランジスタ802はメモリセルを構成する。第1の実施形態の基準電圧回路では、ディプレッション型NMOSトランジスタ11のドレインは電源電圧VDDに接続していたが、第2の実施形態の半導体装置では、読み出し端子813に接続している。なお、図示はしないが、この読み出し端子813は、メモリセルの書き込みデータの判定を行なうセンスアンプ回路に接続される。
802 メモリセルトランジスタ
Claims (5)
- 基準電圧を基準電圧端子から出力する基準電圧回路において、
ゲート及びバックゲートが接地電位に接続され、ドレインが電源電圧に接続され、ソースが前記基準電圧端子に接続され、前記基準電圧を出力するディプレッション型NMOSトランジスタと、
前記ディプレッション型NMOSトランジスタのソースと接地電位の間に設けられ、前記基準電圧をリミット電圧以下に制御するリミット回路と、を備え、
前記リミット回路は、前記基準電圧が前記リミット電圧よりも低いときは、リーク電流以外の電流が流れないことを特徴とする基準電圧回路。 - 前記リミット回路は、ゲートとドレインを互いに接続されたエンハンスメント型NMOSトランジスタであって、
前記エンハンスメント型NMOSトランジスタの閾値電圧の絶対値は、前記ディプレッション型NMOSトランジスタの閾値電圧の絶対値よりも高いことを特徴とする請求項1記載の基準電圧回路。 - 前記リミット回路は、ゲート及びドレインを互いに接続されるエンハンスメント型PMOSトランジスタであって、
前記エンハンスメント型NMOSトランジスタの閾値電圧の絶対値は、前記ディプレッション型NMOSトランジスタの閾値電圧の絶対値よりも高いことを特徴とする請求項1記載の基準電圧回路。 - 前記リミット回路は、ダイオードであって、
前記ダイオードの閾値電圧の絶対値は、前記ディプレッション型NMOSトランジスタの閾値電圧の絶対値よりも高いことを特徴とする請求項1記載の基準電圧回路。 - 不揮発性記憶素子と、
前記不揮発性記憶素子の読出し端子に設けられた請求項1記載の基準電圧回路と、
を備えたことを特徴とする半導体装置。
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