JP2010170533A

JP2010170533A - 基準電圧回路及び半導体装置

Info

Publication number: JP2010170533A
Application number: JP2009273645A
Authority: JP
Inventors: Kotaro Watanabe; 考太郎渡邊; Fumiyasu Utsunomiya; 文靖宇都宮
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2008-12-22
Filing date: 2009-12-01
Publication date: 2010-08-05
Anticipated expiration: 2029-12-01
Also published as: JP5467849B2

Abstract

【課題】消費電流が少なく、かつ面積が小さい基準電圧回路を提供する。
【解決手段】ゲート及びバックゲートが接地電位に接続され、ドレインが電源電圧に接続され、ソースが基準電圧端子に接続されたディプレッション型ＮＭＯＳトランジスタと、ディプレッション型ＮＭＯＳトランジスタのソースと接地電位の間に設けられ、基準電圧をリミット電圧以下に制御するリミット回路と、を備えた構成とした。
【選択図】図１

Description

本発明は、基準電圧を基準電圧端子から出力する基準電圧回路及び基準電圧回路を有する半導体装置に関する。

従来の基準電圧回路について説明する。図６は、従来の基準電圧回路を示す図である。図７は、従来の基準電圧回路を示す図である。

図６に示すように、ディプレッション型ＮＭＯＳトランジスタ９１が、定電流源として動作して定電流を流す。その定電流に基づき、エンハンスメント型ＮＭＯＳトランジスタ９２が、基準電圧ＶＲＥＦを発生する（例えば、特許文献１参照。）。

また、図７に示すように、エンハンスメント型ＰＭＯＳトランジスタ９３が設けられても良い。すると、基準電圧回路が不必要である場合、エンハンスメント型ＰＭＯＳトランジスタ９３がオフし、基準電圧回路の消費電流がなくなる。

特許第４０８４８７２号公報

しかし、図６に示した技術では、常に電流がディプレッション型ＮＭＯＳトランジスタ９１及びエンハンスメント型ＮＭＯＳトランジスタ９２を介して流れてしまう。よって、基準電圧回路の消費電流が多くなってしまう。

また、図７に示した技術では、消費電流は少なくなるが、エンハンスメント型ＰＭＯＳトランジスタ９３があるので、その分、基準電圧回路の面積が大きくなってしまう。

本発明は、上記課題に鑑みてなされ、消費電流が少なく、かつ面積が小さい基準電圧回路を提供する。

本発明は、上記課題を解決するため、基準電圧を基準電圧端子から出力する基準電圧回路において、ゲート及びバックゲートが接地電位に接続され、ドレインが電源電圧に接続され、ソースが前記基準電圧端子に接続され、前記基準電圧を出力するディプレッション型ＮＭＯＳトランジスタと、前記ディプレッション型ＮＭＯＳトランジスタのソースと接地電位の間に設けられ、前記基準電圧を前記リミット電圧以下に制御するリミット回路と、を備え、前記リミット回路は、前記基準電圧が前記リミット電圧よりも低いときは、リーク電流以外の電流を流さないことを特徴とする基準電圧回路を提供する。

本発明では、基準電圧がリミット電圧よりも低くなっていると、リミット回路はリーク電流以外の電流を流さない。よって、基準電圧回路の消費電流が少なくなる。

また、消費電流を少なくするためのスイッチが無いので、その分、基準電圧回路の面積が小さくなる。

本発明の基準電圧回路を示すブロック図である。本発明の基準電圧回路の基準電圧を示すタイムチャートである。リミット回路の一例を示す回路図である。リミット回路の他の例を示す回路図である。リミット回路の他の例を示す回路図である。従来の基準電圧回路を示す回路図である。従来の基準電圧回路を示す回路図である。第２の実施形態の基準電圧回路を示す回路図である。

以下、本発明の実施形態を、図面を参照して説明する。

図１は、本発明の基準電圧回路を示すブロック図である。
基準電圧回路は、ディプレッション型ＮＭＯＳトランジスタ１１及びリミット回路１２を備える。

ディプレッション型ＮＭＯＳトランジスタ１１は、ゲート及びバックゲートを接地端子に接続され、ソースと基準電圧端子に接続され、ドレインを電源端子に接続される。リミット回路１２は、第一端子を基準電圧端子に接続され、第二端子を接地端子に接続される。ここで、基準電圧端子が接続されるのは、ＭＯＳトランジスタのゲートを想定している。

ディプレッション型ＮＭＯＳトランジスタ１１は、ゲート電圧（接地電圧ＶＳＳ）と閾値電圧（−Ｖｔ）とリミット回路１２のリーク電流とに基づいた電圧を基準電圧ＶＲＥＦとしてソースから基準電圧端子に出力する。基準電圧ＶＲＥＦが高くなってリミット電圧Ｖｌになると、リミット回路１２は基準電圧ＶＲＥＦをリミット電圧Ｖｌに固定して電流を流す。また、基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも低いと、リミット回路１２はリーク電流以外の電流を流さない。

図２は、本発明の基準電圧回路の基準電圧を示すタイムチャートである。

時間ｔ０からｔ１までの期間において、ディプレッション型ＮＭＯＳトランジスタ１１は、ソースフォロア回路として動作する。具体的には、ディプレッション型ＮＭＯＳトランジスタ１１は、接地電圧ＶＳＳから閾値電圧（−Ｖｔ）を減算した電圧Ｖｔを基準電圧ＶＲＥＦとしてソースから基準電圧端子に出力する。なお、基準電圧ＶＲＥＦは、リミット回路１２のリーク電流にも依存する。この時、基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも低くなっているので、リミット回路１２はリーク電流以外の電流を流さない。

時間ｔ１からｔ２までの期間において、電源電圧ＶＤＤの変動やノイズにより、基準電圧ＶＲＥＦが高くなるとする。この時、基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも低くなっているので、リミット回路１２はリーク電流以外の電流を流さない。

時間ｔ２からｔ３までの期間において、基準電圧ＶＲＥＦが更に高くなりリミット電圧Ｖｌになると、そのリミット電圧Ｖｌに固定される。この時、基準電圧ＶＲＥＦがリミット電圧Ｖｌになっているので、リミット回路１２は電流を流す。ここで、電源電圧ＶＤＤが変動して高くなっても、基準電圧ＶＲＥＦがリミット電圧Ｖｌになると、リミット回路１２が電流を流すので、ＭＯＳトランジスタに耐圧以上の電圧が印加されることはない。

次に、リミット回路１２の具体例について説明する。図３は、リミット回路の一例を示す回路図である。

リミット回路１２は、エンハンスメント型ＮＭＯＳトランジスタ１２ａを有する。

エンハンスメント型ＮＭＯＳトランジスタ１２ａは、ゲート及びドレインを基準電圧端子に接続され、ソース及びバックゲートを接地端子に接続される。

エンハンスメント型ＮＭＯＳトランジスタ１２ａは、閾値電圧（−Ｖｔ）の絶対値よりも高い絶対値の閾値電圧を持つ。この閾値電圧の絶対値は、リミット電圧Ｖｌになる。

基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも低いと、エンハンスメント型ＮＭＯＳトランジスタ１２ａはオフしてリーク電流以外の電流を流さない。基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも高くなると、エンハンスメント型ＮＭＯＳトランジスタ１２ａはオンして電流を流す。

なお、ダイオード接続したエンハンスメント型ＮＭＯＳトランジスタ１２ａが、１個設けられているが、複数個直列に設けられても良い。この時、全てのエンハンスメント型ＮＭＯＳトランジスタの閾値電圧の合計により、リミット電圧Ｖｌが決定する。

図４は、リミット回路の他の例を示す回路図である。
リミット回路１２は、エンハンスメント型ＰＭＯＳトランジスタ１２ｂを有する。

エンハンスメント型ＰＭＯＳトランジスタ１２ｂは、ゲート及びドレインを接地端子に接続され、ソースを基準電圧端子に接続され、バックゲートを電源端子に接続される。

エンハンスメント型ＰＭＯＳトランジスタ１２ｂは、閾値電圧（−Ｖｔ）の絶対値よりも高い絶対値の閾値電圧を持つ。この閾値電圧の絶対値は、リミット電圧Ｖｌになる。

基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも低いと、エンハンスメント型ＰＭＯＳトランジスタ１２ｂはオフしてリーク電流以外の電流を流さない。基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも高くなると、エンハンスメント型ＰＭＯＳトランジスタ１２ｂはオンして電流を流す。

なお、ダイオード接続したエンハンスメント型ＰＭＯＳトランジスタ１２ｂが、１個設けられているが、複数個直列に設けられても良い。この時、全てのエンハンスメント型ＰＭＯＳトランジスタの閾値電圧の絶対値の合計により、リミット電圧Ｖｌが決定する。

図５は、リミット回路の他の例を示す回路図である。
リミット回路１２は、ダイオード１２ｃを有する。

ダイオード１２ｃは、アノードを基準電圧端子に接続され、カソードを接地端子に接続される。

ダイオード１２ｃは、閾値電圧（−Ｖｔ）の絶対値よりも高い絶対値の閾値電圧を持つ。この閾値電圧の絶対値は、リミット電圧Ｖｌになる。

基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも低いと、ダイオード１２ｃはリーク電流以外の電流を流さない。基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも高くなると、ダイオード１２ｃは電流を流す。

なお、ダイオード１２ｃが、１個設けられているが、複数個直列に設けられても良い。この時、全てのダイオードの閾値電圧の合計により、リミット電圧Ｖｌが決定する。

このようにすると、基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも低くなっていると、リミット回路１２はリーク電流以外の電流を流さない。よって、基準電圧回路の消費電流が少なくなる。

また、電源電圧ＶＤＤが変動して高くなっても、基準電圧ＶＲＥＦがリミット電圧Ｖｌになると、リミット回路１２が電流を流すので、ＭＯＳトランジスタに耐圧以上の電圧が印加されにくくなり、ＭＯＳトランジスタが破壊されにくくなる。

＜第２の実施形態＞
図８は、第２の実施形態の基準電圧回路を有する半導体装置を示す回路図である。
第２の実施形態の半導体装置は、不揮発性記憶素子とその読出し端子に第１の実施形態の基準電圧回路を設けた構成となっている。エンハンスメント型ＮＭＯＳトランジスタ８０１とメモリセルトランジスタ８０２はメモリセルを構成する。第１の実施形態の基準電圧回路では、ディプレッション型ＮＭＯＳトランジスタ１１のドレインは電源電圧ＶＤＤに接続していたが、第２の実施形態の半導体装置では、読み出し端子８１３に接続している。なお、図示はしないが、この読み出し端子８１３は、メモリセルの書き込みデータの判定を行なうセンスアンプ回路に接続される。

エンハンスメント型ＮＭＯＳトランジスタ８０１は、ゲートは入力端子８１１に接続され、ドレインは基準電圧端子に接続され、ソースはメモリセルトランジスタ８０２のドレインに接続される。メモリセルトランジスタ８０２は、ゲートは入力端子８１２に接続され、ソースは接地端子に接続される。

次に第２の実施形態の基準電圧回路の動作について説明する。

エンハンスメント型ＮＭＯＳトランジスタ８０１はイネーブルトランジスタとして動作する。メモリセルトランジスタ８０２はEEPROMまたはOTPなどの不揮発性素子で構成されている。入力端子８１１に“Ｈ”が入力することで、エンハンスメント型ＮＭＯＳトランジスタ８０１がオンし、メモリセルトランジスタ８０２のクランプ電圧は基準電圧ＶＲＥＦに設定される。基準電圧ＶＲＥＦはディプレッション型ＮＭＯＳトランジスタ１１の閾値電圧（−Ｖｔ）とエンハンスメント型ＮＭＯＳトランジスタ１２ａのリーク電流で決まる。エンハンスメント型ＮＭＯＳトランジスタ１２ａは、閾値電圧（−Ｖｔ）の絶対値よりも高い絶対値の閾値電圧を持つ。この閾値電圧の絶対値は、リミット電圧Ｖｌになる。

基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも低いと、エンハンスメント型ＮＭＯＳトランジスタ１２ａはオフしてリーク電流以外の電流を流さない。よって、基準電圧回路の消費電流が少なくなる。また、基準電圧ＶＲＥＦがリミット電圧Ｖｌよりも高くなると、エンハンスメント型ＮＭＯＳトランジスタ１２ａはオンして電流を流す。よって、基準電圧ＶＲＥＦはリミット電圧Ｖ１より大きい電圧を出力することはない。このため、メモリセルトランジスタ８０２のクランプ電圧はリミット電圧Ｖ１以下に設定することができる。

入力端子８１１に“Ｈ”が入力することで、メモリセルトランジスタ８０２から読み出しが行われる。この時クランプ電圧をリミット電圧Ｖ１以下に設定するため、不具合動作である読み出しディスターブが防止される。さらに低消費電流での動作が可能となる。

なお、図示はしないが、メモリセルトランジスタ８０２に直接基準電圧端子に接続してもよい。また、メモリセルトランジスタのドレイン接続する事に限らず、メモリセルトランジスタの他端子に基準電圧端子を接続しクランプ電圧を設定しても良い。

以上に説明したように、第２の実施形態の基準電圧回路を有する半導体装置は、基準電圧ＶＲＥＦをメモリセルトランジスタ８０２のクランプ電圧に用いることで、読み出しディスターブを防止し、低消費電流で動作させることができる。

また、第２の実施形態では、基準電圧ＶＲＥＦをメモリセルトランジスタ８０２のクランプ電圧に用いたが、その他の高電圧が印可されると不具合を生じる回路を備えた半導体装置に用いられても良い。

１２リミット回路
８０２メモリセルトランジスタ

Claims

基準電圧を基準電圧端子から出力する基準電圧回路において、
ゲート及びバックゲートが接地電位に接続され、ドレインが電源電圧に接続され、ソースが前記基準電圧端子に接続され、前記基準電圧を出力するディプレッション型ＮＭＯＳトランジスタと、
前記ディプレッション型ＮＭＯＳトランジスタのソースと接地電位の間に設けられ、前記基準電圧をリミット電圧以下に制御するリミット回路と、を備え、
前記リミット回路は、前記基準電圧が前記リミット電圧よりも低いときは、リーク電流以外の電流が流れないことを特徴とする基準電圧回路。
前記リミット回路は、ゲートとドレインを互いに接続されたエンハンスメント型ＮＭＯＳトランジスタであって、
前記エンハンスメント型ＮＭＯＳトランジスタの閾値電圧の絶対値は、前記ディプレッション型ＮＭＯＳトランジスタの閾値電圧の絶対値よりも高いことを特徴とする請求項１記載の基準電圧回路。
前記リミット回路は、ゲート及びドレインを互いに接続されるエンハンスメント型ＰＭＯＳトランジスタであって、
前記エンハンスメント型ＮＭＯＳトランジスタの閾値電圧の絶対値は、前記ディプレッション型ＮＭＯＳトランジスタの閾値電圧の絶対値よりも高いことを特徴とする請求項１記載の基準電圧回路。
前記リミット回路は、ダイオードであって、
前記ダイオードの閾値電圧の絶対値は、前記ディプレッション型ＮＭＯＳトランジスタの閾値電圧の絶対値よりも高いことを特徴とする請求項１記載の基準電圧回路。
不揮発性記憶素子と、
前記不揮発性記憶素子の読出し端子に設けられた請求項１記載の基準電圧回路と、
を備えたことを特徴とする半導体装置。