JP6103815B2 - 不揮発性メモリ回路、及び半導体装置 - Google Patents
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- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
11,11a 電源線
13,13a,14,14a,151〜15n 信号線
16,16a,49 出力線
18 基準電源線
20,20a 書込み用電源供給回路
30,30a 読出し用電源供給回路
121〜12n,421〜42n ユニットセル(記憶素子部)
17,17a ディテクター
db,rdb,sel1〜seln,selk,selb1〜selbn,selbk 信号
NMOS0〜NMOS7 トランジスタ(Nチャネルトランジスタ)
NOR0,NOR1 NOR回路
PMOS0〜PMOS3 トランジスタ(Pチャネルトランジスタ)
VSS 基準電位(接地レベル、グラウンド)
ZAPk,ZAPka ツェナーザップ素子(ZapFuse)
Claims (6)
- ツェナーザップ素子、及びデータ読出し時に、前記ツェナーザップ素子のアノードを出力端に接続するスイッチ部を含む記憶素子部を複数備えた不揮発性メモリ回路であって、
前記複数の記憶素子部の各々に含まれる前記ツェナーザップ素子のカソードを、前記複数の記憶素子部へデータを書き込む際の電圧を供給する書込み用電源または前記複数の記憶素子部からデータを読み出す際の電圧を供給する読出し用電源に接続されるように共通接続し、前記複数の記憶素子部の前記出力端をディテクターの入力端に共通接続し、
データ読出し時に前記複数の記憶素子部の各々に含まれる前記ツェナーザップ素子のカソードに前記読出し用電源の電圧を供給してから所定期間経過した時点で、前記複数の記憶素子部の各々を選択する選択指示信号が順次入力されることで、選択された前記複数の記憶素子部の各々の前記スイッチ部をオンにし、前記複数の記憶素子部の各々に含まれる前記ツェナーザップ素子のアノードを、前記出力端を介して前記ディテクターの入力端に接続することを特徴とする不揮発性メモリ回路。 - データ書込み時に前記複数の記憶素子部の各々に含まれる前記ツェナーザップ素子のカソードに前記書込み用電源の電圧を供給してから所定期間経過した時点で、前記複数の記憶素子部のうち少なくともいずれか一つに前記選択指示信号が入力され、当該選択指示信号が入力された記憶素子部のアノードを接地電位に接続することを特徴とする
請求項1記載の不揮発性メモリ回路。 - 前記スイッチ部は、ドレインが前記ツェナーザップ素子のアノードに接続され、ソースが前記出力端に接続され、データ読出し時にゲートに読み出し指示信号が入力される第1のトランジスタであり、
前記記憶素子部の各々に、ドレインが前記ツェナーザップ素子のアノードに接続され、ソースが接地され、データ書込み時にゲートに書込み指示信号が入力される第2のトランジスタ
を設けた請求項1または請求項2記載の不揮発性メモリ回路。 - 前記スイッチ部は、ドレインが前記ツェナーザップ素子のアノードに接続され、ソースが前記出力端に接続され、データ読出し時またはデータ書込み時に、ゲートに前記選択指示信号が入力される第1のトランジスタであり、
前記出力端と前記ディテクターとの間に、データ書込み時に前記出力端を接地し、データ読出し時に前記出力端を前記ディテクターの入力端に接続するように切り替える切替部
を設けた請求項1または請求項2記載の不揮発性メモリ回路。 - 前記切替部は、ドレインが前記出力端に接続され、ソースが接地され、ゲートに書込み指示信号が入力される第2のトランジスタと、
ドレインが前記第2のトランジスタのドレインに接続され、ソースが前記ディテクターの入力端に接続され、ゲートに読出し指示信号が入力される第3のトランジスタと、
を含む請求項4記載の不揮発性メモリ回路。 - 請求項1から請求項5のいずれか1項に記載の不揮発性メモリ回路と、該不揮発性メモリ回路を用いてデータの書込み及び読出しの何れか一方又は双方を行なう中央処理装置と、を備えた半導体装置。
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