JP6164048B2 - 半導体記憶装置及びそれに用いられる回路装置 - Google Patents

Description

本発明は、不揮発メモリーやＲＡＭ（Random Access Memory）等の半導体記憶装置に関する。さらに、本発明は、そのような半導体記憶装置において、複数のメモリーセルに接続されたワード線を駆動するワード線ドライバーに電源電位を供給するために用いられる回路装置等に関する。

近年においては、電子機器の小型化に伴い、電子機器に用いられる半導体記憶装置にも、低電圧動作や低消費電力化が求められている。低電圧動作を行う半導体記憶装置においては、メモリーセルに保持されているデータを読み出すときに、メモリーセルに接続されたワード線を駆動するワード線ドライバーに供給される電源電位をブートストラップ回路によって上昇させて、十分な読み出し電流を確保することが行われている。このような読み出し電流に基づいてデータを判定することによって、確実にデータを読み出すことができる。

関連する技術として、特許文献１には、メモリーセル・トランジスターの特性のばらつきによる読み出し不良を避け、電源電圧の低電圧化を図ることを目的とする不揮発性半導体記憶装置が開示されている。この不揮発性半導体記憶装置は、読み出し時、選択されたワード線にその一端が電気的に接続されるコンデンサーを設け、読み出し時、選択されたワード線を駆動する場合に、コンデンサーの他端の電圧を低レベルから高レベルに立ち上げて、コンデンサーの一端に電源電圧以上の電圧を得、この電源電圧以上の電圧をワード線駆動電圧として選択されたワード線に供給するように構成されている。

特開平６−２８８７６号公報（段落０００５−０００６、図１）

しかしながら、特許文献１においては、電源電位をワード線に供給するトランジスター１０及び１１（特許文献１の図１）がＮチャネルトランジスターであるので、ドレイン・ソース間の電圧降下により、トランジスター１０及び１１において電源電位が低下してしまう。従って、トランジスター１０及び１１における電圧降下の分だけ余計に電源電位を昇圧する必要がある。そこで、電源電位をワード線に供給するトランジスターとして、Ｐチャネルトランジスターを用いることも考えられる。

ワード線ドライバーに供給される電源電位を上昇させるブートストラップ回路の負荷となるのは、配線容量や、ワード線ドライバーのトランジスターの容量である。さらに、ワード線ドライバーにおいてＰチャネルトランジスターが用いられる場合には、Ｐ型半導体基板においてＰチャネルトランジスターが形成されるＮウエルを高電位に充電する必要があるので、Ｎウエルがブートストラップ回路の容量性負荷となる。

それらの負荷によって、ブートストラップ回路の昇圧効率や昇圧速度が低下する。従って、十分な昇圧レベルを確保するために必要な昇圧用キャパシターの容量値は、半導体記憶装置の記憶容量に比例して増大し、消費電流の増加や昇圧用キャパシターの大型化を招いてしまう。また、容量性負荷を低減するために電源電位供給回路を分割すると、全体の素子数が増加してしまう。

そこで、上記の点に鑑み、本発明の１つの目的は、ブートストラップ回路によって電源電位を昇圧し、昇圧された電源電位をワード線ドライバーに供給する回路装置において、ブートストラップ回路の昇圧効率又は昇圧速度を改善することである。本発明のもう１つの目的は、そのような回路装置を含む半導体記憶装置等を提供することである。

以上の課題を解決するため、本発明の１つの観点に係る回路装置は、複数のメモリーセルに接続されたワード線を駆動するＰチャネルトランジスターを含むワード線ドライバーに電源電位を供給する回路装置であって、第１のノードと第２のノードとの間に電気的に接続されたソース及びドレインを有する第１のＰチャネルトランジスターと、第２のノードと第３のノードとの間に電気的に接続されたソース及びドレイン、及び、第２のノードに電気的に接続されたバックゲートを有する第２のＰチャネルトランジスターと、第３のノードに電気的に接続され、第１のノードから第２のノードを介して第３のノードに供給された第１の電源電位を上昇させて、ワード線ドライバーのＰチャネルトランジスターのソースに供給される第２の電源電位を生成するブートストラップ回路とを含み、ワード線ドライバーのＰチャネルトランジスターのバックゲートに、第２のノードから第３の電源電位が供給される。

本発明の１つの観点によれば、ブートストラップ回路によって昇圧された第２の電源電位が、ワード線ドライバーのＰチャネルトランジスターのソースに供給される。一方、ワード線ドライバーのＰチャネルトランジスターのバックゲートには、第３の電源電位として、第２のＰチャネルトランジスターのドレイン（Ｐ型不純物拡散領域）とバックゲート（Ｎウエル）とによって形成される寄生ダイオードを介して、昇圧された第２の電源電位が供給される。

ブートストラップ回路が第１の電源電位を上昇させたときに、第２のＰチャネルトランジスターの寄生ダイオードを介して第３のノードから第２のノードに電流が流れる。寄生ダイオードにおける電圧降下により、第３の電源電位は第２の電源電位まで上昇しないので、ブートストラップ回路の昇圧効率又は昇圧速度を改善することができる。なお、Ｐチャネルトランジスターのオン条件はゲート・ソース間の電位差で決まるので、バックゲート電位はソース電位と同じである必要はない。

ここで、回路装置が、第３のノードと複数群のワード線ドライバーとの間に電気的にそれぞれ接続され、ゲート電位に従って、選択されたワード線を駆動するワード線ドライバーを含む一群のワード線ドライバーのＰチャネルトランジスターのソースに第２の電源電位を供給する複数の第３のＰチャネルトランジスターをさらに含んでも良い。

また、回路装置が、第２のノードと複数群のワード線ドライバーとの間に電気的にそれぞれ接続され、ゲート電位に従って、選択されたワード線を駆動するワード線ドライバーを含む一群のワード線ドライバーのＰチャネルトランジスターのバックゲートに第３の電源電位を供給する複数の第４のＰチャネルトランジスターをさらに含んでも良い。

これにより、ブートストラップ回路の負荷となる容量を低減し、ブートストラップ回路の昇圧効率又は昇圧速度を改善することができる。その結果、消費電流を低減したり昇圧用キャパシターを小型化したりすることが可能となる。あるいは、ブートストラップ回路の負荷となる容量が半導体記憶装置の記憶容量の大きさに依存しなくなるので、消費電流の増加や昇圧用キャパシターの大型化を招くことなく、大容量の半導体記憶装置を実現することが可能となる。

さらに、回路装置が、第２のノードに電気的に接続され、第１のノードから第２のノードに供給された第１の電源電位を上昇させて第３の電源電位を生成する第２のブートストラップ回路をさらに含んでも良い。第２のノードの電位を昇圧する第２のブートストラップ回路を設けることにより、第３のノードの電位を昇圧するブートストラップ回路の負荷が軽減されるので、第３のノードにおける昇圧速度を改善することができる。

以上において、回路装置が、第２のノードから第３の電源電位が供給されて、第２のＰチャネルトランジスターのゲートを駆動する論理回路をさらに含んでも良い。また、複数の第３のＰチャネルトランジスターを設ける場合には、回路装置が、第２のノードから第３の電源電位が供給されて、複数の第３のＰチャネルトランジスターのゲートをそれぞれ駆動する複数の論理回路をさらに含んでも良い。

第３の電源電位は、第２のＰチャネルトランジスターの寄生ダイオード又は第２のブートストラップ回路の働きによって、第１の電源電位よりも高くなる。従って、第２及び第３のＰチャネルトランジスターの閾値電圧を、第２の電源電位と第３の電源電位との間の電位差よりも大きくなるように設定すれば、それぞれの論理回路の出力信号がハイレベルとなって第２及び第３のＰチャネルトランジスターのゲートに第３の電源電位が印加されたときに、第２及び第３のＰチャネルトランジスターを確実にオフさせることができる。

さらに、複数の第３のＰチャネルトランジスターを設ける場合には、複数の第３のＰチャネルトランジスターのバックゲートに、第２のノードから第３の電源電位が供給されても良い。第３の電源電位は、第２のＰチャネルトランジスターのドレイン（Ｐ型不純物拡散領域）とバックゲート（Ｎウエル）とによって形成される寄生ダイオードにおける電圧降下により、第２の電源電位まで上昇しないので、ブートストラップ回路の昇圧効率又は昇圧速度を改善することができる。なお、Ｐチャネルトランジスターのオン条件はゲート・ソース間の電位差で決まるので、バックゲート電位はソース電位と同じである必要はない。

加えて、複数の第４のＰチャネルトランジスターを設ける場合には、回路装置が、第２のノードから第３の電源電位が供給されて、複数の第４のＰチャネルトランジスターのゲートをそれぞれ駆動する複数の論理回路をさらに含んでも良い。これにより、論理回路の出力信号がハイレベルとなって第４のＰチャネルトランジスターのゲートに第３の電源電位が印加されたときに、第４のＰチャネルトランジスターを完全にオフさせることができる。

本発明の１つの観点に係る半導体記憶装置は、複数のメモリーセルと、それらのメモリーセルに接続されたワード線を駆動するＰチャネルトランジスターを含むワード線ドライバーと、ワード線ドライバーに電源電位を供給する上記いずれかの回路装置とを含む。これにより、消費電流の増加や昇圧用キャパシターの大型化を抑制して、大容量の半導体記憶装置を実現することが可能となる。

本発明の各実施形態に係る半導体記憶装置の構成例を示すブロック図。 本発明の第１の実施形態に係る半導体記憶装置の一部の構成例を示す回路図。 本発明の第２の実施形態に係る半導体記憶装置の一部の構成例を示す回路図。 本発明の第３の実施形態に係る半導体記憶装置の一部の構成例を示す回路図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明は、フラッシュメモリー等の不揮発メモリーや、ＤＲＡＭ（Dynamic Random Access Memory）等のＲＡＭを含む各種の半導体記憶装置に適用可能であるが、以下においては、一例として、本発明をフラッシュメモリーに適用した実施形態について説明する。

＜半導体記憶装置の全体構成＞
図１は、本発明の各実施形態に係る半導体記憶装置の構成例を示すブロック図である。この半導体記憶装置は、メモリーセルアレイ１０と、メモリー制御回路２０と、電源回路３０と、ワード線駆動電圧生成回路４０と、ワード線駆動回路５０と、ソース線駆動回路６０とを含んでいる。

メモリーセルアレイ１０は、行方向（図中横方向）及び列方向（図中縦方向）にマトリックス状に配置された複数のメモリーセルを含んでいる。各々のメモリーセルは、同一の構成を有し、データを記憶する不揮発性のメモリーセルである。また、メモリーセルアレイ１０は、複数のワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍ、・・・と、複数のソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍ、・・・と、複数のビット線ＢＬ１、ＢＬ２、・・・、ＢＬｎ、・・・とを含んでいる。各々のワード線及びソース線は、それぞれの行に配置された複数のメモリーセルに接続されている。また、各々のビット線は、それぞれの列に配置された複数のメモリーセルに接続されている。

メモリー制御回路２０には、チップセレクト信号ＣＳ、動作クロック信号ＣＫ、及び、アドレス信号ＡＤが入力される。メモリー制御回路２０は、チップセレクト信号ＣＳによって半導体記憶装置が選択されたときに、動作クロック信号ＣＫに同期して、アドレス信号ＡＤによって指定されるメモリーセルにアクセスするように半導体記憶装置の各部を制御する。

書き込みモードにおいて、メモリー制御回路２０は、書き込みデータを入力し、アドレス信号ＡＤによって指定されるメモリーセルにデータを書き込むように半導体記憶装置の各部を制御する。また、読み出しモードにおいて、メモリー制御回路２０は、アドレス信号ＡＤによって指定されるメモリーセルからデータを読み出すように半導体記憶装置の各部を制御し、読み出しデータを出力する。さらに、消去モードにおいて、メモリー制御回路２０は、所望のメモリーセルに保持されているデータを消去するように半導体記憶装置の各部を制御する。

例えば、メモリー制御回路２０は、読み出しモードにおいて、アドレス信号ＡＤによって指定されるメモリーセルを選択するためのビット線に１Ｖ程度の電圧を印加し、ビット線に流れる読み出し電流に基づいてデータを読み出す。ここで、メモリー制御回路２０は、リファレンスセルに流れる読み出し電流を基準として用いることにより、アドレス信号ＡＤによって指定されるメモリーセルに流れる読み出し電流に基づいて、読み出しデータが「１」であるか「０」であるかを判定しても良い。

電源回路３０には、ロジック回路用のロジック電源電位ＶＤＤと、書き込み及び消去用の高電源電位ＶＰＰと、電位の基準となる基準電源電位ＶＳＳ（以下においては、接地電位０Ｖとする）とが、外部から供給される。ロジック電源電位ＶＤＤは、電子機器において半導体記憶装置と共に使用されるマイクロコンピューター等の半導体集積回路装置の電源電位と共用されても良い。一般的に、高電源電位ＶＰＰが５Ｖ〜１０Ｖ程度であるのに対し、ロジック電源電位ＶＤＤは１．２Ｖ〜１．８Ｖ程度である。

電源回路３０は、ロジック電源電位ＶＤＤ、高電源電位ＶＰＰ、及び、基準電源電位ＶＳＳを、必要に応じて半導体記憶装置の各部に供給する。例えば、電源回路３０は、読み出しモードにおいて、ロジック電源電位ＶＤＤを第１の電源電位ＶＷＬとしてワード線駆動電圧生成回路４０に供給する。また、電源回路３０は、読み出しモードにおいて、基準電源電位ＶＳＳをソース線電源電位ＶＳＬとしてソース線駆動回路６０に供給する。

ワード線駆動電圧生成回路４０は、読み出しモードにおいて、電源回路３０から供給される第１の電源電位ＶＷＬを上昇させて第２の電源電位ＶＵＰ及び第３の電源電位ＶＢＧを生成し、それらをワード線駆動回路５０に供給する。

ワード線駆動回路５０は、複数のワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍ、・・・にそれぞれ接続された複数のワード線ドライバーを含み、アドレス信号ＡＤによって指定されるメモリーセルを選択するためのワード線を駆動する。

ソース線駆動回路６０は、複数のソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍ、・・・にそれぞれ接続された複数のソース線ドライバーを含み、アドレス信号ＡＤによって指定されるメモリーセルに接続されたソース線を駆動する。

＜第１の実施形態＞
図２は、本発明の第１の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。図２には、図１に示すワード線駆動電圧生成回路４０に加えて、ワード線駆動回路５０の一部、ソース線駆動回路６０の一部、及び、メモリーセルアレイ１０の一部が示されている。

メモリーセルアレイを構成する複数行のメモリーセルは、複数のブロックに分割されて駆動されても良い。例えば、メモリーセルアレイを構成する２０４８行のメモリーセルが、１６個のブロックに分割される。その場合には、１つのブロックが、１２８行のメモリーセルを含むことになる。図２には、メモリーセルの１つのブロックが示されている。

１行のメモリーセル１１は、例えば、１０２４個のメモリーセルＭＣによって構成され、１２８個の８ビットデータを保持することができる。各々のメモリーセルＭＣは、例えば、フローティングゲート及びコントロールゲートを有するＮチャネルＭＯＳトランジスターによって構成される。１行のメモリーセル１１を構成する複数のトランジスターのコントロールゲートは、ワード線ＷＬｍに接続されており、ドレインは、ビット線ＢＬｎ、ＢＬｎ＋１、・・・にそれぞれ接続されており、ソースは、ソース線ＳＬｍに接続されている。

また、この例においては、１行のメモリーセル１１について、ワード線ＷＬｍの他に、メインワード線ＭＷＬｍが設けられている。メインワード線ＭＷＬｍには、メモリーセルアレイを構成する複数行のメモリーセルの内から１行のメモリーセル１１を選択するためのローアクティブの行選択信号が、メモリー制御回路２０（図１）から供給される。

ワード線駆動回路５０（図１）は、１行のメモリーセル１１に接続されたワード線ＷＬｍを駆動するワード線ドライバー５１を含んでいる。メモリーセルアレイを構成する複数行のメモリーセルを複数のブロックに分割して駆動する場合には、ワード線駆動回路が、複数のブロックに対応して設けられた複数群のワード線ドライバー５１を含むことになる。図２には、メモリーセルの１つのブロックに対応して設けられた一群のワード線ドライバー５１が示されている。

ワード線ドライバー５１は、ワード線ＷＬｍを駆動するＰチャネルＭＯＳトランジスターＱＰ２１及びＮチャネルＭＯＳトランジスターＱＮ２１と、ＮチャネルＭＯＳトランジスターＱＮ２２とを含んでいる。トランジスターＱＰ２１のゲート及びトランジスターＱＮ２１のゲートは、メインワード線ＭＷＬｍに接続されており、トランジスターＱＰ２１のドレイン及びトランジスターＱＮ２１のドレインは、ワード線ＷＬｍに接続されている。トランジスターＱＰ２１のソース及びバックゲートには、ワード線駆動電圧生成回路４０から第２の電源電位ＶＵＰ及び第３の電源電位ＶＢＧがそれぞれ供給され、トランジスターＱＮ２１のソース及びバックゲートには、基準電源電位ＶＳＳが供給される。

トランジスターＱＮ２２のドレインは、ワード線ＷＬｍに接続されており、トランジスターＱＮ２２のソース及びバックゲートには、基準電源電位ＶＳＳが供給される。トランジスターＱＮ２２は、消去モードにおいてオンすることにより、ワード線ＷＬｍに基準電源電位ＶＳＳを印加し、書き込みモード及び読み出しモードにおいてはオフする。

ソース線駆動回路６０（図１）は、１行のメモリーセル１１に接続されたソース線ＳＬｍを駆動するソース線ドライバー６１を含んでいる。メモリーセルアレイを構成する複数行のメモリーセルを複数のブロックに分割して駆動する場合には、ソース線駆動回路が、複数のブロックに対応して設けられた複数群のソース線ドライバー６１を含むことになる。図２には、メモリーセルの１つのブロックに対応して設けられた一群のソース線ドライバー６１が示されている。

ソース線ドライバー６１は、トランスミッションゲートＴＧを含んでいる。トランスミッションゲートＴＧは、ＰチャネルＭＯＳトランジスターと、ＮチャネルＭＯＳトランジスターとによって構成され、ソース線電源電位ＶＳＬとソース線ＳＬｍとの間の接続を開閉するスイッチ回路として機能する。トランスミッションゲートＴＧにおいて、ＰチャネルＭＯＳトランジスターのゲートは、メインワード線ＭＷＬｍに接続されており、ＮチャネルＭＯＳトランジスターのゲートは、ワード線ＷＬｍに接続されている。また、読み出しモードにおいては、ソース線電源電位ＶＳＬとして基準電源電位ＶＳＳが供給される。

読み出しモードにおいて、選択されていないメインワード線ＭＷＬｍにハイレベルの行選択信号が供給されると、メインワード線ＭＷＬｍに接続されたワード線ドライバー５１において、トランジスターＱＰ２１がオフし、トランジスターＱＮ２１がオンする。これにより、ワード線ドライバー５１は、ワード線ＷＬｍに基準電源電位ＶＳＳを印加する。また、トランスミッションゲートＴＧは、オフ状態となる。

一方、選択されたメインワード線ＭＷＬｍにローレベルの行選択信号が供給されると、メインワード線ＭＷＬｍに接続されたワード線ドライバー５１において、トランジスターＱＰ２１がオンし、トランジスターＱＮ２１がオフする。これにより、ワード線ドライバー５１は、ワード線ＷＬｍに第２の電源電位ＶＵＰを印加する。また、トランスミッションゲートＴＧがオン状態となって、ソース線電源電位ＶＳＬとして基準電源電位ＶＳＳがソース線ＳＬｍに印加される。

ワード線ＷＬｍの電位がハイレベルになると、例えば、ビット線ＢＬｎが選択されたときに、ビット線ＢＬｎに接続されたメモリーセルＭＣが、ビット線ＢＬｎに読み出し電流を流す。メモリー制御回路２０（図１）は、この読み出し電流に基づいて、メモリーセルＭＣに保持されているデータが「１」であるか「０」であるかを判定し、読み出しデータを出力する。

ワード線駆動電圧生成回路４０は、ワード線ドライバー５１に電源電位を供給する回路装置である。ワード線駆動電圧生成回路４０は、電源電位監視回路４１と、ＮＡＮＤ回路４２〜４３と、インバーター４４〜４９と、ＰチャネルＭＯＳトランジスターＱＰ１、ＱＰ２及びＱＰ１１と、ＮチャネルＭＯＳトランジスターＱＮ１及びＱＮ１１と、キャパシターＣ１とを含んでいる。

ワード線駆動電圧生成回路４０には、消去モードにおいてローレベルに活性化される消去モード信号ＸＥＭと、電源電位を昇圧するときにハイレベルに活性化される昇圧開始信号ＳＵＰとが、メモリー制御回路２０（図１）から供給される。

また、メモリーセルアレイを構成する複数行のメモリーセルを複数のブロックに分割して駆動する場合には、ワード線駆動電圧生成回路４０が、メモリーセルの複数のブロックに対応して複数のブロック駆動電圧生成回路７０をさらに含む。ブロック駆動電圧生成回路７０には、アドレス信号によって指定されるメモリーセルを含むブロックを選択するときにローレベルに活性化されるブロック選択信号ＸＰＧが、メモリー制御回路２０（図１）から供給される。

電源電位監視回路４１は、第２の電源電位ＶＵＰが所定の電位を超えたときにローレベルに活性化される昇圧電位検出信号ＤＥＴを生成する。昇圧電位検出信号ＤＥＴは、ＮＡＮＤ回路４２の一方の入力端子に供給される。昇圧開始信号ＳＵＰは、インバーター４４及び４５によって２回反転された後に、ＮＡＮＤ回路４２の他方の入力端子、及び、インバーター４６及び４９の入力端子に供給される。

インバーター４６の出力端子は、インバーター４７の入力端子、及び、ＮＡＮＤ回路４３の一方の入力端子に電気的に接続されている。消去モード信号ＸＥＭは、ＮＡＮＤ回路４３の他方の入力端子、及び、インバーター４８の入力端子に供給される。インバーター４７の出力端子は、トランジスターＱＰ１のゲートに電気的に接続されており、ＮＡＮＤ回路４３の出力端子は、トランジスターＱＰ２のゲートに電気的に接続されている。また、インバーター４８の出力端子は、トランジスターＱＮ１のゲートに電気的に接続されている。

トランジスターＱＰ１のソースは、第１の電源電位ＶＷＬが供給されるノードＮ１に電気的に接続されており、トランジスターＱＰ１のドレイン及びバックゲートは、ノードＮ２に電気的に接続されている。トランジスターＱＰ２のソース及びバックゲートは、ノードＮ２に電気的に接続されており、トランジスターＱＰ２のドレインは、ノードＮ３に電気的に接続されている。トランジスターＱＮ１のドレインは、ノードＮ３に電気的に接続されており、トランジスターＱＮ１のソース及びバックゲートには、基準電源電位ＶＳＳが供給される。

ＮＡＮＤ回路４２の出力端子は、トランジスターＱＰ１１のゲートに電気的に接続されており、インバーター４９の出力端子は、トランジスターＱＮ１１のゲートに電気的に接続されている。トランジスターＱＰ１１のソース及びバックゲートには、第１の電源電位ＶＷＬが供給され、トランジスターＱＰ１１のドレインは、キャパシターＣ１の一端に電気的に接続されている。トランジスターＱＮ１１のドレインは、キャパシターＣ１の一端に電気的に接続されており、トランジスターＱＮ１１のソース及びバックゲートには、基準電源電位ＶＳＳが供給される。キャパシターＣ１の他端は、ノードＮ３に電気的に接続されている。

キャパシターＣ１は、例えば、ＰチャネルＭＯＳトランジスターによって構成され、ソース、ドレイン、及び、バックゲートが第１の電極に相当し、ゲートが第２の電極に相当する。ここで、トランジスターＱＰ１１及びＱＮ１１と、キャパシターＣ１とは、ノードＮ１からノードＮ２を介してノードＮ３に供給された第１の電源電位ＶＷＬを上昇させて、ワード線ドライバー５１のトランジスターＱＰ２１のソースに供給される第２の電源電位ＶＵＰを生成するブートストラップ回路（昇圧回路）を構成している。

ブロック駆動電圧生成回路７０は、インバーター７１〜７３と、ＰチャネルＭＯＳトランジスターＱＰ３及びＱＰ４とを含んでいる。インバーター７１の入力端子には、ブロック選択信号ＸＰＧが供給される。インバーター７１の出力端子は、インバーター７２及び７３の入力端子に電気的に接続されている。インバーター７２の出力端子は、トランジスターＱＰ３のゲートに電気的に接続され、インバーター７３の出力端子は、トランジスターＱＰ４のゲートに電気的に接続されている。

トランジスターＱＰ３のソースは、ノードＮ３に電気的に接続され、トランジスターＱＰ３のドレインは、一群のワード線ドライバー５１のトランジスターＱＰ２１のソースに電気的に接続され、トランジスターＱＰ３のバックゲートは、ノードＮ２に電気的に接続されている。トランジスターＱＰ４のソース及びバックゲートは、ノードＮ２に電気的に接続され、トランジスターＱＰ４のドレインは、一群のワード線ドライバー５１のトランジスターＱＰ２１のバックゲートに接続されている。

消去モードにおいて、消去モード信号ＸＥＭは、ローレベルに活性化される。従って、ＮＡＮＤ回路４３の出力信号がハイレベルとなり、トランジスターＱＰ２がオフする。また、インバーター４８の出力信号がハイレベルとなり、トランジスターＱＮ１がオンして、ノードＮ３に基準電源電位ＶＳＳを供給する。

読み出しモードにおいては、消去モード信号ＸＥＭが、ハイレベルに非活性化される。従って、インバーター４８の出力信号がローレベルとなり、トランジスターＱＮ１がオフする。昇圧開始信号ＳＵＰがローレベルに非活性化されているときに、インバーター４７の出力信号及びＮＡＮＤ回路４３の出力信号がローレベルとなる。これにより、トランジスターＱＰ１及びＱＰ２がオンして、ノードＮ１からノードＮ２を介してノードＮ３に第１の電源電位ＶＷＬを供給する。

また、昇圧開始信号ＳＵＰがローレベルに非活性化されているときに、ＮＡＮＤ回路４２の出力信号及びインバーター４９の出力信号がハイレベルとなる。従って、ブートストラップ回路においては、トランジスターＱＰ１１がオフし、トランジスターＱＮ１１がオンする。これにより、キャパシターＣ１の一端に基準電源電位ＶＳＳが供給される。

次に、昇圧開始信号ＳＵＰがハイレベルに活性化されると、インバーター４７の出力信号及びＮＡＮＤ回路４３の出力信号がハイレベルとなる。従って、トランジスターＱＰ１及びＱＰ２がオフして、ノードＮ２及びＮ３がフローティング状態となる。この時点で、ノードＮ２及びＮ３の電位は、第１の電源電位ＶＷＬとなっている。

また、電源電位監視回路４１から出力される昇圧電位検出信号ＤＥＴがハイレベルに非活性化されているので、ＮＡＮＤ回路４２の出力信号及びインバーター４９の出力信号がローレベルとなる。従って、ブートストラップ回路において、トランジスターＱＰ１１がオンし、トランジスターＱＮ１１がオフする。これにより、キャパシターＣ１の一端に第１の電源電位ＶＷＬが供給され、キャパシターＣ１の他端から正の電荷が放出される。その結果、ブートストラップ回路は、ノードＮ１からノードＮ２を介してノードＮ３に供給された第１の電源電位ＶＷＬを上昇させて、第２の電源電位ＶＵＰを生成する。

電源電位監視回路４１は、過昇圧による消費電流の増加や、誤読み出しを防止するために、第２の電源電位ＶＵＰが所定の電位を超えると、昇圧電位検出信号ＤＥＴをローレベルに活性化する。これにより、ブートストラップ回路のトランジスターＱＰ１１がオフして、昇圧動作を停止させる。第２の電源電位ＶＵＰがトランジスターＱＰ２のゲート電位とトランジスターＱＰ２の閾値電圧Ｖｔｈとの和を上回ると、トランジスターＱＰ２がオンする。例えば、第１の電源電圧ＶＷＬが１．８Ｖであり、トランジスターＱＰ２の閾値電圧Ｖｔｈが０．６Ｖである場合に、電源電位監視回路４１によって第２の電源電位ＶＵＰを２．４Ｖに設定すれば、不要な電荷流出を抑えることができる。

トランジスターＱＰ２は、Ｐ型半導体基板のＮウエルに形成されているので、ドレイン（Ｐ型不純物拡散領域）をアノードとし、バックゲート（Ｎウエル）をカソードとする寄生ダイオードを有している。従って、トランジスターＱＰ２がオンしなくても、ブートストラップ回路が第１の電源電位ＶＷＬを上昇させたときに、トランジスターＱＰ２の寄生ダイオードを介してノードＮ３からノードＮ２に向けて電流が流れ、ノードＮ２における電位が上昇する。その結果、ノードＮ２において第３の電源電位ＶＢＧが生成される。例えば、第２の電源電位ＶＵＰが２．４Ｖであり、寄生ダイオードの順方向電圧ＶＦが０．５Ｖである場合に、第３の電源電位ＶＢＧは１．９Ｖとなる。なお、Ｐ型半導体基板には、基準電源電位ＶＳＳ（０Ｖ）が供給される。

ブロック駆動電圧生成回路７０が設けられている場合に、第２の電源電位ＶＵＰは、ノードＮ３からトランジスターＱＰ３を介して一群のワード線ドライバー５１のトランジスターＱＰ２１のソースに供給される。また、第３の電源電位ＶＢＧは、ノードＮ２からトランジスターＱＰ４を介して一群のワード線ドライバー５１のトランジスターＱＰ２１のバックゲートに供給される。

一方、メモリーセルアレイを構成する複数行のメモリーセルを複数のブロックに分割しない場合には、ブロック駆動電圧生成回路７０が不要となる。その場合には、第２の電源電位ＶＵＰは、ノードＮ３から複数のワード線ドライバー５１のトランジスターＱＰ２１のソースに直接供給される。また、第３の電源電位ＶＢＧは、ノードＮ２から複数のワード線ドライバー５１のトランジスターＱＰ２１のバックゲートに直接供給される。

ここで、第３の電源電位ＶＢＧは、トランジスターＱＰ２のドレイン（Ｐ型不純物拡散領域）とバックゲート（Ｎウエル）とによって形成される寄生ダイオードにおける電圧降下により、第２の電源電位ＶＵＰまで上昇しないので、ブートストラップ回路の昇圧効率又は昇圧速度を改善することができる。これにより、消費電流の増加や昇圧用キャパシターの大型化を抑制して、大容量の半導体記憶装置を実現することが可能となる。なお、Ｐチャネルトランジスターのオン条件はゲート・ソース間の電位差で決まるので、バックゲート電位はソース電位と同じである必要はない。

また、ブートストラップ回路による昇圧動作において、昇圧電位を決定するのは、昇圧用のキャパシターの容量と負荷容量との比であり、負荷容量が小さいほど、小さいキャパシター容量及び少ない電荷量で昇圧動作を行うことができる。そこで、メモリーセルアレイを構成する複数行のメモリーセルを複数のブロックに分割し、ブロック毎にブロック駆動電圧生成回路７０を設けることにより、ブロック選択信号ＸＰＧによって選択された読み出し対象となるブロックのメモリーセルに接続されたワード線を駆動する所定数のワード線ドライバー５１のみに第２の電源電位ＶＵＰ及び第３の電源電位ＶＢＧを供給すれば良くなる。

即ち、複数のブロック駆動電圧生成回路７０にそれぞれ含まれている複数のトランジスターＱＰ３が、ゲート電位に従って、選択されたワード線を駆動するワード線ドライバーを含む一群のワード線ドライバー５１のトランジスターＱＰ２１のソースに第２の電源電位ＶＵＰを供給する。また、複数のブロック駆動電圧生成回路７０にそれぞれ含まれている複数のトランジスターＱＰ４が、ゲート電位に従って、選択されたワード線を駆動するワード線ドライバーを含む一群のワード線ドライバー５１のトランジスターＱＰ２１のバックゲートに第３の電源電位ＶＢＧを供給する。

これにより、ブートストラップ回路の負荷となる容量を低減し、ブートストラップ回路の昇圧効率又は昇圧速度を改善することができる。その結果、消費電流を低減したりブートストラップ回路の昇圧用キャパシターを小型化したりすることが可能となる。あるいは、ブートストラップ回路の負荷となる容量が半導体記憶装置の記憶容量に依存しなくなるので、消費電流の増加や昇圧用キャパシターの大型化を招くことなく、大容量の半導体記憶装置を実現することが可能となる。

第３の電源電位ＶＢＧは、ノードＮ２から、トランジスターＱＰ２のゲートを駆動する論理回路（ＮＡＮＤ回路４３）、及び、複数のトランジスターＱＰ３のゲートをそれぞれ駆動する複数の論理回路（インバーター７２）にも供給される。第３の電源電位ＶＢＧは、トランジスターＱＰ２の寄生ダイオードの働きによって、第１の電源電位ＶＷＬよりも高くなる。

従って、トランジスターＱＰ２及びＱＰ３の閾値電圧Ｖｔｈを、第２の電源電位ＶＵＰと第３の電源電位ＶＢＧとの間の電位差よりも大きくなるように設定すれば、それぞれの論理回路の出力信号がハイレベルとなってトランジスターＱＰ２及びＱＰ３のゲートに第３の電源電位ＶＢＧが印加されたときに、トランジスターＱＰ２及びＱＰ３を確実にオフさせることができる。

また、第３の電源電位ＶＢＧは、ノードＮ２から、複数のトランジスターＱＰ３のバックゲート（Ｎウエル）にも供給される。第３の電源電位ＶＢＧは、トランジスターＱＰ２のドレイン（Ｐ型不純物拡散領域）とバックゲート（Ｎウエル）とによって形成される寄生ダイオードにおける電圧降下により、第２の電源電位ＶＵＰまで上昇しないので、ブートストラップ回路の昇圧効率又は昇圧速度を改善することができる。

さらに、第３の電源電位ＶＢＧは、ノードＮ２から、複数のトランジスターＱＰ４のゲートをそれぞれ駆動する複数の論理回路（インバーター７３）にも供給される。これにより、論理回路の出力信号がハイレベルとなってトランジスターＱＰ４のゲートに第３の電源電位ＶＢＧが印加されたときに、トランジスターＱＰ４を完全にオフさせることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。第２の実施形態においては、図２に示す第１の実施形態におけるワード線駆動電圧生成回路４０の替りに、ワード線駆動電圧生成回路４０ａが設けられている。その他の点に関しては、第１の実施形態におけるのと同様である。

図３に示すように、ワード線駆動電圧生成回路４０ａにおいては、キャパシターＣ１に加えて、キャパシターＣ２が用いられる。キャパシターＣ２の一端は、トランジスターＱＰ１１のドレイン及びトランジスターＱＮ１１のドレインに電気的に接続され、キャパシターＣ２の他端は、ノードＮ２に電気的に接続されている。キャパシターＣ２の容量は、キャパシターＣ１の容量の１／４程度であることが望ましい。キャパシターＣ２は、例えば、ＰチャネルＭＯＳトランジスターによって構成され、ソース、ドレイン、及び、バックゲートが第１の電極に相当し、ゲートが第２の電極に相当する。

ここで、トランジスターＱＰ１１及びＱＮ１１と、キャパシターＣ１とは、ノードＮ１からノードＮ２を介してノードＮ３に供給された第１の電源電位ＶＷＬを上昇させて第２の電源電位ＶＵＰを生成する第１のブートストラップ回路を構成している。また、トランジスターＱＰ１１及びＱＮ１１と、キャパシターＣ２とは、ノードＮ１からノードＮ２に供給された第１の電源電位ＶＷＬを上昇させて第３の電源電位ＶＢＧを生成する第２のブートストラップ回路を構成している。即ち、第１及び第２のブートストラップ回路において、トランジスターＱＰ１１及びＱＮ１１が共用される。

読み出しモードにおいては、消去モード信号ＸＥＭが、ハイレベルに非活性化される。従って、インバーター４８の出力信号がローレベルとなり、トランジスターＱＮ１がオフする。昇圧開始信号ＳＵＰがローレベルに非活性化されているときに、インバーター４７の出力信号及びＮＡＮＤ回路４３の出力信号がローレベルとなる。これにより、トランジスターＱＰ１及びＱＰ２がオンして、ノードＮ１からノードＮ２を介してノードＮ３に第１の電源電位ＶＷＬを供給する。

また、昇圧開始信号ＳＵＰがローレベルに非活性化されているときに、ＮＡＮＤ回路４２の出力信号及びインバーター４９の出力信号がハイレベルとなる。従って、第１及び第２のブートストラップ回路において、トランジスターＱＰ１１がオフし、トランジスターＱＮ１１がオンする。これにより、キャパシターＣ１の一端及びキャパシターＣ２の一端に、基準電源電位ＶＳＳが供給される。

次に、昇圧開始信号ＳＵＰがハイレベルに活性化されると、インバーター４７の出力信号及びＮＡＮＤ回路４３の出力信号がハイレベルとなって、トランジスターＱＰ１及びＱＰ２がオフする。この時点で、ノードＮ２及びＮ３の電位は、第１の電源電位ＶＷＬとなっている。また、電源電位監視回路４１から出力される昇圧電位検出信号ＤＥＴがハイレベルに非活性化されているので、ＮＡＮＤ回路４２の出力信号及びインバーター４９の出力信号がローレベルとなる。

従って、第１及び第２のブートストラップ回路において、トランジスターＱＰ１１がオンし、トランジスターＱＮ１１がオフする。これにより、キャパシターＣ１の一端に第１の電源電位ＶＷＬが供給され、キャパシターＣ１の他端から正の電荷が放出される。その結果、第１のブートストラップ回路は、ノードＮ１からノードＮ２を介してノードＮ３に供給された第１の電源電位ＶＷＬを上昇させて、第２の電源電位ＶＵＰを生成する。

また、キャパシターＣ２の一端に第１の電源電位ＶＷＬが供給され、キャパシターＣ２の他端から正の電荷が放出される。その結果、第２のブートストラップ回路は、ノードＮ１からノードＮ２に供給された第１の電源電位ＶＷＬを上昇させて、第３の電源電位ＶＢＧを生成する。

第３の電源電位ＶＢＧは、第１の電源電位ＶＷＬよりも高く、第２の電源電位ＶＵＰよりも低くなるように設定される。例えば、第１の電源電位ＶＷＬが１．８Ｖであり、第２の電源電位ＶＵＰが２．４Ｖである場合に、第３の電源電位ＶＢＧは２．１Ｖに設定される。その場合には、ノードＮ３からトランジスターＱＰ２の寄生ダイオードを介してノードＮ２に電流が流れることがない。

このように、ノードＮ２の電位を昇圧する第２のブートストラップ回路を設けることにより、ノードＮ３の電位を昇圧する第１のブートストラップ回路の負荷が軽減される。また、ノードＮ３における昇圧速度を改善することができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。第３の実施形態は、第１又は第２の実施形態の変形例であり、図２又は図３に示すワード線ドライバー５１の替りに、ワード線ドライバー５１ａが設けられている。その他の点に関しては、第１又は第２の実施形態におけるのと同様である。

図４に示すように、ワード線ドライバー５１ａは、図２又は図３に示すワード線ドライバー５１に対して、トランジスターＱＰ２１のゲート及びトランジスターＱＮ２１のゲートを駆動するＰチャネルＭＯＳトランジスターＱＰ２０及びＮチャネルＭＯＳトランジスターＱＮ２０が追加されている。また、メインワード線ＭＷＬｍには、メモリーセルアレイを構成する複数行のメモリーセルの内から１行のメモリーセルを選択するためのハイアクティブの行選択信号が、メモリー制御回路２０（図１）から供給される。

トランジスターＱＰ２０のゲート及びトランジスターＱＮ２０のゲートは、メインワード線ＭＷＬｍに接続されており、トランジスターＱＰ２０のドレイン及びトランジスターＱＮ２０のドレインは、トランジスターＱＰ２１のゲート及びトランジスターＱＮ２１のゲートに接続されている。また、トランジスターＱＰ２１のドレイン及びトランジスターＱＮ２１のドレインは、ワード線ＷＬｍに接続されている。

トランジスターＱＰ２０のソース及びバックゲートには、第３の電源電位ＶＢＧが供給され、トランジスターＱＮ２０のソース及びバックゲートには、基準電源電位ＶＳＳが供給される。トランジスターＱＰ２１のソースには、第２の電源電位ＶＵＰが供給され、トランジスターＱＰ２１のバックゲートには、第３の電源電位ＶＢＧが供給され、トランジスターＱＮ２１のソース及びバックゲートには、基準電源電位ＶＳＳが供給される。

読み出しモードにおいて、選択されていないメインワード線ＭＷＬｍにローレベルの行選択信号が供給されると、メインワード線ＭＷＬｍに接続されたワード線ドライバー５１ａにおいて、トランジスターＱＰ２０がオンし、トランジスターＱＮ２０がオフする。従って、トランジスターＱＰ２１がオフし、トランジスターＱＮ２１がオンする。これにより、ワード線ドライバー５１ａは、ワード線ＷＬｍに基準電源電位ＶＳＳを印加する。

一方、選択されたメインワード線ＭＷＬｍにハイレベルの行選択信号が供給されると、メインワード線ＭＷＬｍに接続されたワード線ドライバー５１ａにおいて、トランジスターＱＰ２０がオフし、トランジスターＱＮ２０がオンする。従って、トランジスターＱＰ２１がオンし、トランジスターＱＮ２１がオフする。これにより、ワード線ドライバー５１ａは、ワード線ＷＬｍに第２の電源電位ＶＵＰを印加する。

本実施形態においては、第３の電源電位ＶＢＧが、ノードＮ２から、ワード線ドライバー５１ａにおいてトランジスターＱＰ２１のゲート及びトランジスターＱＮ２１のゲートを駆動するトランジスターＱＰ２０のソース及びバックゲートにも供給される。第３の電源電位ＶＢＧは、トランジスターＱＰ２の寄生ダイオード又は第２のブートストラップ回路の働きによって、第１の電源電位ＶＷＬよりも高くなる。

従って、トランジスターＱＰ２１の閾値電圧Ｖｔｈを、第２の電源電位ＶＵＰと第３の電源電位ＶＢＧとの間の電位差よりも大きくなるように設定すれば、トランジスターＱＰ２０がオンしてトランジスターＱＰ２１のゲートに第３の電源電位ＶＢＧが印加されたときに、トランジスターＱＰ２１を確実にオフさせることができる。

以上においては、本発明をフラッシュメモリーに適用した実施形態について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…メモリーセルアレイ、１１…１行のメモリーセル、２０…メモリー制御回路、３０…電源回路、４０、４０ａ…ワード線駆動電圧生成回路、４１…電源電位監視回路、４２〜４３…ＮＡＮＤ回路、４４〜４９、７１〜７３…インバーター、５０…ワード線駆動回路、５１、５１ａ…ワード線ドライバー、６０…ソース線駆動回路、６１…ソース線ドライバー、７０…ブロック駆動電圧生成回路、ＷＬ１、ＷＬ２、・・・、ＷＬｍ…ワード線、ＳＬ１、ＳＬ２、・・・、ＳＬｍ…ソース線、ＢＬ１、ＢＬ２、・・・、ＢＬｎ…ビット線、ＭＷＬｍ、ＭＷＬｍ＋１…メインワード線、ＱＰ１〜ＱＰ２１…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ２２…ＮチャネルＭＯＳトランジスター、Ｃ１、Ｃ２…キャパシター、ＴＧ…トランスミッションゲート、ＭＣ…メモリーセル

Claims (9)

1. 複数のメモリーセルに接続されたワード線を駆動するＰチャネルトランジスターを含むワード線ドライバーに電源電位を供給する回路装置であって、
   第１のノードと第２のノードとの間に電気的に接続されたソース及びドレインを有する第１のＰチャネルトランジスターと、
   前記第２のノードと第３のノードとの間に電気的に接続されたソース及びドレイン、及び、前記第２のノードに電気的に接続されたバックゲートを有する第２のＰチャネルトランジスターと、
   前記第３のノードに電気的に接続され、前記第１のノードから前記第２のノードを介して前記第３のノードに供給された第１の電源電位を上昇させて、前記ワード線ドライバーの前記Ｐチャネルトランジスターのソースに供給される第２の電源電位を生成するブートストラップ回路と、
   前記第３のノードと複数群のワード線ドライバーとの間に電気的にそれぞれ接続され、ゲート電位に従って、選択されたワード線を駆動するワード線ドライバーを含む一群のワード線ドライバーの前記Ｐチャネルトランジスターのソースに第２の電源電位を供給する複数の第３のＰチャネルトランジスターと、
   を含み、前記ワード線ドライバーの前記Ｐチャネルトランジスターのバックゲートに、前記第２のノードから第３の電源電位が供給される、回路装置。
2. 複数のメモリーセルに接続されたワード線を駆動するＰチャネルトランジスターを含むワード線ドライバーに電源電位を供給する回路装置であって、
   第１のノードと第２のノードとの間に電気的に接続されたソース及びドレインを有する第１のＰチャネルトランジスターと、
   前記第２のノードと第３のノードとの間に電気的に接続されたソース及びドレイン、及び、前記第２のノードに電気的に接続されたバックゲートを有する第２のＰチャネルトランジスターと、
   前記第３のノードに電気的に接続され、前記第１のノードから前記第２のノードを介して前記第３のノードに供給された第１の電源電位を上昇させて、前記ワード線ドライバーの前記Ｐチャネルトランジスターのソースに供給される第２の電源電位を生成するブートストラップ回路と、
   前記第２のノードと複数群のワード線ドライバーとの間に電気的にそれぞれ接続され、ゲート電位に従って、選択されたワード線を駆動するワード線ドライバーを含む一群のワード線ドライバーの前記Ｐチャネルトランジスターのバックゲートに第３の電源電位を供給する複数の第４のＰチャネルトランジスターと、
   を含み、前記ワード線ドライバーの前記Ｐチャネルトランジスターのバックゲートに、前記第２のノードから第３の電源電位が供給される、回路装置。
3. 複数のメモリーセルに接続されたワード線を駆動するＰチャネルトランジスターを含むワード線ドライバーに電源電位を供給する回路装置であって、
   第１のノードと第２のノードとの間に電気的に接続されたソース及びドレインを有する第１のＰチャネルトランジスターと、
   前記第２のノードと第３のノードとの間に電気的に接続されたソース及びドレイン、及び、前記第２のノードに電気的に接続されたバックゲートを有する第２のＰチャネルトランジスターと、
   前記第３のノードに電気的に接続され、前記第１のノードから前記第２のノードを介して前記第３のノードに供給された第１の電源電位を上昇させて、前記ワード線ドライバーの前記Ｐチャネルトランジスターのソースに供給される第２の電源電位を生成するブートストラップ回路と、
   前記第２のノードに電気的に接続され、前記第１のノードから前記第２のノードに供給された第１の電源電位を上昇させて第３の電源電位を生成する第２のブートストラップ回路と、
   を含み、前記ワード線ドライバーの前記Ｐチャネルトランジスターのバックゲートに、前記第２のノードから第３の電源電位が供給される、回路装置。
4. 前記ブートストラップ回路が第１の電源電位を上昇させたときに、前記第２のＰチャネルトランジスターの寄生ダイオードを介して前記第３のノードから前記第２のノードに電流が流れる、請求項１〜３のいずれか１項記載の回路装置。
5. 前記第２のノードから第３の電源電位が供給されて、前記第２のＰチャネルトランジスターのゲートを駆動する論理回路をさらに含む、請求項１〜４のいずれか１項記載の回路装置。
6. 前記第２のノードから第３の電源電位が供給されて、前記複数の第３のＰチャネルトランジスターのゲートをそれぞれ駆動する複数の論理回路をさらに含む、請求項１記載の回路装置。
7. 前記複数の第３のＰチャネルトランジスターのバックゲートに、前記第２のノードから第３の電源電位が供給される、請求項１又は６記載の回路装置。
8. 前記第２のノードから第３の電源電位が供給されて、前記複数の第４のＰチャネルトランジスターのゲートをそれぞれ駆動する複数の論理回路をさらに含む、請求項２記載の回路装置。
9. 複数のメモリーセルと、
   前記複数のメモリーセルに接続されたワード線を駆動するＰチャネルトランジスターを含むワード線ドライバーと、
   前記ワード線ドライバーに電源電位を供給する請求項１〜８のいずれか１項記載の回路装置と、
   を含む半導体記憶装置。

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