CN102216996A

CN102216996A - 半导体存储装置

Info

Publication number: CN102216996A
Application number: CN2009801457011A
Authority: CN
Inventors: 饭田真久
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2008-11-26
Filing date: 2009-02-23
Publication date: 2011-10-12
Also published as: WO2010061489A1; US20110205829A1; JP2010129113A; JP5202248B2; US8345506B2

Abstract

以对在复位动作时设定的负电压的字线复位电平电压(Vw)进行锁存来存储的方式，由PMOS晶体管(QP1～2)和NMOS晶体管(QN1～2)来基本构成字线驱动器(120a)。并且，将应力缓和用的PMOS晶体管(QP4)和NMOS晶体管(QN3)追加到字线驱动器(120a)中，并追加字线偏压控制电路(210)，其在字线置位时、复位开始时和复位期间，将提供偏压控制为有效。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，特别涉及具有使复位时的字线电平成为负电压的负升压字线驱动器的半导体存储装置。

背景技术

近年，特别在混载DRAM(Dynamic Random Access Memory)中，谋求为了用低成本来实现SOC(System On Chip)的高集成化。占存储器面积的大部分的是存储器阵列部，为了实现高集成化，通过存储单元晶体管、使用了高介电常数绝缘膜的存储单元电容器的微细化技术，来缩小存储单元自身的面积。

在DRAM中，为了将位线振幅的电压最大限度地恢复到存储单元电容器中，作为存储单元晶体管，需要对其栅极施加高于其阈值电压(Vth)的电压，因此使用了厚膜的晶体管。此外，在存储单元晶体管中也同时寻求能够保持存储单元电容器的数据的低漏电特性。因此，存储单元晶体管的阈值电压被设定得较高，反偏压效应也较大，因此将比位线High电压高1V以上的电压作为字线置位电平(word line set level)。

另一方面，为了推进微细化，需要缩短存储单元晶体管的栅极长度，为了减小短沟道效应所产生的漏电流，需要使存储单元晶体管的膜厚变薄。在此情况下，从可靠性的角度出发，需要将字线置位电平的电压低电压化，但为了同时确保存储单元电容器的恢复电平(リストアレベル)，需要在低Vth化的同时，使漏电流不增加。

针对这些课题，已知负升压字线方式这种构造。这是通过将字线复位电平从以往的接地电压变更为负升压电压电平，来试图满足上述存储单元晶体管所需要的特性的构造。

在导入负升压字线方式情况下，新需要字线驱动器，使得能够实现相对于位线电压振幅的信号在正方向和负方向这两个方向的电平移动。作为这种负升压字线驱动器的公知例子，在专利文献1中提出了各种各样的电平移动电路。

此外，在专利文献2中，公开了如下结构：具备地址解码功能，并且能够用较少的元件数来将正方向和负方向这两个方向的电平移动电压施加于字线。将此作为以往的字线驱动器例子，表示在图7中。在图7中，100a和100b是字线驱动器，XA、XB、WD<0>和WD<1>是字线选择地址信号，/STWD是字线复位控制信号，WL<0>和WL<1>是字线，BL是位线，/AD和Node1是内部节点，Vdd是位线High电压，Vss是位线Low电压，Vpp是字线置位电平电压，Vw是字线复位电平电压，Vcp是存储单元板电压(memory cell plate voltage)，QN1～2和QAN1～2是NMOS晶体管，QP1～3和QAP1～2是PMOS晶体管，QC是存储单元晶体管，C是存储单元电容器。

参照图8的时序图来说明像这样构成的字线驱动器100a的动作。首先，在定时t10之前的复位状态中，因为字线复位控制信号/STWD为Low，所以内部节点Node1的电平为Vpp，字线WL<0>为复位电平Vw。相邻的字线驱动器100b所驱动的字线WL<1>也同样保持复位电平Vw(未作图示)。然后，在定时t10，输入到字线驱动器100a的地址的一部分成为选择逻辑，内部节点/AD成为Low，在定时t11，在重叠了字线启动信号和地址信号的WD<0>成为High的同时，字线复位控制信号/STWD成为High，从而内部节点Node1的电平成为Low，字线WL<0>成为置位电平(set level)Vpp。因为相邻的字线驱动器100b的WD<1>为非选择状态的Low，所以虽然共同连接的内部节点/AD为Low，但保持复位状态。之后，在定时t12，WD<0>成为Low，字线复位控制信号/STWD成为Low，从而内部节点Node1成为High，字线WL<0>的电压回到复位电平Vw。然后，在定时t13，字线选择地址信号XA和XB以及内部节点/AD复原。在此，t10和t11、或者t12和t13也可以为相同的定时。

因为在上述结构中，NMOS晶体管QN1的栅极·源极间电压在字线选择时只施加|Vw|，所以担心从Vpp电源向Vw电源产生漏电流，因此将该NMOS晶体管QN1的阈值电压设定得高于周边的晶体管。此外，在混载DRAM的情况下，一般通过使用与逻辑电路的高电压类的晶体管或存储单元晶体管QC共通的栅极氧化膜来构成，从而削减工艺工时，并实现低成本化，但在构成了负升压字线驱动器的情况下，例如复位时的PMOS晶体管QP1的源极·漏极间电压、NMOS晶体管QN1的栅极·源极间电压、PMOS晶体管QP2的栅极·源极电压都成为Vpp+|Vw|(＞Vpp)，由于电压应力而可靠性成为问题。

针对该问题，作为公知例子，已知例如像专利文献3或专利文献4所公开的那样，通过二极晶体管的插入等来进行电压应力的缓和的方式。

并且，在负升压字线驱动器中，负升压电源的低功率化和电流噪声成为课题。这是由于，因为负升压电压使用电源效率较低的电荷泵来产生，所以若来自字线的放电电流增大，则消耗功率容易增大，并且因为使发生了变动的电压电平回到设定电平需要时间，所以字线复位电平发生变动，存储单元晶体管的漏电流增大，电荷保持特性恶化。

对此，作为公知例子，例如像专利文献5或专利文献6所公开的那样，提出了如下方法：在字线复位时，通过暂时将字线电荷放电到接地电压，并在此后放电到负升压电源，来减小对负升压电源的放电电流，并提高消耗功率和电压的稳定性。

专利文献1：JP特开平7-307091号公报

专利文献2：JP特开平8-63964号公报

专利文献3：JP特开2001-297583号公报

专利文献4：JP特开平11-283369号公报

专利文献5：JP特开平10-241361号公报

专利文献6：JP特开2002-352580号公报

但是，因为基于省面积化的低成本化的要求强烈，所以希望比专利文献2所公开的结构进一步削减了部件个数的负升压字线驱动器。此外，在对该结构进一步嵌入了专利文献3或专利文献4那种电压应力缓和的结构时，还谋求实现高速的字线驱动。并且，在想要实现负升压电源的低功率化、低噪声化时，若使用专利文献5或专利文献6所公开的那种结构，则每个字线驱动器需要追加的NMOS晶体管从而面积损失变大。

发明内容

本发明鉴于上述情况而作，目的在于实现一种省面积，且高速、高精度、低消耗功率的负升压字线驱动器。

为了解决上述课题，本发明的半导体存储装置，具备根据多个字线选择地址信号而被选择的字线驱动器，关于所述字线驱动器，置位电平为第1电压，复位电平为第2电压，只在字线的非选择时在内部形成锁存器，并使用所述锁存器来将所述字线的电压保持在所述复位电平。由此，能够削减配置与字线数相同数量的字线驱动器的构成元件数，实现省面积的字线驱动器。

本发明实现了省面积，且高速、高精度、低消耗功率的负升压字线驱动器。

附图说明

图1是本发明的第1实施方式所涉及的半导体存储装置中的字线驱动器的电路图。

图2是图1的半导体存储装置中的字线驱动器的时序图。

图3是本发明的第2实施方式中的半导体存储装置中的字线驱动器的电路图。

图4是图3的半导体存储装置中的字线驱动器的时序图。

图5是本发明的第3实施方式所涉及的半导体存储装置中的字线驱动器的电路图。

图6是图5的半导体存储装置中的字线驱动器的时序图。

图7是以往的半导体存储装置中的字线驱动器的电路图。

图8是图7的半导体存储装置中的字线驱动器的时序图。

符号说明：

100a、100b 字线驱动器；

110a、110b 字线驱动器；

120a、120b 字线驱动器；

200、210 字线偏压控制电路；

ACT、/ACT 字线偏压控制信号；

/ACT1、ACT2 字线偏压控制信号；

/AD 内部节点；

BL 位线；

C 存储单元电容器；

DISC 字线偏压控制信号；

Node1，Node2 内部节点；

OR1～2 OR电路；

QC 存储单元晶体管；

QN1～4、QAN1～2 NMOS晶体管；

QP1～6、QAP1～2 PMOS晶体管；

RESET 电源启动标志信号；

/STWD 字线复位控制信号；

Vcp 存储单元板电压；

Vdd 位线High电压；

Vpp 字线置位电平电压；

Vss 位线Low电压(接地电压)；

Vw 字线复位电平电压；

WD<0>、WD<1> 字线选择地址信号；

WDI<0>、WDI<1> 字线选择地址信号；

WL<0>、WL<1> 字线

XA、XB 字线选择地址信号。

具体实施方式

《第1实施方式》

以下，参照附图，对本发明的第1实施方式进行说明。

图1表示本发明的第1实施方式所涉及的半导体存储装置中的字线驱动器的电路图。110a和110b是字线驱动器，XA、XB、WDI<0>、WDI<1>、WD<0>和WD<1>是字线选择地址信号，WL<0>和WL<1>是字线，BL是位线，/AD和Node1是内部节点，RESET是电源启动标志信号，Vss是位线Low电压(接地电压)，Vpp是字线置位电平电压(正的升压电压)，Vw是字线复位电平电压(负电压)，Vcp是存储单元板电压，QN1～2和QAN1～2是NMOS晶体管，QP1～2和QAP1～2是PMOS晶体管，QC是存储单元晶体管，C是存储单元电容器，OR1～2是OR电路。相对于图7的以往例子，在如下几点上不同：省略了字线复位控制信号/STWD和PMOS晶体管QP3；通过追加的OR电路OR1～2，字线选择地址信号WD<0>和WD<1>与电源启动标志信号RESET同步地被选择；字线选择地址信号XA、XB、WDI<0>、WDI<1>、WD<0>和WD<1>的High电压预先从位线High电平Vdd被升压至字线置位电平Vpp来提供，对由NMOS晶体管QAN1～2和PMOS晶体管QAP1～2构成的NAND电路也施加了字线置位电平电压Vpp。

详细来说，在字线驱动器110a中，PMOS晶体管QP1的源极连接于字线置位电平电压Vpp，PMOS晶体管QP1的栅极连接于内部节点Node1，PMOS晶体管QP1的漏极连接于字线WL<0>。NMOS晶体管QN1的漏极连接于字线WL<0>，NMOS晶体管QN1的栅极连接于内部节点Node1，NMOS晶体管QN1的源极连接于字线复位电平电压Vw。PMOS晶体管QP2的源极连接于字线置位电平电压Vpp，PMOS晶体管QP2的栅极连接于字线WL<0>，PMOS晶体管QP2的漏极连接于内部节点Node1。NMOS晶体管QN2的栅极连接于字线选择地址信号WD<0>，NMOS晶体管QN2的源极连接于内部节点/AD，NMOS晶体管QN2的漏极连接于内部节点Node1。在该字线驱动器110a中，只在字线WL<0>的非选择时，由断开状态的PMOS晶体管QP1、导通状态的NMOS晶体管QN1、和导通状态的PMOS晶体管QP2形成锁存器(latch)，该锁存器将字线WL<0>的电压保持在复位电平Vw。

参照图2的时序图来说明像这样构成的电路动作。与图8所示的以往的半导体存储装置中的字线驱动器的时序图的不同点在于：在电源启动期间或电源启动后的一定时间的定时t0～t1，电源启动标志信号RESET成为使能(enable)，与之相应地，字线选择地址信号中的XA和XB成为非选择逻辑(Low)，WD<0>和WD<1>成为选择逻辑(High)，从而全部字线WL<0>和WL<1>暂时成为复位电平Vw；在字线复位的定时t4，在字线选择地址信号XA或XB(或者这两者)中重叠了字线复位定时信息，且内部节点/AD和Node1成为High电平，从而字线WL<0>被放电至复位电平Vw，在延迟的定时t5，字线选择地址信号WD<0>成为Low。另外，图2中的定时t2和t3分别与图8中的定时t10和t11对应。

根据本实施方式，通过采用对在复位动作时设定的字线复位电平Vw进行锁存来存储的结构，能够削减在以往结构中需要的字线复位控制信号/STWD和PMOS晶体管QP3，并减少需要字线条数个的字线驱动器110a和110b的构成部件个数，因此能够实现省面积化。

此外，根据本实施方式，构成多个字线选择地址信号的一部分的WD<0>和WD<1>，在电源启动时的一定期间，成为所有的字线都被复位的逻辑(High)，因此通过可靠地使电源启动时的最初的全部字线驱动器输出成为复位状态，并用在各字线驱动器110a、110b内构成的锁存器保持该状态，能够防止字线驱动器110a、110b在最初成为多重选择状态的误动作。

此外，根据本实施方式，由于NMOS晶体管QN2具有地址解码功能，所以不需要使地址解码用的例如NAND电路与字线驱动器110a、110b一对一地对应，达到了节省面积的效果。

另外，只在字线置位时，NMOS晶体管QN1的栅极·源极间电压成为|Vw|，从Vpp电源向Vw电源流通漏电流，而在防止此情况时，可以使用如下手法：使该NMOS晶体管QN1的阈值电压高于其他晶体管QP1～2和QN2的阈值电压的手法，或者通过在该NMOS晶体管QN1与Vw电源之间串联地插入其他NMOS晶体管，来使用反偏压效应减小漏电流的手法。

《第2实施方式》

图3表示本发明的第2实施方式所涉及的半导体存储装置中的字线驱动器的电路图。相对于图1的本发明的第1实施方式所涉及的半导体存储装置中的字线驱动器的电路图，在如下几点上不同：在字线驱动器120a和120b中追加了应力缓和用的PMOS晶体管QP4和NMOS晶体管QN3；和追加了由PMOS晶体管QP5和QP6构成的字线偏压控制电路200。ACT和/ACT是字线偏压控制信号，Node2是内部节点。

详细来说，在字线驱动器120a中，PMOS晶体管QP1的源极连接于内部节点Node2，PMOS晶体管QP19的栅极连接于内部节点Node1，PMOS晶体管QP1的漏极连接于字线WL<0>。NMOS晶体管QN1的漏极连接于字线WL<0>，NMOS晶体管QN1的栅极通过应力缓和用的NMOS晶体管QN3连接于内部节点Node1，NMOS晶体管QN1的源极连接于字线复位电平电压Vw。应力缓和用的NMOS晶体管QN3的栅极连接于字线置位电平电压Vpp。PMOS晶体管QP2的源极连接于字线置位电平电压Vpp，PMOS晶体管QP2的栅极通过应力缓和用的PMOS晶体管QP4连接于字线WL<0>，PMOS晶体管QP2的漏极连接于内部节点Node1。应力缓和用的PMOS晶体管QP4的栅极连基于接地电压Vss。NMOS晶体管QN2的栅极连接于字线选择地址信号WD<0>，NMOS晶体管QN2的源极连接于内部节点/AD，NMOS晶体管QN2的漏极连接于内部节点Node1。

另一方面，在字线偏压控制电路200中，PMOS晶体管QP5的源极连接于字线置位电平电压Vpp，PMOS晶体管QP5的栅极连接于字线偏压控制信号/ACT，PMOS晶体管QP5的漏极连接于内部节点Node2。PMOS晶体管QP6的源极连接于位线High电压Vdd，PMOS晶体管QP6的栅极连接于字线偏压控制信号ACT，PMOS晶体管QP6的漏极连接于内部节点Node2。

参照图4的时序图来说明像这样构成的电路的动作。相对于图2的本发明的第1实施方式所涉及的半导体存储装置中的字线驱动器的时序图，在如下点上不同：在定时t6，字线偏压控制信号ACT成为High，其反转信号/ACT成为Low，内部节点Node2被控制为字线置位电平电压Vpp之后，在定时t4，字线偏压控制信号ACT成为Low，其反转信号/ACT成为High，内部节点Node2被控制为位线High电压Vdd。

根据本实施方式，能够由NMOS晶体管QN3，将字线复位状态下的NMOS晶体管QN1的栅极·源极间电压从Vpp+|Vw|缓和为Vpp-Vth_n3+|Vw|(Vth_n3是NMOS晶体管QN3的阈值电压)，同样地，能够由PMOS晶体管QP4，将字线复位状态下的PMOS晶体管QP2的栅极·源极间电压缓和为Vpp-Vth_p4+|Vw|(Vth_p4是PMOS晶体管QP4的阈值电压)，因此能够提高NMOS晶体管QN1和PMOS晶体管QP2的可靠性。

此外，根据本实施方式，多个字线驱动器120a、120b中的PMOS晶体管QP1的各自的源极共同连接于内部节点Node2，并设置了将向该内部节点Node2的提供电压在Vdd和Vpp之间切换的字线偏压控制电路200，因此能够将字线复位状态下的PMOS晶体管QP1的源极·漏极间电压从以往的Vpp+|Vw|缓和至Vdd+|Vw|，能够提高可靠性。此外，通过降低PMOS晶体管QP1的源极·漏极间电压，能够减小流入Vw电源的漏电流，并同时实现保持(retention)特性的高稳定性和省功率。

此外，因为内部节点Node2是对多个字线驱动器120a和120b公共的节点而负载容量较大，但字线复位状态下的该内部节点Node2为位线High电压Vdd，因此能够在字线驱动器置位定时t3为止的短时间内，将该内部节点Node2的负载容量高速充电至字线置位电平电压Vpp，实现了高速的字线置位动作。

字线偏压控制电路200由于对多个字线驱动器120a和120b是公共的，因此面积损失几乎可以无视。

另外，本发明不限定于上述实施方式，例如字线复位状态下的内部节点Node2只要是比字线置位电平电压Vpp低了晶体管阈值电压的电压等，字线置位电平电压Vpp和接地电压Vss的中间的电压即可。

《第3实施方式》

图5表示本发明的第3实施方式所涉及的半导体存储装置中的字线驱动器的电路图。相对于图3的本发明的第2实施方式所涉及的半导体存储装置中的字线驱动器的电路图，在如下这一点上不同：在字线偏压控制电路210中追加了NMOS晶体管QN4。/ACT1、ACT2和DISC是字线偏压控制信号。

详细来说，在字线偏压控制电路210中，PMOS晶体管QP5的源极连接于字线置位电平电压Vpp，PMOS晶体管QP5的栅极连接于字线偏压控制信号/ACT1，PMOS晶体管QP5的漏极连接于内部节点Node2。PMOS晶体管QP6的源极连接于位线High电压Vdd，PMOS晶体管QP6的栅极连接于字线偏压控制信号ACT2，PMOS晶体管QP6的漏极连接于内部节点Node2。NMOS晶体管QN4的漏极连接于内部节点Node2，NMOS晶体管QN4的栅极连接于字线偏压控制信号DISC，NMOS晶体管QN4的源极连接于接地电压Vss。

参照图6的时序图来说明像这样构成的电路的动作。相对于图4的本发明的第2实施方式所涉及的半导体存储装置中的字线驱动器的时序图，在如下这一点上不同：在定时t4，字线偏压控制信号/ACT1和DISC成为High，从而在PMOS晶体管QP1导通状态下内部节点Node2的电平成为接地电压Vss，在定时t7，内部节点/AD和Node1成为High，从而PMOS晶体管QP1断开，同时，字线偏压控制信号ACT2成为Low，从而内部节点Node2被充电至位线High电压Vdd。

根据本实施方式，不仅能够与本发明的第2实施方式相同地实现晶体管可靠性的提高，而且因为能够在字线复位时通过PMOS晶体管QP1和NMOS晶体管QN4将字线WL<0>的电荷向Vss电源进行了某中程度放电之后，将该字线WL<0>的剩余的电荷向Vw电源(负升压电源)进行放电，所以向Vw电源的电流噪声被减小。此外，通过电流噪声的减小，能够提高存储单元的电荷保持特性，同时能够削减在使用效率低的电荷泵的负升压电压产生电路中的消耗功率，并且也能够减小存储器芯片的消耗功率。

而且，通过将字线电荷放电用的NMOS晶体管QN4对多个字线驱动器120a和120b公共地配置，能够不增加需要字线条数个的字线驱动器120a和120b的构成部件个数，从而省面积地达成上述效果。

另外，在将字线电荷向Vss电源进行放电时，无法使字线电压低于PMOS晶体管QP1的阈值电压的绝对值，但若连接该PMOS晶体管QP1的基板和源极(即，内部节点Node2)，则能够减小基板偏压效应，将字线电压降低至更低的电压，并能够进一步减小向Vw电源的电流噪声。

以上，说明了第1～第3实施方式，但本发明并不只限定于上述第1～第3实施方式，显然可以在不脱离其主要内容的范围内进行多种变更。

(产业上的可利用性)

本发明所涉及的具备负升压字线驱动器的半导体存储装置，作为省面积、高可靠性、并且低消耗功率的半导体存储装置是有用的。

Claims

1.一种半导体存储装置，其具备根据多个字线选择地址信号而被选择的字线驱动器，其中，

关于所述字线驱动器，置位电平是第1电压，复位电平是第2电压，只在字线的非选择时在内部形成锁存器，并使用所述锁存器来将所述字线的电压保持在所述复位电平。

2.根据权利要求1所述的半导体存储装置，其特征在于，

所述第2电压低于接地电压。

3.根据权利要求1所述的半导体存储装置，其特征在于，

所述第1电压高于作为位线的最大电压的第3电压。

4.根据权利要求1所述的半导体存储装置，其特征在于，

所述多个字线选择地址信号的一部分，成为在电源启动时的一定期间所有的字线被复位的逻辑。

5.根据权利要求1所述的半导体存储装置，其特征在于，

所述字线驱动器具有将所述字线下拉至所述第2电压的晶体管，

所述下拉晶体管的阈值电压高于构成所述字线驱动器的其他晶体管的阈值电压。

6.根据权利要求1所述的半导体存储装置，其特征在于，

所述下拉晶体管由相互串联连接的多个晶体管构成。

7.根据权利要求1所述的半导体存储装置，其特征在于，

所述字线驱动器具有第1及第2PMOS晶体管、和第1NMOS晶体管，

所述第1PMOS晶体管的漏极、第1NMOS晶体管的漏极、和所述第2PMOS晶体管的栅极连接于所述字线，

所述第1PMOS晶体管的栅极、所述第1NMOS晶体管的栅极、和所述第2PMOS晶体管的漏极公共地连接，

所述第1PMOS晶体管的源极连接于所述字线的置位电平的电压提供源，所述第2PMOS晶体管的源极连接于所述第1电压，所述第1NMOS晶体管的源极连接于所述第2电压。

8.根据权利要求7所述的半导体存储装置，其特征在于，

所述字线驱动器还具有第2NMOS晶体管，

对所述第2NMOS晶体管的栅极提供第1信号，对所述第2NMOS晶体管的源极提供第2信号，

所述第2NMOS晶体管的漏极连接于所述第2PMOS晶体管的漏极。

9.根据权利要求7所述的半导体存储装置，其特征在于，

所述字线驱动器还具有第3PMOS晶体管、和第3NMOS晶体管，

第3PMOS晶体管被插入所述第1PMOS晶体管的漏极和所述第2PMOS晶体管的栅极之间，

第3NMOS晶体管被插入所述第1NMOS晶体管的栅极和所述第2PMOS晶体管的漏极之间，

所述第3PMOS晶体管的栅极连接于接地电压，所述第3NMOS晶体管的栅极连接于所述第1电压。

10.根据权利要求9所述的半导体存储装置，其特征在于，

所述字线驱动器还具有第2NMOS晶体管，

所述第2NMOS晶体管的漏极连接于所述第2PMOS晶体管的漏极。

11.根据权利要求7所述的半导体存储装置，其特征在于，

还具备字线偏压控制电路，该字线偏压控制电路具有第4及第5PMOS晶体管，

所述第4PMOS晶体管的源极连接于所述第1电压，所述第5PMOS晶体管的源极连接于第4电压，

所述第4PMOS晶体管的漏极和所述第5PMOS晶体管的漏极连接于所述第1PMOS晶体管的源极。

12.根据权利要求11所述的半导体存储装置，其特征在于，

所述第4电压为低于所述第1电压，并且高于接地电压的电压。

13.根据权利要求12所述的半导体存储装置，其特征在于，

所述第4电压与所述第3电压相等。

14.根据权利要求11所述的半导体存储装置，其特征在于，

所述字线偏压控制电路还具有第4NMOS晶体管，

所述第4NMOS晶体管的源极连接于接地电压，

所述第4NMOS晶体管的漏极连接于所述第4及第5PMOS晶体管的漏极。

15.根据权利要求1所述的半导体存储装置，其特征在于，

所述字线驱动器具有将所述字线上拉至规定的电压的晶体管，

在由所述字线驱动器进行的所述字线的活性化时，所述第1电压被提供给所述上拉晶体管，在所述字线的非活性化时，低于所述第1电压的电压被提供给所述上拉晶体管。

16.根据权利要求1所述的半导体存储装置，其特征在于，

还具备对所述上拉晶体管选择性地提供所述第1电压、接地电压、和所述第1电压与接地电压的中间电压的任意一个的单元。

17.根据权利要求16所述的半导体存储装置，其特征在于，

只在所述字线的复位开始后的一定期间对所述上拉晶体管提供接地电压。

18.根据权利要求17所述的半导体存储装置，其特征在于，

所述上拉晶体管的基板节点连接于该上拉晶体管的源极。