WO2007077801A1 - 電流消費低減化のためのメモリ・システムおよびその方法 - Google Patents

電流消費低減化のためのメモリ・システムおよびその方法 Download PDF

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WO2007077801A1
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Toshio Sunaga
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    • G11C2211/4068—Voltage or leakage in refresh operations

Definitions

  • the present invention relates generally to memory 'systems. More specifically, the present invention relates to a circuit for efficiently generating high and low levels of voltage in order to reduce current consumption during operation in a memory system and a voltage generation method therefor.
  • Vpp high level voltage
  • Vt threshold voltage
  • the word line voltage (cell voltage of the cell transistor) sufficient to write to the memory cell is considerably higher than 3.0V. Due to the necessity of lowering the word line voltage due to the recent miniaturization of DRAM technology, the high level voltage (Vpp) of the word line has increased from 2.6V to 2.8V. Don't be. However, if Vt is lowered, the leakage current of the memory cell will increase. To prevent this, the low level voltage (low voltage, Vnn) of the word line is 0. A negative voltage of 2V to 0.5V is used.
  • word line high level voltage of 2.6V to 2.8V and negative line voltage of 0.2V to 10.5V are respectively charged by the charge pump circuits (referred to as Vpp pump and Vnn pump, respectively) inside the DRAM chip. Generated from internal voltage of DRAM. In this way, the negative voltage is used for the low level voltage of the word line, and the high level voltage has decreased from 2.6V to 2.8V. The internal voltage that generates it has also decreased to about 1.6V. The ratio remains large, and the current consumption is large due to the conversion loss caused by the inefficiency of the charge pump circuit described below.
  • Vpp pumps consist of n-channel MOS FETs, and a higher voltage must be applied to the gate to control a high voltage, and a capacitor pump is required to create this voltage, for example, power is supplied as Vpp. To obtain twice the voltage, up to three times the power It must made control circuit, and this is a cause of increasing the current consumption.
  • the boost circuit is a circuit that boosts the voltage with a capacitor and a switch using n-channel MOS FET.
  • CMOS Complementary Metal Oxide Semiconductor
  • Japanese Patent Application Laid-Open No. 6-139776 discloses an idea relating to the high speed operation of the boost circuit. That is, the power boost circuit that has various parasitic addition capacities around the mouth address 'Row Address Decoder' must boost the nodes that connect these capacities. It takes time to boost, and high-speed operation cannot be performed. In order to solve this, the voltage level rise for these nodes is raised from the power source to a predetermined voltage level through a switch by a separate route without relying on the boost circuit, and then the predetermined voltage level force is also increased. By increasing the voltage up to the word line voltage level using the boost circuit, the total time for boosting the voltage level for the node is shortened.
  • Patent Document 1 S ⁇ Cho et al., IEEE Journal of Solid State Circuits, pp.1726— 1729, vo 1.38, no.10, Oct. 2003.
  • Non-Patent Document 2 Y. Nakagome et al., EEE Journal of Solid State Circuits, pp.465-472, vol.26, no.4, Apr. 1991.
  • Patent Document 1 Japanese Patent Laid-Open No. 6-139776
  • the present invention provides a memory such as a DRAM having a voltage generation circuit including a charge pump circuit for generating high-level and low-level voltages to be supplied to a word line that drives the gate of the memory cell.
  • a voltage generation circuit including a charge pump circuit for generating high-level and low-level voltages to be supplied to a word line that drives the gate of the memory cell.
  • a memory 'cell' array and an access start request or an end request for the memory 'cell' array are received and the memory 'cell' array
  • An access control circuit that controls access to the access control circuit, and a charge that is charged in advance in response to the access start request is supplied to the access control circuit to change the access control circuit from a low voltage for memory access to a high voltage.
  • a memory'system is provided that includes a high voltage supply boost circuit for driving. Also provided is a memory system further comprising a low voltage supply boost circuit for absorbing excessive charges when the access control circuit is switched from the high voltage to the low voltage in response to the access end request.
  • an access control circuit that receives an access start request or an end request for a memory 'cell' array in a memory 'system and controls access to the memory' cell array.
  • a method of supplying a voltage by a voltage supply boost circuit for driving by a high voltage and a low voltage for memory access, and charging the voltage supply boost circuit in response to the access start request A first charging step; a first discharging step of discharging the charged electric charge after completion of the charging and supplying the electric charge to the access control circuit; and a residual electric charge after the discharging.
  • a first initialization step for initializing for recharging while remaining in the voltage supply boost circuit.
  • a second charging step for charging the voltage supply boost circuit in response to the access end request; and a second charging step for discharging the charged charge after the charging is completed.
  • a method further comprising: a discharge step; and a second initial phase step for initializing for recharging while the residual charge after the discharge is held in the voltage supply boost circuit.
  • an apparatus for supplying a voltage to a target system that requires driving of an internal circuit by at least binary voltages of a high voltage and a low voltage.
  • a charge charged in advance is supplied to the target system to drive the internal circuit in the target system to the low voltage force to the high voltage.
  • a high voltage supply boost circuit of the target system and absorbs an excessive charge when the internal circuit of the target system is switched from the high voltage to the low voltage in response to a request for termination of driving by the high voltage to the target system.
  • Figure 1 shows the structure of a conventional DRAM chip The figure is shown.
  • RDEC row address decoder
  • Memory 'cell' arrays 104 and 106 are memory 'cells 108 to 111 etc., which are storage units of the relevant DRAM, arranged vertically and horizontally, and for memory' cells 108 and 110 etc. arranged vertically.
  • the same single bit line (also called data line) 120 is connected to the FET source 112, 114, etc.
  • the “address” decoder 100 is a block that decodes the “address” decoder (not shown) input thereto and supplies a word line to the memory “cell” arrays 104 and 106.
  • the word line circuit 102 which is a circuit block for generating the word lines 124 to 126 and driving them high or low, is provided for each memory cell.
  • FIG. 2 shows a detailed circuit example of the word line circuit 102.
  • the word line circuit 102 in the “address” decoder 100 that inputs a 10-bit “address” address and generates a total of 1024 word lines is shown. That is, 3 bits of the 10-bit mouth address are decoded to generate 8 source drive signals (SDV) 200 and 8 side line reset signals (WLr) 204. 'Decode the remaining 7 bits of the address to generate 128 decoder output signals (RDout) 202.
  • SDV source drive signals
  • WLr 8 side line reset signals
  • One of the eight source drive signals (SDV) 200 and one of the eight word line reset signals (WLr) 204, corresponding to the one source drive signal 1024 word lines corresponding to 1024 ( 8x128) different combinations when selecting and inputting each of the pair that has power and 128 decoder outputs (RDout) 202
  • the number 208 is input to all eight word line driver circuits to which each of the eight source drive signals 200 is input.
  • one source drive signal 206 is selected by decoding 3 bits of a 10-bit address, this signal will be The high side power supply voltage (Vpp) of 230 causes the high level (Vpp), and the word line reset signal 210 becomes low level (Vnn) due to the low side power supply voltage (Vnn) of the driver 234.
  • Vpp high side power supply voltage
  • Vnn low side power supply voltage
  • the decoder output signal 208 is also selected by decoding the remaining 7 bits, this signal becomes low level (Vnn) by the low side power supply voltage (Vnn) of the driver 232.
  • the source of the p-channel MOS FET 222 in the word line driver circuit 220 to which the source drive signal 206 is connected is high level (Vpp) and its gate is low level (Vnn). Turns on, and the drain voltage level of p-channel MOS FET 222 also goes high (Vpp).
  • the word line reset signal 210 for the word line driver circuit 220 is low level (Vnn)
  • the n-channel MOS FET 224 is turned off, and the word line 230 is driven to high level (Vpp) and connected to the word line 230. Turn on the gates of multiple cells' transistors.
  • the word line reset signal 210 is set to the high level (Vdd) by the high side power supply voltage (Vdd) of the driver 234, and the n channel Since the MOS FET 224 is turned on, the word line 230 is driven to a low level (Vnn), and the gate of the cell transistor connected to the word line 230 remains off.
  • the power supply voltage (Vpp) for the drivers 230, 232 and the low-side power supply voltage (Vnn) for the drivers 230, 232, 234 are respectively supplied from the Vpp pump 130 and the Vnn pump 132 of FIG.
  • the Vpp pump 130 and Vnn pump 132 are located on the outer periphery of the memory cell array 104, 106 and are connected to the Vpp and Vnn supply lines in the address decoder 100 through the metal wiring 140, 142.
  • the current consumption in the word line circuit 102 will be examined.
  • the high-side power supply voltage is Vpp and the low-side power supply voltage is Vnn. Therefore, the current (Iw) consumed in the memory cell access is Vpp pump as shown in Figure 1.
  • 130 to Vnn pump Flows to 132. Since the Vpp pump 130 and the Vnn pump 132 also usually generate the internal power (Vdd) force of the memory chip, this current Iw will eventually be the current of the internal power supply (Vdd). If the efficiency expressed as a percentage of the Vpp pump 130 and Vnn pump 132 is Evp and ⁇ , respectively, the reciprocal of them is multiplied by Iw, and the sum is obtained.
  • the Vpp pump 130 and the Vnn pump 132 are placed at the periphery of the memory chip, but the word line circuit 102 that is actually operated with these powers supplied is the central address of the memory chip.
  • the resistance of the wiring is quite high. Figure 1 shows this wiring resistance.
  • the pump uses a higher voltage in consideration of the decrease in wiring resistance. This must cause extra current consumption.
  • Vpp pump 130 and Vnn pump 132 are only for word line circuits, and are not used at all in other circuits.
  • the purpose of both pumps is to raise the voltage level of the word line associated with the memory cell to Vpp when accessing the memory cell, and then back to V nn. This is because of the two actions of keeping Vnn.
  • the pump controls the voltage with a feedback circuit in the same way as a regulator.
  • Vpp voltage level decreases, and when the voltage drops below the preset level, the pump control circuit starts to supply charges with the capacitor, and the current is repeated several times. It tries to return the voltage level that has been consumed down to the original level. When the access is completed, the current is no longer used, so the voltage level rises. When this level also exceeds the preset level, the control circuit stops the charge supply by the capacitor. Capacitor pumping The work is a relatively slow cycle time of once every 25-30 ns. In this way, the Vpp level is controlled to the desired DC level with a ripple going back and forth between two preset levels. This is a typical negative feedback control if it is corrected for the resulting result.
  • a circuit configuration based on the above-described principle is proposed. That is, according to the embodiment of the present invention, it is necessary to hold the voltage level of the word line 230 at Vnn when there is no access to the memory cell, so that the Vpp pump 130 and The Vnn pump 132 itself can be used as is, and the pump control circuit can be operated by adding a circuit to efficiently supply the required amount of current locally at the required timing. Since the level fluctuation is not sensed, and as a result, the efficiency is low and the pump is hardly operated, the operating current of the word line circuit 102 when accessed is greatly reduced.
  • the above-described circuit for supplying the necessary current at the necessary timing when access is generated generates a high voltage (ie, Vpp) or a negative voltage (ie, Vnn) from the internal voltage of the memory chip. In this case, the current must be supplied, and a boost method using a capacitor is used.
  • a boost method using a capacitor is used.
  • Figure 3 shows the principle of charge transfer by a local boost circuit. This circuit also consists of a boost capacitor 302 (capacitance: Cb) and the switching switches SW1 and SW2 that connect both electrodes to various voltage levels.
  • the high-side power supply voltage electrode of the word line circuit 102 that uses the voltage generated here is ERws308, and the parasitic capacitance 310 (capacitance: Cw) related to the current flowing through the word line circuit 102 is ERws308.
  • Cw parasitic capacitance
  • ERsup312 is an electrode for charging the boost capacitor 302 (supply voltage level: Vsup), and is usually the internal voltage (Vdd) of the chip.
  • ERpul 314 is an electrode (supply voltage level: Vpul) for lifting the low potential side electrode of the boost capacitor 302.
  • SW1 is connected to the electrode ERsup side and SW2 is connected to the ground side to charge the boost capacitor 302.
  • the voltage level at the electrode ERws308 of the word line circuit 102 is low and is set to 0 V for simplicity. Accordingly, the boost'capacitor 302 stores Cb'Vsup charge and the parasitic capacitance 310 has no charge.
  • Vx K ⁇ (Vsup + Vpul) / (K + 1) .
  • the next charge to the boost capacitor 302 is performed by connecting SW1 to the electrode ERsup312 again, so the charge Qin charged from the electrode ERsup312 is
  • the first charge shown in Fig. 3 (a) is the force from the state where no voltage is applied to both ends of the boost 'capacitor 302. From the second time onward, the charge starts from the state where the voltage level of Vr remains. In practice, this is the charge required every time.
  • K CbZCw, Qin and Qtr are equal. In other words, the charge Qin charged every time becomes the charge Qtr transferred to the parasitic capacitor 310.
  • the charge transferred is Qtr
  • the charge required for boost operation by boost 'capacitor 302 is the charge charge Qin to boost' capacitor 302 (which is equal to Qtr)
  • the rest is the circuit
  • the main being the charge that raises the voltage level of the low side electrode of boost'capacitor 302 to Vpul.
  • the charge is Rc'Cb'Vpul.
  • Vsup and Vef both Vsup .
  • Vpul the voltage level that lifts the low-potential side electrode of the boost capacitor 302
  • K the K and the better the charge transfer efficiency. That is, at first glance, increasing Vpul increases the charge that raises the voltage level of the low potential side electrode of boost'capacitor 302. Qel3 ⁇ 4S may be worsened, but in reality, the effect of decreasing becomes larger. Cb can be reduced, and Qef improves with higher Vpul. Therefore, it can be seen that Vpul should be as high as possible in order to operate the local boost circuit efficiently and with low current. If Vpul is set to 2.8V, the same as Vpp, K is 1.7 That is, Cb is a force that can be increased by about 70% of Cw.
  • FIG. 4 shows a configuration of a memory system 410 including a feeder circuit 420 with a local boost circuit 400 and a Vpp pump 404 and a Vnn pump 406 according to an embodiment of the present invention.
  • Word line driver circuit in word line circuit 420 422 p-channel source drive signal (SDV) that supplies voltage to the source of MOS FET 424.
  • SDV source drive signal
  • the voltage level Vws of the electrode E Rws430 is low when the word line 432 is off, and the total electrostatic capacity including the capacitance of each word line in the word line circuit 420 from the electrode ERws430 to the ground is included.
  • the capacitance (corresponding to the “parasitic capacitance” in the above description) is Cw.
  • the power supply voltage supplied by Vpp is the same as that of the prior art in FIG. 2, that is, the low address •
  • the decoder output signal RDout434 of the decoder that drives the decoder 436 is supplied from the Vpp pump 404.
  • the drain side 428, 436, and 438 inlet side supply voltage is Vnn supplied from the Vnn pump 406.
  • the high-side power supply voltage of the driver 436 is Vpp supplied from the Vpp pump 404.
  • the reason is that the high-side power supply line of the driver 436 receives a large number of decoder output signals (128 lines in this embodiment). In actual operation, only one of the outputs (for example, RDout434) changes from high to low at the same time, and this output is also connected to a small number (in the case of this embodiment). It only drives the gates of FETs (eg, p-channel MOS FET424) in the 8) word line driver circuit, and even if the high-side power supply voltage Vpp of driver 436 is supplied from Vpp pump 404, Vpp pump 404 This is because almost no current flows.
  • FETs eg, p-channel MOS FET42
  • the source 'drive signal (SDV) is used to drive the word line that follows it to low and high, and the word line is a very large number of memories in the memory' cell 'array 452. Because it is connected to the gate of the 'cell of cell' transistor, it consumes a large amount of current.
  • the high-side power supply voltage of the dryno 28 that drives the source drive signal is supplied from the local boost circuit 400 that optimizes the efficiency from the inefficient Vpp pump 404.
  • the voltage level supplied to the electrode for raising the voltage level of the low potential side electrode of the boost 'cyanter 442 (capacitance: Cb) for the optimization of the local' boost circuit 400 (Fig. In this embodiment, Vpp is set to Vpp because the higher Vpul) in 3 is better.
  • Vpp itself is generated and supplied by the Vpp pump 404 as in the prior art. This efficiency is bad, and the pump does not flow current as much as possible. Most current supply is handled by the local boost circuit 400.
  • the n-channel MOS FET source's follower (drain ground type) circuit can be used to raise the voltage level and then switch to Vpp from the Vpp pump 404 when the voltage level rises.
  • the reason for this is that the capacitor between the low-potential side electrode of the boost 'capacitor 442 and the ground is usually the capacitance in the diffusion layer where the source and drain are shorted in the n-channel MOS FET and under the inverted N-type channel. This is because the capacitance is originally small and becomes smaller as the voltage is higher because the capacitance is parallel to the capacitance in the depletion layer that is reverse-biased with the P-type substrate.
  • SW1 in Fig. 4 normally uses a source-follower (drain-grounded) circuit consisting only of n-channel MOS FETs.
  • the gate voltage must be very high. Since it does not operate as a sufficient switch, it is actually necessary to apply 3 times the voltage of Vdd to the gate.
  • a p-channel MOS FET in which the N-type substrate is always held by the voltage from the Vpp pump 404 can be adopted instead of the switch using only the n-channel MOS FET. Low charge due to charge transfer and high reliability at the gate because high voltage is not required at the gate. is there.
  • the local boost circuit 400 is activated for each activated memory 'cell array 450, 452, and decodes the address given to the memory' chip.
  • the local 'boost circuit 400 is used to supply most of the current locally at the required location in the required amount, so the word line circuits that actually operate from the Vpp pump 4004 and Vnn pump 406 respectively. Wiring resistance up to 420 is not a problem at all.
  • word line circuit 420 in Figure 4 with 1024 word line power, one source 'drive signal 426 is connected to 128 word line driver circuits, so one word per source' drive signal.
  • the capacity of the line circuit 420 is about 2 pF for 128 words per line, so if Vpul is set to Vpp of 2.8 V, Cb will be 1.7 times Cw according to Table 1, leaving a margin. Even if it is doubled, Cb is only 4pF, and the necessary voltage and current can be supplied with low current and small area.
  • FIGS. 5 (a) to 5 (c) show the operation steps of the Vpp mouth / single boost circuit 502 for the word line circuit 500 based on the embodiment of the present invention
  • FIG. ⁇ (C) is a timing chart showing the transition of the voltage level of the word line 510 in association with each of FIGS. 5 (a) to (c).
  • the word line 510 is at a low level (Vnn), and RDout 514 is directly biased with Vpp generated by the Vpp pump.
  • a decoupling capacitor 520 (capacitance: Cdp) between the connection between the Vpp pump 506 and the local 'boost circuit 502' for Vpp and the ground, and has a very large capacitance on the order of nF. .
  • the decoding of the mouth'address'decoder's mouth'address is determined based on the access start request, and the word line circuit 500 belongs to In response to the fact that a memory cell array has been specified and actual access to a specific memory cell has begun, at a given timing (the time when it hits T1 in Fig. 6 (b)), Fig. 5 (b) As shown in Fig. 3, SW1 is set to the electrode ERws512 side, and then SW2 is set to the output side of the Vpp pump 506 to set the voltage level to Vpp.
  • the electric charge is discharged from the boost'capacitor 524 and supplied to the electrode ERws512, and the voltage level of the electrode ERws512 is the total capacitance Cw and Cb including the capacitance of each word line in the word line circuit 500. If the word line 510 is selected by the mouth 'address' decoder, the word line 510 is boosted to the same level as the above voltage level. It is possible to read data from the memory cell connected to the word line 510.
  • SW3 is opened as shown in Fig. 5 (c).
  • SW1 is opened, SW2 is grounded, and the voltage level of the low-potential side of the Vpp booster capacitor 524 is grounded, so that the Vpp boost capacitor 524 is charged again.
  • the voltage level at both electrodes of Vpp boost capacitor 524 is initialized (reset). Since the electrode ERws512 is connected to nowhere and the word line 510 remains in the high level state, the electrode ERws512 remains charged to Vpp. Note that the Vnn local 'boost circuit 504 does not operate at the timing shown in Figs. 6 (a) to (c)!
  • FIGS. 7 (a) to (c) show the operation of the Vnn local boost circuit 504 for the word line circuit 500 according to the embodiment of the present invention
  • FIGS. 8 (a) to (c) show the operation of the Vnn local boost circuit 504 for the word line circuit 500 according to the embodiment of the present invention
  • Fig. 7 is a timing chart showing the transition of the voltage level of the word line 510, corresponding to each of Figs. 7 (a) to 7 (c).
  • a predetermined timing (FIG. 8 (a) At time T4), as shown in Fig. 7 (a), SW4 is on the electrode ERws512 side and SW5 is on the ground side. As a result, the electric charge charged to the total capacitance Cw including the capacitance of each word line in the word line circuit 500 is charged to the Vnn boost'capacitor 53 0 (capacitance: Cn).
  • Di force coupling 'capacitor 532 (capacitance: Cdn) exists between the ground and the output of Vnn pump 508, and has a large capacity of the order of nF.
  • the voltage level of the non-selected word line becomes the low level and before the actual access is finished (FIG. 8 (b) 7), set SW4 to the ground side and SW5 to the output side of the Vnn pump 508 so that the voltage level of the low potential side electrode of the Vnn boost 'capacitor 530 is Vnn as shown in Fig. 7 (b).
  • the electric charge stored in the Vnn boost 'capacitor 530 is supplied to the Vnn pump 508.
  • the word line 510 is deselected (ie, already deselected at T4), RDout514 and WLr518 go high, and the voltage level of the word line 510 is lowered to Vnn.
  • the power required for this pull-down operation is supplied by the boost from the Vnn boost'capacitor 530, and the charge originally charged in the Vnn boost capacitor 530 is reused of the charge stored in the electrode ERws512. Therefore, the operation is more efficient than the charging current of the power supply.
  • the next access start request to the memory 'system for example, decoding start by inputting the mouth' address 'mouth to the decoder' address, Repeat the state from Fig. 5 (a) again.
  • the Vnn local boost circuit 504 side reuses the charge generated on the Vpp local boost circuit 502 side and supplies the charge from there at the required timing, so that high efficiency can be obtained.
  • the Vpp pump 506 and Vnn pump 508 almost do not work, and the local 'boost circuit for Vpp' 502 and local 'boost for Vnn' respectively. Since most of the current is supplied from the circuit 504, a significant reduction in current consumption in the word line circuit 500 can be achieved.
  • FIG. 1 A configuration diagram of a DRAM chip in the prior art.
  • FIG. 2 shows a detailed circuit example of a word line circuit.
  • FIG. 4 shows a configuration of a memory system including a word line circuit to which a local boost circuit is added and a Vpp pump and a Vnn pump according to an embodiment of the present invention.
  • FIG. 5 shows operation steps of the Vpp local boost circuit for the word line circuit according to the embodiment of the present invention.
  • FIG. 6 The transition of the voltage level of the word line is shown in the timing chart corresponding to FIG.
  • FIG. 7 shows the operation steps of the local boost circuit for Vnn with respect to the word line circuit according to the embodiment of the present invention.
  • FIG. 8 The transition of the voltage level of the word line is shown in the timing chart corresponding to FIG.

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Abstract

【課題】　チャージ・ポンプ回路等を備えたＤＲＡＭ等における電圧発生回路の効率を上げることで、アクティブ時およびスタンバイ時における大きな消費電流を低減できるメモリ・システム、およびその低電流化方法を提供する。 【解決手段】　メモリ・システムにおいて、メモリ・セル・アレイに対するアクセス開始要求に応答して予め充電した電荷をアクセス制御回路に供給して前記アクセス制御回路をメモリ・アクセス用の低電圧から高電圧に駆動させるための高電圧供給ブースト回路を備える。また、メモリ・セル・アレイに対するアクセス終了要求に応答して前記アクセス制御回路を前記高電圧から前記低電圧に切り換える際の過剰な電荷を吸収するための低電圧供給ブースト回路をさらに備える。

Description

明 細 書
電流消費低減ィ匕のためのメモリ'システムおよびその方法
技術分野
[0001] 本発明は、一般的にはメモリ'システムに関する。またより詳細には、メモリ'システム にお!/、て動作時の電流消費を低減ィ匕するために効率よくハイレベルおよびローレべ ルの電圧を発生させる回路およびその電圧発生方法に関する。
背景技術
[0002] 通常の nチャネル MOS (n- Channel Metal Oxide Semiconductor)の FET (Field Eff ect Transistor)をメモリ ·セルのセル'トランジスタとして用いた従来の DRAM (Dynam ic Random Access Memory)などのメモリでは、メモリ'セルのセル'トランジスタのゲー トにつながっている各ワード線をドライブするワード線回路の消費電流が大きいことが 従来力も問題とされてきた。
[0003] 即ち、このようなメモリのメモリ'セルへハイレベルの値の書き込みを行う際には、当 該メモリ'セルのソースにつながったビット線（データ線）にハイレベルの電圧を与える ことで行うため、当該メモリ'セルのゲートにつながったワード線のハイレベル電圧（高 電圧、 Vpp)は少なくとも、ビット線のハイレベル電圧よりもセル'トランジスタの閾値電 圧 (Vt)分以上高くしなければならない。また、ワード線の電圧をローレベルにしてメ モリ'セルにデータを保持する状態では、セル'トランジスタのドレイン-ソース間のリー ク電流を f (Femto、フェムト： 1x10— 15) A (アンペア）のオーダー以下に抑えるため、 V tはかなり高くしなければならない。さらにビット線がハイレベルの時は、 Vtの電圧で基 盤がバイアスされた状態でのソース ·フォロワ一（ドレイン接地)動作であることから、実 際にこのビット線のフルのハイレベルを高速でメモリ'セルに書き込みするのに十分な ワード線の電圧（セル'トランジスタのゲート電圧）はかなり高ぐ 3.0V以上にもなる。 最近は DRAM技術の微細化でワード線電圧を低くする必要性から、ワード線のハイ レベル電圧（Vpp)は 2.6V〜2.8V程度になってきた力 このためセル'トランジスタの Vtも下げなければならない。しかし、 Vtを下げるとメモリ'セルのリーク電流が増加し てしまうので、これを防ぐためワード線のローレベル電圧（低電圧、 Vnn)としては 0. 2V〜一 0.5Vの負電圧が用いられている。これら 2.6V〜2.8Vのワード線ハイレベル 電圧と 0.2V〜一 0.5Vの負電圧のワード線ローレベル電圧は、それぞれ DRAM チップ内部のチャージ 'ポンプ回路（それぞれ Vppポンプおよび Vnnポンプと呼ぶ）で DRAMの内部電圧から発生される。このようにワード線のローレベル電圧に負電圧 を使用することによってハイレベル電圧は 2.6V〜2.8Vと下がってきた力 それを発 生する内部電圧も 1.6V程度に下がっており、両者の電圧比は大きいままで、以下に 述べるチャージ ·ポンプ回路の効率の悪さに起因する変換ロスから消費電流も大きい ものとなっている。
[0004] S丄 Choらによる「IEEE Journal of Solid State CircuitsJ , pp.1726— 1729, vol.38, no. l 0, Oct. 2003によれば、一般的に、チャージ ·ポンプ回路の効率は悪ぐ特に高電圧 を作る場合の Vppポンプの効率は 40%程度でしかない。また、 Y. Nakagomeらによる ΓΙΕΕΕ Journal of Solid State CircuitsJ , pp.465— 472, vol.26, no.4, Apr. 1991によれ ば、チャージ 'ポンプ回路の効率が悪い原因は、ジャンクションの逆バイアスを防ぐた めに単一の種類のトランジスタを使用しているため、制御および駆動回路に大きな電 流が流れることによる。即ち、 Vppポンプは全て nチャネル MOS FETからなり、高い 電圧を制御するためさらに高い電圧をゲートに与えなければならず、この電圧を作る のにもキャパシターによるポンプが必要で、例えば Vppとして電源電圧の 2倍を得る には最大で 3倍の電圧を制御回路で作らなければならず、これが消費電流を大きく する原因となっている。
[0005] メモリの回路 (ワード線回路）内で実際に使用される電流に百分比で表した効率値 の逆数を掛けた値の電流が電源力 流れることになるので、例えば効率力 0%では 、実際のワード線回路で使われる電流の 2.5倍の電流がそのメモリ'チップ内で消費 されることになる。また、昨今の DRAMの記憶容量の増大に伴って一度に活性ィ匕す る必要のあるワード線が多くなつてきたのに加えて、特に SDRAM (Synchronous Dyn amic Random Access Memory)では、一般にリフレッシュ時に全バンクを同時にリフレ ッシュするので、通常のアクセス時に比べてバンク数倍 (通常は 4バンク）のワード線 を活性化しなければならず、 512Mbitの SDRAMでは、これだけで 20mA程度にも なる場合があり、通常のアクセス電流やリフレッシュ電流の低減ィ匕に対する大きな障 害となってきている。
[0006] 一方、このように内部電圧より高い電圧である Vppを作り出すチャージ ·ポンプ回路 を用いない方法としては、従来力もブースト回路を用いる方法があった。ブースト回路 とはキャパシタと nチャネル MOS FETによるスィッチとによって電圧をブーストする回 路のことで、 DRAMが現在のような CMOS (Complementary Metal Oxide Semicondu ctor)ではなく n型 MOSのみで作られていた頃（大体 1Mbitの DRAM以前の 1980 年代中頃まで)から用いられてきたよく知られた構成である。
[0007] 特開平 6— 139776号公報には、このブースト回路の高速ィ匕に関するアイデアが開 示されている。即ち、口一'アドレス 'デコーダ（Row Address Decoder)の周りには様 々な寄生付加容量がある力 ブースト回路はこれらの容量のつながつているノードを ブーストしなければならないので、当該容量が大きいとブーストに時間が力かり高速 動作ができなくなる。これを解決するために、これらのノードに対する電圧レベルの昇 圧を全て当該ブースト回路に頼るのではなぐ別ルートでスィッチを通じて電源から 予め所定の電圧レベルまで持ち上げておき、その後その所定の電圧レベル力もそれ より高 、ワード線電圧レベルまでを当該ブースト回路を用 、て昇圧することにより、当 該ノードに対する電圧レベルの昇圧における総合的な時間を短縮するものである。
[0008] し力し、この方法は電圧レベルの昇圧における高速化についてしか解決するもので はなぐ消費電流の低減ィ匕に対する解を提供するものではない。また、上記のように 昨今はチャージ.ポンプ回路を用いて DC的に常時、電源電圧より高い電圧を発生さ せてそれをワード線に供給する構成が一般的であり、このような構成の下で、高い電 圧を供給する際の高速化と供給時における低消費電流化とを実現するような方法は 考えられていなかった。
特許文献 1 : S丄 Cho et al., IEEE Journal of Solid State Circuits, pp.1726— 1729, vo 1.38, no.10, Oct. 2003.
非特許文献 2 :Y.Nakagome et al., EEE Journal of Solid State Circuits, pp.465— 472, vol.26, no.4, Apr. 1991.
特許文献 1：特開平 6— 139776号公報
発明の開示 発明が解決しょうとする課題
[0009] そこで本発明は、メモリ'セルのゲートをドライブするワード線に供給するハイレベル およびローレベルの電圧を発生させるための、チャージ ·ポンプ回路を含む電圧発生 回路を備えた DRAM等のメモリを対象として、当該電圧発生回路の効率を上げるこ とで、当該電圧発生回路の元来の効率の悪さに起因して生じているアクティブ時およ びスタンバイ時の両方における大きな消費電流を低減し、併せて電圧供給における 高速ィ匕をも達成できるようなメモリ'システム、およびその低電流化のための方法を提 供することをその主たる目的とする。
[0010] この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達 成される。また特許請求の範囲における従属項は本発明の更なる有利な実施例や 具体例を規定する。
課題を解決するための手段
[0011] 上記課題を解決するために、本発明の第 1の形態においては、メモリ 'セル'アレイ と、前記メモリ'セル 'ァレイに対するアクセス開始要求または終了要求を受け取って 前記メモリ'セル 'アレイへのアクセスを制御するアクセス制御回路と、前記アクセス開 始要求に応答して予め充電した電荷を前記アクセス制御回路に供給して前記ァクセ ス制御回路をメモリ'アクセス用の低電圧から高電圧に駆動させるための高電圧供給 ブースト回路とを備えるメモリ'システムを提供する。また、前記アクセス終了要求に応 答して前記アクセス制御回路を前記高電圧から前記低電圧に切り換える際の過剰な 電荷を吸収するための低電圧供給ブースト回路をさらに備えるメモリ'システムを提供 する。
[0012] また、本発明の第 2の形態においては、メモリ'システムにおいてメモリ 'セル'アレイ に対するアクセス開始要求または終了要求を受け取って前記メモリ'セル ·アレイへの アクセスを制御するアクセス制御回路に対して、メモリ'アクセス用の高電圧および低 電圧による駆動のために電圧供給ブースト回路によって電圧を供給する方法であつ て、前記アクセス開始要求に応答して前記電圧供給ブースト回路に電荷を充電する 第 1の充電ステップと、前記充電が完了した後前記充電された電荷を放電して前記 アクセス制御回路に供給する第 1の放電ステップと、前記放電後の残留電荷を前記 電圧供給ブースト回路に保持したまま再度の充電のために初期化する第 1の初期化 ステップとを有する方法を提供する。また、前記アクセス終了要求に応答して前記ァ クセス制御回路力 前記電圧供給ブースト回路に電荷を充電する第 2の充電ステツ プと、前記充電が完了した後充電した前記電荷を放電する第 2の放電ステップと、前 記放電後の残留電荷を前記電圧供給ブースト回路に保持したまま再度の充電のた めに初期化する第 2の初期ィ匕ステップとをさらに有する方法を提供する。
[0013] さらに、本発明の第 3の形態においては、高電圧と低電圧の少なくとも 2値の電圧に よる内部回路の駆動を必要とする対象システムに対して電圧を供給するための装置 であって、前記対象システムに対する前記高電圧による駆動の開始要求に応答して 予め充電した電荷を前記対象システムに供給して前記対象システム内の前記内部 回路を前記低電圧力 前記高電圧に駆動させるための高電圧供給ブースト回路と、 前記対象システムに対する前記高電圧による駆動の終了要求に応答して前記対象 システムの前記内部回路を前記高電圧から前記低電圧に切り換える際の過剰な電 荷を吸収するための低電圧供給ブースト回路と
を備える装置、およびこれに対応するステップを有する電圧供給方法を提供する。
[0014] なお、上記に示した発明の概要は、本発明として必要な特徴の全てを列挙したもの ではなぐこれら複数の発明の特徴の一部力 なる組み合わせについてもまた本発 明となり得ることは言うまでもない。
発明の効果
[0015] 本発明によれば、 DRAM等のメモリ'システムのアクティブ時およびスタンバイ時に おける消費電流を低減することができる。
発明を実施するための最良の形態
[0016] 以下、添付図面を参照して、本発明を実施するための最良の形態 (以下、実施形 態）について詳細に説明するが、これら実施形態は特許請求の範隨こ係る発明を限 定するものではなぐまた実施形態の中で説明されている特徴の組み合わせの全て が発明の解決手段に必須であるとは限らない。
[0017] 本発明の実施形態を説明する前提として、まず従来技術における DRAM等のメモ リの構成および動作の詳細を述べる。図 1は従来技術における DRAMチップの構成 図を示す。中央にロ^ ~ ·アドレス 'デコーダ（Row Address Decoder: RDEC) 100があ り、これを挟んで両脇にメモリ 'セル'アレイ（Memory Cell Array) 104、 106力ある。メ モリ 'セル'アレイ 104、 106は、当該 DRAMの記憶の単位であるメモリ'セル 108〜1 11等が縦横に配列されたもので、縦方向に並んだメモリ'セル 108、 110等に対して は同じ 1本のビット線 (データ線とも言う） 120が各メモリ'セルを構成する FETのソー ス 112、 114等に接続され、また横方向に並んだメモリ'セル 108、 109等に対しては 同じ 1本のワード線 124が各メモリ'セルを構成する FETのゲート 116、 117等に接続 されており、このビット線とワード線を適当なタイミングでハイレベルまたはローレベル にドライブすることにより、メモリ'セル.アレイ 104、 106内の任意のメモリ'セルにハイ またはローの値を記憶させ、または当該任意のメモリ'セルに記憶された値を読み出 すことができる。口一'アドレス 'デコーダ 100は、これに入力される口一'アドレス（図 示せず）をデコードして、メモリ 'セル'アレイ 104、 106に対してワード線を供給するブ ロックである。
口一'アドレス ·デコーダ 100の中には、ワード線 124〜 126等を生成しこれをハイま たはローにドライブするための回路ブロックであるワード線回路 102が各メモリ 'セル. アレイ毎に存在する。図 2はワード線回路 102の詳細な回路例を示したものである。 この例では、 10ビットの口一'アドレスを入力し計 1024本のワード線を生成する口一' アドレス 'デコーダ 100におけるワード線回路 102を示す。即ち、 10ビットの口一'アド レスの内 3ビットをデコードして 8本のソース ·ドライブ信号（SDV) 200および 8本のヮ ード線リセット信号 (WLr) 204を生成し、また口一'アドレスの残り 7ビットをデコードし て 128本のデコーダ出力信号 (RDout) 202を生成する。 8本のソース'ドライブ信号（ SDV) 200の中の 1本と 8本のワード線リセット信号 (WLr) 204の中の 1本であって前 記 1本のソース'ドライブ信号に対応するものと力もなるペア、および 128本のデコー ダ出力（RDout) 202の中の 1本の、両者をそれぞれ選択して入力する場合の異なる 1024 ( = 8x128)通りの組合せに対応して 1024個のワード線ドライバ回路 220等が 存在し、それらによって 1024本のワード線 (WL) 230等がドライブされる。即ち、 1本 のソース'ドライブ信号 206は 128本のデコーダ出力信号 202のそれぞれが入力され る 128個のワード線ドライバ回路のすべてに入力され、また、 1本のデコーダ出力信 号 208は 8本のソース'ドライブ信号 200のそれぞれが入力される 8個のワード線ドラ ィバ回路のすべてに入力される。
[0019] 1つのワード線ドライバ回路 220について見ると、 10ビットの口一'アドレスの内の 3ビ ットのデコードにより 1本のソース ·ドライブ信号 206が選択されると、この信号はドライ バ 230のハイ側電源電圧（Vpp)によってハイレベル (Vpp)になると共に、ワード線リ セット信号 210はドライバ 234のロー側電源電圧（Vnn)によってローレベル (Vnn)に なる。このとき残り 7ビットのデコードによりデコーダ出力信号 208も選択されると、この 信号はドライバ 232のロー側電源電圧（Vnn)によってローレベル (Vnn)になる。この ため、ソース'ドライブ信号 206がつながる、ワード線ドライバ回路 220内の pチャネル MOS FET222のソースはハイレベル（Vpp)であり、そのゲートはローレベル（Vnn) となるため、当該 ρチャネル MOS FET222がオンして pチャネル MOS FET222の ドレインの電圧レベルもハイレベル (Vpp)になる。同時に、このワード線ドライバ回路 220に対するワード線リセット信号 210はローレベル (Vnn)なので nチャネル MOS F ET224はオフとなり、結局ワード線 230はハイレベル (Vpp)にドライブされ、ワード線 230につながった多数のセル'トランジスタのゲートをオンにする。一方、口一'ァドレ スのデコードの結果ソース ·ドライブ信号 206が非選択の場合はワード線リセット信号 210はドライバ 234のハイ側電源電圧（Vdd)によってハイレベル (Vdd)になり、 nチヤ ネル MOS FET224はオンとなるので、ワード線 230はローレベル (Vnn)にドライブ され、ワード線 230につながったセル'トランジスタのゲートはオフのままである。
[0020] この回路でドライバ 230、 232に対する電源電圧（Vpp)、およびドライバ 230、 232 、 234に対するロー側電源電圧（Vnn)は、それぞれ図 1の Vppポンプ 130、および Vn nポンプ 132から供給される。 Vppポンプ 130および Vnnポンプ 132はメモリ'セル -ァ レイ 104、 106の外側の周辺部分に配置され、メタルの配線 140、 142を通じて口一' アドレス ·デコーダ 100内の Vpp供給線および Vnn供給線にそれぞれ結線されて 、る
[0021] ここでワード線回路 102における消費電流について検討する。ワード線回路 102で はハイ側電源電圧を Vpp、ロー側電源電圧を Vnnとしているので、メモリ'セルのァク セスにお 、て消費される電流（Iw)は図 1に示すように Vppポンプ 130から Vnnポンプ 132に流れる。 Vppポンプ 130および Vnnポンプ 132も通常はメモリ'チップの内部電 源 (Vdd)力 発生させるので、この電流 Iwは結局内部電源 (Vdd)力もの電流となる。 Vppポンプ 130および Vnnポンプ 132の百分比で表した効率をそれぞれ Evp、 Ενηと すれば、それらの逆数を Iwに掛けて、足し合わせた値である
Iw(l/Evp+ 1/Evn) [式 1]
の電流が Vddの電源力 グラウンドに流れ、これがメモリ'チップのワード線回路 102 での総消費電流となる。 Evp、 Ενη共に通常 0.5以下の数値であるので、それらの逆 数は 2以上になり、この消費電流は実際にワード線回路 102で必要な電流 Iwの数倍 にもなる。
[0022] 一般に Vppポンプ 130および Vnnポンプ 132はメモリ'チップの周辺に置かれるが、 それら力も供給されて実際に動作するワード線回路 102はメモリ'チップの中央の口 一'アドレス 'デコーダ 100の中にあり、配線の抵抗値もかなり高い。図 1にこの配線 抵抗を示すが、実際に動作する所での十分なワード線のハイレベルおよびローレべ ルを確保するためには、ポンプでは配線抵抗での低下を考慮して高めの電圧にしな ければならず、これも余分な電流消費を生じる原因となる。
[0023] この従来技術のワード線回路 102での大きな消費電流を低減するため、本発明で はまず、 Vppポンプ 130、 Vnnポンプ 132によって供給されている回路の動作モード に着目する。一般に Vppポンプ 130、 Vnnポンプ 132ともワード線回路だけのために あり、他の回路では一切使用されていない。両ポンプともその目的は、メモリ'セルへ のアクセス時にそのメモリ'セルに係るワード線の電圧レベルを Vppに上げ、その後 V nnに戻すことと、アクセスがな 、時にはそのワード線の電圧レベルを Vnnにしておくこ とという二つの動作のためである。従来技術では、ポンプはレギュレーターと同じよう にフィードバック回路で電圧を制御している。従って、 Vppではアクセスが来て電流を 消費すると電圧レベルが低下し、予め設定したレベル以下になるとポンプの制御回 路がキャパシターで電荷を供給する動作を開始し、何回かそれを繰り返して電流消 費で下がった電圧レベルを元のレベルに戻そうとする。アクセスが終了すると、電流 が使われなくなるので電圧レベルが上昇して来る力 これも予め設定したレベル以上 になると制御回路はキャパシターによる電荷供給を止める。キャパシターのポンプ動 作は 25〜30nsに一回という比較的遅いサイクル時間である。この様に Vppレベルは 予め設定した二つのレベル間を行き来するリップルを持って平均的に望む DCレべ ルに制御されて 、る。これは生じた結果に対してそれを補正すると 、う典型的な負帰 還制御である。
[0024] ところが、実際のワード線回路 102では、外部からのアクセスやリフレッシュは、共に アクセス開始の要求 (コマンド）が出て力もワード線が駆動される（即ち、実際にァクセ スが開始する）まで少なくとも 10nsは遅れており、 Vppの供給において大きな電流を 必要とするタイミングは十分に予知出来る。 Vimの供給において大きな電流を必要と するのはアクセスが終了してワード線の電圧レベルが Vnnに戻る時であり、これもタイ ミングは十分に予知出来る。従って、 Vppおよび Vimの供給に関して、従来技術のよ うに、生じた結果に対処する方法、即ち電流が流れたため電圧レベルが下がったと V、う結果を受けてこれに対処してポンプを駆動して電圧を戻し、また電流が流れなく なったため電圧レベルが上がるという別の結果を受けてそれに対処してポンプを止 めるという動作をとるのではなぐ予め電流が流れるタイミングが分力つているので、そ のタイミングで必要な電流を供給することで、そもそも電圧レベルが下がると!ヽぅ結果 は生じな!/、し、その後電圧レベルが上がると!、う別の結果も生じな 、。
[0025] 本発明の実施形態では、上述の原理に基づいた回路構成を提案する。即ち、本発 明の実施形態によれば、メモリ'セルへのアクセスが無いときにワード線 230の電圧レ ベルを Vnnに保持するために必要であるので、従来技術に係る Vppポンプ 130およ び Vnnポンプ 132そのものはそのまま使用し、アクセスがあつたときに必要なタイミン グで必要な量の電流を局所的に効率よく供給するための回路を追加することで、ポ ンプの制御回路は電圧レベルの変動を感知せず、結果的に効率の悪!、ポンプを殆 ど動作させることがないので、アクセスがあつたときのワード線回路 102の動作電流を 大幅に低減することができる。
[0026] 前述の、アクセスが来たら必要なタイミングで必要な電流を供給するための回路は 、高 、電圧 (即ち Vpp)や負電圧 (即ち Vnn)をメモリ ·チップの内部電圧から発生する ことで当該電流を供給しなければならな 、ものであり、キャパシターを用いたブースト 方式を使用することになるので、ローカル 'ブースト回路と呼ぶ。 [0027] 初めに、このローカル 'ブースト回路の原理について説明する。まず、ワード線にハ ィレベルの電圧を供給する場合の電荷の転送の原理を説明する。図 3は、ローカル' ブースト回路による電荷の転送の原理を示したものである。この回路は、ブースト'キ ャパシタ 302 (静電容量： Cb)と、その両電極を様々な電圧レベルへ接続する切り替 え用スィッチ SW1および SW2と力も成る。ここで発生した電圧を使用するワード線回 路 102のハイ側電源電圧用の電極を ERws308とし、ワード線回路 102にはここを通 じて流れる電流に係る寄生容量 310 (静電容量： Cw)が存在する。寄生容量 310に は、先につながるワード線の容量の他に、各種配線の容量およびノードの接合容量 等が考えられる。 ERsup312はブースト'キャパシタ 302への充電用電極 (供給電圧 レベル: Vsup)で、通常はチップの内部電圧（Vdd)である。 ERpul314はブースト'キ ャパシタ 302の低電位側の電極を持ち上げるための電極 (供給電圧レベル: Vpul)で ある。初めに、図 3 (a)に示すように SW1を電極 ERsup側に、 SW2をグラウンド側に 接続してブースト'キャパシタ 302への充電を行う。ワード線回路 102の電極 ERws30 8での電圧レベルはローであり、簡単のため 0Vとしておく。従って、ブースト'キャパシ タ 302には Cb'Vsupの電荷が貯まり、寄生容量 310には電荷は無い。
[0028] 次に、図 3 (b)〖こ示すように、 SW1を電極 ERws308側に、 SW2を電極 ERpul側に する事によってブースト'キャパシタ 302に貯まっていた電荷は寄生容量 310へチヤ ージ ·シェアリングにより転送され、ブースト ·キャパシタ 302と寄生容量 310の共通ノ ードとなった電極 ERws308における電圧レベルを Vxとすれば、元の電荷 Cb'Vsup は、ブースト'キャパシタ 302に貯まる Cb' (Vx— Vpul)の電荷と、寄生容量 310に貯 まる Cw'Vxの電荷とに分かれる。この Vxは電極 ERws308に生じ、これが実際には ワード線回路 102におけるワード線のハイレベル電圧である Vppとなる。 Cb/Cw=K とおけば、
Vx = K · (Vsup + Vpul)/(K + 1) ..... [式 2]
となる。寄生容量 310に転送された電荷 Qtrは Cw'Vxなので、
Qtr=CwK-(Vsup+Vpul)/(K+ l) ..... [式 3]
となる。
[0029] その後、図 3 (c)に示すように、この回路をリセットするために SW1をオープンにし S W2をグラウンド側にすることで、次のアクセスでのブースト'キャパシタ 302への充電 の準備が整う。この時、ブースト'キャパシタ 302の低電位側電極の電圧レベルは Vp ulから 0Vに下がるので、その高電位側電極の電圧レベルを Vrとすると、
Vr = (Vx Vpul) = (K · Vsup Vpul)/(K + 1) ..... [式 4]
となる。ブースト ·キャパシタ 302への次の充電は SW1を再び電極 ERsup312側に接 続して行うので、電極 ERsup312から充電される電荷 Qinは
Qin = Cb - (Vsup - Vr) = Cb - (Vsup + Vpul)/(K + 1) ..... [式 5]
となる。図 3 (a)に示した最初の充電はブースト'キャパシタ 302の両端に電圧がかか つてない状態からのものである力 2回目以降は Vrの電圧レベルが残った状態から の充電となり、これが実際には毎回必要な充電電荷である。ここで、 K=CbZCwな ので Qinと Qtrとは等しくなる。つまり、毎回充電した電荷 Qinは全て、寄生容量 310へ 転送される電荷 Qtrとなる。
[0030] 次に、このローカル ·ブースト回路における電荷の転送効率を考える。転送される電 荷は Qtrであり、ブースト'キャパシタ 302によるブースト動作において必要となる電荷 は、ブースト'キャパシタ 302への充電電荷 Qin (これは Qtrに等しい）と、これ以外のも のとしては回路動作によるものがあり、その主なものはブースト'キャパシタ 302の低 電位側電極の電圧レベルを Vpulに持ち上げる電荷である。つまり、ブースト'キャパ シタ 302の低電位側電極とグラウンドの間のキャパシタに対する充電電流であり、こ の静電容量は Cbより小さいが Cbに比例することから 1より小さい比例定数を Rcとする と、充電電荷は Rc'Cb'Vpulとなる。これは、ローカル 'ブースト回路で消費される電 流は、ブースト'キャパシタ 302への充電電流以外では、ブースト'キャパシタ 302の 低電位側電極の電圧レベルを Vpulに持ち上げるための電流が多くを占めることを意 味するので、ローカル ·ブースト回路の大まかな転送効率を Qefとすると、
Qef =Qtr/(Qin+Rc-Cb-Vpul) ..... [式 6]
となる。 Qin = Qtrを用いてこの式を整理すると、
Qef= 1/(1 +Rc-(K+ 1)· Vpul/(Vsup+Vpul) ) ..... [式 7]
となる。
[0031] 次に、上述のこれらの式から最適な回路方式を求める。まず、 Vx、 Qefともに Vsup 、 Vpulが高いほど良いことがわかる力 Vsupはブースト'キャパシタ 302への大きな電 流を流すので単純にチップの内部電圧（例えば 1.65V)を使った方が良い。表 1は、 例えば 2.8Vのブースト電圧 Vxを Vsup= 1.65Vの内部電圧から得る場合に、 Vpulの 異なる値に対して K ( = Cb/Cw)の値がそれぞれどのようになるかを
Vx = K · (Vsup + Vpul)/(K + 1) = 2.8 ..... [式 8]
から求め、更にその Kと Vpulの値で Qel¾どの様な値になるかを [式 7]から求めて表 したものである。ここで、 [式 7]において Rcは 0.3と想定している。つまり、ブースト'キ ャパシタ 302の低電位側電極とグラウンドとの間の静電容量は Cbの 30%であると仮 定している。
[表 1]
Figure imgf000014_0001
表 1は、ブースト'キャパシタ 302の低電位側電極を持ち上げる電圧レベルである V pulを高くするほど Kが小さくて良ぐまた大ま力な電荷転送効率も良くなることを示し ている。即ち、一見 Vpulを大きくするとブースト'キャパシタ 302の低電位側電極の電 圧レベルを持ち上げる電荷が増え Qel¾S悪くなる様にも考えられるが、実際には が 小さくなる効果の方が大きぐ静電容量 Cbを小さくでき、 Qefは Vpulが高いほど良くな る。従って、効率良く少ない電流でローカル 'ブースト回路を働力せるには Vpulを出 来るだけ高くすれば良いことがわかる。仮に Vpulを Vppと同じ 2.8Vにすると、 Kは 1.7 となり、即ち Cbは Cwの 70%増程度で良いことになる力 Vpulカ モリ'チップの内部 電圧である 1.6V程度である場合は Cbを Cwの 5.6倍にする必要がある。即ち、 Qtrは 常に一定の値 Cw'Vx= 2.8 'Cwであることを考慮すると、この同じ値の電荷を転送す るのに Vpulが高!、ほどはる力に小さ!/、Cbで良!、ことを示して!/、る。
[0033] 以上の解析結果に基づいて、本発明の実施形態に係る構成について以下に説明 する。図 4は、本発明の実施形態に係る、ローカル 'ブースト回路 400が付加されたヮ ード線回路 420と Vppポンプ 404および Vnnポンプ 406とを備えたメモリ ·システム 41 0の構成を示すものである。ワード線回路 420内のワード線ドライバ回路 422の pチヤ ネル MOS FET424のソースに電圧を供給するソース ·ドライブ信号（SDV) 426を 駆動するドライバ 428へのハイ側電源電圧の供給線（電極）を ERws430 (電圧レべ ル: Vws)とし、ここにローカル 'ブースト回路 400が SW1を介して結線される。電極 E Rws430の電圧レベル Vwsは、ワード線 432がオフの時はローレベルになっており、 電極 ERws430からグラウンドに至る、ワード線回路 420内の各ワード線の静電容量 を含めた総静電容量 (上記記述における「寄生容量」に相当）を Cwとする。電源電圧 として Vppが供給されるものは図 2の従来技術の場合と同じであり、即ちロー 'アドレス •デコーダのデコーダ出力信号 RDout434をドライブするドライノく 436のハイ側電源 電圧は Vppポンプ 404から供給される Vppであり、またドライノ 428、 436、 438の口 一側電源電圧は Vnnポンプ 406から供給される Vnnである。
[0034] ドライバ 436のハイ側電源電圧が Vppポンプ 404から供給される Vppで良 、理由は 、ドライバ 436のハイ側電源ラインは非常に多くのデコーダ出力信号 (本実施形態の 場合 128本)をドライブすることになるが、実際の動作では、同時点にはその内の 1出 力（例えば RDout434)のみがハイからローになり、し力もこの出力は、先につながる 少数 (本実施形態の場合 8個）のワード線ドライバ回路内の FET (例えば、 pチャネル MOS FET424)のゲートをドライブするのみであり、ドライバ 436のハイ側電源電圧 Vppが Vppポンプ 404から供給されたとしても Vppポンプ 404からは殆ど電流が流れ ないためである。
[0035] 一方ソース'ドライブ信号（SDV)は、その先につながるワード線をロー力もハイまで ドライブするのに用いられ、ワード線はメモリ 'セル'アレイ 452内の非常に多数のメモ リ 'セルのセル'トランジスタのゲートにつながつているため電流を大きく消費するので
、当該ソース'ドライブ信号をドライブするドライノ 28のハイ側電源電圧は効率の悪 い Vppポンプ 404からでなぐ効率を最適化したローカル ·ブースト回路 400から供給 する。また、前述のようにローカル 'ブースト回路 400の最適化のため、ブースト'キヤ ノ ンタ 442 (静電容量： Cb)の低電位側電極の電圧レベルを持ち上げるための電極 に供給する電圧レベル（図 3でいうところの Vpul)は高いほどよいため、本実施形態で は Vppとしている。
[0036] 以上の様に、本発明に係る実施形態においては、 Vpp自体は従来技術と同じく Vp pポンプ 404で発生させて供給する力 この効率の悪 、ポンプからは出来るだけ電流 を流さず、殆どの電流供給はローカル ·ブースト回路 400に担わせるという方式を採 用する。
[0037] なお、ブースト ·キャパシタ 442の低電位側電極を Vppまで持ち上げるには、通常は Vppポンプ 404からの電流を使用するのである力 Vppポンプ 404からの電流を更に 減らす手段として、最初 OVからは nチャネル MOS FETのソース'フォロワ一（ドレイ ン接地型）回路で電圧レベルを持ち上げ、その後電圧レベルが上がってきたら Vpp ポンプ 404からの Vppに切り替える方式を採用することもできる。その理由は、ブース ト 'キャパシタ 442の低電位側電極とグラウンドとの間のキャパシターは、通常 nチヤネ ル MOS FETにおいてソースとドレインをショートした拡散層における容量と、反転し た N型チャンネル下で P型基盤との間で逆バイアスがかけられたディプリーション（De pletion)層における容量との並列容量力 なるため容量はもともと小さぐまた電圧が 高くなるほど更に小さくなるためである。
[0038] また、図 4の SW1には通常は nチャネル MOS FETのみで構成したソース'フォロ ヮー（ドレイン接地型）回路を用いるが、 nチャネル MOS FETの場合はゲート電圧を 非常に高くしないと十分なスィッチとして動作しないため、実際には Vddの 3倍もの電 圧をゲートにかける必要がある。本発明の実施形態によれば、この nチャネル MOS FETのみによるスィッチの代わりに、 N型基盤を常に Vppポンプ 404からの電圧で保 持した pチャネル MOS FETを採用することもでき、低抵抗で電荷移転ができるため 低電流となり、またゲートに高い電圧を必要としないため信頼性の観点からも有利で ある。
[0039] 図 4に示すように、ローカル.ブースト回路 400は各々の活性化するメモリ 'セル.ァ レイ 450、 452毎に置力れ、メモリ'チップに与えられる口一'アドレスをデコードするこ とにより事前にどこで電流が必要になる力 即ちどのローカル ·ブースト回路を活性ィ匕 するべきかが分力るため、そのローカル ·ブースト回路に対しての前述のブースト動 作を行う準備ができる。また、ローカル 'ブースト回路 400を使ってほとんどの電流を 必要なタイミングに必要な量だけ必要な場所で局所的に供給するので、 Vppポンプ 4 04および Vnnポンプ 406からそれぞれ実際に動作するワード線回路 420までの配線 抵抗は、あつたとしても問題にはならない。
[0040] 実際の設計においては、ワード線のハイレベル電圧として必要な Vppが得られるよ うに、推定したワード線回路 420内の各ワード線の静電容量を含めた総静電容量 Cw を基にブースト'キャパシタ 442の Cbの値を決める力 上述の様に Vppからいくらか電 流が使われるので、それをも補うように Cb等の値の最適化を行うことで、 Vppポンプ 4 04の制御回路がセンスして 、る電圧レベルが下がることが無 、ようにすることができ 、 Vppポンプをほとんど動作させることがなぐその結果ワード線回路 420での消費電 流を大きく低減することができる。 1024本のワード線力もなる図 4のワード線回路 42 0の例では、 1本のソース'ドライブ信号 426にっき 128個のワード線ドライバ回路が つながっているので、ソース'ドライブ信号 1本当たりのワード線回路 420での容量は 、ワード線 1本あたりの容量の 128本分で約 2pF程度であるので、 Vpulを 2.8Vの Vpp にすれば、表 1により Cbは Cwの 1.7倍となり、余裕をみて 2倍としても Cbは 4pFで済 むことになり、低電流および小面積で必要な電圧および電流を供給することができる
[0041] 次に、本発明の実施形態に係る構成に基づく詳細な動作ステップについて以下に 説明する。最初に、ワード線の電圧レベルを Vppにする際の動作について説明する。 図 5 (a)〜（c)は、本発明の実施形態に基づぐワード線回路 500に対する Vpp用口 一カル'ブースト回路 502の動作ステップを示したものであり、また図 6 (a)〜（c)は、 図 5 (a)〜（c)のそれぞれに対応付けて、ワード線 510の電圧レベルの推移をタイミン グ ·チャートで示したものである。 [0042] 当該メモリ'システム（実際にはそのメモリ'システムにおけるメモリ'セル 'アレイ）に 対するアクセス開始要求があったこと、即ち例えば、ロー ·アドレス ·デコーダ（図示せ ず）によるロー 'ァドレスのデコードが開始されたことに応答して、所定のタイミング（図 6 (a)で TOに当たる時刻）で、図 5 (a)に示すように、 SW3をオープンにして、 SW1を 電極 ERsup522側に、 SW2をグラウンド側にすることで、 Vpp用ブースト'キャパシタ 5 24 (静電容量: Cb)を充電する。これは、ロー 'アドレス'デコーダによってワード線 (W L) 510が選択されるのに合わせて Vpp用ブースト'キャパシタ 524によるブーストを開 始するための準備状態にするためである。電極 ERws512の電圧レベルは Vnnである ためワード線 510はローレベル（Vnn)であり、 RDout514は Vppポンプで発生させた Vppで直接バイアスされている。 Vppポンプ 506および Vpp用ローカル 'ブースト回路 502の間の結線とグラウンドとの間にはディカップリング'キャパシター 520 (静電容量 ： Cdp)が存在し、 nF程度のオーダーの非常に大きな容量を持つ。
[0043] Vpp用ブースト'キャパシタ 524への充電が完了した後、前記アクセス開始要求に 基づいて口一'アドレス 'デコーダによる口一'アドレスのデコードが確定して、ワード線 回路 500が属する方のメモリ ·セル ·アレイが指定され、特定のメモリ ·セルに対する実 際のアクセスが開始したことに応答して、所定のタイミング（図 6 (b)で T1に当たる時 刻）で、図 5 (b)に示すように、 SW1を電極 ERws512側にし、その後 SW2を Vppポン プ 506の出力側にして電圧レベルを Vppにする。これにより、ブースト'キャパシタ 52 4から電荷が放電されて電極 ERws512に供給され、電極 ERws512の電圧レベルは ワード線回路 500内の各ワード線の静電容量を含めた総静電容量 Cwと Cbとで決ま る電圧レベル (Vppより少し高めの電圧レベル）に上昇し、口一'アドレス 'デコーダに よってワード線 510が選択されたとすると、ワード線 510を上記電圧レベルと同じレべ ルまで昇圧させることが可能となり、ワード線 510がつながるメモリ'セルからのデータ 読み出し動作ができる。
[0044] Vpp用ブースト'キャパシタ 524からの放電の後、当該メモリ'セルに対するアクセス が継続中の所定のタイミング（図 6 (b)で T2に当たる時刻）において、 SW3を閉じて V ppポンプ 506の出力側につなぐ。これは、 Vppポンプ 506から失われた電荷を Vpp用 ローカル ·ブースト回路 502にお!/、て!/、くらか高めに設定された電圧から補うため、お よび、ページモードなどの様に長い時間ワード線 510をハイレベルにしておく必要が ある場合に電流リークがあったことで電圧レベルが下がるのを防ぐためである。リーク するのは一般的に少ない電流で、これがあっても、大きな容量 Cdpのディカップリング 'キャパシター 520から供給されるので、直ちに Vppの値が下がってポンプアップ動 作が開始されるようなことは無い。
[0045] 更にその後、当該メモリ'システムに対するアクセス終了要求があるより前の所定の タイミング（図 6 (c)で T3に当たる時刻）において、図 5 (c)に示すように、 SW3をォー プンにし、それ以後 SW1をオープンにし SW2をグラウンドにして Vpp用ブースト'キヤ パシタ 524の低電位側電極の電圧レベルをグラウンドにするすることで、 Vpp用ブー スト .キャパシタ 524への再度の充電のために Vpp用ブースト ·キャパシタ 524の両電 極における電圧レベルを初期化（リセット）する。電極 ERws512はどこにもつながって なぐまたワード線 510はハイレベル状態のままであるため、電極 ERws512は Vppに 充電されたままである。なお、以上の図 6 (a)〜（c)のタイミングでは Vnn用ローカル' ブースト回路 504は何も動作しな!、。
[0046] 本発明の実施形態に係る構成に基づく詳細な動作ステップについて、次にワード 線の電圧レベルを Vnnに戻す際の動作について説明する。図 7 (a)〜（c)は、本発明 の実施形態に基づく、ワード線回路 500に対する Vnn用ローカル ·ブースト回路 504 の動作を示したものであり、また図 8 (a)〜（c)は、図 7 (a)〜（c)のそれぞれに対応付 けて、ワード線 510の電圧レベルの推移をタイミング 'チャートで示したものである。
[0047] 当該メモリ'システムに対するアクセス終了要求があったこと、即ち例えば、ロー 'ァ ドレス.デコーダによるロー.アドレスのデコードが終了したことに応答して、所定のタイ ミング（図 8 (a)で T4に当たる時刻）で、図 7 (a)に示すよう〖こ、 SW4を電極 ERws512 側にし、 SW5をグラウンド側にする。これにより、ワード線回路 500内の各ワード線の 静電容量を含めた総静電容量 Cwに充電された電荷が Vnn用ブースト'キャパシタ 53 0 (静電容量： Cn)へ充電される。グラウンドと Vnnポンプ 508の出力との間にもディ力 ップリング 'キャパシター 532 (静電容量： Cdn)が存在し、やはり nF程度のオーダー の大きな容量を持つ。電極 ERws512から Vnn用ブースト'キャパシタ 530への充電に よって生じる Cwと Cnの間のチャージ 'シェアリングで、電極 ERws512における電圧レ ベルは Vppから下がり始め、ほぼ同時に、アクセス終了要求に基づくワード線 510の 非選択に従って図 8 (a)のタイミング ·チャートに示すようにワード線 510の電圧レべ ルも下がり始める。
[0048] Vnn用ブースト'キャパシタ 530への充電が完了した後、非選択になったワード線の 電圧レベルがローレベルとなって実際のアクセスが終了する前の所定のタイミング（ 図 8 (b)で T5に当たる時刻）において、図 7 (b)に示すように、 SW4をグラウンド側に し、 SW5を Vnnポンプ 508の出力側にして Vnn用ブースト'キャパシタ 530の低電位 側電極の電圧レベルを Vnnにする。これにより、 Vnn用ブースト'キャパシタ 530に貯 まった電荷が Vnnポンプ 508に供給される。このタイミングは、ワード線 510が非選択 になった（即ち、 T4ですでに非選択になっている）ことで、 RDout514と WLr518が ハイレベルになり、ワード線 510の電圧レベルが Vnnに引き下げられて行く力 この引 き下げる動作に必要な電荷が Vnn用ブースト'キャパシタ 530からのブーストで供給さ れ、しかも元々 Vnn用ブースト ·キャパシタ 530に充電した電荷は電極 ERws512に貯 まった電荷の再利用であるので、電源力 の充電電流によるものではぐ効率の高い 動作となる。
[0049] その後、非選択になったワード線の電圧レベルがローレベル (Vnn)となって実際の アクセスが終了したことに応答して、所定のタイミング（図 8 (c)で T6に当たる時刻）で 、図 7 (c)に示すように、 SW4をオープンにし、 SW5をグラウンドにして Vnn用ブース ト 'キャパシタ 530の低電位側電極の電圧レベルをグラウンドにするすることで、 Vnn 用ブースト ·キャパシタ 530への再度の充電のために Vnn用ブースト ·キャパシタ 530 の両電極における電圧レベルを初期化（リセット）する。
[0050] 以上で全ての動作ステップが終了し、当該メモリ'システムに対する次のアクセス開 始要求、即ち例えば、口一'アドレス 'デコーダへの口一'アドレスの入力によるデコー ド開始があると、再度図 5 (a)からの状態を繰り返す。この様に、 Vnn用ローカル ·ブー スト回路 504側が Vpp用ローカル ·ブースト回路 502側で生じた電荷を再利用して、 必要なタイミングでそこから電荷を供給することで高い効率が得られること、また、 Vpp および Vnnへのドライブにお!/、ては、 Vppポンプ 506および Vnnポンプ 508が殆ど動 作せず、それぞれ Vpp用ローカル 'ブースト回路 502および Vnn用ローカル 'ブースト 回路 504から電流がほとんど供給されることから、ワード線回路 500における消費電 流の大幅な低減ィ匕が達成できる。
[0051] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されないことは言うまでもない。上記実施の形態に 、多様な変更または改良を加えることが可能であることが当業者に明らかである。また その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、 特許請求の範囲の記載から明らかである。
図面の簡単な説明
[0052] [図 1]従来技術における DRAMチップの構成図を表す。
[図 2]ワード線回路の詳細な回路例を示す。
[図 3]ローカル 'ブースト回路による電荷の転送の原理を示す。
[図 4]本発明の実施形態に係る、ローカル ·ブースト回路が付加されたワード線回路と Vppポンプおよび Vnnポンプとを備えたメモリ ·システムの構成を示す。
[図 5]本発明の実施形態に基づぐワード線回路に対する Vpp用ローカル ·ブースト回 路の動作ステップを示す。
[図 6]ワード線の電圧レベルの推移を図 5に対応してタイミング 'チャートで示す。
[図 7]本発明の実施形態に基づぐワード線回路に対する Vnn用ローカル.ブースト回 路の動作ステップを示す。
[図 8]ワード線の電圧レベルの推移を図 7に対応してタイミング 'チャートで示す。

Claims

請求の範囲
[1] メモリ'セル 'アレイと、
前記メモリ'セル ·ァレイに対するアクセス開始要求およびアクセス終了要求のいず れかを受け取って前記メモリ 'セル'アレイへのアクセスを制御する、アクセス制御回 路と、
前記アクセス開始要求に応答して予め充電した電荷を、前記アクセス制御回路に 供給して、前記アクセス制御回路をメモリ'アクセス用の低電圧からメモリ'アクセス用 の高電圧に駆動させるための、高電圧供給ブースト回路と
を備えるメモリ'システム。
[2] 前記アクセス終了要求に応答して、前記アクセス制御回路を前記高電圧から前記 低電圧に切り換える際の過剰な電荷を吸収するための、低電圧供給ブースト回路 をさらに備える、請求項 1に記載のメモリ'システム。
[3] 前記高電圧供給ブースト回路は、
前記アクセス開始要求に応答して第 1の参照電圧の供給源から予め充電した電荷 を、前記アクセス制御回路における前記高電圧の供給源に放電するための、高電圧 ブースト用キャパシタと、
前記充電時には前記高電圧ブースト用キャパシタの一方の電極を前記第 1の参照 電圧の前記供給源に接続し、前記放電時には前記一方の電極を前記アクセス制御 回路における前記高電圧の前記供給源に接続し、その他の時には前記一方の電極 をオープンにする、第 1の半導体スィッチと、
前記充電時には前記高電圧ブースト用キャパシタの他方の電極をグラウンドに接 続し、前記放電時には前記他方の電極を第 2の参照電圧の供給源に接続し、その他 の時には前記他方の電極をグラウンドに接続する、第 2の半導体スィッチと を備える、請求項 2に記載のメモリ'システム。
[4] 電源電圧から前記高電圧を生成し供給する高電圧発生回路をさらに備え、
前記高電圧供給ブースト回路は、
前記高電圧ブースト用キャパシタの前記一方の電極を、前記高電圧発生回路の高 電圧供給源に接続して、前記一方の電極から前記高電圧発生回路に電荷を補填す るための、第 3の半導体スィッチ
をさらに備える、請求項 3に記載のメモリ'システム。
[5] 電源電圧から前記低電圧を生成し供給する低電圧発生回路をさらに備え、
前記低電圧供給ブースト回路は、
前記アクセス終了要求に応答して予め前記アクセス制御回路における前記高電圧 の前記供給源から充電した電荷を、前記低電圧発生回路の低電圧供給源を介して 放電するための、低電圧ブースト用キャパシタと、
前記充電時には前記低電圧ブースト用キャパシタの一方の電極を前記アクセス制 御回路における前記高電圧の前記供給源に接続し、前記放電時には前記一方の電 極をグラウンドに接続し、その他の時には前記一方の電極をオープンにする、第 4の 半導体スィッチと、
前記充電時には前記低電圧ブースト用キャパシタの他方の電極をグラウンドに接 続し、前記放電時には前記他方の電極を前記低電圧発生回路の前記低電圧供給 源に接続し、その他の時には前記他方の電極をグラウンドに接続する、第 5の半導体 スィッチと
を備える、請求項 4に記載のメモリ'システム。
[6] 前記メモリ 'セル'アレイは、 nチャネル MOS FETから構成される DRAMのメモリ · セノぃアレイであり、
前記アクセス制御回路は、前記メモリ'セル 'アレイを構成するセル'トランジスタの ゲートにつながる複数のワード線を駆動するワード線回路である、
請求項 5に記載のメモリ ·システム。
[7] 前記第 1の参照電圧は電源電圧を含み、
前記第 2の参照電圧は前記高電圧を含み、
前記第 2の参照電圧は、前記高電圧発生回路の前記高電圧供給源から供給され る、
請求項 5に記載のメモリ ·システム。
[8] 前記高電圧発生回路および前記低電圧発生回路は、いずれもチャージ ·ポンプ回 路カもなる、請求項 5に記載のメモリ'システム。
[9] メモリ'システムにおいて、メモリ'セル 'アレイに対するアクセス開始要求およびァクセ ス終了要求のいずれかを受け取って前記メモリ 'セル'アレイへのアクセスを制御する アクセス制御回路に対して、メモリ'アクセス用の高電圧およびメモリ'アクセス用の低 電圧による駆動のために電圧供給ブースト回路によって電圧を供給する方法であつ て、
前記アクセス開始要求に応答して、前記電圧供給ブースト回路に電荷を充電する 第 1の充電ステップと、
前記充電が完了した後、前記充電された電荷を放電して前記アクセス制御回路に 供給する第 1の放電ステップと、
前記放電後の残留電荷を前記電圧供給ブースト回路に保持したまま再度の充電 のために初期化する第 1の初期ィ匕ステップと
を有する方法。
[10] 前記アクセス終了要求に応答して、前記アクセス制御回路から前記電圧供給ブー スト回路に電荷を充電する第 2の充電ステップと、
前記充電が完了した後、充電した前記電荷を放電する第 2の放電ステップと、 前記放電後の残留電荷を前記電圧供給ブースト回路に保持したまま再度の充電 のために初期化する第 2の初期ィ匕ステップと
をさらに有する、請求項 9に記載の方法。
[11] 前記電圧供給ブースト回路は高電圧ブースト用キャパシタを備え、
前記第 1の充電ステップは、
前記アクセス開始要求に応答して、前記高電圧ブースト用キャパシタの一方の電極 を第 1の参照電圧の供給源に接続するステップと、
前記高電圧ブースト用キャパシタの他方の電極をグラウンドに接続するステップと を有し、前記第 1の放電ステップは、
前記充電が完了した後、前記アクセス開始要求に基づくアクセス開始に応答して、 前記一方の電極を前記アクセス制御回路における前記高電圧の供給源に接続する ステップと、
前記接続の後、前記他方の電極を第 2の参照電圧の供給源に接続するステップと を有し、前記第 1の初期ィ匕ステップは、
前記放電の後、前記アクセス終了要求の前の所定のタイミングにおいて、前記一方 の電極をオープンにするステップと、
前記他方の電極をグラウンドに接続するステップと
を有し、
前記放電後の残留電荷を前記高電圧ブースト用キャパシタに保持したまま前記他方 の電極の電圧レベルをグラウンドにして再度の充電のために初期化することを特徴と する、
請求項 10に記載の方法。
[12] 前記メモリ'システムは、電源電圧から前記高電圧を生成し供給する高電圧発生回 路をさらに備え、
前記第 1の放電ステップの後、前記第 1の初期ィヒステップの前の所定のタイミングで 、前記高電圧ブースト用キャパシタの前記一方の電極を、前記高電圧発生回路の高 電圧供給源に接続して、前記一方の電極から前記高電圧発生回路に電荷を補填す るステップと、
前記補填するステップの後、前記第 1の初期ィ匕ステップの以前の所定のタイミング で、前記一方の電極の、前記高電圧発生回路の前記高電圧供給源への接続を解除 するステップと
をさらに有する、請求項 11に記載の方法。
[13] 前記電圧供給ブースト回路は低電圧ブースト用キャパシタをさらに備え、
前記メモリ'システムは、電源電圧から前記低電圧を生成し供給する低電圧発生回 路をさらに備え、
前記第 2の充電ステップは、
前記アクセス終了要求に応答して、前記低電圧ブースト用キャパシタの一方の電極 を前記アクセス制御回路における前記高電圧の前記供給源に接続するステップと、 前記低電圧ブースト用キャパシタの他方の電極をグラウンドに接続するステップと を有し、前記第 2の放電ステップは、
前記充電が完了した後、前記アクセス終了要求に基づくアクセス終了の前の所定 のタイミングにお 、て、前記一方の電極をグラウンドに接続するステップと、 前記他方の電極を、前記低電圧発生回路の低電圧供給源に接続するステップと、 を有し、前記第 2の初期ィ匕ステップは、
前記アクセス終了に応答して、前記一方の電極をオープンにするステップと、 前記他方の電極をグラウンドに接続するステップと
を有し、
前記放電後の残留電荷を前記低電圧ブースト用キャパシタに保持したまま前記他方 の電極の電圧レベルをグラウンドにして再度の充電のために初期化することを特徴と する、
請求項 12に記載の方法。
[14] 高電圧と低電圧の少なくとも 2値の電圧による内部回路の駆動を必要とする対象シス テムに対して、電圧を供給するための装置であって、
前記対象システムに対する前記高電圧による駆動の開始要求に応答して予め充電 した電荷を、前記対象システムに供給して、前記対象システム内の前記内部回路を 前記低電圧から前記高電圧に駆動させるための、高電圧供給ブースト回路と、 前記対象システムに対する前記高電圧による駆動の終了要求に応答して前記対 象システムの前記内部回路を前記高電圧から前記低電圧に切り換える際の過剰な 電荷を吸収するための、低電圧供給ブースト回路と
を備える装置。
[15] 高電圧と低電圧の少なくとも 2値の電圧による内部回路の駆動を必要とする対象シス テムに対して、電圧供給ブースト装置によって電圧を供給する方法であって、 前記対象システムに対する前記高電圧による駆動の開始要求に応答して、前記電 圧供給ブースト装置に電荷を充電する第 1の充電ステップと、
前記充電が完了した後、前記充電された電荷を放電して前記対象システムに供給 する第 1の放電ステップと、
前記放電後の残留電荷を前記電圧供給ブースト回路に保持したまま再度の充電 のため初期化する第 1の初期ィ匕ステップと、
前記対象システムに対する前記高電圧による駆動の終了要求に応答して、前記対 象システム力 前記電圧供給ブースト回路に電荷を充電する第 2の充電ステップと、 前記充電が完了した後、充電した前記電荷を放電する第 2の放電ステップと、 前記放電後の残留電荷を前記電圧供給ブースト回路に保持したまま再度の充電 のために初期化する第 2の初期ィ匕ステップと
を有する方法。
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