JP2001014846A - 半導体集積回路および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップサイズや消費電流を増大することな
く、出力ノードを所望の電圧にまで下げることが可能な
半導体集積回路を提供する。 【解決手段】 本発明の半導体集積回路は、PMOSトラン
ジスタＱ１，Ｑ２と、NMOSトランジスタＱ３とを備えて
いる。PMOSトランジスタＱ１のソース端子は出力ノード
OUTに接続され、ドレイン端子は接地端子に接続されて
いる。PMOSトランジスタＱ２のソース端子には外部電源
電圧Ｖccが印加され、ドレイン端子は出力ノードOUTに
接続されている。PMOSトランジスタＱ３のソース端子は
出力ノードOUTに接続され、ドレイン端子には負電圧発
生回路から出力された負電圧φLが印加される。出力ノ
ードOUTを負電圧φLにまで下げる際、いったん出力ノー
ドOUTを接地端子と短絡するため、出力ノードOUTの寄生
容量に蓄積された電荷を迅速に接地端子に引き出すこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、接地電圧よりも低
い負電圧を生成する半導体集積回路および半導体記憶装
置に関し、例えば、ＤＲＡＭ(Dynamic Random Access M
emory)内のトランジスタのゲート端子に負電圧を印加す
る場合などを対象とする。

【０００２】

【従来の技術】現在のＤＲＡＭは、チップ内部で複数の
異なる電圧レベルの電圧を必要としている。チップに外
部から複数の異なる電圧レベルの電圧を供給することも
考えられるが、外部電源回路の構成が複雑になるため、
望ましくない。そこで、チップには一種類の電源電圧を
供給し、チップ内部で複数の異なる電圧レベルの電圧を
生成するのが一般的である。

【０００３】例えば、標準的なＤＲＡＭチップの内部に
は、複数の異なる電圧レベルの電圧を発生する電圧発生
回路が設けられている。電圧発生回路は、基板電圧やウ
ェル電圧を発生する基板電圧発生回路、メモリの内部電
源電圧を発生する内部電源電圧発生回路、および内部基
準電圧を発生する基準電圧発生回路などで構成される。

【０００４】内部電源電圧発生回路は、外部電源電圧に
対する集積回路の動作マージンの向上や信頼性の確保を
目的とするものであり、昇圧回路、降圧回路、および負
電圧発生回路などで構成される。

【０００５】昇圧回路は、外部電源電圧の低電圧化に伴
って設けられたものであり、昇圧回路で生成された昇圧
電圧は、例えば、ワード線駆動回路、ビット線対を所定
電圧に充電するためのイコライズ回路、センスアンプ、
および接続回路内のトランジスタのゲート電圧を制御す
るために用いられる。

【０００６】一方、降圧回路は、昇圧回路とは逆に、外
部電源電圧よりも低い電圧をチップ内で生成するもので
ある。降圧回路で生成された降圧電圧を利用することに
より、消費電流を抑制できるとともに、外部電源電圧の
変動に対する影響を受けにくくなる。

【０００７】また、負電圧発生回路は、ワード線駆動回
路やイコライズ回路などの低レベル電圧として用いられ
る。負電圧発生回路を設ける理由は次の理由で設けられ
る。微細化が進み、ゲート酸化膜が薄くなると、ゲート
電極に対して高電圧を印加できなくなる。このため、ト
ランジスタのしきい値を下げる必要があるが、単にしき
い値を下げるだけではトランジスタは正常に動作せず、
トランジスタの低レベル側電圧を負電圧にする必要があ
る。そこで、負電圧発生回路を設けて、トランジスタの
低レベル側電圧を負電圧にする。

【０００８】

【発明が解決しようとする課題】ところで、一般に、負
電圧発生回路の動作効率はあまり高くない。このため、
メモリの容量の増大に伴って、負電圧発生回路の負荷と
なるワード線駆動回路やイコライズ回路などの容量が大
きくなると、これら負荷に負電圧を供給する負電圧発生
回路の負担が大きくなる。実際には、負電圧発生回路が
本来出力すべき負電圧が一時的に上昇する等の不具合が
生じる。

【０００９】このような不具合を解消する一手法とし
て、負電圧発生回路の電流供給能力を大きくすることが
考えられる。しかしながら、負電圧発生回路の電流供給
能力を大きくすると、チップサイズや消費電流の増大を
招くため得策ではない。

【００１０】本発明は、このような点に鑑みてなされた
ものであり、その目的は、チップサイズや消費電流を増
大することなく、出力ノードを所望の電圧にまで下げる
ことが可能な半導体集積回路および半導体記憶装置を提
供することにある。を提供することにある。

【００１１】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、基準電圧端子の電圧レベル
よりも高い第１の電圧と前記基準電圧端子の電圧レベル
よりも低い第２の電圧とに基づいて、出力ノードの電圧
を設定する半導体集積回路において、前記出力ノードを
前記基準電圧端子の電圧レベルよりも高い正論理から前
記基準電圧端子の電圧レベルよりも低い負論理に切り換
える際、所定期間だけ前記出力ノードと前記基準電圧端
子とを短絡させた後に、前記出力ノードと前記第２の電
圧を供給する第２の電圧端子とを短絡させる切替制御回
路と、を備える。

【００１２】請求項１の発明では、出力ノードを正論理
から負論理に切り替える際、いったん出力ノードを基準
電圧端子に短絡させるようにしたため、出力ノードの寄
生容量に蓄積されている電荷を基準電圧端子に引き出す
ことができる。

【００１３】請求項２の発明では、第１〜第３の切替回
路の切替制御により、まず、所定期間だけ出力ノードと
基準電圧端子とを短絡させた後、出力ノードと第２の電
圧端子とを短絡させる。ここで、所定期間は、出力ノー
ドの寄生容量に蓄積されている電荷を基準電圧端子に引
き出せるのに十分な時間である。

【００１４】請求項３の発明では、第１〜第３の切替回
路の切替タイミングのばらつきを考慮に入れ、第１〜第
３の切替回路を切り替える際、オフセット期間（第１お
よび第２の期間）を設ける。

【００１５】請求項４の発明では、第１および第２の切
替回路を第１導電型のトランジスタ（例えば、PMOSトラ
ンジスタ）で構成し、第３の切替回路を第２導電型のト
ランジスタ（例えば、NMOSトランジスタ）で構成する。

【００１６】請求項５の発明では、第１および第３の切
替回路を第２導電型のトランジスタ（例えば、NMOSトラ
ンジスタ）で構成し、第２の切替回路を第１導電型のト
ランジスタ（例えば、PMOSトランジスタ）で構成する。

【００１７】請求項６の発明では、第１および第３の切
替回路と第２の切替回路との間に、第４の切替回路を設
けるため、第１〜第３の切替回路の切替制御が容易にな
る。

【００１８】請求項７の発明では、第１および第２の切
替回路を第１導電型のトランジスタ（例えば、PMOSトラ
ンジスタ）で構成し、第３および第４の切替回路を第２
導電型のトランジスタ（例えば、NMOSトランジスタ）で
構成する。

【００１９】請求項８の発明では、第１、第３および第
４の切替回路を第２導電型のトランジスタ（例えば、NM
OSトランジスタ）で構成し、第２のトランジスタを第１
導電型のトランジスタ（例えば、PMOSトランジスタ）で
構成する。

【００２０】請求項９の発明では、出力ノードの電圧を
第２の電圧から第１の電圧に切り替える際も、第１の電
圧から第２の電圧に切り替える際も、二段階に電圧を変
化させるため、迅速かつ精度よく所望の電圧に設定する
ことができる。

【００２１】請求項１０の発明では、ＤＲＡＭ内のイコ
ライザ信号発生回路やワード線駆動回路内に前記出力ノ
ードを設けるため、負論理側を負電圧（第２の電圧）に
することができ、ＤＲＡＭの消費電流を低減できる。

【００２２】

【発明の実施の形態】以下、本発明に係る半導体集積回
路および半導体記憶装置について、図面を参照しながら
具体的に説明する。以下では、ＤＲＡＭ内部のワード線
駆動回路やイコライズ回路などに利用可能な半導体集積
回路について説明する。

【００２３】（第１の実施形態）図１は本発明に係る半
導体集積回路の第１の実施形態の回路図、図２は図１の
回路の入出力信号のタイミング図である。図１の半導体
集積回路は、PMOSトランジスタ（第１および第２の切替
回路）Ｑ１，Ｑ２と、NMOSトランジスタ（第３の切替回
路）Ｑ３とを備えている。PMOSトランジスタＱ１のソー
ス端子は出力ノードOUT（出力端子）に接続され、ドレ
イン端子は接地端子に接続されている。PMOSトランジス
タＱ２のソース端子には外部電源電圧Ｖccが印加され、
ドレイン端子は出力ノードOUTに接続されている。PMOS
トランジスタＱ３のソース端子は出力ノードOUTに接続
され、ドレイン端子には不図示の負電圧発生回路から出
力された負電圧φLが印加されている。出力ノードOUT
は、例えばワード線を駆動するトランジスタのゲート端
子に接続される。

【００２４】図２は、トランジスタＱ１，Ｑ２，Ｑ３の
各ゲート端子に印加される電圧φ１，φ２，φ３と、出
力ノードOUTの電圧φp1とのタイミング図を示してい
る。

【００２５】以下、図２に基づいて、第１の実施形態の
動作を説明する。図２の時刻ｔ０〜ｔ１の間は、トラン
ジスタＱ２がオンして、トランジスタＱ１，Ｑ３がオフ
するため、出力ノードOUTは外部電源電圧Ｖccとほぼ同
じ電圧になる。

【００２６】時刻ｔ１〜ｔ２の間は、トランジスタＱ１
〜Ｑ３はいずれもオフするため、出力ノードOUTは時刻
ｔ１の時点の電圧Ｖccを保持する。

【００２７】時刻ｔ２〜ｔ３の間は、トランジスタＱ１
がオンして、トランジスタＱ２，Ｑ３がオフするため、
出力ノードOUTは接地端子と短絡状態になる。したがっ
て、出力ノードOUTの電圧は、接地電圧Ｖssに向かって
徐々に低下し、やがて接地電圧Ｖssに略等しくなる。

【００２８】時刻ｔ３〜ｔ４の間は、トランジスタＱ１
〜Ｑ３はいずれもオフするため、出力ノードOUTは時刻
ｔ３の時点の電圧Ｖssを保持する。

【００２９】時刻ｔ４〜ｔ５の間は、トランジスタＱ３
がオンして、トランジスタＱ１，Ｑ２がオフするため、
出力ノードOUTは負電圧発生回路の出力端子と短絡状態
になる。したがって、出力ノードOUTの電圧は、負電圧
φLに向かって徐々に低下し、やがて負電圧φLに略等し
くなる。

【００３０】時刻ｔ５〜ｔ６の間は、トランジスタＱ１
〜Ｑ３はいずれもオフするため、出力ノードOUTは時刻
ｔ５の時点の電圧φLを保持する。

【００３１】このように、第１の実施形態では、出力ノ
ードOUTを負電圧φLにまで下げる際、いったん出力ノー
ドOUTを接地端子と短絡するため、出力ノードOUTの寄生
容量に蓄積された電荷を迅速に接地端子に引き出すこと
ができる。したがって、その後に出力ノードOUTを負電
圧発生回路の出力端子と短絡させたときに、出力ノード
OUTから負電圧発生回路側に引き出すべき電荷量が少な
いため、出力ノードOUTを迅速に負電圧φLにまで下げる
ことができる。

【００３２】図３は図１のトランジスタＱ１〜Ｑ３のゲ
ート電圧φ１〜φ３を生成する信号発生回路（切替制御
回路）の回路図である。図３の信号発生回路は、インバ
ータIV１，IV２と、遅延回路１と、ANDゲートＧ１，Ｇ
２と、レベル変換回路２，３とを有する。

【００３３】インバータIV１は、入力信号φinの反転信
号ａを出力する。遅延回路１は、反転信号ａを遅延させ
た信号ｂを出力する。インバータIV２は、遅延回路１の
出力を反転した信号ｃを出力する。ANDゲートＧ１は、
入力信号φinがハイレベルになってから所定期間だけハ
イレベルになる信号ｄを出力する。ANDゲートＧ２は、
信号ｄがハイレベルに変化した時点から所定期間だけロ
ーレベルになる信号ｅを出力する。

【００３４】レベル変換回路２は、ANDゲートＧ１の出
力信号を、ハイレベルが外部電源電圧Ｖccになり、ロー
レベルが負電圧φLになるようにレベル変換を行う。

【００３５】レベル変換回路２は、トランジスタＱ11〜
Ｑ14を有する。トランジスタＱ11のソース端子には外部
電源電圧Ｖccが印加され、トランジスタＱ11のドレイン
端子はトランジスタＱ13のドレイン端子に接続され、ト
ランジスタＱ13のソース端子には負電圧発生回路の出力
電圧φLが印加される。トランジスタＱ12のソース端子
には外部電源電圧Ｖccが印加され、トランジスタＱ12の
ドレイン端子はトランジスタＱ14のドレイン端子に接続
され、トランジスタＱ14のソース端子には負電圧発生回
路の出力電圧φLが印加される。

【００３６】トランジスタＱ11のゲート端子にはANDゲ
ートＧ１の出力信号が入力され、その反転信号がトラン
ジスタＱ12のゲート端子に入力される。トランジスタＱ
11のドレイン電圧φ１が図１のトランジスタＱ１のゲー
ト端子に供給される。トランジスタＱ11のドレイン電圧
φ１は、ANDゲートＧ１の出力がローレベルの間のみ外
部電源電圧Ｖccになる。

【００３７】また、レベル変換回路３は、トランジスタ
Ｑ15〜Ｑ18を有する。トランジスタＱ15のソース端子に
は外部電源電圧Ｖccが印加され、トランジスタＱ15のド
レイン端子はトランジスタＱ17のドレイン端子に接続さ
れ、トランジスタＱ17のソース端子には負電圧発生回路
の出力電圧φLが印加される。トランジスタＱ16のソー
ス端子には外部電源電圧Ｖccが印加され、トランジスタ
Ｑ16のドレイン端子はトランジスタＱ18のドレイン端子
に接続され、トランジスタＱ18のソース端子は負電圧発
生回路の出力電圧φLが印加される。

【００３８】トランジスタＱ15のゲート端子にはANDゲ
ートＧ２の出力信号が入力され、その反転信号がトラン
ジスタＱ16のゲート端子に入力される。トランジスタＱ
16のドレイン電圧φ２が図１のトランジスタＱ３のゲー
ト端子に供給される。トランジスタＱ16のドレイン電圧
φ２は、ANDゲートＧ２の出力がローレベルの間のみ外
部電源電圧Ｖccになる。

【００３９】ところで、図２では、時刻ｔ１〜ｔ２、ｔ
３〜ｔ４（以下、休止期間と呼ぶ）の間は、すべてのト
ランジスタＱ１〜Ｑ３をオフさせている。この休止期間
は、トランジスタＱ１〜Ｑ３のオン・オフタイミングの
ずれを考慮に入れたものである。各トランジスタＱ１〜
Ｑ３にタイミングのずれがない場合には、休止期間をゼ
ロにしてもよい。

【００４０】（第２の実施形態）第２の実施形態は、一
部のトランジスタの導電型を第１の実施形態とは逆にし
たものである。

【００４１】図４は本発明に係る半導体集積回路の第２
の実施形態の回路図、図５は図４の回路の入出力信号の
タイミング図である。図４では、図１と共通する構成部
分には同一符号を付しており、以下では、相違点を中心
に説明する。

【００４２】図４の半導体集積回路は、トランジスタＱ
1a，Ｑ２，Ｑ３を備えており、トランジスタＱ1aの導電
型がｎ型である点を除いて、図１に示す半導体集積回路
と同様に構成され、各トランジスタの接続関係も図１と
同様である。

【００４３】トランジスタＱ1a，Ｑ２，Ｑ３のゲート端
子には、それぞれ電圧φ４，φ５，φ６が供給される。
電圧φ４，φ５，φ６は、図３に示した信号発生回路で
生成される。具体的には、図３の信号発生回路内のトラ
ンジスタＱ12のドレイン端子から電圧φ４が出力され、
トランジスタＱ16のドレイン端子から電圧φ５が出力さ
れ、インバータIV１の出力端子から電圧φ６が出力され
る。

【００４４】次に、図５のタイミング図に基づいて、図
４の回路の動作を説明する。時刻ｔ０〜ｔ１では、トラ
ンジスタＱ２のみがオンするため、出力ノードOUTの電
圧は外部電源電圧Ｖccになる。

【００４５】時刻ｔ１〜ｔ２では、トランジスタＱ1a，
Ｑ２，Ｑ３はいずれもオフするため、出力ノードOUTは
時刻ｔ１の時点の電圧を保持する。

【００４６】時刻ｔ２〜ｔ３では、トランジスタＱ1aの
みがオンするため、出力ノードOUTは接地端子と短絡
し、出力ノードOUTの寄生容量に蓄積された電荷は接地
端子に引き出される。その結果、出力ノードOUTは接地
電圧Ｖssにほぼ近い電圧になる。

【００４７】時刻ｔ３〜ｔ４では、トランジスタＱ1a，
Ｑ２，Ｑ３はいずれもオフするため、出力ノードOUTは
時刻ｔ３の時点の電圧Ｖssを保持する。

【００４８】時刻ｔ４〜ｔ５では、トランジスタＱ３の
みがオンするため、出力ノードOUTは負電圧発生回路の
出力端子と短絡する。出力ノードOUTの寄生容量に蓄積
された電荷はすでに引き出されているため、出力ノード
OUTは迅速に負電圧φLにまで低下する。

【００４９】このように、第２の実施形態は、第１の実
施形態と同様に、出力ノードOUTを外部電源電圧Ｖccか
ら負電圧φLに下げる際、いったん出力ノードOUTを接地
端子と短絡して、その後出力ノードOUTを負電圧発生回
路の出力端子と短絡するため、出力ノードOUTを迅速か
つ確実に負電圧φLに設定することができ、出力ノードO
UTの電圧を下げる際に、出力ノードOUTの電圧が一時的
に上昇するおそれもない。

【００５０】（第３の実施形態）第３の実施形態は、出
力ノードOUTの電圧が外部電源電圧Ｖccに等しいときに
は、トランジスタＱ１，Ｑ３のオン・オフ状態に依存し
ないようにしたものである。

【００５１】図６は本発明に係る半導体集積回路の第３
の実施形態の回路図、図７は図６の回路の入出力信号の
タイミング図である。図６では、図１と共通する構成部
分には同一符号を付しており、以下では、相違点を中心
に説明する。

【００５２】第３の実施形態の半導体集積回路は、図６
のトランジスタＱ２とトランジスタＱ１（Ｑ３）との間
に、NMOSトランジスタ（第４の切替回路）Ｑ４を追加し
たものである。トランジスタＱ２のソース端子は電源電
圧Ｖccに接続され、トランジスタＱ２のドレイン端子は
出力ノードOUTに接続されている。トランジスタＱ４の
ドレイン端子は出力ノードOUTに接続され、トランジス
タＱ４のソース端子はトランジスタＱ１のソース端子と
トランジスタＱ３のドレイン端子に接続されている。ト
ランジスタＱ２，Ｑ４のゲート端子には電圧φ９が供給
される。

【００５３】次に、図７のタイミング図に基づいて、図
６の回路の動作を説明する。時刻ｔ０〜ｔ２では、電圧
φ９がローレベルになるため、トランジスタＱ２がオン
して出力ノードOUTは外部電源電圧Ｖccになる。

【００５４】時刻ｔ２〜ｔ３では、電圧φ９がハイレベ
ルになるため、トランジスタＱ４がオンする。また、ト
ランジスタＱ１がオンしてトランジスタＱ３はオフする
ため、出力ノードOUTは接地端子と短絡状態になる。し
たがって、出力ノードOUTの寄生容量に蓄積された電荷
が接地端子に引き出されて、出力ノードOUTの電圧は接
地電圧Ｖssに等しくなる。このとき、トランジスタＱ２
はオフするため、トランジスタＱ１，Ｑ３はオンであっ
ても、オフであっても構わない。

【００５５】時刻ｔ３〜ｔ４では、トランジスタＱ１〜
Ｑ４はいずれもオフするため、出力ノードOUTは時刻ｔ
２の時点の電圧Ｖssを保持する。

【００５６】時刻ｔ４〜ｔ６では、トランジスタＱ１，
Ｑ２はオフ、トランジスタＱ３，Ｑ４はオンするため、
出力ノードOUTは負電圧発生回路の出力端子と短絡状態
になる。このとき、出力端子の寄生容量に蓄積された電
荷はすでに接地端子に引き出された後なので、出力ノー
ドOUTは迅速に負電圧φLになる。

【００５７】図８は図６のトランジスタＱ１〜Ｑ４の各
ゲート端子に供給されるゲート電圧φ７〜φ９を生成す
る信号発生回路の回路図である。図８の信号発生回路
は、遅延回路１１，１２と、インバータIV11と、ANDゲ
ートＧ11と、図３と同様の構成のレベル変換回路２，３
とを有する。

【００５８】遅延回路１１は、入力信号φinを所定時間
だけ遅延した信号ｇを出力する。遅延回路１２は、信号
ｇを所定時間だけ遅延した信号ｈを出力する。ANDゲー
トＧ１は、遅延信号ｇがハイレベルになってから所定期
間だけローレベルになる信号ｉを出力する。

【００５９】レベル変換回路２は、信号ｉのハイレベル
電圧を外部電源電圧Ｖccに、ローレベル電圧を負電圧φ
Lにレベル変換した信号φ７と、その反転信号φ10を出
力する。また、レベル変換回路３は、遅延信号ｈのハイ
レベル電圧を外部電源電圧Ｖccに、ローレベル電圧を負
電圧φLにレベル変換した信号φ８，φ11を出力する。

【００６０】このように、第３の実施形態では、トラン
ジスタＱ１，Ｑ３とトランジスタＱ２との間に、トラン
ジスタＱ４を設けるため、トランジスタＱ２がオンして
いるときは、トランジスタＱ１，Ｑ３はオン・オフのい
ずれでもよくなる。したがって、トランジスタＱ１〜Ｑ
４のオン・オフ制御が容易になる。

【００６１】また、第３の実施形態は、第１および第２
の実施形態と同様に、出力ノードOUTを負電圧に設定す
る際に、二段階に電圧を下げるため、出力ノードOUTを
迅速かつ確実に負電圧φLに設定することができる。

【００６２】（第４の実施形態）第４の実施形態は、一
部のトランジスタの導電型を第３の実施形態とは逆にし
たものである。

【００６３】図９は本発明に係る半導体集積回路の第４
の実施形態の回路図、図１０は図９の回路の入出力信号
のタイミング図である。図９では、図６と共通する構成
部分には同一符号を付しており、以下では、相違点を中
心に説明する。

【００６４】図９の半導体集積回路は、トランジスタＱ
1a，Ｑ２〜Ｑ４を備えており、トランジスタＱ1aの導電
型がｎ型である点を除いて、図６に示す半導体集積回路
と同様に構成され、各トランジスタの接続関係も図６と
同様である。

【００６５】次に、図１０に基づいて、図９の半導体集
積回路の動作を説明する。時刻ｔ０〜ｔ２では、トラン
ジスタＱ２がオンするため、出力ノードOUTの電圧は外
部電源電圧Ｖccになる。このとき、トランジスタＱ４は
オフするため、トランジスタＱ1a，Ｑ３はオン・オフの
どちらでもよくなる。

【００６６】時刻ｔ２〜ｔ３では、トランジスタＱ1a，
Ｑ４がオンして、トランジスタＱ２，Ｑ３がオフするた
め、出力ノードOUTは接地端子と短絡状態になり、出力
ノードOUTは接地電圧Ｖssにほぼ等しくなる。

【００６７】時刻ｔ３〜ｔ４では、トランジスタＱ３，
Ｑ４がオンして、トランジスタＱ1a，Ｑ２がオフするた
め、出力ノードOUTは負電圧発生回路の出力端子と短絡
状態になり、出力ノードOUTは負電圧φLにほぼ等しくな
る。

【００６８】このように、第４の実施形態では、第３の
実施形態と同様に、出力ノードOUTを迅速かつ確実に負
電圧φLに設定できるとともに、トランジスタＱ1a，Ｑ
３のオン・オフ制御を簡略化することができる。

【００６９】（第５の実施形態）上述した第１〜第４の
実施形態では、出力ノードOUTを負電圧に設定する際
に、２段階に電圧を下げる例を説明したが、出力ノード
OUTを外部電源電圧Ｖccよりも高い昇圧電圧に設定する
際にも、２段階に電圧を引き上げてもよい。

【００７０】図１１は本発明に係る半導体集積回路の第
５の実施形態の回路図、図１２は図１１の回路のタイミ
ング図である。

【００７１】図１１の回路は、出力ノードOUTと接地端
子との間に接続されたNMOSトランジスタＱ21と、出力ノ
ードOUTと負電圧発生回路（第２の電圧生成回路）の出
力端子との間に接続されたNMOSトランジスタＱ22と、電
源端子Ｖccと出力ノードOUTとの間に接続されたNMOSト
ランジスタＱ23と、昇圧回路（第１の電圧生成回路）の
出力端子と出力ノードOUTとの間に接続されたPMOSトラ
ンジスタＱ24とを備える。

【００７２】次に、図１２のタイミング図に基づいて図
１１の回路の動作を説明する。図１２のタイミング図
は、時刻ｔ０〜ｔ６で出力ノードOUTを昇圧電圧まで２
段階に引き上げた後、時刻ｔ６〜ｔ８で出力ノードOUT
を負電圧まで２段階に引き下げる例を示している。

【００７３】まず、時刻ｔ０〜ｔ１では、トランジスタ
Ｑ22のみがオンするため、出力ノードOUTは負電圧φLに
なる。次に、時刻ｔ１〜ｔ２では、トランジスタＱ21〜
Ｑ24はすべてオフするため、出力ノードOUTは負電圧φL
のままである。時刻ｔ２〜ｔ３では、トランジスタＱ23
のみがオンするため、出力ノードOUTは接地端子と短絡
状態になり、出力ノードOUTは接地電圧Ｖssに略等しく
なる。

【００７４】次に、時刻ｔ３〜ｔ４では、トランジスタ
Ｑ21〜Ｑ24はすべてオフするため、出力ノードOUTは接
地電圧Ｖssのままである。時刻ｔ４〜ｔ５では、トラン
ジスタＱ24のみがオンするため、出力ノードOUTは外部
電源端子と短絡状態になる。これにより、出力ノードOU
Tの寄生容量には、外部電源端子を介して徐々に電荷が
蓄積され、やがて出力ノードOUTは外部電源電圧Ｖccに
等しくなる。

【００７５】次に、時刻ｔ５〜ｔ６では、トランジスタ
Ｑ21〜Ｑ24はすべてオフするため、出力ノードOUTは外
部電源電圧Ｖccのままである。

【００７６】次に、時刻ｔ６〜ｔ７では、トランジスタ
Ｑ21のみがオンするため、出力ノードOUTは接地端子と
短絡状態になり、出力ノードOUTの電圧は、接地電圧Ｖs
sに向かって徐々に低下し、やがて接地電圧Ｖssに略等
しくなる。

【００７７】次に、時刻ｔ７〜ｔ８では、トランジスタ
Ｑ21〜Ｑ24はすべてオフするため、出力ノードOUTは接
地電圧Ｖssのまま変化しない。

【００７８】次に、時刻ｔ８〜ｔ９では、トランジスタ
Ｑ22のみがオンするため、出力ノードOUTの電圧は負電
圧φLに略等しくなる。

【００７９】このように、第５の実施形態によれば、出
力ノードOUTを昇圧電圧Ｖppに設定する際も、負電圧φL
に設定する際も、それぞれ二段階に電圧を変化させるた
め、出力ノードOUTを迅速かつ確実に昇圧電圧Ｖppまた
は負電圧φLに設定することができる。

【００８０】（ＤＲＡＭの一構成例）上述した第１〜第
４の実施形態で説明した半導体集積回路は、ＤＲＡＭの
内部に設けることができる。

【００８１】図１３はＤＲＡＭの一例を示す内部ブロッ
ク図である。図１３のＤＲＡＭは、メモリセルアレイＭ
ＣＡと、メモリセルアレイＭＣＡ内の各メモリセルＭＣ
に接続されたワード線ＷＬ１〜ＷＬｎを駆動するワード
線駆動回路（ＷＤＣ）２１と、ロウアドレスをデコード
するロウデコーダ（ＲＤＣ）２２と、ワード線選択のた
めのデコードを行うプリデコーダ（ＰＤ）２３と、ワー
ド線駆動用の電圧φWDRVを発生するワード線駆動電圧発
生回路（ＷＧ）２４と、メモリセルアレイＭＣＡ内の各
メモリセルＭＣに接続されたビット線をイコライズする
イコライズ回路２５と、メモリセルＭＣから読み出した
データを増幅するセンスアンプ（Ｓ／Ａ）２６と、セン
スアンプ２６およびイコライズ回路２５の間に接続され
た接続回路２７と、イコライズ回路２５内のトランジス
タのオン・オフを制御するイコライズ信号発生回路（Ｅ
ＧＣ）２８と、接続回路２７内のトランジスタのオン・
オフを制御するタイミング信号発生回路（ＴＧＣ）２９
と、外部電源電圧Ｖccを昇圧する昇圧回路３０とを有す
る。

【００８２】図１３のワード線駆動電圧発生回路２４
と、イコライズ信号発生回路２８と、タイミング信号発
生回路２９とは、図１，４，６，９のいずれかに示した
回路と図３，８のいずれかに示した回路とを組み合わせ
て構成される。このような構成にすることにより、消費
電流を減らすことができる。また、負電圧発生回路がま
かなうべき電荷量が少なくて済むため、チップサイズを
小さくでき、負電圧発生回路を安定動作させるために設
けられるでカップリングキャパシタを小型化することも
可能になる。

【００８３】（負電圧発生回路の一構成例）図１４は第
１〜第４の実施形態で用いられる負電圧発生回路および
その周辺部分の回路図である。電圧変換回路４１は、負
電圧発生回路４２から出力された負電圧φLに応じた正
電圧φRを出力する。電圧比較回路４３は、基準電圧発
生回路４４から出力された基準電圧φREFと電圧変換回
路４１から出力された正電圧φRとを比較し、両電圧が
一致するように負電圧発生回路４２から出力される負電
圧φLを制御する。

【００８４】負電圧発生回路４２は、同図に示すよう
に、複数のインバータIVが縦属接続されたリング発振器
４５と、リング発振器４５から出力された発振信号を通
過させるバッファ回路４６と、バッファ回路４６の出力
電圧を降圧して負電圧を生成するチャージポンプ回路４
７とを有する。

【００８５】チャージポンプ回路４７は、ポンプ動作を
行うキャパシタ素子Ｃと電荷のチャージ方向を一定方向
に制御する２個の整流器Ｄ１，Ｄ２とからなり、図１４
は最も簡易な構成を示している。

【００８６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、出力ノードを正論理から負論理に切り替える際、
いったん出力ノードを基準電圧端子に短絡させるように
したため、出力ノードの寄生容量に蓄積されている電荷
を基準電圧端子に引き出すことができ、その後に出力ノ
ードを第２の電圧端子に短絡させたときに、迅速かつ確
実に出力ノードを第２の電圧に設定することができると
ともに、消費電流の低減が図れる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の第１の実施形態
の回路図。

【図２】図１の回路の入出力信号のタイミング図。

【図３】図１の各トランジスタのゲート電圧を制御する
信号発生回路（切替制御回路）の回路図。

【図４】本発明に係る半導体集積回路の第２の実施形態
の回路図。

【図５】図４の回路の入出力信号のタイミング図。

【図６】本発明に係る半導体集積回路の第３の実施形態
の回路図。

【図７】図６の回路の入出力信号のタイミング図。

【図８】図６の各トランジスタのゲート電圧を制御する
信号発生回路（切替制御回路）の回路図。

【図９】本発明に係る半導体集積回路の第４の実施形態
の回路図。

【図１０】図９の回路の入出力信号のタイミング図。

【図１１】本発明に係る半導体集積回路の第５の実施形
態の回路図。

【図１２】図１１の回路の入出力信号のタイミング図。

【図１３】ＤＲＡＭの一例を示す内部ブロック図。

【図１４】第１〜第４の実施形態で用いられる負電圧発
生回路およびその周辺部分の回路図。

【符号の説明】

１，１１，１２ 遅延回路 ２，３ レベル変換回路 ２１ ワード線駆動回路（ＷＤＣ） ２２ ロウデコーダ（ＲＤＣ） ２３ プリデコーダ ２４ ワード線駆動電圧発生回路（ＷＧ） ２５ イコライズ回路 ２６ センスアンプ（Ｓ／Ａ） ２７ 接続回路 ２８ イコライズ信号発生回路（ＥＧＣ） ２９ タイミング信号発生回路（ＴＧＣ） ３０ 昇圧回路 ４１ 電圧変換回路 ４２ 負電圧発生回路 ４３ 電圧比較回路 ４４ 基準電圧発生回路 ４５ リング発振器 ４６ バッファ回路 ４７ チャージポンプ回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】基準電圧端子の電圧レベルよりも高い第１
   の電圧と前記基準電圧端子の電圧レベルよりも低い第２
   の電圧とに基づいて、出力ノードの電圧を設定する半導
   体集積回路において、 前記出力ノードを前記基準電圧端子の電圧レベルよりも
   高い電圧から前記基準電圧端子の電圧レベルよりも低い
   電圧に切り換える際、所定期間だけ前記出力ノードと前
   記基準電圧端子とを短絡させた後に、前記出力ノードと
   前記第２の電圧を供給する第２の電圧端子とを短絡させ
   る切替制御回路を備えることを特徴とする半導体集積回
   路。
2. 【請求項２】出力ノードを前記基準電圧端子と短絡する
   か否かを切り換える第１の切替回路と、 前記出力ノードと前記第１の電圧を供給する第１の電圧
   端子とを短絡するか否かを切り換える第２の切替回路
   と、 前記出力ノードと前記第２の電圧端子とを短絡するか否
   かを切り替える第３の切替回路と、を備え、 前記切替制御回路は、前記出力ノードを正論理から負論
   理に切り替える際、前記所定期間だけ前記第２および第
   ３の切替回路をオフした状態で前記第１の切替回路をオ
   ンして前記出力ノードと前記基準電圧端子とを短絡させ
   た後、前記第１および第２の切替回路をオフした状態で
   前記第３の切替回路をオンして前記出力ノードと前記第
   ２の電圧端子とを短絡させることを特徴とする請求項１
   に記載の半導体集積回路。
3. 【請求項３】前記切替制御回路は、前記出力ノードを正
   論理から負論理に切り替える際、前記第２の切替回路を
   オフした時点から第１の期間が経過した後に前記第１の
   切替回路をオンし、その時点から前記所定期間が経過し
   た後に前記第１の切替回路をオフし、その時点から第２
   の期間が経過した後に前記第３の切替回路をオンするこ
   とを特徴とする請求項２に記載の半導体集積回路。
4. 【請求項４】前記第１の切替回路は、前記出力ノードと
   前記基準電圧端子とを短絡するか否かを切り替える第１
   導電型のトランジスタを有し、 前記第２の切替回路は、前記出力ノードと前記第１の電
   圧端子とを短絡するか否かを切り替える第１導電型のト
   ランジスタを有し、 前記第３の切替回路は、前記出力ノードと前記第２の電
   圧端子とを短絡するか否かを切り替える第２導電型のト
   ランジスタを有することを特徴とする請求項２または３
   に記載の半導体集積回路。
5. 【請求項５】前記第１の切替回路は、前記出力ノードと
   前記基準電圧端子とを短絡するか否かを切り替える第２
   導電型のトランジスタを有し、 前記第２の切替回路は、前記出力ノードと前記第１の電
   圧端子とを短絡するか否かを切り替える第１導電型のト
   ランジスタを有し、 前記第３の切替回路は、前記出力ノードと前記第２の電
   圧端子とを短絡するか否かを切り替える第２導電型のト
   ランジスタを有することを特徴とする請求項２または３
   に記載の半導体集積回路。
6. 【請求項６】中間ノードを基準電圧端子と短絡するか否
   かを切り替える第１の切替回路と、 出力ノードと前記第１の電圧を供給する第１の電圧端子
   とを短絡するか否かを切り替える第２の切替回路と、 前記中間ノードと前記第２の電圧端子とを短絡するか否
   かを切り替える第３の切替回路と、 前記中間ノードと前記出力ノードとを短絡するか否かを
   切り替える第４の切替回路と、を備え、 前記切替制御回路は、前記出力ノードの論理を正論理か
   ら負論理に切り替える際、前記所定期間だけ前記第２お
   よび第３の切替回路をオフした状態で前記第１および第
   ４の切替回路をオンして前記出力ノードと前記基準電圧
   端子とを短絡させた後、前記前記第１および第２の切替
   回路をオフした状態で前記第３および第４の切替回路を
   オンして前記出力ノードと前記第２の電圧端子とを短絡
   することを特徴とする請求項１に記載の半導体集積回
   路。
7. 【請求項７】前記第１の切替回路は、前記中間ノードと
   接地端子とを短絡するか否かを切り替える第１導電型の
   トランジスタを有し、 前記第２の切替回路は、前記第１の電圧端子と前記出力
   ノードとを短絡するか否かを切り替える第１導電型のト
   ランジスタを有し、 前記第３の切替回路は、前記中間ノードと前記第２の電
   圧端子とを短絡するか否かを切り替える第２導電型のト
   ランジスタを有し、 前記第４の切替回路は、前記出力ノードと前記中間ノー
   ドとを短絡するか否かを切り替える第２導電型のトラン
   ジスタを有することを特徴とする請求項６に記載の半導
   体集積回路。
8. 【請求項８】前記第１の切替回路は、前記中間ノードと
   接地端子とを短絡するか否かを切り替える第２導電型の
   トランジスタを有し、 前記第２の切替回路は、前記第１の電圧端子と前記出力
   ノードとを短絡するか否かを切り替える第１導電型のト
   ランジスタを有し、 前記第３の切替回路は、前記中間ノードと前記第２の電
   圧端子とを短絡するか否かを切り替える第２導電型のト
   ランジスタを有し、 前記第４の切替回路は、前記出力ノードと前記中間ノー
   ドとを短絡するか否かを切り替える第２導電型のトラン
   ジスタを有することを特徴とする請求項６に記載の半導
   体集積回路。
9. 【請求項９】外部電源電圧よりも電圧レベルの高い第１
   の電圧を生成する第１の電圧生成回路と、 外部電源電圧よりも電圧レベルの低い基準電圧よりもさ
   らに電圧レベルの低い第２の電圧を生成する第２の電圧
   生成回路と、を備え、 前記第１および第２の電圧生成回路に基づいて、出力ノ
   ードの電圧を設定する半導体集積回路において、 前記出力ノードを前記第１の電圧から前記第２の電圧に
   切り替える際、所定期間だけ前記出力ノードと前記基準
   電圧の端子とを短絡させた後に、前記出力ノードと前記
   第２の電圧の端子とを短絡させ、かつ、前記出力ノード
   を前記第２の電圧から前記第１の電圧に切り替える際、
   所定期間だけ前記出力ノードと前記外部電源電圧の端子
   とを短絡させた後に、前記出力ノードと前記第１の電圧
   の端子とを短絡させる切替制御回路と、を備えることを
   特徴とする半導体集積回路。
10. 【請求項１０】請求項１〜９のいずれかに記載の半導体
    集積回路を、ＤＲＡＭ(Dynamic Random Access Memory)
    内のイコライザ信号発生回路およびワード線駆動回路の
    少なくとも一方の内部に設けたことを特徴とする半導体
    記憶装置。