JP2007504594A - ダイナミック・メモリー、センス増幅器回路、ワード線駆動回路、制御信号px駆動回路、信号センス又はリストア方法、及び漏れ電流低減方法 - Google Patents
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Abstract
Description
Claims (39)
- 複数のセル状態を有する複数の記憶セルと、
前記記憶セルに結合されるビット線構造を有する、メモリー・コアと、
前記複数の記憶セルのセンス及び/又はリストアを行うよう構成されたビット線センス増幅器と、
相補型センス又はリストア・ドレイン・トランジスターと結合される前記センス増幅器内の少なくとも1つのラッチ、
とを有する、ダイナミック・メモリー。 - 少なくとも2つのラッチは、前記センス増幅器内で接続され、前記ラッチの少なくとも1つは相補型ドレイン・トランジスターと結合される、請求項1記載のダイナミック・メモリー。
- 前記ビット線センス増幅器は、ビット線対のビット線の間に結合され、前記記憶セルの電荷を共有する、請求項1記載のダイナミック・メモリー。
- 前記ラッチ及び相補型ドレイン・トランジスターは、Pドレインに結合されるNラッチ、又はNドレインに結合されるPラッチ、又は両方を有する、請求項1記載のダイナミック・メモリー。
- 前記Nラッチはセンス信号線(SAN)上のPドレインに結合され、前記Pラッチはリストア信号線(SAP)上のNドレインに結合される、請求項4記載のダイナミック・メモリー。
- 前記Nラッチは相互に結合されたNMOSトランジスターの対を有し、前記PドレインはPMOSソース・トランジスターを有する、請求項4記載のダイナミック・メモリー。
- 前記Nラッチはビット線対の間に結合され、前記Pドレインはセンス信号線(SAN)に結合される、請求項6記載のダイナミック・メモリー。
- 前記Pラッチは相互に結合されたPMOSトランジスターの対を有し、前記NドレインはNMOSソース・トランジスターを有する、請求項4記載のダイナミック・メモリー。
- 前記Pラッチはビット線対の間に結合され、前記Nドレインはリストア信号線(SAP)に結合される、請求項8記載のダイナミック・メモリー。
- 前記相補型ドレイン・トランジスターは、スタンバイ状態の間、逆バイアス状態に保たれ、漏れ電流を減少させる、請求項1記載のダイナミック・メモリー。
- 前記相補型ドレイン・トランジスターは、ブースト電圧電位により駆動され、
前記ブースト電圧電位は、前記相補型ドレイン・トランジスターを電位VSS以下で活性化する電位、又は前記相補型ドレイン・トランジスターを電位VDD以上で活性化する電位を有する、請求項1記載のダイナミック・メモリー。 - 前記Nラッチ、又は前記Pラッチ、又は両方は、デプリーション・モード・トランジスター又はリーキー・トランジスターとして構成される、請求項4記載のダイナミック・メモリー。
- 前記ドレイン・トランジスターは、分散型構成で各ビット線対に結合される、又は集中型構成で複数のビット線による共有される、請求項1記載のダイナミック・メモリー。
- 多段プルダウン・トランジスターと2つの電位段階の制御方法を有する、負のワード線駆動装置を更に有する、請求項1記載のダイナミック・メモリー。
- VSS及びVSSより低い電位VB2への電流路を有する電位変換器を更に有する、請求項1記載のダイナミック・メモリー。
- 2つの回路端子の間に結合され、前記端子の電位をセンス、又はリストア、又はセンス及びリストアの両方を行うよう構成された、少なくとも1つのラッチと、
前記ラッチのそれぞれに結合され、スタンバイ状態の間、逆バイアスするよう構成された、相補型ドレイン構造
とを有する、センス増幅器回路。 - 前記相補型ドレイン構造は、VSSとVDDの電圧範囲外の電位により駆動される、請求項16記載のセンス増幅器回路。
- 前記2つの回路端子は、ダイナミック・メモリー回路内のビット線対を有する、請求項16記載のセンス増幅器回路。
- 前記ラッチ及び前記相補型ドレイン構造は、Pドレインに結合されるNラッチ、又はNドレインに結合されるPラッチ、又は両方を有する、請求項16記載のセンス増幅器回路。
- 前記ラッチは及び前記相補型ドレイン構造は、第1の信号線(SAN)上のPドレインに結合されるNラッチ、又は第2の信号線(SAP)上のNドレインに結合されるPラッチ、又は両方を有する、請求項16記載のセンス増幅器回路。
- 前記第1の信号線に結合されるPMOSソース・トランジスターを有する前記Pドレインは、活性状態で動作電圧VSS以下の、スタンバイ状態で電位VDD以下のゲート電圧を受信するよう構成される、請求項20記載のセンス増幅器回路。
- 前記第2の信号線に結合されるNMOSソース・トランジスターを有する前記Nドレインは、活性状態で動作電圧VDD以上の、スタンバイ状態で電位VSS以上のゲート電圧を受信するよう構成される、請求項20記載のセンス増幅器回路。
- 前記ドレイン構造は、デプリーション・モード・トランジスター又はリーキー・トランジスターとして構成される、請求項16記載のセンス増幅器回路。
- 前記ドレイン構造は、各回路端子に結合される、又は複数の回路端子により共有される、請求項16記載のセンス増幅器回路。
- 多段プルダウン・トランジスター及び2つの電位段階の制御方法を有する、負のワード線駆動装置を更に有する、請求項16記載のセンス増幅器回路。
- VSS及びVSSより低い電位VB2への電流路を有する電位変換器を更に有する、請求項1記載のセンス増幅器回路。
- メモリー・ワードの選択を駆動するよう、ダイナミック・メモリー素子内で結合されるよう構成された信号線と、
前記信号線と制御信号線PXの間に結合される、プルアップ・トランジスターと、
前記信号線とVSSより低い電位の電源との間に結合される、少なくとも2つの多段プルダウン・トランジスター
とを有する、ダイナミック・メモリー素子内のワード線駆動回路。 - 前記メモリー・ワード選択を駆動する前記信号線は、最初にVSSに、次にVSSより低い電位の2段階で活性化されるよう構成される、請求項27記載のワード線駆動回路。
- ライト線イネーブル信号と前記プルアップ・トランジスターの間に結合される、電圧シフト・トランジスターを更に有し、
前記電圧シフト・トランジスターのゲートは、電源電圧VDDより高い電源に結合される、請求項27記載のワード線駆動回路。 - 第1のライト線イネーブル信号は、前記プルアップ・トランジスターのゲートに結合され、第2のライト線イネーブル信号は、前記多段プルダウン・トランジスターのゲートに結合される、請求項27記載のワード線駆動回路。
- ダイナミック・メモリー素子内で、メモリー・ワード選択を駆動するワード線制御回路に結合されるよう構成される、制御信号出力線(PX)と、
制御信号出力線(PX)の電位を、高電位VPPとVB2<VSSを有する2つの低電位VSS及びVB2の間で変換する電位変換手段とを有し、
前記手段は、VPPとVB2の間の短絡回路を防ぐよう構成される、
ダイナミック・メモリー素子内のワード線駆動状態を制御するために利用される、制御信号PX駆動回路。 - 前記電位変換手段は、
前記制御信号出力線(PX)の間に結合される、並列プルダウン・トランジスター対と、
前記制御電圧信号出力線(PX)と電位VDDを超える高電位との間に結合される、プルアップ・トランジスターと、
前記制御信号出力線(PX)を放電するために、電源VB2への過剰な電流を伴わず、制御信号IN1、IN2、及びIN3上の電位を順序づける、順序付け手段
とを有し、
第1の並列プルダウン・トランジスターは、第1の電位VSSに結合され、ゲート上に信号IN2を受信し、
第2の並列プルダウン・トランジスターは、VB2はVSSより低い第2の電位VB2に結合され、ゲート上に信号IN3を受信し、
前記プルアップ・トランジスターのゲートは制御信号IN1に結合される、
請求項31記載の制御信号PX駆動回路。 - 電位IN1、IN2、及びIN3の前記順序付け手段は、IN1及びIN2をVPPに駆動し、制御信号(PX)をVSSに降下させ、そしてIN3をVDD又はVPPに、IN2をVB2に設定するよう構成される、請求項32記載の制御信号PX駆動回路。
- P型又はN型の第1のトランジスターの型の少なくとも2つのソース・トランジスターを、センスされている第1及び第2の端子の間のラッチを形成するよう結合する段階と、
N型又はP型の第2のトランジスターの型の相補型ドレインを、前記ラッチの前記ソース・トランジスターとセンス又はリストア信号の間に結合する段階と、
前記ラッチの前記ソース・トランジスターを、スタンバイ状態の間、漏れ電流を低減するために、逆バイアスに維持する段階
とを有する、第1及び第2端子の間の信号センス又はリストア方法。 - 非相補型ドレインを、前記第1及び第2の端子の間に結合され、センス又はリストア信号に接続される、第2のラッチに結合する段階を更に有する、請求項34記載の信号センス又はリストア方法。
- 前記相補型ドレインの前記トランジスターを、VDDとVSSの範囲外の電位で駆動する段階を更に有する、請求項34記載の信号センス又はリストア方法。
- 前記ラッチはNMOSトランジスターを有し、前記相補型ドレインはPMOSトランジスターを有する、請求項34記載の信号センス又はリストア方法。
- 前記ラッチはPMOSトランジスターを有し、前記相補型ドレインはNMOSトランジスターを有する、請求項34記載の信号センス又はリストア方法。
- センス・ラッチ、リストア・ラッチ、又は両方を、メモリー回路内のビット線の間に結合する段階と、
前記ラッチのそれぞれ、又はラッチから、センス信号、リストア信号、又は両方へ、非相補型ドレインを接続する段階と、
それぞれのゲートを逆バイアスするために、スタンバイ状態の間、前記非相補型ドレイン上のゲート電位を、通常の動作電圧範囲VSSからVDDの範囲外に維持する段階
とを有する、メモリー回路のセンス増幅器内の漏れ電流低減方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9214218B2 (en) | 2011-03-14 | 2015-12-15 | Ps4 Luxco S.A.R.L. | Semiconductor DRAM with non-linear word line discharge |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7287171B1 (en) * | 2004-03-08 | 2007-10-23 | Altera Corporation | Systems and methods for reducing static and total power consumption in programmable logic device architectures |
TW200721163A (en) * | 2005-09-23 | 2007-06-01 | Zmos Technology Inc | Low power memory control circuits and methods |
US7755964B2 (en) * | 2006-10-25 | 2010-07-13 | Qualcomm Incorporated | Memory device with configurable delay tracking |
KR100897282B1 (ko) * | 2007-11-07 | 2009-05-14 | 주식회사 하이닉스반도체 | 리시버 회로 |
KR101096225B1 (ko) * | 2008-08-21 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
TWI457575B (zh) * | 2012-04-06 | 2014-10-21 | Ind Tech Res Inst | 具有自我測試的像素陣列模組及其自我測試方法 |
CN103077739B (zh) * | 2012-12-31 | 2015-07-29 | 清华大学 | 一种冗余结构动态随机访问存储单元 |
US8896344B1 (en) | 2013-01-04 | 2014-11-25 | Altera Corporation | Heterogeneous programmable device and configuration software adapted therefor |
CN103531229A (zh) * | 2013-10-18 | 2014-01-22 | 上海工程技术大学 | 一种静态随机存储器 |
KR20170013488A (ko) * | 2015-07-27 | 2017-02-07 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
US10656995B2 (en) * | 2018-10-03 | 2020-05-19 | Micron Technology, Inc. | Copy-back operations in a memory device |
KR102615012B1 (ko) | 2018-11-12 | 2023-12-19 | 삼성전자주식회사 | 메모리 장치 및 그것의 동작 방법 |
CN114400999A (zh) * | 2020-12-21 | 2022-04-26 | 台湾积体电路制造股份有限公司 | 电路及其操作方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02246089A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体集積回路 |
JPH11328955A (ja) * | 1998-05-14 | 1999-11-30 | Mitsubishi Electric Corp | 半導体回路装置 |
JPH11345488A (ja) * | 1998-06-01 | 1999-12-14 | Hitachi Ltd | 半導体記憶装置 |
JP2001014846A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 半導体集積回路および半導体記憶装置 |
JP2001101866A (ja) * | 1999-09-02 | 2001-04-13 | Samsung Electronics Co Ltd | 半導体メモリ装置の感知増幅器 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62252597A (ja) * | 1986-04-24 | 1987-11-04 | Sony Corp | センスアンプ |
US5187395A (en) * | 1991-01-04 | 1993-02-16 | Motorola, Inc. | BIMOS voltage bias with low temperature coefficient |
JP3306682B2 (ja) * | 1993-08-18 | 2002-07-24 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路 |
JP3667787B2 (ja) * | 1994-05-11 | 2005-07-06 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US5434822A (en) * | 1994-07-07 | 1995-07-18 | Intel Corporation | Apparatus and method for adjusting and maintaining a bitline precharge level |
JP3482020B2 (ja) * | 1994-12-22 | 2003-12-22 | 松下電器産業株式会社 | センスアンプ回路 |
TW306001B (ja) * | 1995-02-08 | 1997-05-21 | Matsushita Electric Ind Co Ltd | |
JP3260583B2 (ja) * | 1995-04-04 | 2002-02-25 | 株式会社東芝 | ダイナミック型半導体メモリおよびそのテスト方法 |
US5627487A (en) * | 1995-06-28 | 1997-05-06 | Micron Technology, Inc. | Charge conserving driver circuit for capacitive loads |
US5640350A (en) * | 1996-05-01 | 1997-06-17 | Iga; Adam Sempa | Multi-bit dynamic random access memory cell storage |
JPH10241361A (ja) * | 1997-02-25 | 1998-09-11 | Toshiba Corp | 半導体記憶装置 |
JP3742191B2 (ja) * | 1997-06-06 | 2006-02-01 | 株式会社東芝 | 半導体集積回路装置 |
US6043682A (en) * | 1997-12-23 | 2000-03-28 | Intel Corporation | Predriver logic circuit |
JP3853513B2 (ja) * | 1998-04-09 | 2006-12-06 | エルピーダメモリ株式会社 | ダイナミック型ram |
US6525896B2 (en) * | 1998-05-14 | 2003-02-25 | International Business Machines Corporation | Method and circuitry for high voltage application with MOSFET technology |
US6573548B2 (en) | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
US6535415B2 (en) * | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
JP2002074950A (ja) * | 2000-08-29 | 2002-03-15 | Toshiba Corp | 半導体集積回路 |
JP2002298579A (ja) * | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体記憶装置 |
US6545923B2 (en) * | 2001-05-04 | 2003-04-08 | Samsung Electronics Co., Ltd. | Negatively biased word line scheme for a semiconductor memory device |
JP4439167B2 (ja) | 2002-08-30 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
KR100568544B1 (ko) * | 2004-09-20 | 2006-04-07 | 삼성전자주식회사 | 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법 |
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-
2007
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02246089A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体集積回路 |
JPH11328955A (ja) * | 1998-05-14 | 1999-11-30 | Mitsubishi Electric Corp | 半導体回路装置 |
JPH11345488A (ja) * | 1998-06-01 | 1999-12-14 | Hitachi Ltd | 半導体記憶装置 |
JP2001014846A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 半導体集積回路および半導体記憶装置 |
JP2001101866A (ja) * | 1999-09-02 | 2001-04-13 | Samsung Electronics Co Ltd | 半導体メモリ装置の感知増幅器 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9214218B2 (en) | 2011-03-14 | 2015-12-15 | Ps4 Luxco S.A.R.L. | Semiconductor DRAM with non-linear word line discharge |
Also Published As
Publication number | Publication date |
---|---|
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