KR20030009096A - 반도체 메모리 장치에 데이터를 기록하기 위한 방법 및반도체 메모리 장치 - Google Patents

반도체 메모리 장치에 데이터를 기록하기 위한 방법 및반도체 메모리 장치 Download PDF

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KR20030009096A
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마수다켄고
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Abstract

전원 전위 및 접지 전위가 제공되는 메모리 셀을 포함하는 반도체 메모리 장치에 데이터를 기록하는 방법이 개시된다. 그 방법은 접지 전위보다 낮은 음의 전압(GNDL)을 생성하는 단계와, 메모리 셀에 데이터를 기록할 때 비트라인 쌍에 상보적인 데이터 신호들을 제공하는 단계를 포함하며, 상보적인 데이터 신호들 중 로우 데이터 신호는 본질적으로 음의 전압이다. 이 방식에서, 비트라인(BL1)의 기록 저항 등으로 인해 야기될 수 있는 전위 증분에 대한 보상이 제공될 수 있다.

Description

반도체 메모리 장치에 데이터를 기록하기 위한 방법 및 반도체 메모리 장치{Method for writing data into a semiconductor memory device and semiconductor memory therefor}
기술 분야
본 발명은 일반적으로 반도체 메모리 장치에 데이터를 기록하기 위한 방법에 관한 것으로, 특히 비교적 낮은 전압에서 동작하는 메모리 셀을 포함할 수 있는 SRAM(static random access memory)과 같은 반도체 메모리 장치에 데이터를 기록하기 위한 방법에 관한 것이다.
발명의 배경
반도체 메모리 장치에 있어 비트 밀도를 향상시키고 전력 소비를 줄이는 것이 지속적인 목적이다. 비트 밀도를 높이는 한가지 방법은 메모리 셀의 크기를 줄이는 것이다. SRAM(static random access memory)에서, 메모리 셀의 크기는 보다 작은 크기를 갖는 메모리 셀 트랜지스터들을 포함함으로써 감소될 수 있다.
전력 소비를 줄이고 작은 크기들을 갖는 메모리 셀들의 브레이크다운 신뢰도를 향상시키기 위해서, 메모리 셀들은 비교적 낮은 전원 전압을 수신한다. 예를 들면, MOS(metal oxide semiconductor) 트랜지스터들로 구성된 메모리 셀들을 갖는 SRAM에서, 메모리 셀들은 1.2V 정도의 전원 전압을 사용하여 동작할 수 있다.
이하에 종래의 SRAM의 구성이 설명된다.
도 4는 일반적인 참조 기호(10)로서 주어진 종래의 SRAM 부분을 보여주는 개략 회로도이다.
도 4를 참조하며, 종래의 SRAM(10)은 메모리 셀(20)을 갖는다. 메모리셀(20)은 데이터 논리 값을 저장한다. 도시되지는 않았지만, 종래의 SRAM은 행들 및 열들로 정렬된 메모리 셀들(20)의 어레이(매트릭스)를 포함한다. 종래의 SRAM(10)은 메모리 셀(20)에 데이터를 기록하기 위한 기록 회로(30)를 포함한다. 워드라인(WL)은 메모리 셀들(20)의 행(row)에 접속된다. 비트라인들(BL0 및 BL1)은 메모리 셀들(20) 및 기록 회로(30)의 열(column)에 접속된다. 도시되지는 않았지만, 메모리 셀들의 열들 및 행들에 각각 접속하는 복수의 비트라인들 및 복수의 워드라인들이 포함된다.
메모리 셀(20)은 인버터들(21,22) 및 트랜스퍼 게이트들(Qn31, Qn32)을 포함한다. 인버터(21)는 노드(C2)에 접속된 입력 및 노드(C1)에 접속된 출력을 갖는다. 인버터(22)는 노드(C1)에 접속된 입력 및 노드(C2)에 접속된 출력을 갖는다. 이 방식에서, 인버터들(21,22)은 각각의 노드들(C1,C2)에서 데이터 값 및 반전된 데이터 값을 저장하는 쌍안정 플립플롭(bi-stable flip-flop)을 형성한다.
인버터들(21,22)은 CMOS(상보적인 MOS)형 인버터들이다. 인버터(21)는 NMOS 트랜지스터(Qn1) 및 PMOS 트랜지스터(Qp1)를 포함한다. NMOS 트랜지스터(Qn1)는 접지(ground)에 접속된 소스와, 노드(C1)에 접속된 드레인과, 노드(C2)에 접속된 게이트를 갖는다. PMOS 트랜지스터(Qp1)는 어레이 전원에 접속된 소스와, 노드(C1)에 접속된 드레인과, 노드(C2)에 접속된 게이트를 갖는다. 인버터(22)는 NMOS 트랜지스터(Qn2)와 PMOS 트랜지스터(Qp2)를 포함한다. NMOS 트랜지스터(Qn2)는 접지에 접속된 소스와, 노드(C2)에 접속된 드레인과, 노드(C1)에 접속된 게이트를 갖는다. PMOS 트랜지스터(Qp2)는 어레이 전원에 접속된 소스와, 노드(C2)에 접속된 드레인과, 노드(C1)에 접속된 게이트를 갖는다.
트랜스퍼 게이트들(Qn31, Qn32)은 각각 NMOS 트랜지스터일 수 있다. 트랜스퍼 게이트(Qn31)는 비트라인(BL1)에 접속된 제 1 소스/드레인 단자와, 노드(C1)에 접속된 제 2 소스/드레인과, 워드라인(WL)에 접속된 제어 게이트를 갖는다. 트랜스퍼 게이트(Qn32)는 비트라인(BL0)에 접속된 제 1 소스/드레인 단자와, 노드(C2)에 접속된 제 2 소스/드레인 단자와, 워드라인(WL)에 접속된 제어 게이트를 갖는다.
데이터가 메모리 셀(20)에 기록될 때, 기록 회로(30)는 다른 비트 라인(BL0 또는 BL1)에 로우(low) 레벨(접지 또는 0V)을 인가하면서, 하나의 비트라인(BL0, BL1)에 높은 전압 레벨을 인가하고, 한편 워드라인 드라이버(도시되지 않음)는 워드라인(WL)에 높은 전위를 인가한다(따라서 메모리 셀(20)을 선택).
예로서, 노드(C1)가 하이 레벨을 갖고 노드(C2)가 로우 레벨을 갖도록 데이터가 메모리 셀(20)에 저장된다고 가정하자. 노드(C2) 상의 로우 레벨은 노드(C1)를 하이(high)로 유지하기 위해 인버터(21)에 의해 반전되고, 노드(C1) 상의 하이 레벨은 노드(C2)를 로우로 유지하기 위해 인버터(22)에 의해 반전된다. 이 방식에서, 데이터는 래치(latch)되고 메모리 셀(20)에서 저장된다.
이제, 반대 데이터가 메모리 셀(20)에 기록된다고 가정하자. 워드라인(WL)이 하이로 구동되어, 트랜스퍼 게이트들(Qn31,Qn32) 상에서 턴된다. 그후에 기록 회로(30)는 비트라인(BL1)에 로우 레벨을 인가하고 비트라인(BL0)에 하이 레벨을 인가한다. 트랜스퍼 게이트들(Qn31,Qn32)이 NMOS 트랜지스터들이므로, 그것들은 효율적인 풀다운(pull down)을 제공하지만 비효율적인 풀업(pull up) 능력을 제공한다. 따라서, 비트라인(BL0)에 인가된 하이 레벨은 거의 기록에 기여하지 않는다. 비트라인(BL1)에 인가된 로우 레벨은 트랜스퍼 게이트들(Qn31)을 통해 접지 전위 쪽으로 노드(C1)를 끌어당긴다. 일단, 노드(C1)가 인버터(22)의 임계 전압 아래로 구동되면, 인버터(22)는 하이 레벨 쪽으로 노드(C2)를 끌어당긴다.
데이터가 메모리 셀(20)로부터 판독될 때, 워드라인(WL)은 하이로 구동되고 트랜스퍼 게이트들(Qn31,Qn32)은 턴온된다. 트랜스퍼 게이트들(Qn31,Qn32)이 턴온되면, 메모리 셀(20)이 저장된 데이터 값에 따라 비트라인들(BL0,BL1)을 구동할 것이다. 예컨대, 노드(C1)가 로우 레벨에 있고 노드(C2)가 하이 레벨에 있다고 가정하면, 노드(C1)에서의 로우 레벨은 비트라인(BL1)을 풀 다운하는 반면, 비트라인(BL2)은 프리챠지된 하이 레벨로 유지될 수 있다. 그후에 비트라인들(BL0,BL1) 상의 신호들은 감지 증폭기(sense amplifier(도시되지 않음))에 의해 증폭된다. 이 방식에서, 메모리 셀(20)에 저장된 데이터가 판독되고 종래의 SRAM(10)으로부터 외부로 제공된다.
SRAM 메모리 셀에서, NMOS 트랜지스터들의 임계 전압 VTH는 데이터가 잡음으로 인한 영향을 받지 않도록 하기 위해 비교적 높게 설정된다. 하지만, 임계 전압 VTH가 너무 높으면, 데이터를 메모리 셀에 기록할 때 요구되는 시간이 길어질 수 있다. 예로서, 메모리 셀 어레이의 전원 전압(VDD)이 1.2V일 때, 그때 임계 전압 VTH는 약 0.5V로 설정된다.
도 4에 도시된 바와 같이 종래의 SRAM(10)이 (VDD=1.2V와 같은) 낮은 전력 전압에서 동작할 때, 전원 레벨 또는 접지 레벨로부터 인가된 신호들의 어떠한 편차들도 동작 시에 상당한 영향들을 끼칠 수 있다.
예를 들면, 비트라인(BL0)이 하이 레벨에 있고 비트라인(BL1)이 로우 레벨에 있도록 데이터가 메모리 셀(20)에 기록된다고 가정하면, 워드라인(WL)은 하이 레벨로 구동된다. 하지만, 비트라인의 저항으로 인해, 비트라인(BL1)의 로우 레벨은 접지 레벨보다 높을 수 있다. 이 경우에, 트랜스퍼 게이트(Qn31)의 전류 구동(풀업)은 감소된다. 메모리 셀(20)이 기록되는 것에 반대 데이터를 기록한다고 가정하면, 노드(C1)에서 전위는 PMOS 트랜지스터(Qp1)의 전류 구동(풀업 세기) 대 트랜스퍼 게이트(Qn31)의 전류 구동(풀다운 세기)의 비에 의해 결정된다. 트랜스퍼 게이트(Qn31)의 전류 구동이 감소되면, 하이 레벨에서 로우 레벨로 노드(C1)를 스위치하기 위해 요구되는 시간이 길어질 수 있다. 또한, 인버터(22)는 노드(C1)의 논리 레벨에 기초하여 노드(C2)를 구동하므로, 로우 레벨에서 하이 레벨로 노드(C1)를 스위치하기 위해 요구되는 시간도 길어질 수 있다. 따라서, 종래의 SRAM(10)의 전체 기록 사이클 시간에 악영향을 줄 수 있다.
도 5는 다양한 조건들 하에서 종래의 SRAM(10) 내의 메모리 셀에 데이터를 기록하는 것을 보여주는 타이밍도이다.
도 5는 클록 신호(CLK)(SRAM의 적당한 동작을 위해 필요한 타이밍 클록), 워드라인(WL) 신호, 및 비트라인(BL1) 신호를 포함한다. 라인들(C1,C2)은 비트라인(BL1)이 기록 동작 동안 접지 전위(0.0V)로 완전히 구동될 때, 노드들(C1,C2)에서의 신호들을 각각 나타낸다. 라인들(C1' 및 C2')은 비트라인(BL1)이 접지 전위 위의 0.2V에서만 구동될 때, 노드들(C1,C2)에서의 신호들을 각각 나타낸다. 이 경우에, 워드라인(WL)의 하이 변화(transition)의 중간점(0.5VDD)과 하이 레벨에서 노드(C2)(라인 C2')의 변화의 90% 점(0.9VDD) 사이의 시간(셀 반전 시간)은 비트라인(BL1)이 접지 전위로 구동될 때의 경우(라인 C2)보다 훨씬 길다. 비트라인(이 경우에 비트라인(BL1))으로 가는 로우의 전위가 0.2V보다 훨씬 높으면, 메모리 셀(20)은 기록 데이터를 적당히 수신할 수조차 없다.
상술한 바와 같이, SRAM 셀들 내의 트랜지스터들은 보다 높은 메모리 용량을 허용하고 그리고/또는 칩 크기를 줄이도록 SRAM 셀 크기를 최소화하기 위해서 가능한 작게 제조된다. 하지만, 트랜지스터 크기들이 작아질 때, 트랜지스터 특성에 있어서의 트랜지스터 성능 변화들은 증가할 수 있다. 예를 들면, 1 Mbit의 메모리 용량을 갖는 SRAM은 트랜지스터들 중에서 5σ 고유(Intrinsic) Vth변동을 포함할 수 있고, 여기서 σ는 표준 편차(deviation)를 나타낸다. 상당히 높은 수율(yield)을유지하기 위해서, 트랜지스터들 중에서 6σ 고유 Vth변동을 허용하도록 설계될 필요가 있다.
도 6 및 도 7은 다양한 전원 전압들 대 비트라인의 낮은 (기록) 전위를 위한 메모리 셀에서 반대 데이터 기록의 셀 반전 시간들을 보여주는 그래프들이다. 도 6은 트랜지스터들 중에서 고유 Vth변동이 존재하지 않을 때의 셀 반전 시간을 보여준다. 도 7은 트랜지스터들 중에서 고유 Vth변동이 6σ정도로 클 때의 셀 반전 시간을 보여주며, 여기에서 σ는 30mV이다.
도 6(고유 Vth변동이 존재하지 않음)에 도시된 바와 같이, 전원(VDD)이 1.2V일 때, 셀 반전을 위해 요구되는 시간(하이 레벨에 대한 노드(N1 또는 N2) 변화의 90% 점(0.9VDD)은 전위 VFL(비트라인 전위)가 약 0.20V와 같거나 그 이하에 있는 한 지나치게 길지 않다. 하지만, 도 7(6σ 고유 Vth변동)에 도시된 바와 같이, 전원(VDD)이 1.2V일 때, 셀 반전(하이 레벨에 대해 노드(N1 또는 N2) 변화의 90% 점(0.9VDD)을 위해 요구되는 시간은 전위 VFL(비트라인 전위)가 약 0.05V일 때에도 지나치게 길다. 도 6과 도 7에 도시된 바와 같이, 메모리 셀에 데이터를 기록할 때 트랜지스터 성능 변화에 대한 허용오차(tolerance)는 줄어든다. 따라서, 종래의 SRAM(10)과 같은 종래의 반도체 장치의 수율은 감소될 수 있다.
그러므로, 위에서 논의한 관점에서, 데이터가 메모리 셀에 확실히 기록될 수 있는 반도체 메모리 장치에 데이터를 기록하기 위한 방법 및 반도체 메모리 장치를제공하는 것이 바람직하다. 또한, 낮은 전력 전압을 사용하여 반도체 장치가 동작할 때에도 데이터가 방해를 받지 않는 방법 및 반도체 메모리 장치를 제공하는 것이 바람직하다.
(발명의 개요)
본 실시예들에 따라, 전원 전위 및 접지 전위가 제공되는 메모리 셀을 포함하는 반도체 메모리 장치에 데이터를 기록하는 방법이 개시된다. 본 방법은 접지 전위보다 낮은 음의 전압을 생성하는 단계와 메모리 셀에 데이터를 기록할 때 비트라인 쌍에 상보적인 데이터 신호들을 제공하는 단계를 포함하며, 상보적인 데이터 신호들 중 로우 데이터 신호는 본질적으로 음의 전압이다. 이 방식에서, 비트라인의 기록 저항 등으로 인해 야기될 수 있는 전위 증분에 대한 보상이 제공될 수 있다.
본 실시예들의 한 양상에 따라, 반도체 메모리 장치는 전원 전위 및 접지 전위가 제공되는 메모리 셀을 포함할 수 있다. 제 1 및 제 2 비트라인은 메모리 셀에 결합될 수 있다. 반도체 메모리 장치에 데이터를 기록하는 방법은 접지 전위보다 낮은 음의 전압을 생성하는 단계와 메모리 셀에 데이터를 기록할 때 제 1 및 제 2 비트라인들에 상보적인 데이터 신호들을 제공하는 단계를 포함할 수 있다. 상보적인 데이터 신호들 중 로우 데이터 신호는 본질적으로 음의 전압일 수 있다.
본 실시예들의 또 다른 양상에 따라, 반도체 메모리 장치에 데이터를 기록하는 방법은 음의 전압을 제공하기 전에 상보적인 데이터 신호들 중 로우 데이터 신호를 수신하는 제 1 및 제 2 비트라인들 중 하나에 접지 전위를 제공하는 단계를 포함할 수 있다.
본 실시예들의 또 다른 양상에 따라, 반도체 메모리 장치는 전원 전위 및 접지 전위가 제공되는 메모리 셀을 포함할 수 있다. 메모리 셀은 제 1 및 제 2 비트라인에 결합될 수 있다. 전압 강하 회로는 접지 전위보다 낮은 음의 전압을 생성할 수 있다. 기록 회로는 메모리에 데이터를 기록할 때 제 1 및 제 2 비트라인들에 상보적인 데이터 신호들을 제공할 수 있다. 상보적인 데이터 신호들 중 로우 데이터 신호는 본질적으로 음의 전압일 수 있다.
실시예들의 또 다른 양상에 따라, 메모리 셀은 데이터가 메모리 셀에 기록될 때 턴 온되고 그후에 데이터의 기록이 완료된 후 턴 오프되는 트랜스퍼 게이트를 포함할 수 있다. 프리챠지 전위는 트랜스퍼 게이트가 턴 오프된 후 제 1 및 제 2 비트라인들에 인가될 수 있다.
본 실시예들의 또 다른 양상에 따라, 프리챠지 전위는 본질적으로 전원 전위일 수 있다.
본 실시예들의 또 다른 양상에 따라, 음의 전압은 PN 접합의 순방향 바이어스 전압보다 작거나 같을 수 있다.
본 실시예들의 또 다른 양상에 따라, 반도체 메모리 장치는 스태틱 랜덤 액세스 메모리(SRAM)일 수 있다.
본 실시예들의 또 다른 양상에 따라, 펄스 전달 회로는 메모리 셀에 데이터를 기록할 때 로우 펄스를 제공할 수 있다. 커패시터가 로우 펄스를 수신하고 음의 전압을 제공하기 위해 결합될 수 있다.
본 실시예들의 또 다른 양상에 따라, 반도체 메모리 장치는 행들 및 열들로 정렬된 메모리 셀들의 어레이를 포함할 수 있다. 각 메모리 셀은 전원 전위 및 접지 전위를 수신할 수 있다. 메모리 셀들의 각 열은 제 1 및 제 2 비트라인에 결합될 수 있다. 기록 회로는 메모리 셀들의 열들 중 제 1 열에서 제 1 메모리 셀에 데이터를 기록할 때 메모리 셀들의 열들 중 제 1 열에 결합된 제 1 및 제 2 비트라인들에 상보적인 데이터 신호들을 제공할 수 있다. 상보적인 데이터 신호들 중 로우 데이터 신호는 접지 전위 아래의 음의 전압일 수 있다.
본 실시예들의 또 다른 양상에 따라, 기록 회로는 전압 강하 회로를 포함할 수 있다. 전압 강하 회로는 기록될 데이터 값에 따라 제 1 및 제 2 비트라인들 중 미리결정된 하나에 음의 전압을 제공할 수 있다.
본 실시예들의 또 다른 양상에 따라, 셀렉터 회로가 기록 회로와 메모리 셀들의 복수 열들 사이에 결합될 수 있다. 셀렉터 회로는 기록 회로와 제 1 메모리 셀에 데이터를 기록하는 동안 메모리 셀들의 열들 중 제 1 열 사이에 전기적인 접속을 제공할 수 있다.
본 실시예들의 또 다른 양상에 따라, 셀렉터는 미리결정된 어드레스 값에 응답하여 전기적 접속을 제공할 수 있다.
본 실시예들의 또 다른 양상에 따라, 메모리 셀들 각각은 제 1비트라인에 결합된 제 1 절연 게이트 필드 효과 트랜지스터(IGFET)와 제 2 비트라인에 결합된 제2 IGFET를 포함할 수 있다. 제 1 및 제 2 IGFET들은 메모리 셀에 데이터를 기록하기 위해 데이터 경로를 제공할 수 있다.
본 실시예들의 또 다른 양상에 따라, 메모리 셀들 각각은 데이터 값을 저장하기 위한 래치를 형성하는 제 1 및 제 2 인버터들을 더 포함할 수 있다.
본 실시예들의 또 다른 양상에 따라, 제 1 및 제 2 IGFET들은 n형 IGFET들일 수 있다.
도 1은 실시예에 따른 SRAM(static random access memory)의 기록 동작을 보여주는 파형도.
도 2는 실시예에 따른 반도체 메모리 장치 부분의 전압 강하 회로 및 기록 회로의 구성을 보여주는 회로도.
도 3은 도 2의 전압 강하 회로 및 기록 회로의 동작을 보여주는 파형도.
도 4는 종래의 SRAM 부분을 보여주는 개략 회로도.
도 5는 다양한 조건들 하에서의 종래의 SRAM 내의 메모리 셀에 데이터를 기록하는 것을 보여주는 타이밍도.
도 6은 다양한 전원 전압 대 비트라인의 낮은 (기록) 전위에 대한 메모리 셀 내에서 반대 데이터 기록의 셀 반전 시간들을 보여주는 그래프.
도 7은 임계 전압들에 처리 편차들(6σ)이 있을 때, 다양한 전원 전압들 대 비트라인의 낮은 (기록) 전위에 대한 메모리 내에서 반대 데이터 기록의 셀 반전 시간들을 보여주는 그래프.
*도면의 주요 부분에 대한 부호의 설명*
20: 메모리 셀43: 프리챠지 회로
44: Y 셀렉터부46: 메모리 셀 어레이
200: 반도체 메모리 장치
(실시예들의 상세한 설명)
본 발명의 다양한 실시예들이 다수의 도면들을 참조하여 상세히 설명된다.
도 1은 실시예에 따른 SRAM(static random access memory)의 기록 동작을 보여주는 파형도이다.
도 1은 클록 신호(CLK)(SRAM의 적절한 동작을 위해 필요한 타이밍 클록), 워드라인(WL) 신호, 및 비트라인(BL1) 신호를 포함한다. 라인들(C1,C2)은 각각 메모리 셀의 노드들(C1,C2)에서의 신호들을 나타낸다. 메모리 셀은 도 4의 메모리 셀(20)과 같은 메모리 셀일 수 있다. 도 1에 도시된 것과 같은 신호들은 데이터가 메모리 셀들의 어레이의 임의의 메모리 셀에 기록될 때 비트라인(BL0) 신호(상보적인 비트라인)와 유사할 수 있다.
도 1에 도시된 바와 같이, 기록 동작을 행할 때, 기록 회로는 비트라인(BL1)에 음의 전압(GNDL)을 제공할 수 있다. 음의 전압(GNDL)은 접지 전위(OV)보다 작을수 있다. 기록 회로는 원하는 기록 데이터 값에 따라 비트라인(BL1 또는 BL0)을 구동하기 위해 기록 회로에 음의 전압(GNDL)을 공급하기 위한 전압 강하 회로(도시되지 않음)를 포함할 수 있다.
본 발명에 따른 반도체 메모리 장치는 도 4의 메모리 셀(20)과 같은 방식으로 구성되는 메모리 셀들을 포함할 수 있다. 따라서, 메모리 셀에 대한 기재는 생략한다. 본 발명에 따른 반도체 메모리 장치는 종래의 SRAM(10)과 유사한 구성요소들을 포함할 수 있으며, 이러한 유사한 구성요소들은 동일한 참조번호로 기재한다.
도 1에 도시된 바와 같이, 기록 동작 동안, 음의 전압(GNDL)은 메모리 셀에 기록될 원하는 데이터 값에 따라 미리결정된 비트라인(예컨대 비트라인(BL1))에 인가될 수 있다. 음의 전압(GNDL)은 타이밍 클록(CLK)이 하이 레벨로 변환한 후 미리결정된 비트라인(BL1)에 인가될 수 있다.
이어서, 하이 레벨이 워드라인(WL)에 인가될 때, 메모리 셀이 선택되고(트랜스퍼 게이트들(Qn31,Qn32)이 턴 온됨) 로우 레벨이 메모리 셀의 노드(C1)에 인가된다.
음의 전압(GNDL)이 기록 회로에서 비트라인(BL1)으로 공급되므로, 비트라인(BL1)의 기록 저항 등으로 인해 야기될 수 있는 전위 증분에 대한 보상이 제공될 수 있다. 이 방식에서, 비트라인(BL1)과의 트랜스퍼 게이트(Qn31)의 소스/드레인 단자 접속에서의 전위 레벨은 접지 전위(OV) 이상으로의 상승을 방지할 수 있다. 따라서, 트랜스퍼 게이트(Qn31)의 전류 구동이 향상되고, 메모리 셀(20)의 노드(C1)에서의 전위는 더욱 빠르게 접지(0v)로 당겨질 수 있으며, 노드(C1)에서의전위는 하이(VDD)로 스위치될 수 있다. 이것은 낮은 전압 동작들에서 메모리 셀에 데이터를 기록 시간이 과도하게 길어지는 것을 방지할 수 있다.
음의 전압(GNSL)은 트랜스퍼 게이터들(Qn31, Qn32)이 임계 전압들에서 상당히 변화하면서도 안전하게 동작할 수 있는 범위 내로 유지되면, 메모리 장치들의 제조 수율을 향상시킬 수 있다. 하지만, 트랜스퍼 게이트들(Qn31,Qn32) 내의 기생 다이오드들(parasitic diodes)이 턴 온되는 레벨 아래에서 비트라인에 인가되는 음의 전압(GNDL)의 크기를 유지하는 것이 바람직하다. 따라서, 음의 전압(GNDL)의 최대 크기는 PN 접합들이 순방향으로 바이어스되는 것을 방지하기 위해 약 0.5V 미만으로 유지될 수 있다. 음의 전압(GNDL)의 크기가 PN 접합의 순방향 바이어스 전압 미만으로 유지되면, SRAM의 구조를 변경한다거나 제조 과정을 변경하지 않고, 비트라인(BL0 또는 BL1)에 음의 전압(GNDL)을 안전하게 인가할 수 있다.
트랜스퍼 게이트들(Qn31,Qn32)의 구동 세기를 높일 수 있는 또 다른 방법은 워드라인(WL)에 전원(VDD)보다 높은 증가된 전압을 제공하는 것이다.
증가된 전압이 워드라인(WL)에 인가되는 상기 방법으로, 워드라인(WL)에 접속된 모든 트랜스퍼 게이트들은 전원(VDD)보다 높은 증가된 전압을 수신할 것이다. 이 경우에, 메모리 셀들의 선택된 행(row)에서 모든 트랜스퍼 게이트들(Qn31,Qn32)은 기록 동작 동안 스트레스(stress) 조건을 수신한다. 하지만, 음의 전압(GNDL)만이 비트라인(BL0 또는 BL1)에 인가될 때, 비트라인(BL0 또는 BL1)에 접속된 메모리 셀(20) 내의 트랜스퍼 게이트들(Qn31,Qn32)은 스트레스 조건을 수신할 수 있다. 이 방법에 따라, 기록 데이터를 수신하는 메모리 셀(20) 내의 트랜스퍼게이트들(Qn31,Qn32)만이 기록 동작 동안 스트레스 조건에 노출될 수 있다. 이 방식에서, 스트레스 조건은 음의 전압(GNDL)이 워드라인(WL)에 인가되는 증가된 전압 대신에 비트라인(BL0 또는 BL1)에 인가될 때 더 소수의 메모리 셀들(20)에 인가될 수 있다. 따라서, 본 발명의 방법은 증가된 전압이 워드라인(WL)에 인가되는 방법과 비교하여, SRAM의 수명이 지나치게 단축되는 것을 방지할 수 있다.
또한, 증가된 전압이 워드라인(WL)에 인가되는 방법이 구현될 때, 전압 증가 회로는 하나보다 많은 워드라인이 증가된 전압을 동시에 수신하는 경우 원하지 않은 효과들이 일어날 수 있으므로 각 워드라인을 위해 필요하다. 하지만, 음의 전압이 비트라인(BL0 또는 BL1)에 인가되는 본 발명의 방법에 따라, 전압 강하 회로가 복수의 비트라인들에 음의 전압(GNDL)을 분배할 수 있다. 예를 들면, 전압 강하 회로는 8개의 비트라인들 중에서 분배될 수 있지만, 선택된 비트라인만이 음의 전압(GNDL)을 수신할 수 있다. 이 방식에서, 트랜스퍼 게이트들(Qn31,Qn32)의 전류 구동이 향상되며, 제한된 회로 영역을 요구한다.
본 발명에 따른 반도체 메모리 장치의 기록 회로는 도 2를 참조하여 설명한다.
도 2는 실시예에 따른 반도체 메모리 장치(200) 부분의 전압 강하 회로 및 기록 회로의 일 구성을 보여주는 회로도이다.
반도체 메모리 장치(200)는 전압 강하 회로들(41-1 및 41-2), 기록 회로(42), 프리챠지 회로(43), Y 셀렉터부(44), 및 메모리 셀 어레이(46)를 포함할 수 있다.
전압 강하 회로들(41-1 및 41-2)은 선택된 메모리 셀에 기록될 데이터 값에 따라 음의 전압(GNDL)을 생성할 수 있다. 예들 들면, 데이터 0이 선택된 메모리 셀에 저장되려면, 전압 강하 회로(41-1)는 음의 전압(GNDL)을 생성하지만, 데이터 1이 선택된 메모리 셀에 저장되려면, 전압 강하 회로(41-2)가 음의 전압(GNDL)을 생성할 수 있다. 전압 강하 회로(41-1)는 노드(A1)에서 커패시터(CX0)에 출력을 제공하는 인버터(45-1)를 포함할 수 있다. 커패시터(CX0)는 노드(NVL)에 접속된 또 다른 단자를 가질 수 있다. 전압 강하 회로(41-2)는 노드(A1')에서 커패시터(CX1)에 출력을 제공하는 인버터(45-2)를 포함할 수 있다. 커패시터(CX1)는 노드(NVL')에 접속된 또 다른 단자를 가질 수 있다. 인버터(54-1 또는 54-2)는 음의 전압이 각 노드(NVL 또는 NVL')에 인가될 때 각 커패시터(CX0 또는 CX1)에 펄스를 전달할 수 있다.
기록 회로(42)는 트랜지스터들(Qn41,Qn42)을 포함할 수 있다. 트랜지스터(Qn41)는 접지에 접속된 소스, 노드(NVL)에 접속된 드레인, 및 노드(A2)에서 신호를 수신하기 위해 접속된 게이트를 가질 수 있다. 트랜지스터(Qn42)는 접지에 접속된 소스, 노드(NVL')에 접속된 드레인, 및 노드(A2')에서 신호를 수신하기 위해 접속된 게이트를 가질 수 있다. 트랜지스터들(Qn41,Qn42)은 IGFET들일 수 있고, 특히, NMOSFET들과 같은 N형 IGFET들일 수 있다. 기록 회로(42)는 원하는 기록 데이터 값에 따라 미리결정된 노드(NVL 또는 NVL')에 접지 전위를 제공할 수 있다. 예를 들면, 데이터 0이 선택된 메모리 셀에 저장되려면, 기록 회로(42)는 노드(NVL)에 접지 전위를 제공할 수 있지만, 데이터 1이 선택된 메모리 셀에 저장되려면, 기록 회로(42)가 노드(NVL')에 접지 전위를 제공할 수 있다.
프리챠지 회로(43)는 노드(A3)에서 입력을 수신할 수 있고 하이 레벨로 노드들(NVL 및 NVL')을 프리챠지할 수 있어 하이 레벨로 비트라인들(BL)을 프리챠지할 수 있다. 이 경우에, 하이 레벨은 전원 전압(VDD)일 수 있다. 프리챠지 회로(43)는 트랜지스터들(Qp41, Qp42, 및 Qp43)을 포함할 수 있다. 트랜지스터(Qp41)는 노드(NVL)에 접속된 하나의 드레인/소스, 노드(NVL')에 접속된 다른 드레인/소스, 및 노드(A3)에 접속된 게이트를 가질 수 있다. 트랜지스터(Qp42)는 전원 전압(VDD)에 접속된 소스, 노드(NVL)에 접속된 드레인, 및 노드(43)에 접속된 게이트를 가질 수 있다. 트랜지스터(Qp43)는 전원 전압(VDD), 노드(NVL')에 접속된 드레인, 및 노드(A3)에 접속된 게이트를 가질 수 있다. 트랜지스터(Qp41)는 노드들(NVL 및 NVL')이 본래적으로 동일한 전위로 프리챠지되도록 하는 균등 장치로서 여겨질 수 있다. 트랜지스터들(Qp42 및 Qp43)은 프리챠지 전위 공급 장치들로서 여겨질 수 있다. 트랜지스터들(Qp41, Qp42 및 Qp43)은 IGFET들 일 수 있고, 특히 PMOSFET와 같은 P형 IGFET들일 수 있다.
Y 셀렉터부(Y-selector portion: 44)는 열 어드레스 값과 같은 수신된 어드레스 값에 따라, 각각 비트라인 쌍(BL0-BL1 또는 BL2-BL3)에 노드들(NVL 및 NVL')을 선택적으로 접속할 수 있다. 이 방식에서, 음의 전압(GNDL)은 메모리 셀(20)에 데이터 값의 기록 시간을 향상시키기 위해 예컨대 비트라인 쌍(BL0-BL1)의 선택된 비트라인((BL0-BL1)에 인가될 수 있다.
기록 동작 동안 반도체 메모리 장치(200)의 동작은 도 3과 관련하여 도 2를참조하여 설명한다.
도 3은 도 2의 전압 강하 회로 및 기록 회로의 동작을 보여주는 파형도이다. 도 3은 음의 전압(GNDL)이 비트라인(BL0)에 인가되는 경우를 보여준다. 음의 전압(GNDL)은 반대 데이터가 선택된 셀에 기록될 때 유사한 방식으로 또 다른 비트라인(예컨대 비트라인(BL1))에 인가될 수 있다.
도 3을 참조하면, 기록 동작 동안, 타이밍 클록(CLK)은 하이 레벨로 스위치될 수 있다. 타이밍 클록(CLK)은 SRAM 동작 이 경우에는 기록 동작을 트리거(trigger)하는 클록 신호일 수 있다. Y-셀렉터부(44)가 이어서 활성화될 수 있고, 노드들(NVL 및 NVL')에 비트라인 쌍을 전기적으로 각각 접속할 수 있다. 이 경우에, 비트라인(BL0)은 노드(NVL)에 전기적으로 접속될 수 있고 비트라인(BL1)은 노드(NVL')에 전기적으로 접속될 수 있다. 노드(A2)에서의 신호는 하이로 되고, 기록 회로(42) 내에서 트랜지스터(Qn41)는 접지 전위가 노드(NVL) 및 비트라인(BL0)(Y-셀렉터부(44)를 통해)에 인가될 수 있도록 턴 온될 수 있다.
이어서, 노드(A2)에서의 신호는 트랜지스터(Qn41)를 턴 오프하도록 로우로 될 수 있다. 노드(NVL) 및 비트라인(BL0)은 부동 상태(floating condition)로 놓일 수 있다. 이 경우에, 기록 데이터는 데이터 0 일 수 있다. 따라서, 전압 강하 회로(41-1) 내에서 인버터(45-1)(노드(A1))의 출력은 하이 레벨에서 로우 레벨로 변할 수 있다. 노드(A1)가 로우로 될 때, 노드(NVL)(및 비트라인(BL0))는 커패시터(CX0)의 용량성 결합(capacitive coupling)으로 인해 음의 전압에 대해 로우로 될 수 있다. 이 방식에서, 전압 강하 회로(41-1)는 비트라인(BL0)에 음의 전압(GNDL)을 제공할 수 있다.
음의 전압(GNDL)에서의 비트라인(BL0)으로, 데이터 값은 지나치게 긴 기록 시간 없이 메모리 셀(20)에 기록될 수 있다.
타이밍 클록(CLK)은 그후에 후속 프리챠지 주기동안 로우로 변할 수 있다. 그후에 프리챠지 회로(43)에 대한 입력은 로우로 될 수 있다. 노드(A3)가 로우이면, 트랜지스터들(Qp41, Qp42 및 Qp43)은 턴 온될 수 있고 전원 전압(VDD)은 비트라인(BL0)에 인가될 수 있다.
비트라인들(BL0 및 BL1)을 하이로 프리챠지함으로써, 비트라인 커패시턴스들(CL0 및 CL1)은 적절히 챠지(charge)될 수 있고 음의 전압은 반도체 메모리 장치(200)가 일어날 후속 판독 및 기록 동작을 위해 설정되도록 제거될 수 있다.
전압 강하 회로(41-1 및 41-2)는 입력들로서 상보적인 데이터 신호들을 수신할 수 있다. 유사하게는, 기록 회로(42)에 의해 수신된 신호들(A2 및 A2')은 상보적인 데이터 신호들일 수 있다. 전압 강하 회로들(41-1 및 41-2)은 메모리 셀 어레이(46)에 기록 데이터를 제공하는 기록 회로의 일부가 되는 것으로 여겨질 수 있다. 마찬가지로, Y-셀렉터부(44)는 기록 데이터를 수신하기 위해 메모리 셀 어레이(46) 내의 열(비트라인 쌍)을 선택함으로써 기록 회로의 일부가 되는 것으로 여겨질 수 있다.
실시예들에 따라, 반도체 메모리 장치는 기록 동작시에 그렇지 않으면 비트라인 기록 저항으로 인해 발생할 수 있는 접지 전위 위의 전위 증분에 대해 보상하는 방법을 포함할 수 있다. 접지 전위보다 낮은 음의 전위는 로우 데이터가 기록되는 비트라인에 인가될 수 있다. 음의 전위가 비트라인에 인가되면, 트랜스퍼 게이트의 전류 구동 세기가 향상될 수 있다. 이 방식에서, 메모리 셀 반전 시간은 짧아질 수 있고 향상된 동작 속도 수율을 갖는 반도체 메모리 장치를 얻을 수 있다.
또한, 음의 전위가 미리결정된 범위 내로 유지되면, 바람직하지 않은 효과들은 트랜스퍼 게이트들이 그들의 임계 전압들 내에서 상당히 변한다 하여도 감소될 수 있으며, 반도체 메모리 장치들의 전체적인 제조 수율이 향상될 수 있다. 특히, SRAM 구조의 변화들 또는 제조 과정에서의 변화들이 없이 기록 동작 동안 비트라인에 음의 전압을 인가할 수 있다.
또한, 비트라인의 용량성 성분 상에 축적된 전하(음의 전위)를 제거하는 것이 가능하고, 메모리 셀에 데이터를 기록하는 것을 완료한 후 미리결정된 기간 동안 비트라인에 전원 전압을 인가함으로써 동일한 성분 상에 프리챠지를 제공하는 것이 가능하다.
상술한 실시예들은 예시적인 것이며 본 발명은 이들 실시예들에 제한되지 않음을 이해할 것이다. 특정 구조들은 상술된 실시예들에 제한되지 않는다.
예들 들면, 메모리 셀 어레이(46)는 매트릭스로 정렬된 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 셀은 상보적인 비트라인 쌍에 접속될 수 있다. 예를 들면, 비트라인들(BL0 및 BL1)은 상보적인 비트라인 쌍일 수 있다. 기록 동작 동안, 상보적인 데이터 신호들은 비트라인들(BL0 및 BL1) 상에 제공될 수 있다. 로우 데이터 신호가 음의 전위 형태로 비트라인들(BL0 및 BL1) 중 하나 상에 제공될 수 있다. 높은 데이터 신호는 전원 전위(VDD) 형태로 비트라인들(BL0 및 BL1) 중 다른 하나 상에 제공될 수 있다.
따라서, 본 명세서에 상술된 다양한 특정의 실시예들이 상세히 설명되었다. 본 발명은 본 발명의 사상과 범위에서 벗어남이 없이 다양하게 변화되거나, 교체되거나, 변경될 수 있다. 따라서, 본 발명은 첨부된 청구범위들에 의해 정의된 것으로만 한정되는 것으로 의도된다.

Claims (20)

  1. 전원 전위 및 접지 전위가 제공되는 메모리 셀을 포함하는 반도체 메모리 장치에 데이터를 기록하는 방법으로서, 상기 메모리 셀은 제 1 및 제 2 비트라인에 결합되는, 상기 데이터 기록 방법에 있어서,
    상기 접지 전위보다 낮은 음의 전압을 생성하는 단계와,
    상기 메모리 셀에 데이터를 기록할 때 상기 제 1 및 제 2 비트라인들에 상보적인 데이터 신호들(complemantary data signals)을 제공하는 단계로서, 상기 상보적인 데이터 신호들 중 로우(low) 데이터 신호는 본질적으로 상기 음의 전압인, 상기 상보적인 데이터 신호들 제공 단계를 포함하는, 반도체 메모리 장치로의 데이터 기록 방법.
  2. 제 1항에 있어서,
    상기 메모리 셀은 데이터가 상기 메모리 셀에 기록될 때 턴온(turn on)되고 그후에 데이터의 기록이 완료된 후 턴 오프되는 트랜스퍼 게이트(transfer gate)를 포함하고,
    프리챠지(precharge) 전위가 상기 트랜스퍼 게이트가 턴 오프된 후 상기 제 1 및 제 2 비트라인들에 인가되는, 반도체 메모리 장치로의 데이터 기록 방법.
  3. 제 2항에 있어서,
    상기 프리챠지 전위는 본질적으로 상기 전원 전위인, 반도체 메모리 장치로의 데이터 기록 방법.
  4. 제 1항에 있어서,
    상기 음의 전압은 PN 접합의 순방향 바이어스 전압보다 작거나 같은, 반도체 메모리 장치로의 데이터 기록 방법.
  5. 제 1항에 있어서,
    상기 반도체 메모리 장치는 스태틱 랜덤 액세스 메모리(static random access memory)인, 반도체 메모리 장치로의 데이터 기록 방법.
  6. 제 1항에 있어서,
    상기 음의 전압을 제공하기 전에 상기 상보적인 데이터 신호들 중 로우 데이터 신호를 수신하는 상기 제 1 및 제 2 비트라인들 중 하나에 상기 접지 전위를 제공하는 단계를 더 포함하는, 반도체 메모리 장치로의 데이터 기록 방법.
  7. 전원 전위 및 접지 전위가 제공되는 메모리 셀을 포함하는 반도체 메모리 장치로서, 상기 메모리 셀은 제 1 및 제 2 비트라인에 결합되는, 상기 반도체 메모리 장치에 있어서,
    상기 접지 전위보다 작은 음의 전압을 생성하는 전압 강하 회로(voltagedropping circuit)와,
    상기 메모리 셀에 데이터를 기록할 때 상기 제 1 및 제 2 비트라인들에 상보적인 데이터 신호들을 제공하는 기록 회로로서, 상기 상보적인 데이터 신호들 중 로우 데이터 신호는 본질적으로 음의 전압인, 상기 기록 회로를 포함하는, 반도체 메모리 장치.
  8. 제 7항에 있어서,
    메모리 셀은 데이터가 상기 메모리 셀에 기록될 때 턴온되고 그후에 데이터의 기록이 완료된 후 턴 오프되는 트랜스퍼 게이트를 포함하고,
    프리챠지 전위가 상기 트랜스퍼 게이트가 턴 오프된 후 상기 제 1 및 제 2 비트라인들에 인가되는, 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 프리챠지 전위는 본질적으로 상기 전원 전위인, 반도체 메모리 장치.
  10. 제 7항에 있어서,
    상기 기록 회로는 상기 음의 전압을 제공하기 전에 상기 상보적인 데이터 신호들 중 로우 데이터 신호를 수신하는 상기 제 1 및 제 2 비트라인들 중 하나에 상기 접지 전위를 제공하는, 반도체 메모리 장치.
  11. 제 7항에 있어서,
    상기 전압 강하 회로는,
    상기 메모리 셀에 데이터를 기록할 때 로우 펄스를 제공하는 펄스 전달 회로(pulse delivering circuit)와,
    상기 로우 펄스를 수신하고 상기 음의 전압을 제공하기 위해 결합된 커패시터를 포함하는, 반도체 메모리 장치.
  12. 제 7항에 있어서,
    상기 음의 전압은 PN 접합의 순방향 바이어스 전압보다 낮거나 같은, 반도체 메모리 장치.
  13. 제 7항에 있어서,
    상기 반도체 메모리 장치는 스태틱 랜덤 액세스 메모리인, 반도체 메모리 장치.
  14. 반도체 메모리 장치에 있어서,
    행들(rows)과 열들(columns)로 정렬된 메모리 셀들의 어레이로서, 각각의 메모리 셀은 전원 전위 및 접지 전위를 수신하는, 상기 메모리 셀들의 어레이와,
    제 1 및 제 2 비트라인에 결합된 메모리 셀들의 각 열과,
    상기 메모리 셀들의 상기 열들 중 제 1 열의 제 1 메모리 셀에 데이터를 기록할 때 메모리 셀들의 상기 열들 중 제 1 열에 결합된 상기 제 1 및 제 2 비트라인들에 상보적인 데이터 신호들을 제공하는 기록 회로로서, 상기 상보적인 데이터 신호들 중 로우 데이터 신호는 상기 접지 전위 아래의 음의 전압인, 상기 기록 회로를 포함하는, 반도체 메모리 장치.
  15. 제 14항에 있어서,
    기록 회로는 기록될 데이터 값에 따라 메모리 셀들의 상기 열들 중 제 1 열에 결합된 상기 제 1 및 제 2 비트라인들 중 미리결정된 하나에 상기 음의 전압을 제공하는 전압 강하 회로를 포함하는, 반도체 메모리 장치.
  16. 제 15항에 있어서,
    상기 제 1 메모리 셀에 데이터를 기록하는 동안 상기 기록 회로와 메모리 셀들의 상기 열들 중 제 1 열 사이에 전기적인 접속을 제공하기 위해 상기 기록 회로와 상기 메모리 셀들의 복수 열들 사이에 결합된 셀렉터 회로를 더 포함하는, 반도체 메모리 장치.
  17. 제 16항에 있어서,
    상기 셀렉터 회로는 미리결정된 어드레스 값에 응답하여 상기 전기적인 접속을 제공하는, 반도체 메모리 장치.
  18. 제 14항에 있어서,
    상기 메모리 셀들 각각은 상기 메모리 셀에 데이터를 기록하기 위해 데이터 경로를 제공하는 상기 제 1 비트라인에 결합된 제 1 절연 게이트 필드 효과 트랜지스터(insulated gate field effect transistor: IGFET) 및 상기 제 2 비트라인들에 결합된 제 2 IGFET를 포함하는, 반도체 메모리 장치.
  19. 제 18항에 있어서,
    상기 메모리 셀들 각각은 데이터 값을 저장하기 위한 래치(latch)를 형성하는 제 1 및 제 2 인버터들을 더 포함하는, 반도체 메모리 장치.
  20. 제 19항에 있어서,
    상기 제 1 및 제 2 IGFET들은 n형 IGFET들인, 반도체 메모리 장치.
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