JP5256512B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に関し、特に、スタティック・ランダム・アクセス・メモリの低電源電圧下における書込マージンを改善するための構成に関する。

高集積化のために、トランジスタ素子の微細化が進められる。この微細化に伴って、トランジスタ素子の信頼性および消費電力の観点から、電圧スケーリングが必要とされる。しかしながら、トランジスタ素子の微細化に伴って、製造プロセスにおける誤差（マスク位置合わせずれおよび不純物注入量の誤差）の影響が大きくなり、トランジスタ素子の特性のばらつきが大きくなる。このため、たとえばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）においては、スタティック・ノイズ・マージンＳＮＭが低下し、動作マージンが低下するという問題が生じる。

このＳＲＡＭの動作マージンを改善することを図る構成が、特許文献１（特開２００２−２９８５８６号公報）および非特許文献１（N. Shibata et al.,“A 0.5V 25MHz 1-mW 256Kb MTCMOS/SOI SRAM for Solar-Power-Operated Portable Personal Digital Equipment-Sure Write Operation by Using Step-Down Negatively Overdriven Bitline Scheme,”IEEE, Journal of Solid State Circuits, Vol.41, No.3, March 2006, pp.728-742）に記載されている。

これらの特許文献１および非特許文献１に示される構成においては、タイミング制御信号に従って、キャパシタのチャージポンプ動作により負電圧を生成し、ビット線対のロー側ビット線にこの負電圧を伝達している。

ロー側のビット線の電位を負電位または接地電圧以下に設定することにより、低電源電圧下においても、メモリセルのアクセストランジスタのチャネル抵抗をより低減し、書込マージンを改善することを図る。
特開２００２−２９８５８６号公報 N. Shibata et al.,"A 0.5V 25MHz 1-mW 256Kb MTCMOS/SOI SRAM for Solar-Power-Operated Portable Personal Digital Equipment-Sure Write Operation by Using Step-Down Negatively Overdriven Bitline Scheme,"IEEE, Journal of Solid State Circuits, Vol.41, No.3, March 2006, pp.728-742

上述の特許文献１に示される構成においては、ビット線に対し、書込データに従ってロー側ビット線を接地電圧レベルに駆動した後にフローティング状態とする。この後、タイミング信号に従って、キャパシタのチャージポンプ動作により、フローティング状態のビット線へ負電圧を伝達している。この負電圧を伝達することにより、ビット線の配線抵抗に起因するビット線電位の上昇を抑制し、メモリセルのアクセストランジスタのソース電位を接地電圧レベル以下に設定し、書込マージンが低下するのを抑制する。したがって、このタイミング制御信号のタイミングにずれが生じた場合、以下の問題が生じる。すなわち、ビット線電位が低下しきる前に負電圧生成動作が行なわれた場合、ビット線の電位が所定の負電位レベルにまで低下せず、書込マージンを向上することができなくなる。また、このタイミング信号を、確実に、ビット線がＬレベル（論理ローレベル）へ低下した後に活性化する場合、書込開始時間が遅れ、また、タイミング制御信号のタイミングマージンのために書込開始時間がさらに遅れるという問題が生じる。

また、非特許文献１に示される構成においては、特許文献１と同様、書込データとタイミング制御信号とに従って、ロー側ビット線電位が接地電圧レベルに低下した後に、キャパシタのチャージポンプ動作により負電圧を生成して、ロー側ビット線にこの負電圧を伝達している。したがって、この非特許文献１に示される構成においても、特許文献１と同様の問題が生じる。特に、この非特許文献１においては、ビット線容量に確実に負電荷を蓄積するために、実動作時においては、ビット線電位を負電位に設定した後に、ワード線を選択状態に駆動する構成を開示しており、書込時間が長くなるという問題が生じる。

それゆえ、この発明の目的は、書込時間を増大させることなく、書込マージンを増大させて確実にデータ書込を行なうことのできる半導体記憶装置を提供することである。

この発明に係る半導体記憶装置は、要約すれば、データ書込時、ビット線電位に従って、負電圧を生成して、選択列のロー側ビット線に伝達する。

書込対象のビット線の電位に従って負電圧を生成して、ビット線に伝達している。したがって、制御信号を利用することなく、負電圧生成タイミングを、最適なタイミングに正確に設定することができ、書込時間が長くなるのが抑制され、また十分な電圧レベルにビット線を負電圧レベルに駆動することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１と、このメモリセルアレイ１のメモリセル行を選択状態へ駆動する行選択駆動回路２と、メモリセルアレイ１の列を選択する列選択信号を生成する列選択回路３とを含む。

メモリセルアレイ１においては、メモリセルＭＣの各行に対応してワード線ＷＬが配置され、メモリセルＭＣの各列に対応してビット線ＢＬおよび／ＢＬの対が配置される。メモリセルＭＣは、その構成は、後に詳細に説明するが、一例として、ＣＭＯＳ（相補ＭＯＳ）トランジスタで構成されるＳＲＡＭセルである。

行選択駆動回路２は、制御回路７からの内部行アドレス信号ＲＡに従ってアドレス指定された行に対応するワード線ＷＬを選択状態へ駆動する。列選択回路３は、この制御回路７からの内部列アドレス信号ＣＡに従ってメモリセルアレイ１の列を指定する列選択信号を生成する。

この半導体記憶装置は、さらに、選択メモリセルへデータの書込を行なう書込ドライブ回路４と、データ書込をアシストする書込補助回路５とを含む。

書込ドライブ回路４は、列選択回路３からの列選択信号と入力回路６からの内部書込データＤｉｎとに従って、選択列のビット線ＢＬおよび／ＢＬを書込データに応じた電圧レベルに駆動する。通常、この書込ドライブ回路４は、ビット線負荷回路８によりＨレベル（論理ハイレベル）にプリチャージされたビット線対のうち、書込データに従って選択列のビット線対の一方のビット線をローレベルに駆動する。

書込補助回路５は、ビット線電位を検出し、その検出結果に従って選択列のビット線対のうちのローレベルのビット線を負電位レベルに駆動する。

制御回路７は、外部からのアドレス信号ＡＤとチップイネーブル信号ＣＥとライトイネーブル信号ＷＥとに従って内部行アドレス信号ＲＡおよび内部列アドレス信号ＣＡを生成し、また、図示しない経路によりビット線負荷回路８のビット線プリチャージ動作および入力回路６のデータ入力動作を制御する。

チップイネーブル信号ＣＥは、活性化時、この半導体記憶装置へのデータアクセスが行なわれることを示し、ライトイネーブル信号ＷＥは、活性化時、データ書込動作が指定されたことを示す。

ビット線負荷回路８は、各ビット線ＢＬおよび／ＢＬに対応して設けられるビット線プリチャージ回路を含み、スタンバイ時およびデータ読出時、対応のビット線ＢＬおよび／ＢＬを電源ノードに結合する。データ書込時、このビット線プリチャージ回路はプリチャージ動作を停止する。

図２は、図１に示すメモリセルＭＣの構成の一例を示す図である。図２において、メモリセルＭＣは、ゲートおよびドレインが交差結合されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１およびＰＱ２と、ゲートおよびドレインが交差結合されるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２とを含む。ＭＯＳトランジスタＰＱ１およびＮＱ１が、ＣＭＯＳインバータを構成し、記憶ノード／ＳＮ上の電位を反転して記憶ノードＳＮに伝達する。ＭＯＳトランジスタＰＱ２およびＮＱ２が別のインバータを構成し、記憶ノードＳＮの電位を反転して記憶ノード／ＳＮに伝達する。したがって、これらのＭＯＳトランジスタＰＱ１、ＰＱ２およびＮＱ１およびＮＱ２により、いわゆるインバータラッチ（フリップフロップ）が構成され、記憶ノードＳＮおよび／ＳＮには、互いに相補なデータが保持される。

メモリセルＭＣは、さらに、ワード線ＷＬ上の電位に従って選択的に導通し、導通時、記憶ノードＳＮおよび／ＳＮをビット線ＢＬおよび／ＢＬにそれぞれ結合するＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４を含む。

この図２に示すメモリセルＭＣは、シングルポートの６トランジスタ型ＳＲＡＭセルである。このＳＲＡＭセルに対しては、データ読出時、安定にデータを保持するために、いわゆるスタティック・ノイズ・マージンＳＮＭという因子が検討される。このスタティック・ノイズ・マージＳＮＭは、ＭＯＳトランジスタＰＱ１およびＮＱ１で構成されるインバータとＭＯＳトランジスタＰＱ２およびＮＱ２で構成されるインバータの伝達特性曲線により決定される。このスタティック・ノイズ・マージンＳＮＭが大きい場合には、安定にデータが保持され、データ読出時、非破壊的にデータの読出が行なわれる。

スタティック・ノイズ・マージンＳＮＭが大きい場合、逆に、記憶ノードＳＮおよび／ＳＮのデータ反転が生じにくいことを意味し、書込が生じにくいこととなる。メモリセルＭＣにおいてＭＯＳトランジスタのしきい値電圧がばらついた場合、トランジスタ特性のばらつきが生じ、スタティック・ノイズ・マージンＳＮＭにもばらつきが生じる。たとえば、ＭＯＳトランジスタ（ドライブトランジスタ）ＮＱ１およびＮＱ２のしきい値電圧が高くなった場合、これらのドライブトランジスタＮＱ１およびＮＱ２の電流駆動力が小さくなり（同一ゲート電圧において）、記憶ノードＳＮおよび／ＳＮのデータを安定に保持するのが困難となる。

一方、ＭＯＳトランジスタ（負荷トランジスタ）ＰＱ１およびＰＱ２のしきい値電圧の絶対値が小さくなった場合、同様、ＭＯＳトランジスタＰＱ１およびＰＱ２の電流駆動力が小さくなり、記憶ノードＳＮおよび／ＳＮのデータを安定に保持することが困難となる。また、ＭＯＳトランジスタ（アクセストランジスタ）ＮＱ３およびＮＱ４のしきい値電圧が大きくなった場合、電流駆動力が小さくなり、安定にデータを保持することはできるものの、書込が遅くなる（ビット線ＢＬまたは／ＢＬから記憶ノードＳＮまたは／ＳＮから電流を引抜くのが遅くなるため）。したがって、この読出時のデータ保持特性と書込時の書込特性とは、二律背反（トレードオフ）の関係にある。低電源電圧下において、メモリセルＭＣのトランジスタが微細化されても、データ保持特性を損なうことなく、確実にかつ高速にデータを書込むために、図１に示す書込補助回路５が設けられる。

図３は、図１に示す半導体記憶装置の要部の構成をより詳細に示す図である。図３において、メモリセルアレイ１においては、ワード線ＷＬ０−ＷＬｍが、メモリセル行それぞれに対応して配置され、また、メモリセル列それぞれに対応してビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎが配置される。これらのワード線ＷＬ０−ＷＬｍとビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎの交差部に対応して、図２に示すメモリセルＭＣが配置される。

ビット線負荷回路８においては、ビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎに対してビット線負荷ＬＫ０−ＬＫｎがそれぞれ設けられる。これらのビット線負荷ＬＫ０−ＬＫｎは、書込活性化信号ＷＥＮの活性化時、対応のビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎと図示しない電源ノードとを分離する。書込活性化信号ＷＥＮの非活性化時、ビット線負荷ＬＫ０−ＬＫｎは、それぞれ、対応のビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎを、図示しない電源ノードに結合する。データ読出時には、これらのビット線負荷ＬＫ０−ＬＫｎによりカラム電流が対応のビット線に供給され、メモリセルの記憶データに応じて対応のビット線対において電位差が生じる。この電位差を図示しないセンスアンプで検出してデータの読出を行う。

書込ドライブ回路４は、ビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎそれぞれに対応して設けられる書込ドライバＷＤＶ０−ＷＤＶｎを含む。書込ドライバＷＤＶ０−ＷＤＶｎは、内部書込データＤｉｎと書込列選択信号ＹＷＥ＜ｎ：０＞とに従って対応のビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎの選択時、対応のビット線対の一方のビット線を接地電圧レベルに駆動する。書込列選択信号ＹＷＥ＜ｎ：０＞は、（ｎ＋１）ビットの信号であり、書込列選択信号ＹＷＥ＜ｉ＞により、ビット線対ＢＬｉ、／ＢＬｉが指定される。この書込列選択信号ＹＷＥ＜ｎ：０＞は、図１に示す列選択回路３から、データ書込時、すなわちライトイネーブル信号ＷＥおよびチップイネーブル信号ＣＥの活性化時、アドレス信号ＡＤに従って生成される列アドレス信号ＣＡに基づいて生成される。

書込補助回路５は、ビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎそれぞれに対応して設けられる書込補助ユニットＷＡＵ０−ＷＡＵｎを含む。これらの書込補助ユニットＷＡＵ０−ＷＡＵｎは、対応のビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎの電位に従って、対応の書込ドライバＷＤＶ０−ＷＤＶｎを介して低電位（ロー側）のビット線をフローティング状態に設定し、かつ、このフローティング状態に設定されたビット線に負電圧を伝達する。

データ書込時、選択列のビット線対ＢＬｉ，／ＢＬｉ（ｉ＝０−ｎ）において低電位のビット線に負電圧を伝達することにより、図２に示すＮチャネルＭＯＳトランジスタ（アクセストランジスタＮＱ３，ＮＱ４）の一方のゲート−ソース間電圧が大きくなり、Ｈレベルの記憶ノードを高速でＬレベルへ駆動する。これにより、書込マージンおよび書込特性を改善する。

図４は、図３に示す書込ドライバおよび書込補助ユニットの構成の一例を示す図である。図４においては、ビット線ＢＬｉおよび／ＢＬｉに対応して設けられる書込ドライバＷＤＶｉおよび書込補助ユニットＷＡＵｉの構成を代表的に示す。

図４において、書込ドライバＷＤＶｉは、内部書込データＺＤｉｎを受けるインバータ１０ａと、選択列に対して書込データを伝達するＮＡＮＤゲート１２ａおよび１２ｂと、ＮＡＮＤゲート１２ａおよび１２ｂの出力信号に従って書込ドライブ信号を生成するＮＯＲゲート１４ａおよび１４ｂと、これらのＮＯＲゲート１４ａおよび１４ｂの出力信号に従ってビット線ＢＬｉおよび／ＢＬｉを選択的に接地電圧レベルに駆動するドライブゲート１６ａおよび１６ｂを含む。

ＮＡＮＤゲート１２ａは、内部書込データＺＤｉｎと書込列選択信号ＹＷＥ＜ｉ＞とを受け、両者がＨレベル（論理ハイレベル）のときにＬレベル（論理ローレベル）の信号を出力する。ＮＡＮＤゲート１２ｂは、インバータ１０ａの出力信号と書込列選択信号ＹＷＥ＜ｉ＞とを受け、与えられた信号がともにＨレベルのときにＬレベルの信号を出力する。内部書込データＺＤｉｎは、内部書込データＤｉｎと相補なデータである。

ＮＯＲゲート１４ａは、ＮＡＮＤゲート１２ａの出力信号と後に説明するビット線電圧検出回路ＢＤＴａの出力信号とを受け、これらの与えられた信号がともにＬレベルのときにＨレベルの信号を出力する。ＮＯＲゲート１４ｂは、ＮＡＮＤゲート１２ｂの出力信号と後に説明するビット線電圧検出回路ＢＤＴｂの出力信号とを受け、与えられた信号がともにＬレベルのときにＨレベルの信号を出力する。

ドライブゲート１６ａは、一例として、ＮチャネルＭＯＳトランジスタで構成され、ＮＯＲゲート１４ａの出力信号がＨレベルのときに導通し、ビット線ＢＬｉを接地電圧レベルに駆動する。ドライブゲート１６ｂは、同様、一例としてＮチャネルＭＯＳトランジスタで構成され、ＮＯＲゲート１４ｂの出力信号がＨレベルのときに導通し、導通時、補のビット線／ＢＬｉを接地電圧レベルに駆動する。ドライブゲート１６ａおよび１６ｂにおいては、対応のビット線ＢＬｉおよび／ＢＬｉが選択列の場合、内部書込データＺＤｉｎがＨレベルの時には、ドライブゲート１６ａが導通し、ビット線ＢＬを接地電圧レベル方向へ駆動する。このときには、ドライブゲート１６ｂは、非導通状態であり、ビット線／ＢＬは、フローティング状態に維持される。すなわち、ドライブゲート１６ａおよび１６ｂにより、ビット線ＢＬおよび／ＢＬの一方が、ローレベルに駆動され、他方はＨレベルのフローティング状態に維持される。

書込補助ユニットＷＡＵｉは、ビット線ＢＬｉおよび／ＢＬｉの電圧レベルを検出するビット線電圧検出回路ＢＤＴａおよびＢＤＴｂと、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの出力信号に従って負電圧線ＮＢＬに負電圧を生成する負電圧発生回路ＮＶＧと、負電圧線ＮＢＬを接地電圧レベルにプリチャージする負電圧線プリチャージ回路ＮＰＧとを含む。

ビット線電圧検出回路ＢＤＴａは、ビット線ＢＬｉ上の電圧を受けるインバータ１０ｂと、インバータ１０ｂの出力信号を受けるバッファ回路１８ａとを含む。ビット線電圧検出回路ＢＤＴｂは、補のビット線／ＢＬｉ上の電圧を受けるインバータ１０ｃと、インバータ１０ｃの出力信号を受けるバッファ回路１８ｂとを含む。これらのインバータ１０ｂおよび１０ｃの入力論理しきい値は、比較的低い電圧レベルに設定され、これらのインバータ１０ｂおよび１０ｃの入力論理しきい値に従ってビット線ＢＬおよび／ＢＬの電圧レベルを検出する。すなわち、これらのビット線電圧検出回路ＢＤＴａおよびＢＤＴｂは、ビット線ＢＬｉおよび／ＢＬｉの電圧レベルが、インバータ１０ｂおよび１０ｃの入力論理しきい値以下に低下すると、Ｈレベルの信号を出力する。

負電圧発生回路ＮＶＧは、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの出力信号を受けるＯＲゲート２０ａと、ＯＲゲート２０ａの出力信号を受けるインバータ２２と、インバータ２２の出力信号に従ってチャージポンプ動作により、負電圧線ＮＢＬに負電圧を生成する容量素子２４を含む。この負電圧発生回路ＮＶＧにおいては、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの一方の出力信号がＨレベルとなると、インバータ２２ａの出力信号がＬレベルとなり、容量素子２４によるチャージポンプ動作により、負電圧線ＮＢＬに負電圧が伝達される。

負電圧線プリチャージ回路ＮＰＧは、ＯＲゲート２０ａからノードＮＤ０に与えられる信号がＬレベルのとき導通し、ノードＮＤ２を電源ノードに結合するＰチャネルＭＯＳトランジスタ２７と、ノードＮＤ０の出力信号がＨレベルのときに負電圧線ＮＢＬとノードＮＤ２とを電気的に接続するＮチャネルＭＯＳトランジスタ２８ａと、ノードＮＤ２がＨレベルのときに負電圧線ＮＢＬを接地電圧レベルに保持するＮチャネルＭＯＳトランジスタ２８ｂを含む。ＭＯＳトランジスタ２８ａは、負電圧線ＮＢＬが負電圧レベルに設定されるとき導通し、負電圧線ＮＢＬ上の電圧をＭＯＳトランジスタ２８ｂのゲートに伝達し、ＭＯＳトランジスタ２８ｂをオフ状態に維持する。これにより、負電圧発生回路ＮＶＧによる負電圧発生時、負電圧線ＮＢＬをフローティング状態に設定して、確実に、負電圧線ＮＢＬに負電圧を生成する。

書込補助ユニットＷＡＵｉは、さらに、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの出力信号に従って選択的に導通し、導通時、負電圧線ＮＢＬ上の電圧をビット線ＢＬｉおよび／ＢＬｉに伝達する転送ゲート３０ａおよび３０ｂを含む。これらの転送ゲート３０ａおよび３０ｂは、それぞれ一例としてＮチャネルＭＯＳトランジスタで構成され、データ書込時、ローレベルのビット線へ負電圧を伝達する。

図５は、図４に示す書込ドライバＷＤＶｉおよび書込補助ユニットＷＡＵｉの動作を示す信号波形図である。以下、図５を参照して、図４に示す回路構成のデータ書込時の動作について説明する。なお、図５においては、横軸に時間を示し、縦軸に、電圧を示す。

時刻ｔａ以前のスタンバイ状態においては、書込列選択信号ＹＷＥ＜ｉ＞はＬレベルの非選択状態である。この状態においては、書込ドライバＷＤＶｉにおいて、ＮＡＮＤゲート１２ａおよび１２ｂの出力信号がＨレベルとなり、ＮＯＲゲート１４ａおよび１４ｂの出力信号がＬレベルとなる。応じて、ドライブゲート１６ａおよび１６ｂは、オフ状態を維持する。この状態においては、図３に示すビット線負荷ＬＫｉにより、ビット線ＢＬｉおよび／ＢＬｉは、例えば電源電圧レベルのビット線プリチャージ電圧レベルにプリチャージされる。

また、書込補助ユニットＷＡＵｉにおいては、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの出力信号はＬレベルであり、転送ゲート３０ａおよび３０ｂはオフ状態であり、ビット線ＢＬｉおよび／ＢＬｉ塗布電圧線ＮＢＬとは分離される。負電圧発生回路ＮＶＧにおいては、ＯＲゲート２０ａの出力信号はＬレベルであり、インバータ２２の出力信号はＨレベルである。負電圧線プリチャージ回路ＮＰＧにおいては、ノードＮＤ０がＬレベルであるため、ＭＯＳトランジスタ２７がオン状態であり、ＭＯＳトランジスタ２８ａはオフ状態である。したがって、ノードＮＤ２が電源電圧レベルにプリチャージされ、ＭＯＳトランジスタ２８ｂがオン状態にあり、負電圧線ＮＢＬは、接地電圧レベルに維持される。

時刻ｔａにおいて書込アクセスが始まると、図１に示す列選択回路３からの書込列選択信号ＹＷＥ＜ｉ＞が選択状態へ駆動される。このときには、入力回路（図１の参照符号６）からの内部書込データＤｉｎは確定状態にあり、補の内部書込データＺＤｉｎも確定状態にある。今、内部書込データＺＤｉｎがＨレベルであるとする。この状態においては、インバータ１０ａの出力信号はＬレベルであり、ＮＡＮＤゲート１２ｂの出力信号はスタンバイ状態時と同じＨレベルである。応じて、ＮＯＲゲート１４ｂの出力信号がＬレベルであり、ドライブゲート１６ｂはオフ状態に維持され、ビット線／ＢＬｉが、ビット線プリチャージ電圧レベルに維持される。

一方、書込列選択信号ＹＷＥ＜ｉ＞および内部書込データＺＤｉｎがともにＨレベルであるため、ＮＡＮＤゲート１２ａの出力信号がＬレベルとなる。このとき、まだ、ビット線電圧検出回路ＢＤＴａの出力信号はＬレベルである。したがって、ＮＯＲゲート１４ａの出力信号がＨレベルとなり、ドライブゲート１６ａがオン状態となり、ビット線ＢＬｉが、接地電圧レベル方向へ駆動され、ビット線ＢＬｉの電圧レベルが低下する。

ビット線ＢＬｉの電圧レベルが低下し、時刻ｔｂにおいて、その電圧レベルが、ビット線電圧検出回路ＢＤＴａのインバータ１０ｂの入力論理しきい値に到達すると、ビット線電圧検出回路ＢＤＴａの出力信号がＨレベルとなる。応じて、転送ゲート３０ａがオン状態となり、ビット線ＢＬｉが負電圧線ＮＢＬに電気的に結合される。このとき、ＮＯＲゲート１４ａは、両入力がともにＨレベルであり、その出力信号がＬレベルとなり、ドライブゲート１６ａがオフ状態となり、ビット線ＢＬｉが接地ノードから分離される。

ビット線電圧検出回路ＢＤＴａの出力信号がＨレベルとなると、負電圧発生回路ＮＶＧにおいて、ＯＲゲート２０ａの出力信号がＨレベルとなる。応じて、負電圧線プリチャージ回路ＮＰＧにおいて、ＭＯＳトランジスタ２７がオフ状態、ＭＯＳトランジスタ２８ａがオン状態となる。ＭＯＳトランジスタ２８ｂは、そのゲートに負電圧線ＮＢＬ上の電圧を受け、オフ状態となり、負電圧線ＮＢＬが接地ノードから分離される。

一方、ＯＲゲート２０ａの出力信号がＨレベルとなって、インバータ２２の出力信号がＬレベルとなる。したがって、ノードＮＤ１の電圧レベルがＨレベルからＬレベルに低下し、容量素子２４によるチャージポンプ動作により、時刻ｔｃにおいて、フローティング状態の負電圧線ＮＢＬおよびビット線ＢＬｉに負電圧が伝達される。このビット線ＢＬｉの負電圧レベルは、容量素子２４の容量値とビット線ＢＬｉの寄生容量との比で決定される。

ビット線ＢＬｉの電位が接地電圧以下の負電圧Ｌレベルに低下すると、図２に示すメモリセルのアクセストランジスタＮＱ３のソース電位が負電圧レベルとなり、そのゲート−ソース間電圧が拡大され、チャネル抵抗が低下し、大きな電流駆動力で、記憶ノードＳＮを負電圧方向へ駆動する。記憶ノードＳＮの電圧レベルがＨレベルからＬレベルへ駆動される過渡時において、負荷ＭＯＳトランジスタＰＱ１の電流供給量よりも大きな電流供給量でアクセストランジスタＮＱ３を介して記憶ノードＳＮを放電することができ、高速で記憶ノードＳＮの電圧レベルを低下させることができ、高速書込が実現される。この書込時、記憶ノードＳＮの到達電圧レベルは、ＭＯＳトランジスタＮＱ１およびＮＱ３および転送ゲート３０ａのオン抵抗（チャネル抵抗）により決定される。

時刻ｔｄにおいて、書込が完了すると、書込列選択信号ＹＷＥ＜ｉ＞がＬレベルに低下し、ＮＡＮＤゲート１２ａの出力信号がＨレベルとなり、ＮＯＲゲート１４ａの出力信号はＬレベルを維持する。図３に示すビット線負荷ＬＫｉにより、ビット線ＢＬｉおよび／ＢＬｉがプリチャージされ、その電圧レベルが高速に元のプリチャージレベルに復帰する。ここで、図５においてＨレベルのビット線／ＢＬｉの電圧レベルが書込完了後のリカバリ時に一旦低下するように示しているのは、このリカバリ動作時において、ビット線ＢＬｉおよび／ＢＬｉを、ビット線負荷に含まれるイコライズトランジスタによりイコライズして、高速でビット線ＢＬｉの電圧レベルを上昇させるためである。

ビット線ＢＬｉの電圧レベルが上昇し、その電圧レベルがビット線電圧検出回路ＢＤＴａのインバータ１０ｂの入力論理しきい値を超えると、ビット線電圧検出回路ＢＤＴａの出力信号がＨレベルからＬレベルに低下し、負電圧発生回路ＮＶＧにおいてＯＲゲート２０ａの出力信号がＨレベルとなる。応じて、転送ゲート３０ａがオフ状態となり、ビット線ＢＬおよび負電圧線ＮＢＬが分離される。また、負電圧線プリチャージ回路ＮＰＧにおいて、ＭＯＳトランジスタ２７および２８ｂがオン状態となり、ＭＯＳトランジスタ２８ａがオフ状態となり、負電圧線ＮＢＬは接地電圧レベルに復帰する。

内部書込データＺＤｉｎがＬレベルのときには、補のビット線／ＢＬｉに対して、負電圧発生回路ＮＶＧからの負電圧が転送ゲート３０ｂを介して伝達される。この場合においても、上述の動作と同様の動作が実行される。

以上のように、この発明の実施の形態１に従えば、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂにより、ビット線電圧を検出し、ロー側ビット線電位を負電圧レベルに駆動している。したがって、この負電圧生成のためには別の回路から生成される制御タイミング信号を用いていないため、正確に、ロー側ビット線を負電圧レベルに駆動することができ、書込列に対する書込マージンを向上させることができる。また、書込特性が改善されるため、動作電圧を低下させても安定に書込を行なうことができる。また、この書込動作電圧の低減により、消費電力を低減することができる。

また、書込時、選択列のビット線対のうちロー側のビット線を負電位にしてアクセストランジスタの電流駆動力を増大させているため、微細化が進み、トランジスタ特性のばらつきが大きくなった場合のマージン不良を改善することができ、応じて製造歩留りを向上させることができ、コストを低減することができる。

また、非選択列に対しては、ビット線は、ビット線プリチャージ電圧レベルに維持されるため、負電圧は、非選択列に対し何ら悪影響を及ぼさない。

また、書込時において選択列のロー側ビット線電位が負電位に設定されるだけであり、読出時および書込時の非選択列の電圧状態は、通常と同じである。したがって、読出時の動作マージンは何ら悪影響を受けず、スタティックノイズマージンなどの特性は劣化しないため、安定に動作させることができる。またデュアルポートＳＲＡＭなどのマルチポートＳＲＡＭに対しても、同様の回路を適用することができる。

また、単にビット線電圧変化を検出しているだけであるため、負電圧発生のためのタイミング制御信号の活性化タイミングを考慮する必要がなくなり、設計が容易となる。

［実施の形態２］
図６は、この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。通常、多ビットデータの入出力構成を有する半導体記憶装置においては、メモリセルアレイは、各データビットごとにＩ／Ｏブロックに分割される。図６においては、メモリセルアレイ１の１Ｉ／Ｏに対応するブロックの部分を示す。この１Ｉ／Ｏブロックに対応するメモリブロックにおいて、ビット線対ＢＬ０，／ＢＬ０−ＢＬｋ，／ＢＬｋが設けられる。通常、１Ｉ／Ｏブロックにおいては、１つのビット線対が選択されてデータの書込／読出が実行される。したがって、書込補助回路５においては、１Ｉ／Ｏブロックに１つの負電圧発生回路ＮＶＧおよび負電圧線プリチャージ回路ＮＰＧが配置される。ビット線対ＢＬ０，／ＢＬ０−ＢＬｋ，／ＢＬｋそれぞれに対応しては、負電圧ドライバＮＤＲ０−ＮＤＲｋが設けられる。これらの負電圧ドライバＮＤＲ０−ＮＤＲｋの各々は、ビット線電圧検出回路ＢＤＴ（ＢＤＴａ，ＢＤＴｂ）と転送ゲート３０（３０ａ，３０ｂ）とを含む。

負電圧ドライバＮＤＲ０−ＮＤＲｋに含まれるビット線電圧検出回路ＢＤＴの検出信号が、共通に負電圧発生回路ＮＶＧへ与えられる。負電圧ドライバＮＤＲ０−ＮＤＲｋの各転送ゲート３０は、共通に負電圧線ＮＢＬに結合され、対応の列（ビット線対）の選択時、負電圧発生回路ＮＶＧが発生した負電圧を、対応の列のロー側ビット線へ伝達する。

なお、ビット線対ＢＬ０，／ＢＬ０−ＢＬｋ，／ＢＬｋそれぞれに対応してビット線負荷ＬＫ０−ＬＫｋが設けられ、また、書込ドライバＷＤＶ０−ＷＤＶｋが設けられる。これらの書込ドライバＷＤＶ０−ＷＤＶｋへは、書込列選択信号ＹＷＥ＜ｋ：０＞がそれぞれ与えられる。また、内部書込データについても、インバータ３５により、内部書込データＺＤｉｎ＜ｊ＞の反転データが生成され、内部書込データＺＤｉｎ＜ｊ＞およびインバータ３５の出力する反転データが、共通に、書込ドライバＷＤＶ０−ＷＤＶｋへ与えられる。

図７は、図６に示す書込ドライバＷＤＶ０−ＷＤＶｋ、負電圧ドライバＮＤＲ０−ＮＤＲｋ、負電圧発生回路ＮＶＧ、および負電圧線プリチャージ回路ＮＰＧの構成を具体的に示す図である。図７においては、ビット線ＢＬ０および／ＢＬ０に対して設けられる書込ドライバＷＤＶ０および負電圧ドライバＮＤＲ０の構成を代表的に示す。この書込ドライバＷＤＶ０は、図４に示す書込ドライバＷＤＶｉと同一の構成を有し、対応する部分には同一参照番号を付し、その詳細説明は省略する。

負電圧ドライバＮＤＲ０は、ビット線電圧検出回路ＢＤＴとして、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂを含み、転送ゲート３０として、転送ゲート３０ａおよび３０ｂを含む。このビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの構成は、図４に示すビット線電圧検出回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

負電圧発生回路ＮＶＧは、負電圧ドライバＮＤＲ０−ＮＤＲｋのビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの出力信号を受ける２・（ｋ＋１）入力ＯＲゲート４０を含む。ＯＲゲート４０の出力信号は、インバータ２２を介して容量素子２４へ与えられる。

負電圧線プリチャージ回路ＮＰＧは、図４に示す負電圧線プリチャージ回路ＮＰＧと同一の構成を有し、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図７に示す構成において、１Ｉ／Ｏブロックに対して、負電圧発生回路ＮＶＧおよび負電圧線プリチャージ回路ＮＰＧが共通に設けられる。１Ｉ／Ｏブロックにおいて１つのビット線対が選択状態へ駆動される。したがって、選択列のビット線対に対して設けられるビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの出力信号の一方がＨレベルとなるだけである。選択列のビット線対のロー側のビット線電位の低下に従って、ＯＲゲート４０の出力信号がＨレベルとなり、応じて、容量素子２４からの負電圧が負電圧線ＮＢＬに伝達される。このとき、選択列に対応して配置される負電圧ドライバにおいて、対応のビット線対のロー側ビット線に対する転送ゲート３０（３０ａまたは３０ｂ）が導通状態となっており、この負電圧線ＮＢＬの負電圧が選択列のロー側ビット線に伝達される。

したがって、この図７および図６に示すビット線周辺回路の動作は、先の実施の形態１において示す書込ドライブ回路４および書込補助回路５の動作と同じである。容量素子２４は、選択列のビット線対のロー側ビット線に負電圧を伝達するだけであり、実施の形態１と同様の容量値を有することが要求されるだけである。したがって、この実施の形態２の構成の場合、実施の形態１の効果に加えて、さらに、負電圧発生回路ＮＶＧおよび負電圧線プリチャージ回路ＮＰＧのレイアウト面積を低減することができ、応じてチップ面積を低減することができる。

［実施の形態３］
図８は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。この図８に示す構成においては、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂとして、シュミットトリガ回路５０ａおよび５０ｂが設けられる。シュミットトリガ回路５０ａおよび５０ｂの出力信号が、負電圧発生回路ＮＶＧに含まれるＯＲゲートへ与えられ、また、転送ゲート３０ａおよび３０ｂのゲートへそれぞれ与えられる。書込ドライバＷＤＶｉの構成は、実施の形態１および２の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

負電圧線ＮＢＬに対しても、また、負電圧線プリチャージ回路ＮＰＧが設けられる。この負電圧発生回路ＮＶＧおよび負電圧線プリチャージ回路ＮＰＧは、実施の形態１に示すように、各ビット線対ごとに設けられてもよく、また実施の形態２に示すように１Ｉ／Ｏブロックごとに設けられてもよい。

これらのシュミットトリガ回路５０ａおよび５０ｂにより、ビット線ＢＬｉおよび／ＢＬｉの電圧レベルを検出する。シュミットトリガ回路は、一般に、入出力特性にヒステリシスを有し、出力応答特性が入力信号の立上り時と立下り時とで異なる。この特性を利用して、ビット線電圧低下時、確実にビット線電圧が所定電圧レベル以下に低下した後に、負電圧発生回路ＮＶＧにより負電圧を発生させて、ロー側ビット線を負電圧レベルに駆動する。

図９は、図８に示すシュミットトリガ回路５０ａおよび５０ｂの構成の一例を示す図である。これらのシュミットトリガ回路５０ａおよび５０ｂは同一構成を有するため、図９においては、参照符号５０で、これらのシュミットトリガ回路５０ａおよび５０ｂの各々を総称的に示す。

図９においては、シュミットトリガ回路５０（５０ａ、５０ｂ）は、電源ノードと出力ノードの間に直列に接続されるＰチャネルＭＯＳトランジスタＰＴ０およびＰＴ１と、出力ノードと接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＮＴ０と、ノードＮＤＡと接地ノードの間に接続され、かつそのゲートが出力ノードに接続されるＰチャネルＭＯＳトランジスタＰＴ２を含む。ＭＯＳトランジスタＰＴ０、ＰＴ１およびＮＴ０のゲートは共通に入力ノードに結合される。

図１０は、図９に示すシュミットトリガ回路５０の動作を示す信号波形図である。以下、図１０を参照して、図９に示すシュミットトリガ回路５０の動作について説明する。

入力信号ＩＮがＨレベルのときには、ＭＯＳトランジスタＮＴ０がオン状態であり、出力信号ＯＵＴは接地電圧レベルのＬレベルである。この状態においては、ＭＯＳトランジスタＰＴ０およびＰＴ１がオフ状態であり、ノードＮＤＡはＭＯＳトランジスタＰＴ２により接地電圧レベルに維持される。

時刻ｔ０において、入力信号ＩＮがＨレベルからＬレベルに向かって低下し始める。入力信号ＩＮが、電源電圧レベルからＭＯＳトランジスタＰＴ０のしきい値電圧の絶対値（以下、単にしきい値電圧と称す）分、低下すると、ＭＯＳトランジスタＰＴ０がオン状態となり、電源ノードからノードＮＤＡへ電流を供給する。ＭＯＳトランジスタＰＴ０から供給される電流は、また、ＭＯＳトランジスタＰＴ２を介して放電される。このとき、ノードＮＤＡの電圧レベルと入力信号ＩＮの電圧差が、ＭＯＳトランジスタのしきい値電圧以下であれば、ＭＯＳトランジスタＰＴ１は、オフ状態を維持する。この期間においてはＭＯＳトランジスタＮＴ０が弱いオン状態となり、出力信号ＯＵＴは、Ｌレベルに維持される。

入力信号ＩＮの電圧レベルの低下に従って、ＭＯＳトランジスタＮＴ０がオフ状態へ移行し、また、ＭＯＳトランジスタＰＴ０からの供給電流が増大し、ノードＮＤＡの電圧レベルがＭＯＳトランジスタＰＴ０の供給電流とＭＯＳトランジスタＰＴ２の放電電流とに応じて緩やかに上昇する。

時刻ｔ２において、ノードＮＤＡの電圧と入力信号ＩＮの電圧の差が、ＭＯＳトランジスタＰＴ１のしきい値電圧以上となるとＭＯＳトランジスタＰＴ１がオン状態となり、電源ノードから出力ノードへ電流が供給され、出力信号ＯＵＴの電圧レベルが上昇する。このとき、電源ノードから出力ノードへの電流の一部はＭＯＳトランジスタＰＴ２を介して放電され、また、ＭＯＳトランジスタＮＴ０が弱いオン状態にあり、接地ノードへ電流を放電するため、出力信号ＯＵＴは緩やかに上昇する。

出力信号ＯＵＴの電圧レベルが上昇し、ノードＮＤＡの電圧レベルと出力信号ＯＵＴの電圧レベルの差がＭＯＳトランジスタＰＴ２のしきい値電圧以下となるとＭＯＳトランジスタＰＴ２がオフ状態となる。応じて、ノードＮＤＡの電圧レベルが高速で上昇し、ＭＯＳトランジスタＰＴ１が深いオン状態となり、応じて、出力信号ＯＵＴは、ＭＯＳトランジスタＰＴ０およびＰＴ１により、その電圧レベルが高速で上昇する。

入力信号ＩＮは、図８に示すビット線ＢＬｉまたは／ＢＬｉの電圧レベルであり、データ書込時、ドライブゲート１６ａまたは１６ｂにより一定の速度でその電位が低下する。従って、ビット線ＢＬｉまたは／ＢＬｉの電圧レベルが十分に低下した後に、シュミットトリガ回路５０ａまたは５０ｂの出力信号がＨレベルとなる。このシュミットトリガ回路５ａおよび５０ｂの出力信号は、負電圧発生回路ＮＶＧに含まれるＯＲゲートへ与えられる。したがって、ＯＲゲート（２０ａまたは４０）の出力信号がＨレベルとなり負電圧が発生されるのは、入力信号ＩＮ、すなわちビット線ＢＬｉまたは／ＢＬｉの電位が十分にローレベルに低下したときである。ここで、図１０においては、入力信号ＩＮが、接地電圧レベルに放電された後に、負電圧の発生動作がトリガされる状態を一例として示す。これにより、ビット線ＢＬｉまたは／ＢＬｉの電圧レベルが中間電圧レベルのときに負電圧が発生されて、ロー側ビット線ＢＬｉまたは／ＢＬｉの電圧レベルが十分に低下しない状態を回避することができ、確実に、書込特性を改善することができる。

書込が完了すると、入力信号ＩＮが、Ｈレベルに上昇する。入力信号ＩＮがＨレベルへ上昇するとき、時刻ｔ３において、入力信号ＩＮが、ＭＯＳトランジスタＮＴ０のしきい値電圧よりも高くなると、ＭＯＳトランジスタＮＴ０がオン状態となり、出力信号ＯＵＴの電圧レベルが低下し始める。この出力信号ＯＵＴの電圧レベルが低下し始め、ノードＮＤＡの電圧レベルと出力信号ＯＵＴの電圧レベルとの差が、ＭＯＳトランジスタＰＴ２のしきい値電圧以上となると、ＭＯＳトランジスタＰＴ２がオン状態となり、ノードＮＤＡの電圧レベルが低下し始める。この場合、入力信号ＩＮの電圧レベルの上昇とノードＮＤＡの電圧ベルの低下とにより、ＭＯＳトランジスタＰＴ１が、ＭＯＳトランジスタＰＴ０よりも速くオフ状態へ移行し、出力ノードへの電流の供給が停止される。入力信号ＩＮの電圧レベルの上昇に従って電流駆動力が大きくなり、応じて、出力信号ＯＵＴは、高速で接地電圧レベルへ駆動される。

従って、入力信号ＩＮの電圧レベルの上昇時においては、通常のＣＭＯＳインバータよりも速く、出力信号ＯＵＴは接地電圧レベルへ駆動される。これにより、書込完了後、転送ゲート３０ａおよび３０ｂを速いタイミングでオフ状態として、ビット線ＢＬｉおよび／ＢＬｉを、ビット線負荷により元の電圧レベルへ復帰させることができる。

なお、シュミットトリガ回路の構成としては、図９に示す構成に限定されず、他の構成の回路が利用されても良い。ビット線電圧検出回路として、その出力信号を活性化するタイミングが、ビット線電圧の所定値に到達するタイミングよりも遅くされる構成であれば、ビット線電圧検出回路として利用することができる。

以上のように、この発明の実施の形態３に従えば、ビット線電圧検出回路として、シュミットトリガ回路を用い、ビット線電位の立下がり時のその出力信号の立上がりを遅くしている。これにより、ビット線電位が十分に低下した後に、負電圧をビット線に伝達することができ、ビット線を確実に負電圧レベルに設定することができる。応じて、書込マージンを確実に大きくすることができ、書込特性を改善することができる。また、実施の形態１、２と同様の効果を得ることができる。

［実施の形態４］
図１１は、この発明の実施の形態４に従う半導体記憶装置の要部の構成を示す図である。この図１１に示す構成は、以下の点で、図４に示す実施の形態１のビット線書込周辺部の書込補助ユニットの構成と異なる。すなわち、書込補助ユニットＷＡＵｉにおいて、転送ゲート３０ａに対し、インバータ５５ａと、ＰチャネルＭＯＳトランジスタ５７ａと、ＮチャネルＭＯＳトランジスタ５９ａとが設けられ、転送ゲート３０ｂに対し、インバータ５５ｂと、ＰチャネルＭＯＳトランジスタ５７ｂと、ＮチャネルＭＯＳトランジスタ５９ｂが設けられる。この図１１に示すビット線書込周辺部（書込ドライバおよび書込補助ユニット）の他の構成は、図４に示すビット線書込周辺部の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

インバータ５５ａは、ビット線電圧検出回路ＢＤＴａの出力信号を受ける。ＰチャネルＭＯＳトランジスタ５７ａは、インバータ５５ａの出力信号がＬレベルのときに導通し、導通時、電源電圧を転送ゲート３０ａのゲートに伝達する。ＮチャネルＭＯＳトランジスタ５９ａは、ビット線ＢＬｉの電圧レベルに従って選択的に導通し、導通時、転送ゲート３０ａのゲートおよびソースを電気的に短絡する。

インバータ５５ｂは、ビット線電圧検出回路ＢＤＴｂの出力信号を受ける。ＰチャネルＭＯＳトランジスタ５７ｂは、インバータ５５ｂの出力信号がＬレベルのときに導通し、導通時、転送ゲート３０ｂのゲート（制御電極）に電源電圧と伝達する。ＮチャネルＭＯＳトランジスタ５９ｂは、ビット線／ＢＬｉの電圧レベルに従って選択的に導通し、導通時、転送ゲート３０ｂのゲートおよびソースを電気的に短絡する。

この図１１に示す構成においては、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂと、書込ドライバＷＤＶｉと、負電圧発生回路ＮＶＧと、負電圧線プリチャージ回路ＮＰＧの動作は、図４に示す構成の動作と同じである。

スタンバイ状態時およびデータ読出時においては、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂの出力信号はＬレベルであり、インバータ５５ａおよび５５ｂの出力信号はＨレベルである。したがって、ＭＯＳトランジスタ５７ａおよび５７ｂはオフ状態にある。また、ビット線ＢＬｉおよび／ＢＬｉの電圧レベルは、スタンバイ状態時およびデータ読出時ハイレベルであり、ＭＯＳトランジスタ５９ａおよび５９ｂはオン状態に設定され、負電圧線ＮＢＬ上の電圧を、転送ゲート３０ａおよび３０ｂのゲートに伝達する。このとき、負電圧発生回路ＮＶＧは非動作状態であり、負電圧線ＮＢＬの電圧は、負電圧線プリチャージ回路ＮＰＧにより接地電圧レベルである。したがって、転送ゲート３０ａおよび３０ｂは、各々、ゲートおよびソースが同一電圧レベルでありオフ状態を維持する。

データ書込時、たとえばビット線ＢＬｉの電圧レベルが低下し、所定電圧レベル以下になると、ビット線電圧検出回路ＢＤＴａの出力信号がＨレベルとなる。応じて、インバータ５５ａの出力信号がＬレベルとなり、ＭＯＳトランジスタ５７ａがオン状態となり、転送ゲート３０ａのゲートの電圧レベルが上昇する。このとき、ビット線ＢＬｉの電圧レベルは十分低い電圧レベルにあり、ＭＯＳトランジスタ５９ａは、ほぼオフ状態となる。応じて、転送ゲート３０ａは、ゲートに電源電圧を受け、オン状態となり、ビット線ＢＬｉと負電圧線ＮＢＬとを電気的に接続する。

次いで、負電圧発生回路ＮＢＧにより、負電圧が発生され、負電圧線ＮＢＬが負電圧レベルとなり、この負電圧が、転送ゲート３０ａを介してビット線ＢＬｉに伝達される。ＭＯＳトランジスタ５９ａは、ゲートとソースの電圧がほぼ同一電圧（負電圧）であり、オフ状態を維持する。

このとき、ビット線／ＢＬｉの電圧レベルはハイレベルであり、ＭＯＳトランジスタ５９ｂはオン状態であり、転送ゲート３０ｂのゲートに負電圧が伝達され、転送ゲート３０ｂは、ゲートおよびソースがほぼ同一電位となり、確実にオフ状態に維持される。応じて、負電圧線ＮＢＬの負電圧の絶対値が転送ゲート３０ｂを構成するＭＯＳトランジスタのしきい値電圧と同程度の場合であっても、ハイ側ビット線／ＢＬｉから転送ゲート３０ｂを介して負電圧線ＮＢＬにリーク電流が流れるのを確実に防止することができる。

これにより、負電圧の電圧レベルに係わらず、転送ゲートを介してハイ側ビット線と負電圧線との間でリーク電流が流れるのを防止することができる。負電圧線ＮＢＬの電圧レベルが所定の負電圧よりも高い状態となるのを防止でき、確実に書込特性を改善することができ、また、消費電流を低減することができる。

なお、この図１１に示す構成においては、各ビット線対ＢＬｉ，／ＢＬｉに対応して負電圧発生回路ＮＶＧおよび負電圧線プリチャージ回路ＮＰＧが設けられている。しかしながら、この負電圧発生回路ＮＶＧおよび負電圧線プリチャージ回路ＮＰＧは、実施の形態２と同様、１Ｉ／Ｏブロックごとに設けられてもよい。転送ゲート３０ａおよび３０ｂに対するインバータ５５ａ，５５ｂおよびＭＯＳトランジスタ５７ａ，５７ｂおよび５９ａ，５９ｂが、各ビット線対それぞれに対応して設けられていればよい。

また、図１１に示す構成において、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂとして、シュミットトリガ回路（５０ａ，５０ｂ）が用いられてもよい。

以上のように、この発明の実施の形態４に従えば、負電圧をロー側ビット線に伝達するための転送ゲートに対して、ビット線電圧に応じて転送ゲートのゲートを電源ノードおよび負電圧線のいずれかに選択的に接続しており、負電圧伝達特性に悪影響を及ぼすことなく、データ書込時の負電圧生成時に、ハイ側ビット線から負電圧線にリーク電流が流れるのを防止することができる。

［実施の形態５］
図１２は、この発明の実施の形態５に従う半導体記憶装置の要部の構成を概略的に示す図である。この図１２に示す構成は、図４に示す構成と以下の点で、その構成が異なる。すなわち、書込補助回路ＷＡＵｉにおいて、負の電圧線ＮＢＬと接地ノードの間に、ダイオード接続されるＮチャネルＭＯＳトランジスタ６０が設けられる。このＭＯＳトランジスタ６０は、そのゲートが接地ノードに接続される。この接続構成の場合、ＭＯＳトランジスタ６０のしきい値電圧をＶｔｈｎとすると、負電圧線ＮＢＬの電圧の下限値は、−Ｖｔｈｎにクランプされる。

図１２に示す書込ドライバＷＶｉの構成および書込補助ユニットのＷＡＵｉの他の構成は、図４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

ビット線ＢＬｉおよび／ＢＬｉには、選択行のメモリセルおよび非選択行のメモリセルが接続される。したがって、データ書込時、非選択行のメモリセルのアクセストランジスタ（図２におけるＭＯＳトランジスタＮＱ３，ＮＱ４）のゲート（ワード線）は接地電圧（０Ｖ）レベルであるものの、負電圧がビット線に伝達された場合、アクセストランジスタがオン状態となり、誤書込が生じる可能性がある。したがって、ビット線ＢＬｉおよび／ＢＬｉに伝達される負電圧の下限値を、接地電圧よりもＭＯＳトランジスタ６０のしきい値電圧低い電圧レベルにクランプすることにより、アクセストランジスタ（図２のＭＯＳトランジスタＮＱ３，ＮＱ４）のゲート−ソース間電圧を、そのしきい値電圧以下に設定でき、非選択行かつ選択列のメモリセルのアクセストランジスタをほぼオフ状態に維持し、誤書込を防止することができる。

この場合、ＭＯＳトランジスタ６０をアクセストランジスタＮＱ３，ＮＱ４と同一のしきい値電圧を有するように、ＭＯＳトランジスタ６０をメモリセルのＮチャネルトランジスタと同一製造工程で形成することにより、アクセストランジスタＮＱ３，ＮＱ４のしきい値電圧のばらつきを、ＭＯＳトランジスタ６０のしきい値電圧に反映させることができ、確実に、選択列かつ非選択行のメモリセルのアクセストランジスタ（ＮＱ３，ＮＱ４）を、オフ状態に維持することができる。

なお、この図１２に示す構成において、書込補助回路ＷＡＵｉの構成として、実施の形態２から４の構成のいずれが用いられても、同様の効果を得ることができる。

以上のように、この発明の実施の形態５に従えば、負電圧の下限値をクランプしており、データ書込時、非選択行かつ選択列のメモリセルのアクセストランジスタを確実にオフ状態に維持して誤書込が生じるのを防止することができる。

［実施の形態６］
図１３は、この発明の実施の形態６に従う半導体記憶装置の要部の構成を示す図である。この図１３に示す構成は、以下の点で、図４に示す半導体記憶装置の構成と異なる。すなわち、容量素子２４に代えて、ＭＯＳトランジスタ６５がＭＯＳキャパシタとして利用される。このＭＯＳトランジスタ６５は、ゲートにインバータ２２の出力信号を受け、そのソースおよびドレインが負電圧線ＮＢＬに接続される。この図１３に示す他の構成は、図４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

ＭＯＳトランジスタ６５としては、メモリセルに含まれるアクセストランジスタ（ＮＱ３，ＮＱ４）と同じサイズ（レイアウト）のトランジスタを利用する。すなわち、ＭＯＳトランジスタ６５を、メモリセルのアクセストランジスタ（ＮＱ３，ＮＱ４）と同一製造工程で同一サイズ（レイアウト）で形成した場合、そのメモリセルのアクセストランジスタのチャネル長（ゲート長）のばらつきが、ＭＯＳトランジスタ６５のゲート長のばらつきに反映される。

メモリセルにおいて、書込マージンが劣化するのは、アクセストランジスタのしきい値電圧が高いとき、すなわちゲート長が長く、その電流駆動力が小さいとき（オン抵抗が高いとき）である。この場合には、ＭＯＳトランジスタ６５のゲート長も長くなり、その容量値が大きくなり、負電圧線ＮＢＬに生成される負電圧を、より負の電圧レベルに設定することができ、このメモリセルのアクセストランジスタのしきい値電圧のばらつきを補償して確実にアクセストランジスタの電流駆動力を大きくしてデータを書込むことができる。逆に、アクセストランジスタのしきい値電圧が小さく、書込特性がそれほど劣化していない場合には、ＭＯＳトランジスタ６５のゲート長も応じて短くされており、その容量値が小さくされ、負電圧線ＮＢＬに生成される負電圧を浅い負電圧レベルに設定することができ、必要以上に深い負のレベルの負電圧を発生するのを防止することができ、消費電流を低減することができる。

なお、このＭＯＳトランジスタ６５が１個で十分な容量値を有することができない場合には、複数のＭＯＳトランジスタ（アクセストランジスタと同一製造工程で形成される同一サイズ（レイアウト）のトランジスタ）を並列に利用する。

以上のように、この発明の実施の形態６に従えば、メモリセルのアクセストランジスタ（最小ゲート長のトランジスタ）を利用して、負電圧発生回路の容量素子を形成している。したがって、メモリセルのアクセストランジスタのしきい値電圧のばらつきに応じた電圧レベルに負電圧レベルを設定することができる。これにより、メモリセルのアクセストランジスタのしきい値電圧のばらつきを補償して確実に、データの書込を行なう電圧レベルにロー側ビット線を設定することができる。

なお、この実施の形態６も、実施の形態２から５の構成と組合せて用いられてもよい。
［実施の形態７］
図１４は、この発明の実施の形態７に従う半導体記憶装置の全体の構成を概略的に示す図である。この図１４に示す半導体記憶装置においては、図１に示す半導体記憶装置の構成において、さらに、ダイナミック電源回路７０および電源回路７２が設けられる。ダイナミック電源回路７０は、外部のたとえばプロセッサから与えられるダイナミック電圧／周波数制御信号ＤＶＦＣに従って、外部からの電源電圧ＶＤＤから生成する内部電源電圧ＶＤＤ１の電圧レベルを調整する。

電源回路７２は、ダイナミック電圧／周波数制御信号ＤＶＦＣと独立に、外部電源電圧ＶＤＤから、常時一定の電圧レベルの内部電源電圧ＶＤＤ２を生成する。この電源回路７２からの内部電源電圧ＶＤＤ２が、書込補助回路５へ与えられる、ダイナミック電源回路７０からの内部電源電圧ＶＤＤ１が、他のメモリセルアレイ１、行選択駆動回路２、列選択回路３、書込ドライブ回路４、制御回路７、入力回路６およびビット線負荷回路８へ、動作電源電圧として与えられる。なお、このダイナミック電源回路７０からの内部電源電圧ＶＤＤ１は、メモリセルアレイ１へ与えられるメモリセル電源電圧とこの行選択駆動回路２などの周辺回路へ与えられる周辺電源電圧とは別々の電圧レベルの電圧を生成してもよい。

図１４に示す半導体記憶装置の他の構成は、図１に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。

この半導体記憶装置を含む処理システムにおいて、ＤＶＦＳ（ダイナミック電圧および周波数調整：dynamic voltage and frequency scaling）方式が採用される。このＤＶＦＳ方式においては、その処理状況に応じて電源電圧およびクロック信号の周波数などを調整して消費電力を低減する。この周波数および電圧を調整するために、ダイナミック電圧／周波数制御信号ＤＶＦＣが、プロセッサなどから処理情況に応じて生成される。したがって、この図１４に示すダイナミック電源回路７０からの内部電源電圧ＶＤＤ１の電圧レベルは、半導体記憶装置を含む処理システムにおける処理の進行状況に応じて、その電圧レベルが調整される。

図１５は、この発明の実施の形態７に従う書込ドライバＷＤＶｉおよび書込補助ユニットＷＡＵｉの構成を示す図である。この図１５に示す書込ドライバＷＤＶｉは、図１３などに示す書込ドライバＷＤＶｉの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１５に示す構成においては、書込補助ユニットＷＡＵｉの構成が、以下の点で、図４および図１３等に示す書込補助ユニットＷＡＵｉの構成と異なる。すなわち、負電圧発生回路ＮＶＧにおいて、ＯＲゲート２０ａと容量素子２４との間に、内部電源電圧ＶＤＤ２をハイ側電源電圧として受けるレベルシフタ７５およびインバータ７７が設けられる。レベルシフタ７５は、ＯＲゲート２０ａの出力信号を受け、インバータ７７がレベルシフタ７５の出力信号を受ける。

ＯＲゲート２０ａへは、ハイ側電源電圧として、内部電源電圧ＶＤＤ１が供給される。同様、書込ドライバＷＤＶｉ、ビット線電圧検出回路ＢＤＴａおよびＢＤＴｂにも、内部電源電圧ＶＤＤ１が、ハイ側電源電圧として供給される。

負電圧線プリチャージ回路ＮＰＧへは、内部電源電圧ＶＤＤ２が電源ノードへ供給される。しかしながら、この負電圧線プリチャージ回路ＮＰＧへは、内部電源電圧ＶＤＤ１が、ハイ側電源電圧として供給されてもよい。ＭＯＳトランジスタ２８ｂにより、負電圧線ＮＢＬが、接地電圧レベルにプリチャージされれば、この内部電源電圧ＶＤＤ１およびＶＤＤ２のいずれが与えられてもよい。

負電圧発生回路ＮＶＧにおいては、レベルシフタ７５はＯＲゲート２０ａからの内部電源電圧ＶＤＤ１の電圧レベルを、内部電源電圧ＶＤＤ２の電圧レベルにシフトしてインバータ７７へ与える。インバータ７７は、この接地電圧と内部電源電圧ＶＤＤ２の間で変化する信号を生成する。

この図１５に示す構成の他の構成は、図４または図１３に示す構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。

ＤＶＦＳ方式に従って、内部電源電圧ＶＤＤ１の電圧レベルが低下された場合、容量素子２４による負電圧線ＮＢＬ上に伝達される負電圧のレベルが、不十分となる場合が考えられる。これは、内部電圧線ＮＢＬ上の負電圧の電圧レベルは、ビット線ＢＬｉまたは／ＢＬｉの容量と容量素子２４の容量値により決定されるためである。

この負電圧線ＮＢＬの負電圧のレベルが不十分な場合、十分に書込マージンを高くすることができない。この場合、特にワード線電圧も、選択時、内部電源電圧ＶＤＤ１レベルであれば、アクセストランジスタ（ＮＱ３，ＮＱ４、図２参照）のゲート電圧とソース電圧の差が小さくなり、十分にそのアクセストランジスタのオン抵抗（チャネル抵抗）を小さくすることができなくなり、書込マージンを改善することができなくなる。このため、インバータ７７のハイ側電源電圧として、この動作状況にかかわらず、一定の電圧レベルに維持される内部電源電圧ＶＤＤ２を利用し、常時、一定の電圧レベルの負電圧を負電圧線ＮＢＬに生成し、書込マージの低下を回避する。

図１６は、この発明の実施の形態７に従う半導体記憶装置のデータ書込時の動作を示すタイミング図である。以下、図１６を参照して、図１５に示す回路の動作について説明する。なお、図１６においては、選択ワード線の電圧レベルが、ＤＶＦＳ制御に従って調整される場合を示す。

ＤＶＦＳ制御において、電源電圧ＶＤＤ１が高い第１の電圧レベルＶＤＤ１（０）に設定されている状態においては、処理を高速で実行することが要求される。このとき、電源電圧ＶＤＤ２も、所定の電圧レベルに維持される。データ書込が行われると、図１５に示す負電圧発生回路ＮＶＧが負電圧発生動作を行い、負電圧線ＮＢＬの負電圧をロー側ビット線に伝達する。このとき、ロー側ビット線に接続されるアクセストランジスタＮＱ３（またはＮＱ４）のゲート−ソース間電圧ＶＧｓは、ＶＤＤ１（０）−ＶＮＮである。ここで、選択ワード線の電圧が、電源電圧ＶＤＤ１であり、負電圧が電圧ＶＮＮとする。この状態においては、十分な書込マージンでデータの書込が行われる。

処理の高速化が要求されない場合、ＤＶＦＳ制御に従って電源電圧ＶＤＤ１の電圧レベルが、第１の電圧レベルＶＤＤ（０）よりもΔＶ低い電圧ＶＤＤ１（１）に設定される。このとき、電源電圧ＶＤＤ２の電圧レベルは変更されず、高速処理時と同じ電圧レベルに維持される。データ書込を行うとき、負電圧発生回路ＮＶＧにより負電圧が負電圧線ＮＢＬに生成される。この負電圧は、インバータ７７の電源電圧レベルは変更されていないため、先に説明した高速処理時と同様、−ＶＮＮの電圧レベルである。

選択ワード線の電圧レベルが、電源電圧ＶＤＤ１（０）よりもΔＶ低下するため、選択メモリセルのロー側ビット線に接続されるアクセストランジスタＮＱ３（またはＮＱ４）のゲートーソース間電圧Ｖｇｓは、ＶＤＤ（１）−ＶＮＮ＝ＶＤＤ（０）−ΔＶ−ＶＮＮ＝ＶＤＤ（０）−ΔＶ＋｜ＶＮＮ｜となる。従って、負電圧ＶＮＮの電圧レベルにより、この電圧低下ΔＶを補償することができ、アクセストランジスタのチャネル抵抗の増大を抑制することができ、書込特性の劣化は回避することができる。

なお、行選択駆動回路に対して電源電圧ＶＤＤ２がワード線選択電圧として供給される場合には、ＤＶＦＳ制御にかかわらず、選択メモリセルのアクセストランジスタのゲートーソース間電圧を同じ電圧レベルに設定することができ、書込特性の低下は確実に回避される。

以上のように、この発明の実施の形態７に従えば、負電圧発生回路の容量素子駆動部において、ＤＶＦＳ制御と独立な一定の電圧レベルの電源電圧をハイ側電源電圧として利用している。これにより、ＤＶＦＳ制御により、内部電源電圧の電圧レベルが低下しても、確実に所定の電圧レベルの負電圧を生成することができ、書込マージンの低下を抑制することができる。

なお、この発明の実施の形態７においても、他の実施の形態２から６の構成が組合せて用いられてもよい。

［実施の形態８］
図１７は、この発明の実施の形態８に従う半導体記憶装置の要部の構成を示す図である。この図１７に示す構成は、以下の点で、図４に示す実施の形態１に従う半導体記憶装置の構成と異なる。すなわち、書込補助ユニットＷＡＵｉと負電圧発生回路ＮＶＧにおいて、インバータ２２の出力部に複数の容量素子２４ａ−２４ｇが並列に設けられる。これらの容量素子２４ａ−２４ｇは、それぞれ、スイッチングトランジスタ８０ａ−８０ｇを介して負電圧線ＮＢＬに結合される。これらのスイッチングトランジスタ８０ａ−８０ｇは、一例としてＮチャネルＭＯＳトランジスタで構成され、ヒューズ／制御回路８５の出力信号に従って選択的にオン状態となる。

この図１７に示す書込ドライバＷＤＶｉおよび書込補助ユニットＷＡＵｉの他の構成は、図４に示す書込ドライバＷＤＶｉおよび書込補助ユニットＷＡＵｉの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

書込マージンを大きくするためには、ビット線をより深い負電位にするのが好ましい。しかしながら、この負電圧発生回路ＮＶＧが生成する負電位を、より深い負の電圧レベルに設定する場合、消費電力が増大し、また選択列／非選択行の半選択状態のメモリセルのアクセストランジスタのリーク電流が大きくなることが考えられる。

そこで、製造工程完了後のテスト工程において書込マージンをテストし、そのテスト結果に従って、スイッチングトランジスタ８０ａ−８０ｇを選択的にオン状態に設定する。すなわち、書込マージンが小さい場合には、ヒューズ／制御回路８５により、スイッチングトランジスタ８０ａ−８０ｇにおいてオン状態となるスイッチング素子の数を増大し、負電圧線ＮＢＬに生成される負電圧を、より深い負の電位レベルに設定する。一方、書込マージンが大きい場合には、ヒューズ／制御回路８５により、スイッチングトランジスタ８０ａ−８０ｇのうちオン状態となるスイッチングトランジスタの数を低減し、負電圧線ＮＢＬ上に生成される負電圧レベルを浅い負電圧レベルに設定する。

このヒューズ／制御回路８５としては、たとえば、内部電圧のレベルを調整するトリミング回路において用いられるヒューズプログラム回路の構成が用いられればよく、ヒューズ素子の溶断／非溶断に応じて、ＨレベルまたはＬレベルの信号を生成する。ただし、このヒューズ／制御回路８５におけるＬレベルの信号は、負電圧線ＮＢＬ上の電圧レベルに応じて調整され、オフ状態のスイッチングトランジスタを確実にオフ状態に維持するように構成される。これは、単に負電圧線ＮＢＬ上の電圧を、ヒューズ／制御回路８５におけるロー側電源電圧として用いる構成により実現することができる。

この図１７に示す実施の形態８においても、実施の形態２などの他の実施の形態と適宜組合せて用いられてもよい。

以上のように、この発明の実施の形態８に従えば、メモリセルの実際の書込特性に応じて複数の容量素子を選択的に負電圧線に選択的に結合して生成される負電圧の電圧レベルを調整している。したがって、必要以上に負電圧レベルが深い負の電圧レベルになることがなく、消費電力を低減でき、また実施の形態１と同様の効果も得ることができる。

［実施の形態９］
図１８は、この発明の実施の形態９に従って半導体記憶装置の全体の構成を概略的に示す図である。この図１８に示す半導体記憶装置は、以下の点で、図１に示す実施の形態１に従う半導体記憶装置とその構成が異なる。すなわち、この図１８に示す半導体記憶装置においては、温度検出回路９０、電源電圧検出回路９２およびプロセス変動検出回路９４が設けられる。これらの検出回路９０、９２および９４からの検出信号Ｔｍ、ＶｍおよびＰｍが、書込補助回路５へ与えられる。書込補助回路５においては、後にその構成は詳細説明するが、これらの検出信号Ｔｍ、ＶｍおよびＰｍに従って、生成する負電圧の電圧レベルを調整する。

図１８に示す半導体記憶装置の他の構成は、図１に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

動作温度および動作電源電圧などの動作環境が変動した場合、メモリセルを構成するトランジスタの動作特性も応じて変化する。このメモリセルのトランジスタの動作特性の変動に追随して、生成する負電圧レベルを調整し、書込マージンを確実に確保する。また、これらプロセス変動検出回路９４においても、プロセス変動により生じたメモリセルトランジスタのしきい値電圧等の特性のばらつきに応じて、生成する負電圧の基本電圧レベルを調整する。プロセス変動検出回路９４からのプロセス変動検出信号Ｐｍは、したがって、温度および電源電圧に依存しない信号である。電源電圧検出回路９２からの電圧変動検出信号Ｖｍは、電源電圧に依存し、温度に依存しない信号である。また、温度検出回路９０からの温度検出信号Ｔｍは、電源電圧に依存しない信号である。

図１９は、この図１８に示す書込補助回路５に含まれる書込補助ユニットＷＡＵｉの構成を示す図である。図１９においては、また、ビット線ＢＬｉおよび／ＢＬｉに対して設けられる書込ドライバＷＤＶｉの構成を併せて示す。

この図１９に示す書込補助ユニットＷＡＵｉの負電圧発生回路ＮＶＧにおいて、容量素子２４として容量素子２１４ａ−２４ｇが並列に設けられ、またスイッチングトランジスタ８０として、スイッチングトランジスタ８０ａ−８０ｇが、容量素子２４ａ−２４ｇそれぞれと直列に接続される。スイッチングトランジスタ８０ａ−８０ｇは、容量値制御回路９５により、そのオン／オフ状態が設定される。この容量値制御回路９５は、図１８に示す温度検出回路９０からの温度検出信号Ｐｍ、電源電圧検出回路９２からの電圧変動検出信号Ｖｍおよびプロセス変動検出回路９４からのプロセス変動検出信号Ｐｍに従って、選択的にこれらのスイッチングトランジスタ８０ａ−８０ｇをオン状態に設定する。

図１９に示すこの書込補助ユニットＷＡＵｉの他の構成および書込ドライバＷＤＶｉの構成は、図１７に示す書込補助ユニットＷＡＵｉおよび書込ドライバＷＤＶｉの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

容量値制御回路９５は、以下のようにスイッチングトランジスタ８０ａ−８０ｇのオン／オフ制御を行う。すなわち、パラメータ変動検出信号ＰｍがメモリセルのＰチャネルＭＯＳトランジスタ（負荷トランジスタＰＱ１，ＰＱ２）のしきい値電圧の絶対値が低いことを示している場合には、負荷トランジスタの電流駆動力が大きくなっており、書込マージンが低下する。この場合には、スイッチングトランジスタ８０ａ−８０ｇのうちのオン状態となるトランジスタの数を増大させ、容量素子２４ａ−２４ｇの合成容量値を増大させる。

また、メモリセルのＮチャネルＭＯＳトランジスタ（アクセストランジスタＮＱ３，ＮＱ４）のしきい値電圧が高くなった場合には、記憶ノードの放電電流経路の駆動力が小さくなる。従って、プロセス変動検出信号Ｐｍが，ＮチャネルＭＯＳトランジスタのしきい値電圧が高い、すなわちゲート長が長いことを示している場合には、スイッチングトランジスタ８０ａ−８０ｇのうちのオン状態となるトランジスタの数を増大させて容量素子２４ａ−２４ｇの合成容量値を大きくする。

電圧変動検出信号Ｖｍが、電源電圧が低下したことを示す場合には、同様、アクセストランジスタの電流駆動力が小さくなり、書込マージンが低下する（電源電圧の変動範囲でスタティックノイズマージンは保障されているとする）。従って、スイッチングトランジスタ８０ａ−８０ｇのうちのオン状態のトランジスタの数を増大させて、容量素子２４ａ−２４ｇの合成容量値を大きくする。

温度検出信号Ｔｍが低温状態を示すときには、アクセストランジスタのしきい値電圧が高くなり、書込マージンが低下するため、容量素子２４ａ−２４ｇの合成容量値を大きくする。温度検出信号Ｔｍが、高温状態を示すときには、アクセストランジスタのしきい値電圧が低くなり、また、負荷トランジスタのしきい値電圧の絶対値が大きくなる。したがって書込マージンが大きくなるため、この状態においては容量素子２４ａ−２４ｇの合成容量値を小さくする。これらの検出信号を用いて負電圧発生用の容量素子の容量値を調整することにより、動作環境に応じてメモリセルのトランジスタの特性が変動しても、正確に必要とされるレベルの負電圧を生成することができ、良好な書込特性を動作環境の変動にかかわらず安定に保持することができる。

温度検出回路９０は、通常のＰＮダイオードの順方向降下電圧の負の温度依存性と抵抗素子の正の温度依存性とを組合せた検出回路、またはＮチャネルＭＯＳトランジスタのしきい値電圧の負の温度依存性、またはＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値の正の温度依存性などを利用した回路を用いることができる。電源電圧検出回路９２としては、同じ温度特性を有する抵抗素子または抵抗接続されるＭＯＳトランジスタを用いて電源電圧の電圧レベルを検出する回路を利用することができる。

図２０は、図１８に示すプロセス変動検出回路９４の構成の一例を概略的に示す図である。図２０において、プロセス変動検出回路９４は、定電源回路１００と、メモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧を検出するＮＶＴＨ検出回路１０２と、メモリセルのＰチャネルＭＯＳトランジスタのしきい値電圧を検出するＰＶＴＨ検出回路１０４とを含む。

定電源回路１００は、電源電圧ＶＤＤから温度および電源電圧ＶＤＤに依存しない一定の電圧レベルの安定な内部電源電圧ＶＤＤＣを生成する。ＮＶＴＨ検出回路１０２は、メモリセルのアクセストランジスタと同一サイズで同一製造プロセスで形成されるＮチャネルＭＯＳトランジスタをダイオード接続して構成される回路を検出部として含む。この検出部のトランジスタに、メモリセルのアクセストランジスタのゲート長またはしきい値電圧を反映させる。この検出部は、定電源回路１００からの安定な内部電源電圧ＶＤＤＣをハイ側電源電圧として動作し、このＮチャネルＭＯＳトランジスタのしきい値電圧に応じた電圧を形成する。例えば、この検出部にＭＯＳトランジスタがｎ個用いられる場合、検出部の出力信号の電圧レベルは、ｎ・Ｖｔｈｎとなる。Ｖｔｈｎは、検出部に用いられるＮチャネルＭＯＳトランジスタのしきい値電圧である。

ＮＶＴＨ検出回路１０２は、さらに、この検出部の出力電圧に応じてＨレベルまたはＬレベルの信号を出力する比較回路またはインバータバッファを含む。この比較回路またはインバータバッファにより、メモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧またはゲート長に応じた２値信号が生成される。

ＰＶＴＨ検出回路１０４は、同様、ゲート長検出部と、このゲート長検出部の出力信号に従って判定信号を生成する判定部とで構成される。検出部は、メモリセルのＰチャネルＭＯＳトランジスタ（負荷トランジスタＰＱ１，ＰＱ２）と同一サイズでまた同一プロセスで形成されるＰチャネルＭＯＳトランジスタをダイオード接続して構成され、内部電源電圧ＶＤＤＣとＰチャネルＭＯＳトランジスタのしきい値電圧とに応じた電圧を生成する。このＰチャネルＭＯＳトランジスタにメモリセルの負荷トランジスタのゲート長またはしきい値電圧を反映させる。ｎ個のＰチャネルＭＯＳトランジスタが検出部において用いられる場合、検出部の出力信号の電圧レベルは、ＶＤＤＣ−ｎ・Ｖｔｈｐまたはｎ・Ｖｔｈｐである。このＶｔｈｐは、ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値を示す。判定部は、比較回路またはインバータバッファで構成され、この検出部の出力電圧に応じてＨレベルまたはＬレベルの２値信号を出力する。

これらのＮＶＴＨ検出回路１０２およびＰＶＴＨ検出回路１０４は、たとえば電源投入検出信号ＰＯＲに従って電源投入時またはシステムリセット時に活性化され、それぞれメモリセルのトランジスタのしきい値電圧に応じた信号を生成する。これらのＮＶＴＨ検出回路１０２およびＰＶＴＨ検出回路１０４の出力信号はラッチ回路１０６および１０８によりラッチされ、それぞれ、しきい値電圧検出信号ＰｍｎおよびＰｍｐとして図１９に示す容量値制御回路９５へ与えられる。これらのしきい値電圧検出後ＰｍｎおよびＰｍｐが、図１８および図１９に示すしきい値検出信号Ｐｍに対応する。

このような構成を利用することにより、たとえば実施の形態８の構成と異なり、ヒューズプログラムなどを行なうことなく、負電圧発生回路のチャージポンプ用の容量素子の合成容量値を、プロセス変動に応じて調整することができる。

図２１は、図１９に示す容量値制御回路９５の構成の一例を概略的に示す図である。図２１においては、負電圧発生回路ＮＶＧの容量素子２４（２４ａ−２４ｇ）およびスイッチングトランジスタ８０（８０ａ−８０ｇ）の部分を示す。図２１においては、容量素子およびスイッチングトランジスタの参照符号は、容量素子のグループ化を明確に示すために、図１９に示す容量素子およびスイッチングトランジスタの参照符合と異ならせる。

図２１において、容量素子２４は、容量素子群Ｃ０ａ−Ｃ０ｂ、Ｃ１ａ−Ｃ１ｂ、Ｃ２ａ−Ｃ２ｂ、Ｃ３ａ−Ｃ３ｂのグループに分割される。スイッチングトランジスタ８０において、これらの容量素子Ｃ０ａ−Ｃ０ｂ、Ｃ１ａ−Ｃ１ｂ、Ｃ２ａ−Ｃ２ｂ、およびＣ３ａ−Ｃ３ｂそれぞれに対応してスイッチングトランジスタＳ０ａ−Ｓ０ｂ、Ｓ１ａ−Ｓ１ｂ、Ｓ２ａ−Ｓ２ｂ、およびＳ３ａ−Ｓ３ｂがそれぞれ直列に設けられる。

スイッチングトランジスタＳ０ａ−Ｓ０ｂは、ＰＶＴＨ補償回路１１０の出力信号に従って選択的にオン状態となる。スイッチングトランジスタＳ１ａ−Ｓ１ｂは、ＮＶＴＨ補償回路１１２により、そのオン／オフ状態が設定される。スイッチングトランジスタＳ２ａ−Ｓ２ｂは、電源電圧補償回路１１４により、そのオン状態／オフ状態が制御される。スイッチングトランジスタＳ３ａ−Ｓ３ｂは、温度補償回路１１６により、そのオン状態／オフ状態が制御される。

ＰＶＴＨ補償回路１１０は、しきい値電圧検出信号Ｐｍｐが、ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値が低いことを示す場合には、スイッチングトランジスタＳ０ａ−Ｓ０ｂのうちのオン状態となるトランジスタの数を増大させる。ＮＶＴＨ補償回路１１２は、しきい値電圧検出信号Ｐｍｎが、しきい値電圧が高いことを示すときには、スイッチングトランジスタＳ１ａ−Ｓ１ｂのうちオン状態となるスイッチングトランジスタの数を増大させる。

電源電圧補償回路１１４は、電圧変動検出信号Ｖｍが電源電圧レベルが低いことを示す場合には、スイッチングトランジスタＳ２ａ−Ｓ２ｂのうちオン状態となるスイッチングトランジスタの数を増大させる。温度補償回路１１６は、温度検出信号Ｔｍが、低温状態であることを示す場合には、スイッチングトランジスタＳ３ａ−Ｓ３ｂのうちオン状態となるスイッチングトランジスタの数を増大させる。

これらの補償回路１１０、１１２、１１４および１１６は、それぞれたとえばデコーダで構成され、そのデコード結果に従って対応のスイッチングトランジスタ群のスイッチングトランジスタを選択的にオン状態に設定する。

なお、これらの検出信号Ｐｍｐ、Ｐｍｎ、ＶｍおよびＴｍは、２値信号でなく、多ビット信号で構成され、多段階に、負電圧線ＮＢＬの電圧が調整されてもよい。

また、ＰＶＴＨ補償回路１１０およびＮＶＴＨ補償回路１１２は、先の実施の形態８におけるヒューズ／制御回路８５で置き換えられてもよい。また、この実施の形態９の構成においても、先の実施の形態２から実施の形態７の構成が組合せて用いられてもよい。

以上のように、この発明の実施の形態９に従えば、動作環境に応じて、発生する負電圧のレベルを調整している。したがって、実施の形態１の効果に加えて、以下の効果ウェルことができる。すなわち、動作環境の変動にかかわらず、書込マージンの低下を回避でき、安定にデータの書込を行なうことができる。

この発明は、一般にＳＲＡＭに適用可能であり、単体ＳＲＡＭ、マイクロコンピュータに搭載されるＳＲＡＭ、またはシステムＬＳＩに組込まれるＳＲＡＭであってもよい。また、ＳＲＡＭは、シングルポートＳＲＡＭであってもよく、またマルチポートＳＲＡＭであってもよい。いずれにおいても、この発明を適用することにより、低電源電圧下においても、書込マージンを確実に低下するのを抑制して、安定なデータ書込を、書込アクセスの遅延および書込アクセス時間の増大をもたらすことなく実現することができる。

この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。 図１に示すメモリセルの構成の一例を示す図である。 図１に示す半導体記憶装置の要部の構成をより具体的に示す図である。 図３に示す書込ドライバおよび書込補助ユニットの構成を示す図である。 図４に示す書込ドライバおよび書込補助ユニットの動作を示す信号波形図である。 この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。 図６に示す書込ドライバ、負電圧ドライバおよび負電圧発生回路および負電圧線プリチャージ回路の構成を具体的に示す図である。 この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。 図８に示すシュミットトリガ回路の構成の一例を示す図である。 図９に示すシュミットトリガ回路の動作を示す信号波形図である。 この発明の実施の形態４に従う半導体記憶装置の書込ドライバおよび書込補助ユニットの構成を示す図である。 この発明の実施の形態５に従う半導体記憶装置の書込ドライバおよび書込補助ユニットの構成を示す図である。 この発明の実施の形態６に従う半導体記憶装置の書込ドライバおよび書込補助ユニットの構成を示す図である。 この発明の実施の形態７に従う半導体記憶装置の全体の構成を概略的に示す図である。 この発明の実施の形態７に従う半導体記憶装置の書込ドライバおよび書込補助ユニットの構成を示す図である。 図１５に示す書込補助ユニットの動作を示すタイミング図である。 この発明の実施の形態８に従う半導体記憶装置の書込ドライバおよび書込補助ユニットの構成を示す図である。 この発明の実施の形態９に従う半導体記憶装置の全体の構成を概略的に示す図である。 この発明の実施の形態９に従う書込ドライバおよび書込補助ユニットの構成を概略的に示す図である。 図１８に示すプロセス変動検出回路の構成の一例を概略的に示す図である。 図１９に示す容量値制御回路および負電圧発生回路の構成の一例を概略的に示す図である。

符号の説明

１ メモリセルアレイ、２ 行選択駆動回路、３ 列選択回路、４ 書込ドライブ回路、５ 書込補助回路、７ 制御回路、ＰＱ１，ＰＱ２ ＰチャネルＭＯＳトランジスタ（負荷トランジスタ）、ＮＱ１，ＮＱ２ ＮチャネルＭＯＳトランジスタ（ドライブトランジスタ）、ＮＱ３，ＮＱ４ ＮチャネルＭＯＳトランジスタ（アクセストランジスタ）、ＷＤＶ０−ＷＤＶｎ 書込ドライバ、ＷＡＵ０−ＷＡＵｎ 書込補助ユニット、ＭＣ メモリセル、ＮＶＧ 負電圧発生回路、ＮＰＧ 負電圧線プリチャージ回路、３０，３０ａ，３０ｂ 転送ゲート、ＢＤＴ，ＢＤＴａ，ＢＤＴｂ ビット線電圧検出回路、１６ａ，１６ｂ ドライブゲート、２０ａ ＯＲゲート、２２ インバータ、２４ 容量素子、ＮＤＲ０−ＮＤＲｋ 負電圧ドライバ、４０ ＯＲゲート、５０ａ，５０ｂ シュミットトリガ回路、５７ａ，５７ｂ ＰチャネルＭＯＳトランジスタ、５９ａ，５９ｂ ＮチャネルＭＯＳトランジスタ、６０ ＮチャネルＭＯＳトランジスタ（クランプ素子）、６５ 容量素子、７０ ダイナミック電源回路、７２ 電源回路、７５ レベルシフタ、７７ インバータ、２４ａ−２４ｇ 容量素子、８０ａ−８０ｇ スイッチングトランジスタ、８５ ヒューズ／制御回路、９０ 温度検出回路、９２ 電源電圧検出回路、９４ プロセス変動検出回路、９５ 容量値制御回路、１００ 低電源回路、１０２ ＮＶＴＨ検出回路、１０４ ＰＶＴＨ検出回路、１０６，１０８ ラッチ回路、１１０ ＰＶＴＨ補償回路、１１２ ＮＶＴＨ補償回路、１１４ 電源電圧補償回路、１１６ 温度補償回路、Ｃ０ａ−Ｃ０ｂ，Ｃ１ａ−Ｃ１ｂ，Ｃ２ａ−Ｃ２ｂ，Ｃ３ａ−Ｃ３ｂ 容量素子、Ｓ０ａ−Ｓ０ｂ，Ｓ１ａ−Ｓ１ｂ，Ｓ２ａ−Ｓ２ｂ，Ｓ３ａ−Ｓ３ｂ スイッチングトランジスタ。

Claims (6)

1. 行列状に配列される複数のメモリセル、
   各前記メモリセル列に対応して配置される複数のビット線対、
   書込データに従って、選択列のビット線対にデータを転送する書込ドライブ回路、および
   前記選択列のビット線の電位に従って、前記選択列のビット線対の低電位側のビット線を負電圧レベルに駆動する書込補助回路を備え、
   前記書込補助回路は、前記選択列のビット線対の電位を検出するシュミットトリガ回路を備え、前記シュミットトリガ回路は、前記選択列のビット線対のビット線の電位変化に遅れてその検出結果を示す出力信号を変化させる、半導体記憶装置。
2. 行列状に配列される複数のメモリセル、
   各前記メモリセル列に対応して配置される複数のビット線対、
   書込データに従って、選択列のビット線対にデータを転送する書込ドライブ回路、および
   前記選択列のビット線の電位に従って、前記選択列のビット線対の低電位側のビット線を負電圧レベルに駆動する書込補助回路を備え、
   前記書込補助回路は、
   各前記ビット線対の各ビット線に対応して設けられ、対応のビット線へ前記負電圧を転送する転送ゲートと、
   前記対応のビット線の電位に従って前記転送ゲートを導通状態に設定する第１の制御ゲートと、
   前記対応のビット線の電位に従って前記第１の制御ゲートと相補的に導通し、前記転送ゲートを非導通状態に設定する第２の制御ゲートを備える、半導体記憶装置。
3. 行列状に配列される複数のメモリセル、
   各前記メモリセル列に対応して配置される複数のビット線対、
   書込データに従って、選択列のビット線対にデータを転送する書込ドライブ回路、および
   前記選択列のビット線の電位に従って、前記選択列のビット線対の低電位側のビット線を負電圧レベルに駆動する書込補助回路を備え、
   各前記メモリセルは、絶縁ゲート型電界効果トランジスタを含み、
   前記書込補助回路は、
   前記メモリセルのトランジスタと同じゲート長を有するトランジスタで構成され、前記選択列のビット線の電位に従って前記負電圧を生成する容量素子を備える、半導体記憶装置。
4. 行列状に配列される複数のメモリセル、
   各前記メモリセル列に対応して配置される複数のビット線対、
   書込データに従って、選択列のビット線対にデータを転送する書込ドライブ回路、および
   前記選択列のビット線の電位に従って、前記選択列のビット線対の低電位側のビット線を負電圧レベルに駆動する書込補助回路を備え、
   前記書込ドライブ回路は、動作状況に応じて電圧レベルが変更される第１の電源からの電源電圧を受け、
   前記書込補助回路は、前記動作状況にかかわらず一定の電圧レベルに維持される第２の電源からの電源電圧を受ける、半導体記憶装置。
5. 行列状に配列される複数のメモリセル、
   各前記メモリセル列に対応して配置される複数のビット線対、
   書込データに従って、選択列のビット線対にデータを転送する書込ドライブ回路、および
   前記選択列のビット線の電位に従って、前記選択列のビット線対の低電位側のビット線を負電圧レベルに駆動する書込補助回路を備え、
   前記メモリセルは、絶縁ゲート型電界効果トランジスタを含み、
   前記書込補助回路は、
   前記負電圧を発生する容量素子と、
   前記容量素子の容量値を少なくともメモリセルのトランジスタの特性に応じて調整する調整回路とを備える、半導体記憶装置。
6. 前記調整回路は、さらに、前記半導体記憶装置の動作環境を検出し、該検出結果に従って前記容量素子の容量値を調整する、請求項５記載の半導体記憶装置。

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