CN117594092A - 写辅助电路和静态随机存取存储器 - Google Patents

写辅助电路和静态随机存取存储器 Download PDF

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CN117594092A
CN117594092A CN202311586180.1A CN202311586180A CN117594092A CN 117594092 A CN117594092 A CN 117594092A CN 202311586180 A CN202311586180 A CN 202311586180A CN 117594092 A CN117594092 A CN 117594092A
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季金华
马亚奇
刘洋
郑君华
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Hexin Technology Co ltd
Shanghai Hexin Digital Technology Co ltd
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Hexin Technology Co ltd
Shanghai Hexin Digital Technology Co ltd
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Abstract

本申请涉及一种写辅助电路和静态随机存取存储器。静态随机存取存储器包括与存储单元连接的位线；写辅助电路包括：预充电路，与位线连接，用于对位线进行预充电；传输电路，与位线连接，用于传输信号；下拉电路，与传输电路连接，用于根据接收到的数据信号将位线的电压下拉至地电压；写入电路，与传输电路连接，用于在位线的电压被下拉为地电压时，将提供的负电压通过传输电路输入至位线中。本申请实施例的方案，加快了将负电压传输至位线的速度，且稳定性高。

Description

写辅助电路和静态随机存取存储器
技术领域
本申请涉及静态随机存取存储器技术领域，特别是涉及一种写辅助电路和静态随机存取存储器。
背景技术
静态随机存取存储器(Static Random Access Memory，SRAM)是随机存取存储器的一种。
SRAM包括存储单元和与存储单元连接的位线。随着集成电路工艺尺寸的不断缩小，特别是工艺尺寸发展到16nm之后，制程偏差的进一步增大和电源电压的降低使得存储单元越来越难以进行写操作，即存储单元内存储的数据难以被修改。写操作存在困难的一种表现形式是需要较长的时间完成写入操作，另一种表现形式则更为严重，即几乎无法改写存储单元中的数据。
为了解决上述写困难的问题，位线负电压技术(Negative Bit Line，NBL)被应用到SRAM的设计当中。位线负电压技术的实现方法是：在写操作时位线电压不再被下拉到地电压VSS，而是比地电压VSS更低的电压，一般VSS的电压值为0，则一个比VSS更低的电压即是一个负电压。位线的电压是负值，用于写入的NMOS晶体管的驱动能力将大于位线的电压为0的情况，这样就更容易实现存储单元的写操作。然而目前，如何快速、稳定的将负电压传输至位线BL，又成为当下亟需解决的新难题。
发明内容
基于此，有必要针对上述技术问题，提供一种能够快速、稳定的将负电压传输至位线的写辅助电路和静态随机存取存储器。
第一方面，本申请提供了一种写辅助电路，应用于静态随机存取存储器，所述静态随机存取存储器包括与存储单元连接的位线；所述写辅助电路包括：
预充电路，与所述位线连接，用于对所述位线进行预充电；
传输电路，与所述位线连接，用于传输信号；
下拉电路，与所述传输电路连接，用于根据接收到的数据信号将所述位线的电压下拉至地电压；
写入电路，与所述传输电路连接，用于在所述位线的电压被下拉为所述地电压时，将所述写入电路提供的负电压通过所述传输电路输入至所述位线中。
在其中一个实施例中，所述位线包括第一位线和第二位线；
所述传输电路的第一输出端与所述第一位线连接，所述传输电路的第二输出端与所述第二位线连接；
所述下拉电路的第一输入端接入第一数据信号，所述下拉电路的第一输出端与所述传输电路的第一输入端连接，所述下拉电路的第二输入端接入第二数据信号，所述下拉电路的第二输出端与所述传输电路的第二输入端连接，所述下拉电路接地，所述下拉电路用于根据所述第一数据信号将所述第一位线的电压下拉至所述地电压，或者根据所述第二数据信号将所述第二位线的电压下拉至所述地电压，其中，所述第一数据信号与所述第二数据信号不同。
在其中一个实施例中，所述下拉电路包括：两个子下拉电路；两个所述子下拉电路的输入端分别为所述下拉电路的第一输入端和第二输入端，两个所述子下拉电路的输出端分别为所述下拉电路的第一输出端和第二输出端；
其中，所述子下拉电路包括开关单元、下拉单元和切换单元；
所述开关单元的输入端为所述子下拉电路的输入端，所述开关单元的第一控制端接入第一控制信号，所述开关单元的第二控制端接入第二控制信号，其中，所述第二控制信号为所述第一控制信号的反向输出信号；
所述下拉单元的输入端接地，所述下拉单元的输出端为所述子下拉电路的输出端，所述下拉单元的控制端与所述开关单元的输出端连接，所述下拉单元用于根据所述第一数据信号将所述第一位线的电压下拉至所述地电压，或者根据所述第二数据信号将所述第二位线的电压下拉至所述地电压；
所述切换单元的输入端接地，所述切换单元的输出端与所述下拉单元的控制端连接，所述切换单元的控制端接入所述第二控制信号，所述切换单元用于在所述第一位线的电压被下拉为所述地电压时或者在所述第二位线的电压被下拉为所述地电压时，根据所述第二控制信号控制所述下拉单元关断。
在其中一个实施例中，所述开关单元包括传输门，所述传输门的第一端接入所述第一数据信号或者所述第二数据信号，所述传输门的第一控制端接入所述第一控制信号，所述传输门的第二控制端接入所述第二控制信号；
所述下拉单元包括一晶体管，该晶体管的第一端接地，该晶体管的第二端与所述传输电路的第一输入端或者第二输入端连接，该晶体管的控制端与所述传输门的第二端连接；
所述切换单元包括另一晶体管，该晶体管的第一端接地，该晶体管的第二端与所述下拉单元中晶体管的控制端连接，该晶体管的控制端接入所述第二控制信号。
在其中一个实施例中，所述下拉单元和所述切换单元中晶体管的类型均为N型。
在其中一个实施例中，所述下拉单元中晶体管为鳍式场效应晶体管。
在其中一个实施例中，所述位线包括第一位线和第二位线；
所述传输电路的第一输出端与所述第一位线连接，所述传输电路的第二输出端与所述第二位线连接；
所述写入电路的输入端接入第一控制信号，所述写入电路的第一输出端与所述传输电路的第一输入端连接，所述写入电路的第二输出端与所述传输电路的第二输入端连接，所述写入电路接地，所述写入电路用于在所述第一位线的电压被下拉为所述地电压时，根据所述第一控制信号将所述负电压传输至所述第一位线中，或者在所述第二位线的电压被下拉为所述地电压时，根据所述第一控制信号将所述负电压传输至所述第二位线中。
在其中一个实施例中，所述写入电路包括：负压生成单元和负压写入单元；
所述负压生成单元的输入端接入所述第一控制信号，所述负压生成单元接地，所述负压生成单元用于根据所述第一控制信号生成所述负电压；
所述负压写入单元的输入端与所述负压生成单元的输出端连接，所述负压写入单元的第一输出端与所述传输电路的第一输入端连接，所述负压写入单元的第二输出端与所述传输电路的第二输入端连接，所述负压写入单元用于在所述第一位线的电压被下拉为所述地电压时将所述负电压传输至所述第一位线中，或者在所述第二位线的电压被下拉为所述地电压时将所述负电压传输至所述第二位线中。
在其中一个实施例中，所述负压写入单元包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；
所述第五晶体管的第一端与所述第七晶体管的第一端连接，所述第五晶体管的第二端与所述第六晶体管的第一端连接，所述第七晶体管的第二端与所述第八晶体管的第一端连接，所述第六晶体管的第二端与所述第八晶体管的第二端连接；
其中，所述第六晶体管的第一端与所述传输电路的第一输入端连接，所述第八晶体管的第一端与所述传输电路的第二输入端连接，所述第六晶体管的第二端与所述负压生成单元的输出端连接；所述第五晶体管的控制端与所述第六晶体管的控制端连接，所述第五晶体管的控制端与所述第八晶体管的第一端连接，所述第七晶体管的控制端与所述第八晶体管的控制端连接，所述第七晶体管的控制端与所述第六晶体管的第一端连接；
所述负压生成单元包括：第九晶体管和第一电容；
所述第九晶体管的控制端接入所述第一控制信号，所述第九晶体管的第一端接地，所述第九晶体管的第二端与所述负压写入单元的输入端连接，所述第一电容连接于所述第九晶体管的控制端与第二端之间。
在其中一个实施例中，所述第五晶体管和第七晶体管的类型均为P型，所述第六晶体管、所述第八晶体管和所述第九晶体管的类型均为N型。
在其中一个实施例中，所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管和所述第九晶体管均为鳍式场效应晶体管；
所述第六晶体管和所述第八晶体管的鳍数目为第一预设数目，所述第五晶体管、所述第七晶体管和所述第九晶体管的鳍数目为第二预设数目；
其中，所述第一预设数目大于所述第二预设数目。
在其中一个实施例中，所述传输电路包括：第十晶体管和第十一晶体管；
所述第十晶体管的第一端为所述传输电路的第一输出端，所述第十晶体管的第二端为所述传输电路的第一输入端，所述第十一晶体管的第一端为所述传输电路的第二输出端，所述第十一晶体管的第二端为所述传输电路的第二输入端，所述第十晶体管的控制端和所述第十一晶体管的控制端接入第三控制信号。
在其中一个实施例中，所述写辅助电路还包括：
放大电路，与所述预充电路连接，用于对传输至所述位线中的信号进行放大。
第二方面，本申请还提供了一种静态随机存取存储器，所述静态随机存取存储器包括存储单元和与所述存储单元连接的位线，以及包括如第一方面所述的写辅助电路。
上述写辅助电路和静态随机存取存储器，其中写辅助电路应用于静态随机存取存储器，静态随机存取存储器包括与存储单元连接的位线。写辅助电路包括：预充电路、传输电路、下拉电路和写入电路。预充电路与位线连接，预充电路用于对位线进行预充电，传输电路与位线连接，传输电路用于传输信号，下拉电路与传输电路连接，下拉电路用于根据接收到的数据信号将位线的电压下拉至地电压，写入电路与传输电路连接，写入电路用于在位线的电压被下拉为所述地电压时，将自身提供的负电压通过传输电路输入至位线中，由此实现将负电压传输至位线。与此同时，本申请实施例提供的写辅助电路，是由传输电路和下拉电路构成位线的下拉路径，专门仅用于将位线的电压下拉至所述地电位，且由传输电路和写入电路构成负电压的传输路径，专门仅用于将负电压传输至位线，从而将位线的下拉和负电压的传输相分离，位线的电压下拉和负电压传输至位线，两者独立进行互不干涉，前者利于位线的电压被迅速下拉至地电压，后者利于负电压被迅速、完整的传输至位线，由此在整体上加快了将负电压传输至位线的速度，且稳定性高。
附图说明
图1为一个实施例中存储单元的电路结构示意图；
图2为一个实施例中写辅助电路的电路结构示意图；
图3为一个实施例中写辅助电路的电路结构示意图；
图4为一个实施例中写辅助电路的工作时序示意图；
图5为一个实施例中静态随机存取存储器的电路结构示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
SRAM最常见的电路结构如图1所示，由六个晶体管组成SRAM的存储单元100，存储单元100连接字线WL(Word Line)、位线BL(Bit Line)和位线BLB。其电路原理为：当节点XT电压为高而节点XB电压为低时，存储单元100中存储的值称为逻辑1，反之为逻辑0。
当需要改写存储单元100中存储的数据，例如将存储的值1改写为0时，相应的操作步骤为：首先将字线充电为高电压(一般等于电源电压VDD)，将位线BL电压由电源电压VDD下拉为地电压VSS，而位线BLB的电压维持为电源电压VDD；由于存储单元100中PMOS晶体管的驱动能力弱于NMOS管的驱动能力，节点XT会被位线BL下拉到一个较低的电压，节点XT电压降低后会带动节点XB电压的上升，而节点XB电压的上升又会进一步促进节点XT电压的下降；这样一个正反馈过程会一直将节点XT电压下拉为地电压VSS，节点XB电压上拉为电源电压VDD；这样便实现了存储单元100中存储的逻辑状态从1到0的转变，实现了节点XT电压与节点XB电压的正常反转。
影响存储单元100写操作的关键因素之一是PMOS晶体管的驱动能力与NMOS的驱动能力比例，比例越小则写能力越强。随着集成电路工艺尺寸的不断缩小，特别是工艺尺寸发展到16nm之后，制程偏差的进一步增大和电源电压的降低使得存储单元100越来越难以进行写操作，在先进的半导体制程当中，由于晶体管尺寸的减小，工艺偏差相应增大，实际制造出来的SRAM难以始终保证所有存储单元100中上述驱动能力比例如设计期望一样满足对写操作的要求，即存储单元100内存储的数据难以被修改。写操作存在困难的一种表现形式是需要较长的时间完成写入操作，另一种表现形式则更为严重，即几乎无法改写存储单元100中的数据，结果是存储单元100中节点XT与节点XB在字线WL由高变为低后仍未完成反转，之后在自反馈的作用下存储单元100的值又恢复为原来的状态。
为了解决上述写困难的问题，位线负电压技术(Negative Bit Line，NBL)被应用到SRAM的设计当中。位线负电压技术的实现方法是：在写操作时位线BL电压不再被下拉到地电压VSS，而是比地电压VSS更低的电压，一般VSS的电压值为0，则一个比VSS更低的电压即是一个负电压。BL的电压是负值，当字线WL打开时NMOS晶体管的驱动能力将大于BL电压为0的情况，这样就更容易实现存储单元100的写操作。
然而目前，如何快速、稳定的将负电压传输至位线BL，又成为当下亟需解决的新难题。
针对上述技术问题，本申请实施例提供的写辅助电路，可以应用于静态随机存取存储器。静态随机存取存储器包括存储单元以及与存储单元连接的位线。参考图1，具体可以是静态随机存取存储器包括存储单元100以及与存储单元100连接的第一位线BL和第二位线BLB；其中，第一位线BL与第二位线BLB的电压可以不同，第一位线BL与第二位线BLB可以为互补位线。本申请实施例提供的写辅助电路既可以是对第一位线BL传输负电压，也可以是对第二位线BLB传输负电压；其中，负电压可以是低于地电压VSS的电压，地电压VSS可以为0。
在一个实施例中，如图2所示，提供了一种写辅助电路，写辅助电路200包括：预充电路210、传输电路220、下拉电路230和写入电路240。
预充电路210与位线连接，用于对位线进行预充电。具体的，可以在对存储单元100写入要存储的逻辑值之前，采用预充电路210对位线进行预充电。示例性的，预充电路210可以根据接收到的使能信号，对位线进行预充电。
传输电路220与位线连接，用于传输信号。示例性的，在需要读取存储单元100中存储的逻辑值的情况下，可以控制传输电路220关断；在需要将要存储的逻辑值写入存储单元100的情况下，可以控制传输电路220导通。其中，在传输电路220关断的情况下，传输电路220无法将写辅助电路200中的信号传输至位线；在传输电路220导通的情况下，传输电路220可以将写辅助电路200中的信号传输至位线。示例性的，传输电路220可以将写辅助电路200中的地电压或者负电压传输至位线。
下拉电路230与传输电路220连接，用于根据接收到的数据信号将位线的电压下拉至地电压。即下拉电路230通过传输电路220与位线连接。可以由外部电路向下拉电路230提供数据信号。下拉电路230接收到数据信号后，可以根据数据信号将位线的电压迅速下拉为地电压，即下拉为0，还可以理解为，沿着下拉电路230和传输电路220构成的下拉路径，地电压被迅速传输至位线，从而位线的电压被迅速下拉为地电压。
写入电路240与传输电路220连接，用于在位线的电压被下拉为地电压时，将写入电路240提供的负电压通过传输电路220输入至位线中。即写入电路240通过传输电路220与位线连接。负电压可由写入电路240自身所提供。位线的电压被迅速下拉为地电压时，即位线的电压已经为地电压时刻，写入电路240将负电压迅速、完整的传输至位线，还可以理解为，在位线的电压跳变为地电压时刻，沿着写入电路240和传输电路220构成的传输路径，负电压被迅速、完整的传输至位线，从而实现将负电压传输至位线。
本申请实施例提供的写辅助电路200，是由传输电路220和下拉电路230构成位线的下拉路径，专门仅用于将位线的电压下拉至所述地电位，且由传输电路220和写入电路240构成负电压的传输路径，专门仅用于将负电压传输至位线，从而将位线的下拉和负电压的传输相分离，位线的电压下拉和负电压传输至位线，两者独立进行互不干涉，前者利于位线的电压被迅速下拉至地电压，后者利于负电压被迅速、完整的传输至位线，由此在整体上加快了将负电压传输至位线的速度，且稳定性高。
在一个实施例中，基于传输电路220的第一输出端与第一位线BL连接，传输电路220的第二输出端与第二位线BLB连接，下拉电路230的第一输入端接入第一数据信号WBT，下拉电路230的第一输出端与传输电路220的第一输入端连接，下拉电路230的第二输入端接入第二数据信号WBB，下拉电路230的第二输出端与传输电路220的第二输入端连接，下拉电路230接地，下拉电路230用于根据第一数据信号WBT将第一位线BL的电压下拉至地电压，或者根据第二数据信号WBB将第二位线BLB的电压下拉至地电压。
其中，第一数据信号WBT与第二数据信号WBB可以不同，第一数据信号WBT与第二数据信号WBB可以互为相反信号，示例性的，第一数据信号WBT为1或者0，对应的第二数据信号WBB为0或者1。
本实施例，在需要下拉第一位线BL的电压的情况下，下拉电路230根据第一输入端接收的第一数据信号WBT，沿由下拉电路230的第一输出端、传输电路220的第一输入端和传输电路220的第一输出端构成的下拉路径，将第一位线BL的电压迅速下拉为地电压。在需要下拉第二位线BLB的电压的情况下，下拉电路230根据第二输入端接收的第二数据信号WBB，沿由下拉电路230的第二输出端、传输电路220的第二输入端和传输电路220的第二输出端构成的下拉路径，将第二位线BLB的电压迅速下拉为地电压。如此，本实施例，位线的电压的下拉路径是独立于位线的负电压传输路径的，由此利于位线的电压被迅速下拉至地电压。
在一个实施例中，下拉电路230包括：两个子下拉电路。两个子下拉电路的输入端分别为下拉电路230的第一输入端和第二输入端，两个子下拉电路的输出端分别为下拉电路230的第一输出端和第二输出端。其中，子下拉电路包括开关单元、下拉单元和切换单元。
开关单元的输入端为子下拉电路的输入端，开关单元的第一控制端接入第一控制信号Neg，开关单元的第二控制端接入第二控制信号Neg_b；下拉单元的输入端接地，下拉单元的输出端为子下拉电路的输出端，下拉单元的控制端与开关单元的输出端连接，下拉单元用于根据第一数据信号WBT将第一位线BL的电压下拉至地电压，或者根据第二数据信号WBB将第二位线BLB的电压下拉至地电压；切换单元的输入端接地，切换单元的输出端与下拉单元的控制端连接，切换单元的控制端接入第二控制信号Neg_b，切换单元用于在第一位线BL的电压被下拉为地电压时或者在第二位线BLB的电压被下拉为地电压时，根据第二控制信号Neg_b控制下拉单元关断。
其中，第二控制信号Neg_b为第一控制信号Neg的反向输出信号，示例性的，第一控制信号Neg和第二控制信号Neg_b分别为同一反相器的输入信号和输出信号，换言之，第一控制信号Neg和第二控制信号Neg_b是相反的信号。
在一个实施例中，开关单元包括传输门GT，传输门GT的第一端接入第一数据信号WBT或者第二数据信号WBB，传输门GT的第一控制端接入第一控制信号Neg，传输门GT的第二控制端接入第二控制信号Neg_b；下拉单元包括一晶体管M，该晶体管M的第一端接地，该晶体管M的第二端与传输电路220的第一输入端或者第二输入端连接，该晶体管M的控制端与传输门GT的第二端连接；切换单元包括另一晶体管M’，该晶体管M’的第一端接地，该晶体管M’的第二端与下拉单元中晶体管M的控制端连接，该晶体管M’的控制端接入第二控制信号Neg_b。
在一个实施例中，下拉单元和切换单元中晶体管M和M’的类型均为N型。
在一个实施例中，下拉单元中晶体管M为鳍式场效应晶体管。
在一个实施例中，针对第一位线BL的电压的下拉，参考图3，下拉电路230包括第一子下拉电路，第一子下拉电路包括：第一开关单元231、第一下拉单元232和第一切换单元233。
第一开关单元231的输入端接入第一数据信号WBT，第一开关单元231的第一控制端接入第一控制信号Neg，第一开关单元231的第二控制端接入第二控制信号Neg_b。
其中，由第一控制信号Neg和第二控制信号Neg_b共同作用来控制第一开关单元231的关断或者导通。在第一开关单元231关断的情况下，第一数据信号WBT无法被传输至后端电路，例如无法被传输至第一下拉单元232；在第一开关单元231导通的情况下，第一数据信号WBT可以被传输至后端电流，例如被传输至第一下拉单元232。
第一下拉单元232的输入端接地，第一下拉单元232的输出端与传输电路220的第一输入端连接，第一下拉单元232的控制端与第一开关单元231的输出端连接，第一下拉单元232用于根据第一数据信号WBT将第一位线BL的电压下拉至地电压。
其中，第一数据信号WBT能够控制第一下拉单元232的导通或者关断。在第一数据信号WBT控制第一下拉单元232导通的情况下，第一下拉单元232与传输电路220的第一输入端、传输电路220的第一输出端所构成的这一下拉路径开通，第一下拉单元232将第一位线BL的电压下拉至地电压。在第一数据信号WBT控制第一下拉单元232关断的情况下，第一下拉单元232与传输电路220的第一输入端、传输电路220的第一输出端所构成的这一下拉路径断开，第一下拉单元232不对第一位线BL的电压进行下拉。
第一切换单元233的输入端接地，第一切换单元233的输出端与第一下拉单元232的控制端连接，第一切换单元233的控制端接入第二控制信号Neg_b，第一切换单元233用于在第一位线BL的电压被下拉为地电压时，根据第二控制信号Neg_b控制第一下拉单元232关断。
其中，第一切换单元233在第一下拉单元232将第一位线BL的电压下拉至地电压的这一动作完成后，第一切换单元233根据第二控制信号Neg_b控制第一下拉单元232关断，以控制第一下拉单元232与传输电路220的第一输入端、传输电路220的第一输出端所构成的这一下拉路径断开，以方便负电压传输路径的开通以及负电压沿其传输路径的传输。
本实施例，针对第一位线BL的电压的下拉，下拉电路230包括第一子下拉电路，第一子下拉电路包括第一开关单元231、第一下拉单元232和第一切换单元233，使得针对第一位线BL的电压的下拉路径能够独立于负电压传输路径，由此有利于第一位线BL的电压被迅速下拉至地电压，并且下拉路径结构简单，从而进一步有利于第一位线BL的电压被迅速下拉至地电压。
在一个实施例中，参考图3，第一开关单元231包括第一传输门TG1，第一传输门TG1的第一端接入第一数据信号WBT，第一传输门TG1的第一控制端接入第一控制信号Neg，第一传输门TG1的第二控制端接入第二控制信号Neg_b；第一下拉单元232包括第一晶体管M1，第一晶体管M1的第一端接地，第一晶体管M1的第二端与传输电路220的第一输入端连接，第一晶体管M1的控制端与第一传输门TG1的第二端连接；第一切换单元233包括第二晶体管M2，第二晶体管M2的第一端接地，第二晶体管M2的第二端与第一晶体管M1的控制端连接，第二晶体管M2的控制端接入第二控制信号Neg_b；第一晶体管M1和第二晶体管M2的类型均为N型。
本实施例，针对第一位线BL的电压的下拉，下拉路径仅包括第一晶体管M1和传输电路220，且第一晶体管M1的类型为N型，从而进一步有利于第一位线BL的电压被迅速下拉至地电压。
在一个实施例中，第一晶体管M1为鳍式场效应晶体管，第一晶体管M1的鳍数目为第一预设数目。其中，第一预设数目可以为一较大的数目，使得第一晶体管M1具有较强的下拉能力，即使得第一晶体管M1的下拉为强管(strong)下拉。
在一个实施例中，第二晶体管M2为鳍式场效应晶体管。
本实施例，针对第一位线BL的电压的下拉，第一晶体管M1的鳍数目较多，从而第一晶体管M1的下拉能力较强，由此进一步提高了对第一位线BL的电压的下拉速度。
在一个实施例中，针对第二位线BLB的电压的下拉，参考图3，下拉电路230包括第二子下拉电路，第二子下拉电路包括：第二开关单元234、第二下拉单元235和第二切换单元236。
第二开关单元234的输入端接入第二数据信号WBB，第二开关单元234的第一控制端接入第一控制信号Neg，第二开关单元234的第二控制端接入第二控制信号Neg_b。
其中，由第一控制信号Neg和第二控制信号Neg_b共同作用来控制第二开关单元234关断或者导通。在第二开关单元234关断的情况下，第二数据信号WBB无法被传输至后端电路，例如无法被传输至第二下拉单元235；在第二开关单元234导通的情况下，第二数据信号WBB可以被传输至后端电流，例如被传输至第二下拉单元235。
第二下拉单元235的输入端接地，第二下拉单元235的输出端与传输电路220的第二输入端连接，第二下拉单元235的控制端与第二开关单元234的输出端连接，第二下拉单元235用于根据第二数据信号WBB将第二位线BLB的电压下拉至地电压。
其中，第二数据信号WBB能够控制第二下拉单元235的导通或者关断。在第二数据信号WBB控制第二下拉单元235导通的情况下，第二下拉单元235与传输电路220的第二输入端、传输电路220的第二输出端所构成的这一下拉路径开通，第二下拉单元235将第二位线BLB的电压下拉至地电压。在第二数据信号WBB控制第二下拉单元235关断的情况下，第二下拉单元235与传输电路220的第二输入端、传输电路220的第二输出端所构成的这一下拉路径断开，第二下拉单元235不对第二位线BLB的电压进行下拉。
第二切换单元236的输入端接地，第二切换单元236的输出端与第二下拉单元235的控制端连接，第二切换单元236的控制端接入第二控制信号Neg_b，第二切换单元236用于在第二位线BLB的电压被下拉为地电压时，根据第二控制信号Neg_b控制第二下拉单元235关断。
其中，第二切换单元236在第二下拉单元235将第二位线BLB的电压下拉至地电压的这一动作完成后，第二切换单元236根据第二控制信号Neg_b控制第二下拉单元235关断，以控制第二下拉单元235与传输电路220的第二输入端、传输电路220的第二输出端所构成的这一下拉路径断开，以方便负电压传输路径的开通以及负电压沿其传输路径的传输。
本实施例，针对第二位线BLB的电压的下拉，下拉电路230包括第二子下拉电路，第二子下拉电路包括第二开关单元234、第二下拉单元235和第二切换单元236，使得针对第二位线BLB的电压的下拉路径能够独立于负电压传输路径，由此有利于第二位线BLB的电压被迅速下拉至地电压，并且下拉路径结构简单，从而进一步有利于第二位线BLB的电压被迅速下拉至地电压。
在一个实施例中，参考图3，第二开关单元234包括第二传输门TG2，第二传输门TG2的第一端接入第二数据信号WBB，第二传输门TG2的第一控制端接入所第一控制信号Neg，第二传输门TG2的第二控制端接入第二控制信号Neg_b；第二下拉单元235包括第三晶体管M3，第三晶体管M3的第一端接地，第三晶体管M3的第二端与传输电路220的第二输入端连接，第三晶体管M3的控制端与第二传输门TG2的第二端连接；第二切换单元236包括第四晶体管M4，第四晶体管M4的第一端接地，第四晶体管M4的第二端与第三晶体管M3的控制端连接，第四晶体管M4的控制端接入第二控制信号Neg_b；第三晶体管M3和第四晶体管M4的类型均为N型。
本实施例，针对第二位线BLB的电压的下拉，下拉路径仅包括第三晶体管M3和传输电路220，且第三晶体管M3的类型为N型，从而进一步有利于第二位线BLB的电压被迅速下拉至地电压。
在一个实施例中，第三晶体管M3为鳍式场效应晶体管，第三晶体管M3的鳍数目为第一预设数目。其中，第一预设数目可以为一较大的数目，使得第三晶体管M3具有较强的下拉能力，即使得第三晶体管M3的下拉为强管(strong)下拉。
在一个实施例中，第三晶体管M3为鳍式场效应晶体管。
本实施例，针对第二位线BLB的电压的下拉，第三晶体管M3的鳍数目较多，从而第三晶体管M3的下拉能力较强，由此进一步提高了对第二位线BLB的电压的下拉速度。
在一个实施例中，参考图3，传输电路220的第一输出端与第一位线BL连接，传输电路220的第二输出端与第二位线BLB连接；基于此，写入电路240的输入端接入第一控制信号Neg，写入电路240的第一输出端与传输电路220的第一输入端连接，写入电路240的第二输出端与传输电路220的第二输入端连接，写入电路240接地，写入电路240用于在第一位线BL的电压被下拉为地电压时，根据第一控制信号Neg将负电压传输至第一位线BL中，或者在第二位线BLB的电压被下拉为地电压时，根据第一控制信号Neg将负电压传输至第二位线BLB中。
本实施例，在需要对第一位线BL传输负电压的情况下，当第一位线BL的电压被下拉为地电压时，写入电路240根据第一控制信号Neg，沿由写入电路240的第一输出端、传输电路220的第一输入端和传输电路220的第一输出端构成的传输路径，将负电压迅速、完整的传输至第一位线BL。在需要对第二位线BLB传输负电压的情况下，当第二位线BLB的电压被下拉为地电压时，写入电路240根据第一控制信号Neg，沿由写入电路240的第二输出端、传输电路220的第二输入端和传输电路220的第二输出端构成的传输路径，将负电压迅速、完整的传输至第二位线BLB。如此，本实施例，负电压的传输路径是独立与位线的电压下拉路径的，由此有利于负电压被迅速、完整的传输至位线。
在一个实施例中，参考图3，写入电路240包括：负压生成单元241和负压写入单元242。
负压生成单元241的输入端接入第一控制信号Neg，负压生成单元241接地，负压生成单元241用于根据第一控制信号Neg生成负电压。
负压写入单元242的输入端与负压生成单元241的输出端连接，负压写入单元242的第一输出端与传输电路220的第一输入端连接，负压写入单元242的第二输出端与传输电路220的第二输入端连接，负压写入单元242用于在第一位线BL的电压被下拉为地电压时将负电压传输至第一位线BL中，或者在第二位线BLB的电压被下拉为地电压时将负电压传输至第二位线BLB中。
本实施例，针对负电压的传输，写入电路240包括负压生成单元241和负压写入单元242，其中负压生成单元241能够在位线的电压被下拉为地电压时生成负电压，负压写入单元242能够将生成的负电压沿负压写入单元242的第一输出端、传输电路220的第一输入端和传输电路220的第一输出端构成的传输路径传输至第一位线BL中，或者将生成的负电压沿负压写入单元242的第二输出端、传输电路22哦的第二输入端和传输电路220的第二输出端构成的传输路径传输至第二位线BLB中。由此使得负电压传输路径能够独立于位线的下拉路径，从而有利于负电压的迅速、完整传输，并且负电压传输路径结构简单，从而进一步有利于负电压的迅速、完整传输。
在一个实施例中，参考图3，负压写入单元242包括：第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8；第五晶体管M5的第一端与第七晶体管M7的第一端连接，第五晶体管M5的第二端与第六晶体管M6的第一端连接，第七晶体管M7的第二端与第八晶体管M8的第一端连接，第六晶体管M6的第二端与第八晶体管M8的第二端连接；其中，第六晶体管M6的第一端与传输电路220的第一输入端连接，第八晶体管M8的第一端与传输电路220的第二输入端连接，第六晶体管M6的第二端与负压生成单元241的输出端连接；第五晶体管M5的控制端与第六晶体管M6的控制端连接，第五晶体管M5的控制端与第八晶体管M8的第一端连接，第七晶体管M7的控制端与第八晶体管M8的控制端连接，第七晶体管M7的控制端与第六晶体管M6的第一端连接；负压生成单元241包括：第九晶体管M9和第一电容C；第九晶体管M9的控制端接入第一控制信号Neg，第九晶体管M9的第一端接地，第九晶体管M9的第二端与负压写入单元242的输入端连接，第一电容C连接于第九晶体管M9的控制端与第二端之间；其中，第五晶体管M5和第七晶体管M7的类型均为P型，第六晶体管M6、第八晶体管M8和第九晶体管M9的类型均为N型。
本实施例，设置第五晶体管M5和第七晶体管M7及其在电路中的连接关系的目的在于：在负电压沿第六晶体管M6、传输电路220的第一输入端和传输电路220的第一输出端构成的这一传输路径传输时，传输电路220的第二输入端的电位(也等于第八晶体管M8的第一端的电位)被keep在高电位，而不是处于悬浮、悬空状态，从而使得电路稳定性能良好。在负电压沿第八晶体管M6、传输电路220的第二输入端和传输电路220的第二输出端构成的这一传输路径传输时，传输电路220的第一输入端的电位(也等于第六晶体管M6的第一端的电位)被keep在高电位，而不是处于悬浮、悬空状态，使得电路稳定性能良好。
在一个实施例中，第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9均为鳍式场效应晶体管；第六晶体管M6和第八晶体管M8的鳍数目为第一预设数目，第五晶体管M5、第七晶体管M7和第九晶体管M9的鳍数目为第二预设数目；其中，第一预设数目大于第二预设数目。
其中，第一预设数目可以为一较大的数目，使得第六晶体管M6和第八晶体管M8均具有较强的工作能力，从而第六晶体管M6和第八晶体管M8对负电压的传输能力较强，均为强管(strong)传输，由此在将位线的下拉和负电压的传输相分离的基础之上，进一步提高了负电压传输至位线的速度和完整性；而第二预设数目可以为一较小的数目，使得第九晶体管M9作为弱管(weak)而掉电损失较少，由此在将位线的下拉和负电压的传输相分离的基础之上，进一步确保负电压完整的传输至位线。以及第五晶体管M5、第七晶体管M7也均作为弱管(weak)而避免有掉电损失，进一步确保负电压完整的传输至位线。并且，第五晶体管M5、第七晶体管M7和第九晶体管M9的鳍数目较少，还能够达到节省电路成本的效果。
在一个实施例中，参考图3，传输电路220包括：第十晶体管M10和第十一晶体管M11；第十晶体管M10的第一端为传输电路220的第一输出端，第十晶体管M10的第二端为传输电路220的第一输入端，第十一晶体管M11的第一端为传输电路220的第二输出端，第十一晶体管M11的第二端为传输电路220的第二输入端，第十晶体管M10的控制端和第十一晶体管M11的控制端接入第三控制信号WR；其中，第十晶体管M10和第十一晶体管M11的类型均为N型。
其中，在需要读取存储单元100中存储的逻辑值的情况下，可以采用第三控制信号WR控制第十晶体管M10和第十一晶体管M11均关断；在需要将要存储的逻辑值写入存储单元100的情况下，可以采用第三控制信号WR控制第十晶体管M10和第十一晶体管M11均导通。
在一个实施例中，参考图3，写辅助电路200还包括：放大电路250。放大电路250与预充电路210连接，用于对传输至位线中的信号进行放大，使信号传递效果更好。
在一个实施例中，参考图3，放大电路250包括：第十二晶体管M12和第十三晶体管M13；第十二晶体管M12的第一端与第十三晶体管M13的第一端均接入电源电压VDD，第十二晶体管M12的第二端与传输电路220的第一输出端连接，第十三晶体管M13的第二端与传输电路220的第二输出端连接，第十二晶体管M12的控制端与第十三晶体管M13的第二端连接，第十三晶体管M13的控制端与第十二晶体管M12的第二端连接；第十二晶体管M12和第十三晶体管M13的类型均为P型。
在一个实施例中，参考图3，预充电路210包括：第十四晶体管M14、第十五晶体管M15和第十六晶体管M16；第十四晶体管M14的第一端和第十五晶体管M15的第一端均接入电源电压VDD，第十四晶体管M14的第二端与第十六晶体管M16的第一端连接，第十五晶体管M15的第二端与第十六晶体管M16的第二端连接，第十六晶体管M16的第一端与传输电路220的第一输出端连接，第十六晶体管M16的第二端与传输电路220的第二输出端连接，第十四晶体管M14的控制端、第十五晶体管M15的控制端和第十六晶体管M16的控制端相连接后接入使能信号PR；第十四晶体管M14、第十五晶体管M15和第十六晶体管M16的类型均为P型。
在其中一个实施例中，第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管均为鳍式场效应晶体管。
下面参考图3，对本申请实施例提供的写辅助电路200的工作原理进一步说明：
(一)、在需要对第一位线BL的电压下拉并输入负电压的情况下：
第三控制信号WR控制第十晶体管M10和第十一晶体管M11均导通。继而，第一控制信号Neg为高，第二控制信号Neg_b为低，第一数据信号WBT为1，第二数据信号WBB为0，第一晶体管M1导通，第二晶体管M2关断，沿第一晶体管M1和第十晶体管M10构成的下拉路径，第一晶体管M1强管下拉，第一位线BL的电压被迅速拉为0。紧接着，第一控制信号Neg跳变为低，第二控制信号Neg_b跳变为高，第二晶体管M2导通，第一晶体管M1被关断，第一电容C耦合到第六晶体管M6的第二端(D端)为负电压，沿第六晶体管M6和第十晶体管M10构成的传输路径，第六晶体管M6强管传输，第九晶体管M9和第五晶体管M5弱管掉电损失极少，负电压被迅速、完整的传输至第一位线BL，期间，第六晶体管M6的控制端为高，因此第十一晶体管M11的第二端被keep在高电位，而不是处于悬浮、悬空状态，使得电路稳定性能良好。
(二)、在需要对第二位线BLB的电压下拉并输入负电压的情况下：
第三控制信号WR控制第十晶体管M10和第十一晶体管M11均导通。继而，第一控制信号Neg为高，第二控制信号Neg_b为低，第二数据信号WBB为1，第一数据信号WBT为0，第三晶体管M3导通，第四晶体管M4关断，沿第三晶体管M3和第十一晶体管M11构成的下拉路径，第三晶体管M3强管下拉，第二位线BLB的电压被迅速拉为0。紧接着，第一控制信号Neg跳变为低，第二控制信号Neg_b跳变为高，第四晶体管M4导通，第三晶体管M3被关断，第一电容C耦合到第八晶体管M8的第二端(D端)为负电压，沿第八晶体管M8和第十一晶体管M11构成的传输路径，第八晶体管M8强管传输，第九晶体管M9和第七晶体管M7弱管掉电损失极少，负电压被迅速、完整的传输至第二位线BLB，期间，第八晶体管M8的控制端为高，因此第十晶体管M10的第二端被keep在高电位，而不是处于悬浮、悬空状态，使得电路稳定性能良好。
继续参考图4，图4是采用图3所示意的写辅助电路的工作时序图，其中虚线表示的曲线为图3所示意的写辅助电路的工作时序，实线表示的曲线为相关技术中写辅助电路的工作时序，与相关技术相比较，可以明显看出，本实施例提供的写辅助电路对第一位线BL的下拉能力较快，以及负电压传输时，负电压的损失较少，负电压传输也更快，更容易更稳定写翻存储单元100中的逻辑值。
基于同样的发明构思，本申请实施例还提供了一种静态随机存取存储器。该静态随机存取存储器所提供的解决问题的实现方案与上述任意实施例中所记载的写辅助电路实现方案相似，故下面所提供的一个或多个静态随机存取存储器实施例中的具体限定可以参见上文中对于写辅助电路的限定，在此不再赘述。
在一个实施例中，如图5所示，静态随机存取存储器包括存储单元100和与所述存储单元100连接的位线，以及包括如上述任意实施例提供的写辅助电路200。
在一个实施例中，如图5所示，静态随机存取存储器还包括：读取电路300。读取电路300用于读取存储单元100中存储的逻辑值。具体的，可以在传输电路关断的情况下，读取电路300读取存储于存储单元100中的逻辑值。
本申请实施例提供的静态随机存取存储器，与上述任意实施例提供的写辅助电路属于相同的发明构思，能够解决相同的技术问题，并实现相同的技术效果，重复内容此处不再赘述。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种写辅助电路，其特征在于，应用于静态随机存取存储器，所述静态随机存取存储器包括与存储单元连接的位线；所述写辅助电路包括：
预充电路，与所述位线连接，用于对所述位线进行预充电；
传输电路，与所述位线连接，用于传输信号；
下拉电路，与所述传输电路连接，用于根据接收到的数据信号将所述位线的电压下拉至地电压；
写入电路，与所述传输电路连接，用于在所述位线的电压被下拉为所述地电压时，将所述写入电路提供的负电压通过所述传输电路输入至所述位线中。
2.根据权利要求1所述的写辅助电路，其特征在于，所述位线包括第一位线和第二位线；
所述传输电路的第一输出端与所述第一位线连接，所述传输电路的第二输出端与所述第二位线连接；
所述下拉电路的第一输入端接入第一数据信号，所述下拉电路的第一输出端与所述传输电路的第一输入端连接，所述下拉电路的第二输入端接入第二数据信号，所述下拉电路的第二输出端与所述传输电路的第二输入端连接，所述下拉电路接地，所述下拉电路用于根据所述第一数据信号将所述第一位线的电压下拉至所述地电压，或者根据所述第二数据信号将所述第二位线的电压下拉至所述地电压，其中，所述第一数据信号与所述第二数据信号不同。
3.根据权利要求2所述的写辅助电路，其特征在于，所述下拉电路包括：两个子下拉电路；两个所述子下拉电路的输入端分别为所述下拉电路的第一输入端和第二输入端，两个所述子下拉电路的输出端分别为所述下拉电路的第一输出端和第二输出端；
其中，所述子下拉电路包括开关单元、下拉单元和切换单元；
所述开关单元的输入端为所述子下拉电路的输入端，所述开关单元的第一控制端接入第一控制信号，所述开关单元的第二控制端接入第二控制信号，其中，所述第二控制信号为所述第一控制信号的反向输出信号；
所述下拉单元的输入端接地，所述下拉单元的输出端为所述子下拉电路的输出端，所述下拉单元的控制端与所述开关单元的输出端连接，所述下拉单元用于根据所述第一数据信号将所述第一位线的电压下拉至所述地电压，或者根据所述第二数据信号将所述第二位线的电压下拉至所述地电压；
所述切换单元的输入端接地，所述切换单元的输出端与所述下拉单元的控制端连接，所述切换单元的控制端接入所述第二控制信号，所述切换单元用于在所述第一位线的电压被下拉为所述地电压时或者在所述第二位线的电压被下拉为所述地电压时，根据所述第二控制信号控制所述下拉单元关断。
4.根据权利要求3所述的写辅助电路，其特征在于，
所述开关单元包括传输门，所述传输门的第一端接入所述第一数据信号或者所述第二数据信号，所述传输门的第一控制端接入所述第一控制信号，所述传输门的第二控制端接入所述第二控制信号；
所述下拉单元包括一晶体管，该晶体管的第一端接地，该晶体管的第二端与所述传输电路的第一输入端或者第二输入端连接，该晶体管的控制端与所述传输门的第二端连接；
所述切换单元包括另一晶体管，该晶体管的第一端接地，该晶体管的第二端与所述下拉单元中晶体管的控制端连接，该晶体管的控制端接入所述第二控制信号。
5.根据权利要求1所述的写辅助电路，其特征在于，所述位线包括第一位线和第二位线；
所述传输电路的第一输出端与所述第一位线连接，所述传输电路的第二输出端与所述第二位线连接；
所述写入电路的输入端接入第一控制信号，所述写入电路的第一输出端与所述传输电路的第一输入端连接，所述写入电路的第二输出端与所述传输电路的第二输入端连接，所述写入电路接地，所述写入电路用于在所述第一位线的电压被下拉为所述地电压时，根据所述第一控制信号将所述负电压传输至所述第一位线中，或者在所述第二位线的电压被下拉为所述地电压时，根据所述第一控制信号将所述负电压传输至所述第二位线中。
6.根据权利要求5所述的写辅助电路，其特征在于，所述写入电路包括：负压生成单元和负压写入单元；
所述负压生成单元的输入端接入所述第一控制信号，所述负压生成单元接地，所述负压生成单元用于根据所述第一控制信号生成所述负电压；
所述负压写入单元的输入端与所述负压生成单元的输出端连接，所述负压写入单元的第一输出端与所述传输电路的第一输入端连接，所述负压写入单元的第二输出端与所述传输电路的第二输入端连接，所述负压写入单元用于在所述第一位线的电压被下拉为所述地电压时将所述负电压传输至所述第一位线中，或者在所述第二位线的电压被下拉为所述地电压时将所述负电压传输至所述第二位线中。
7.根据权利要求6所述的写辅助电路，其特征在于，所述负压写入单元包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；
所述第五晶体管的第一端与所述第七晶体管的第一端连接，所述第五晶体管的第二端与所述第六晶体管的第一端连接，所述第七晶体管的第二端与所述第八晶体管的第一端连接，所述第六晶体管的第二端与所述第八晶体管的第二端连接；
其中，所述第六晶体管的第一端与所述传输电路的第一输入端连接，所述第八晶体管的第一端与所述传输电路的第二输入端连接，所述第六晶体管的第二端与所述负压生成单元的输出端连接；所述第五晶体管的控制端与所述第六晶体管的控制端连接，所述第五晶体管的控制端与所述第八晶体管的第一端连接，所述第七晶体管的控制端与所述第八晶体管的控制端连接，所述第七晶体管的控制端与所述第六晶体管的第一端连接；
所述负压生成单元包括：第九晶体管和第一电容；
所述第九晶体管的控制端接入所述第一控制信号，所述第九晶体管的第一端接地，所述第九晶体管的第二端与所述负压写入单元的输入端连接，所述第一电容连接于所述第九晶体管的控制端与第二端之间。
8.根据权利要求7所述的写辅助电路，其特征在于，所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管和所述第九晶体管均为鳍式场效应晶体管；
所述第六晶体管和所述第八晶体管的鳍数目为第一预设数目，所述第五晶体管、所述第七晶体管和所述第九晶体管的鳍数目为第二预设数目；
其中，所述第一预设数目大于所述第二预设数目。
9.根据权利要求1所述的写辅助电路，其特征在于，所述写辅助电路还包括：
放大电路，与所述预充电路连接，用于对传输至所述位线中的信号进行放大。
10.一种静态随机存取存储器，其特征在于，包括存储单元和与所述存储单元连接的位线，以及包括如权利要求1-9任一项所述的写辅助电路。
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