CN113628648A - 用于静态随机存取内存写入辅助的装置与方法 - Google Patents
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Abstract
本申请公开了一种用于SRAM写入辅助的装置，其包含：电源电路，在写入准备阶段先供电给行SRAM储存单元，再停止供电给该行SRAM储存单元，使该行SRAM储存单元电源端的电压浮动；写入驱动电路，在写入驱动阶段依据数据信号而导通，以将该行SRAM储存单元的位线耦接至接地端；电荷分享电路，在电荷分享阶段令该电源端耦接电容的第一端，以令该电源端的电压通过充电该电容而下降；耦合电容充电电路包含充电开关耦接于操作电压端与该电容的第一端之间，该充电开关在充电阶段导通以充电该电容；以及负电压耦合电路包含该电容，在负电位产生阶段，该电容的第一端与第二端分别耦接该接地端与该位线，以将该位线的电压拉至负电压。
Description
技术领域
本发明申请是关于静态随机存取内存，具体地，是关于用于静态随机存取内存写入辅助的装置与方法。
背景技术
先进制程中，传统静态随机存取内存(Static Random Access Memory,SRAM)对于写入能力的要求越来越严苛，原因在于其储存单元(cell)中的传输闸(pass gate)晶体管(例如：图1的PG0/PG1)与上拉(pull up)晶体管(例如：图1的PU0/PU1)的能力越来越趋近。图1示出了一种公知的SRAM储存单元100，其中电路的标识/符号说明详见下文表1，部分常见的组件与符号(例如：接地端)在此不予赘述。正常状况下，当进入写入周期时，字符线(WL)的电压被拉高至操作电压(VDD)以打开传输闸晶体管(PG0/PG1)，而位线(BLT/BLB)的电压被拉低至0V，以拉下储存节点(N0/N1)的电压来改变储存值，最后传输闸晶体管被关闭以锁住写入的值，从而完成写入动作。然而，因半导体制程向深次微米(deep sub-micron)发展，制程变异日趋严重，当上拉晶体管的电流趋近甚至大于传输闸晶体管的电流时，储存节点的电压无法被拉下至超过转态的临界点，使得数据写入失败，这种情况在低电压操作时尤其明显。
表1
为解决前述问题，有两种主要的公知技术如下所述：
(1)负位线(Negative Bit-Line,NBL)技术：此技术能够增加传输闸晶体管的导通电流以增加写入的能力。NBL技术的原理是在写入周期的末段，在位线的电压已被下拉成0V时，通过电容性耦合(capacitive coupling)产生负电位，再通过电荷分享(chargesharing)的原理将该负电位传入位线，以加大传输闸晶体管的闸级与源级之间的跨压(VGS)，从而增加传输闸晶体管的导通能力，使传输闸晶体管的电流大于上拉晶体管的电流，并让储存节点的电位能被下拉成0V，以完成写入的动作。图2示出了公知的NBL技术的写入辅助电路202及传统SRAM写入电路204，其中电路及信号的标识/符号说明详见下文表2，部分常见的组件与符号(例如：晶体管、反相器与接地端)在此不予赘述。图3示出了图2的信号的时序图，其中垂直虚线是时间对齐的参考线。目前NBL技术的缺点包括：电荷分享电容(CSC)须足够大，以匹配不同位线长度所对应的寄生电容，才能将该位线(BLT/BLB)的电位拉得够低；然而，由于电荷分享电容在每个写入周期都须完全地充电和放电，电荷分享电容愈大，功耗就愈大。更多已知的NBL技术可详见下列美国专利文件/专利申请公开文件：US8233342；US8363453；US9070432；US20070081379A1。
表2
(2)降低SRAM储存单元的电源电压(VDDC)技术：此技术能够通过削弱上拉晶体管的电流能力，使写入操作更容易。降低电源电压技术的原理是在写入周期的初期，将所选择的行SRAM储存单元的电压(例如：图4的VDDC0～VDDCn-1的其中之一)降低或切断，使传输闸晶体管的电流更容易大于上拉晶体管的电流，从而让储存节点的电位能被下拉成0V，以完成写入的动作。图4示出了降低电源电压技术的写入辅助电路410(电源模块)包含在传统SRAM写入电路400，也示出了写入辅助电路410中的电源单元的范例412，其中电路及信号的标识/符号说明详见下文表3，部分常见的组件与符号(例如：晶体管与接地端)在此不予赘述。图5示出了图4的信号的时序图，其中垂直虚线是时间对齐的参考线。目前降低电源电压技术的缺点包括：降低或切断行SRAM储存单元的电压(例如：降低一个二极管的导通电压，如美国专利US6549453所述)，可能影响该行SRAM储存单元锁住数据的能力。降低电源电压技术可详见下列美国专利文件：US6549453；US7324368；US7596012；US8630132；US7835217；US2007/0121370。
表3
发明内容
本发明申请的一个目的在于提供一种用于静态随机存取内存(SRAM)写入辅助的装置与方法。
本发明申请的装置的一个实施例中，该装置包含电源电路、写入驱动电路、电荷分享电路、耦合电容充电电路、以及负电压耦合电路。该电源电路用来于写入准备阶段，先依据供电选择信号供应电源电压给行SRAM储存单元(column of SRAM cells)，再依据该供电选择信号停止供应该电源电压给该行SRAM储存单元，使该行SRAM储存单元的供电端的电压处于浮动状态。该写入驱动电路耦接于该行SRAM储存单元与负电压耦合电路之间，用来在写入驱动阶段依据数据信号而导通，以将该行SRAM储存单元的位线经由该负电压耦合电路耦接至第一低电压端(例如：接地端)，从而将该位线的电压拉至该第一低电压端的电压。该电荷分享电路耦接于该电源电路与该负电压耦合电路之间，用来在电荷分享阶段依据电荷分享控制信号而导通，以令该行SRAM储存单元的该供电端耦接该负电压耦合电路的电容的第一端，从而令该供电端的电压通过充电该电容而下降。该耦合电容充电电路包含充电开关，该充电开关耦接于操作电压端与该电容的第一端之间，用来在充电阶段依据该电荷分享控制信号与第一开关信号而导通，从而让该操作电压端的电压充电该电容，其中该电荷分享电路在该充电阶段依据该电荷分享控制信号而不导通。该负电压耦合电路包含该电容；在负电位产生阶段，该电容的第一端耦接第二低电压端(例如：接地端)，该电容的第二端经由该写入驱动器耦接该行SRAM储存单元的位线，以将该位线的电压拉低；另外，在该负电位产生阶段，该充电开关不导通，且该行SRAM储存单元的位线经由该负电压耦合电路至该第一低电压端之间的路径不导通。
本发明申请的方法的一个实施例中，该方法包含下列步骤：在写入准备阶段，先依据供电选择信号供应电源电压给行SRAM储存单元，再依据该供电选择信号停止供应该电源电压给该行SRAM储存单元，使该行SRAM储存单元的电源端的电压处于浮动状态；在写入驱动阶段，依据数据信号导通该行SRAM储存单元与电压耦合电路之间的路径，以将该行SRAM储存单元的位线经由该电压耦合电路耦接至第一低电压端(例如：接地端)，从而将该位线的电压拉至该第一低电压端的电压；在电荷分享阶段，依据电荷分享控制信号导通该行SRAM储存单元的电源端与该电压耦合电路的电容的第一端之间的路径，从而令该电源端的电压通过充电该电容而下降；在充电阶段，依据该电荷分享控制信号与第一开关信号导通操作电压端与该电容的第一端之间的路径，从而让该操作电压端的电压充电该电容，其中在该充电阶段该行SRAM储存单元的电源端与该电容的第一端之间的路径不导通；以及在电位产生阶段，令该电容的第一端耦接第二低电压端(例如：接地端)，并令该电容的第二端耦接该行SRAM储存单元的位线，以将该位线的电压拉低，其中在该电位产生阶段，该操作电压端与该电容的第一端之间的路径不导通，且该行SRAM储存单元的位线经由该电压耦合电路至该第一低电压端之间的路径不导通。
有关本发明的特征、操作与功效，在此结合附图对较佳实施例进行如下详细说明。
附图说明
图1示出了一种公知的SRAM储存单元；
图2示出了公知的负位线技术的写入辅助电路及传统SRAM写入电路；
图3示出了图2的信号的时序图；
图4示出了公知的降低电源电压技术的写入辅助电路包含在传统SRAM写入电路；
图5示出了图4的信号的时序图；
图6示出了本发明用于SRAM写入辅助的装置的一个实施例；
图7示出了图6的信号的时序图的一个范例；
图8示出了图6的装置的各操作阶段的一个示范性的流程；以及
图9示出了本发明申请的用于SRAM写入辅助的方法的一个实施例。
符号说明：
100：SRAM储存单元
VDDC：SRAM储存单元的电源电压
PU0、PD0、PU1、PD1：一对交错耦合二反相器(闩锁器)
N0、N1：储存节点
PG0、PG1：传输闸
WL：字符线
BLT/BLB：位线
202：写入辅助电路
204：SRAM写入电路
210：位线预充电电路
220：多任务器
230：写入位线预充电电路
240：写入驱动器
VDD：操作电压
BLPRCH/WBLPRCH：位线预充电信号/写入位线预充电信号WL：字符线
BLT0～BLTn-1：0th位线信号～(n-1)th位线信号
BLB0～BLBn-1：0th反相位线信号～(n-1)th反相位线信号
SRAM Cell0～SRAM Celln-1：0thSRAM储存单元～(n-1)thSRAM储存单元
YLS0～YLSn-1：0th行选择信号～(n-1)th行选择信号
WBLT/WBLB：写入位线信号/反相写入位线信号
DIT/DIB：数据输入信号/反相数据输入信号
NBLG：负位线闸
WAE：写入辅助控制信号
CSC：电荷分享电容
MND：开关
400：SRAM写入电路
410：写入辅助电路
412：一个行SRAM记忆单元的电源单元
420：位线预充电电路
430：多任务器
440：写入位线预充电电路
450：写入驱动器
VDD：操作电压
VDDC0～VDDCn-1：0th行电压～(n-1)th行电压
YLP0～YLPn-1：0th行电源选择信号～(n-1)th行电源选择信号
600：能够用于SRAM写入辅助的装置
610：电源电路
620：写入驱动电路
630：电荷分享电路
640：耦合电容充电电路
650：负电压耦合电路
YLP0～YLPn-1：供电选择信号
VDDC0～VDDCn-1：电源电压
MN0：写入驱动电路的晶体管
MN1：写入驱动电路的晶体管
DIT/DIB：数据信号
BLTi/BLBi：位线
WBLT/WBLB：写入位线
WCCE：电荷分享控制信号
MPV0～MPVn-1：行选择开关
MPC：电荷分享开关
YLB0～YLBn-1：行选择信号
MPL：充电开关
VDD：操作电压端的电压
NAND：与非门
CSC：电容
WAE：写入辅助控制信号
MNU：负电压耦合电路的晶体管
MND：负电压耦合电路的晶体管
NBLG：负位线闸
NCC：节点
IN0：反相器
IN1：反相器
PH2：写入驱动阶段
PH3：电荷分享阶段
PH4：充电阶段
PH5：负电位产生阶段
PH810～PH880：写入操作阶段
S910～S950：步骤
具体实施方式
本发明申请包含用于静态随机存取内存(SRAM)写入辅助的装置与方法，相较于先前技术能够采用电容值较小的电荷分享电容并降低耗电。
图6示出了本发明申请的装置的一个实施例。图6的装置600包含电源电路610、写入驱动电路620、电荷分享电路630、耦合电容充电电路640、以及负电压耦合电路650。该些电路分述如下。
在写入准备阶段，电源电路610先依据供电选择信号(YLPi，是YLP0～YLPn-1的其中之一)供应电源电压(VDDCi，是VDDC0～VDDCn-1的其中之一)给行SRAM储存单元(columnof SRAM cells)(例如：包含SRAM Celli的行SRAM储存单元，其中SRAM Celli例如是图4的SRAM Cell0～SRAM Celln-1的其中之一)的电源端，再依据该供电选择信号停止供应该电源电压给该行SRAM储存单元的电源端，使该行SRAM储存单元的电源端的电压(例如：VDDCi)处于浮动状态。
写入驱动电路620耦接于该行SRAM储存单元与负电压耦合电路650之间，包含二晶体管MN0、MN1分别用来接收二数据信号DIT、DIB。写入驱动电路620在写入驱动阶段依据该数据信号(DIT/DIB，其中DIB为DIT的反相信号)而导通，以将该行SRAM储存单元的位线(BLTi/BLBi，其中BLTi例如是图4的BLT0～BLTn-1的其中之一，BLBi例如是图4的BLB0～BLBn-1的其中之一)经由写入位线(WBLT/WBLB)与负电压耦合电路650的负位线闸(NBLG)耦接至第一低电压端(例如：图6的晶体管MND所连接的接地端，在此阶段该晶体管MND导通)，从而将该位线的电压拉至该第一低电压端的电压(例如：0V)。
电荷分享电路630耦接于电源电路610与负电压耦合电路650之间，在电荷分享阶段依据电荷分享控制信号(WCCE)而导通，以令该行SRAM储存单元的电源端经由节点(NCC)耦接负电压耦合电路650的电容(CSC)的第一端(例如：正极端)，从而令该行SRAM储存单元的电源端的浮动电压(VDDCi)通过充电该电容而下降。由于该行SRAM储存单元的电源端的电压下降，待写入的SRAM储存单元(SRAM Celli)会更容易被写入数据。图6的实施例中，电荷分享电路630包含行选择开关(MPVi，是MPV0～MPVn-1的其中之一)与电荷分享开关(MPC)。该行选择开关用来在该电荷分享阶段依据行选择信号(YLBi，是YLB0～YLBn-1的其中之一)而导通，以令该行SRAM储存单元的电源端耦接该电荷分享开关，其中该行选择信号对应该供电选择信号。该电荷分享开关用来依据该电荷分享控制信号而导通，以令该行SRAM储存单元的电源端耦接该电容(CSC)的第一端。
耦合电容充电电路640包含充电开关(MPL)，该充电开关耦接于操作电压端(VDD端)与该电容(CSC)的第一端之间，用来在充电阶段依据该电荷分享控制信号(WCCE)与第一开关信号(例如：写入辅助控制信号WAE的反相信号，如图6所示)而导通，从而让该操作电压端的电压(VDD)充电该电容，以拉高该电容的第一端与第二端之间的电压差(例如：该电压差＝|VDD-0|＝VDD如图6所示，在此阶段图6的晶体管MND导通)，其中电荷分享电路630在该充电阶段依据该电荷分享控制信号而不导通，以避免该操作电压端的电压拉高该行SRAM储存单元的电源端的电压。图6的实施例中，耦合电容充电电路640包含充电控制电路与该充电开关；该充电控制电路(例如：图6的与非门(NAND))用来依据该电荷分享控制信号(WCCE)与该第一开关信号(WAE的反相信号)产生充电控制信号；该充电开关用来依据该充电控制信号以导通或不导通。
负电压耦合电路650包含前述电容(CSC)。该电容的第一端在负电位产生阶段耦接第二低电压端(例如：图6的晶体管MNU所连接的接地端，在此阶段图6的晶体管MNU导通)，该电容的第二端在该负电位产生阶段经由写入驱动器620耦接该行SRAM储存单元的位线，因此，按照电荷分享的原理，该电容会将该位线的电压拉至负电压，从而使待写入的SRAM储存单元(SRAM Celli)更容易地被写入数据。值得注意的是，在该负电位产生阶段，前述充电开关不导通，以避免该操作电压端短路至该第二低电压端；另外，该行SRAM储存单元的位线经由负电压耦合电路650至该第一低电压端之间的路径不导通(即：图6的晶体管MND不导通)。
图6的实施例中，负电压耦合电路650包含开关信号产生电路(例如：图6的反相器IN0、IN1，其中反相器IN1可选择性的省略，此情形下写入辅助控制信号(WAE)可直接作为晶体管MNU的闸极输入)、第一开关(晶体管MND)、第二开关(晶体管MNU)以及该电容(CSC)。该开关信号产生电路用来依据该写入辅助控制信号产生该第一开关信号(即：WAE的反相信号)；该第一开关耦接于该电容的第二端与该第一低电压端之间，用来在该电荷分享阶段与该充电阶段依据该第一开关信号而导通，并在该负电位产生阶段依据该第一开关信号而不导通；该第二开关耦接于该电容的第一端与该第二低电压端之间，用来在该电荷分享阶段与该充电阶段依据该写入辅助控制信号(WAE)而不导通，以及在该负电位产生阶段依据该写入辅助控制信号而导通。
图6的信号的时序图的范例如图7所示，其中垂直虚线是时间对齐的参考线，标识PH2、PH3、PH4与PH5分别代表写入驱动阶段、电荷分享阶段、充电阶段与负电位产生阶段。图6的装置600的写入操作阶段(PH810～PH880)的示范性流程如图8所示。
值得注意的是，图6的写入驱动电路620另耦接写入位线预充电电路(例如：图4的写入位线预充电电路440)、多任务器(例如：图4的多任务器430)与位线预充电电路(例如：图4的位线预充电电路420)。该写入位线预充电电路、该多任务器与该位线预充电电路的每一个可为已知或自行开发的电路，且其操作也为已知或自行开发的操作；由于该些电路不在本发明申请的讨论范畴内，故其细节在此省略。另值得注意的是，在完成该负电位产生阶段后(即：在表4的周期收尾阶段)，装置600会关闭负电压耦合电路650与写入驱动电路620(此时DIT＝DIB＝0V)，致能该写入位线预充电电路与该位线预充电电路，清空该电容的电荷，以及供应该电源电压(VDDCi)给该行SRAM储存单元的电源端。
图9示出了本发明申请的方法的一个实施例，包含下列步骤：
步骤S910：在写入准备阶段，先依据供电选择信号供应电源电压给行SRAM储存单元，再依据该供电选择信号停止供应该电源电压给该行SRAM储存单元，使该行SRAM储存单元的电源端的电压处于浮动状态。
步骤S920：在写入驱动阶段，依据数据信号导通该行SRAM储存单元与电压耦合电路之间的路径，以将该行SRAM储存单元的位线经由该电压耦合电路耦接至第一低电压端，从而将该位线的电压拉至该第一低电压端的电压；
步骤S930：在电荷分享阶段，依据电荷分享控制信号导通该行SRAM储存单元的电源端与该电压耦合电路的电容的第一端之间的路径，从而令该电源端的电压通过充电该电容而下降；
步骤S940：在充电阶段，依据该电荷分享控制信号与第一开关信号导通操作电压端与该电容的第一端之间的路径，从而让该操作电压端的电压充电该电容，其中在该充电阶段该行SRAM储存单元的电源端与该电容的第一端之间的路径不导通；
步骤S950：在电位产生阶段，令该电容的第一端耦接第二低电压端，并令该电容的第二端耦接该行SRAM储存单元的位线，以将该位线的电压拉低，其中在该电位产生阶段，该操作电压端与该电容的第一端之间的路径不导通，且该行SRAM储存单元的位线经由该电压耦合电路至该第一低电压端之间的路径不导通。
值得注意的是，在可能实施的前提下，图9的至少一部分的步骤的实施不限于特定顺序；举例而言，在执行步骤S920时，步骤S930/S940可同时执行。
由于本领域普通技术人员能够参考上文公开的装置实施例来了解本发明所述方法的实施例的细节与变化，即前述装置实施例的技术特征可合理地应用于本发明所述方法的实施例中，因此，重复及冗余说明在此予以省略。
请注意，在可能实施的前提下，本技术领域普通技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，由此增加本发明实施时的弹性。
综上所述，本发明的用于SRAM写入辅助的装置与方法，相较于先前技术能够采用电容值较小的电荷分享电容并降低耗电。
虽然本发明的实施例如上所述，但是该些实施例并非用来限定本发明，本技术领域普通技术人员可依据本发明明示或隐含的内容对本发明的技术特征做出改变，但是种种变化均可能属于本发明保护范畴之内，换言之，本发明的保护范围须视本发明申请的权利要求书界定的范围为准。
Claims (10)
1.一种用于静态随机存取内存(SRAM)写入辅助的装置，其特征在于，所述装置包含：
电源电路，用来在写入准备阶段，先依据供电选择信号供应电源电压给行SRAM储存单元(column of SRAM cells)，再依据所述供电选择信号停止供应所述电源电压给所述行SRAM储存单元，使所述行SRAM储存单元的电源端的电压处于浮动状态；
写入驱动电路，耦接于所述行SRAM储存单元与负电压耦合电路之间，用来在写入驱动阶段依据数据信号而导通，以将所述行SRAM储存单元的位线经由所述负电压耦合电路耦接至第一低电压端，从而将所述位线的电压拉至所述第一低电压端的电压；
电荷分享电路，耦接于所述电源电路与所述负电压耦合电路之间，用来在电荷分享阶段依据电荷分享控制信号而导通，以令所述行SRAM储存单元的所述电源端耦接所述负电压耦合电路的电容的第一端，从而令所述电源端的电压通过充电所述电容而下降；
耦合电容充电电路，包含充电开关，所述充电开关耦接于操作电压端与所述电容的所述第一端之间，用来在充电阶段依据所述电荷分享控制信号与第一开关信号而导通，从而让所述操作电压端的电压充电所述电容，其中所述电荷分享电路在所述充电阶段依据所述电荷分享控制信号而不导通；以及
所述负电压耦合电路，包含所述电容，其中所述电容的所述第一端在负电位产生阶段耦接第二低电压端，所述电容的第二端在所述负电位产生阶段经由所述写入驱动器耦接所述行SRAM储存单元的所述位线，以将所述位线的电压拉低；
其中，在所述负电位产生阶段，所述充电开关不导通，且所述行SRAM储存单元的所述位线经由所述负电压耦合电路至所述第一低电压端之间的路径不导通。
2.根据权利要求1所述的装置，其特征在于，所述电荷分享电路包含：
行选择开关，用来在所述电荷分享阶段依据行选择信号而导通，以令所述行SRAM储存单元的所述电源端耦接电荷分享开关，其中所述行选择信号对应所述供电选择信号；以及
所述电荷分享开关，用来依据所述电荷分享控制信号而导通，以令所述行SRAM储存单元的所述电源端耦接所述电容的所述第一端。
3.根据权利要求1所述的装置，其特征在于，所述耦合电容充电电路包含：
充电控制电路，用来依据所述电荷分享控制信号与所述第一开关信号产生充电控制信号；以及
所述充电开关，用来依据所述充电控制信号以导通或不导通。
4.根据权利要求1所述的装置，其特征在于，所述负电压耦合电路包含：
开关信号产生电路，用来依据写入辅助控制信号产生所述第一开关信号；
第一开关，耦接于所述电容的所述第二端与所述第一低电压端之间，用来在所述电荷分享阶段与所述充电阶段依据所述第一开关信号而导通，并在所述负电位产生阶段依据所述第一开关信号而不导通；以及
第二开关，耦接于所述电容的所述第一端与所述第二低电压端之间，用来在所述电荷分享阶段与所述充电阶段依据所述写入辅助控制信号而不导通，以及在所述负电位产生阶段依据所述写入辅助控制信号而导通。
5.根据权利要求4所述的装置，其特征在于，所述开关信号产生电路包含：
第一反相器，用来接收所述写入辅助控制信号以产生所述第一开关信号；以及
第二反相器，用来接收所述第一开关信号以产生相同于所述写入辅助控制信号的第二开关信号，并输出所述第二开关信号给所述第二开关。
6.一种用于静态随机存取内存(SRAM)写入辅助的方法，其特征在于，所述方法包含：
在写入准备阶段，先依据供电选择信号供应电源电压给行SRAM储存单元(column ofSRAM cells)，再依据所述供电选择信号停止供应所述电源电压给所述行SRAM储存单元，使所述行SRAM储存单元的电源端的电压处于浮动状态；
在写入驱动阶段，依据数据信号导通所述行SRAM储存单元与电压耦合电路之间的路径，以将所述行SRAM储存单元的位线经由所述电压耦合电路耦接至第一低电压端，从而将所述位线的电压拉至所述第一低电压端的电压；
在电荷分享阶段，依据电荷分享控制信号导通所述行SRAM储存单元的所述电源端与所述电压耦合电路的电容的第一端之间的路径，从而令所述电源端的电压通过充电所述电容而下降；
在充电阶段，依据所述电荷分享控制信号与第一开关信号导通操作电压端与所述电容的所述第一端之间的路径，从而让所述操作电压端的电压充电所述电容，其中在所述充电阶段所述行SRAM储存单元的所述电源端与所述电容的所述第一端之间的路径不导通；以及
在电位产生阶段，令所述电容的所述第一端耦接第二低电压端，并令所述电容的第二端耦接所述行SRAM储存单元的所述位线，以将所述位线的电压拉低，其中在所述电位产生阶段，所述操作电压端与所述电容的所述第一端之间的路径不导通，且所述行SRAM储存单元的所述位线经由所述电压耦合电路至所述第一低电压端之间的路径不导通。
7.根据权利要求6所述的方法，其特征在于，所述导通所述行SRAM储存单元的所述电源端与所述电容的所述第一端之间的路径的步骤包含：
在所述电荷分享阶段，依据行选择信号导通所述行SRAM储存单元的所述电源端与电荷分享开关之间的路径，其中所述行选择信号对应所述供电选择信号；以及
在所述电荷分享阶段，通过所述电荷分享控制信号令所述电荷分享开关导通，以令所述行SRAM储存单元的所述电源端耦接所述电容的所述第一端。
8.根据权利要求6所述的方法，其特征在于，所述方法进一步包含：
在所述电荷分享阶段，依据行选择信号导通所述行SRAM储存单元的所述电源端与电荷分享开关之间的路径，其中所述行选择信号对应所述供电选择信号；以及
在所述电荷分享阶段，导通所述电荷分享开关与所述电容的所述第一端之间的路径。
9.根据权利要求6所述的方法，其特征在于，所述方法进一步包含：
依据所述电荷分享控制信号与所述第一开关信号产生充电控制信号；以及
依据所述充电控制信号以导通或断开所述操作电压端与所述电容的所述第一端之间的路径。
10.根据权利要求6所述的方法，其特征在于，所述方法进一步包含：
在所述电荷分享阶段与所述充电阶段，通过所述第一开关信号导通所述电容的所述第二端与所述第一低电压端之间的路径；
在所述电位产生阶段，通过所述第一开关信号断开所述电容的所述第二端与所述第一低电压端之间的路径；
在所述电荷分享阶段与所述充电阶段，通过写入辅助控制信号令所述电容的所述第一端与所述第二低电压端之间的路径不导通；以及
在所述电位产生阶段，通过所述写入辅助控制信号令所述电容的所述第一端与所述第二低电压端之间的路径导通。
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