CN104952482A - 半导体存储器件 - Google Patents

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Abstract

本公开的各个实施例提供的半导体存储器件可以增加写入裕度并且抑制芯片面积的增加。该半导体存储器件包括：多个存储器单元，按矩阵布置；多个位线对，对应于存储器单元的每一列而布置；写入驱动器电路，其根据写入数据来将数据传输至所选列的位线对；以及写入辅助电路，其将在所选列的位线对中的在低电位侧上的位线驱动至负电压电平。该写入辅助电路包括：第一信号布线；第一驱动器电路，其根据控制信号来驱动第一信号布线；以及第二信号布线，其耦合至在低电位侧上的位线，并且基于与第一信号布线的接线间耦合电容、通过第一驱动器电路的驱动，来生成负电压。

Description

半导体存储器件
相关申请的交叉引用
2014年3月25日提交的日本专利申请第2014-061812号的公开的包括说明书、附图和摘要的全文以引用的方式全部并入本文。
技术领域
本发明涉及一种半导体存储器件，尤其涉及一种SRAM(静态随机存储器)。
背景技术
推进晶体管元件的小型化的目的在于获得高集成度。伴随着小型化，制造差异(manufacturing variation)变大，导致晶体管元件的属性存在显著差异。伴随着小型化，在确保可靠性并且降低电压以减少功耗方面也有所进步。为此，出现了SRAM的写入裕度(writemargin)降低的问题。
针对该问题，提出了通过在写入的时候将位线设置为负电压以便改进存储器单元的存取MOS晶体管的电流驱动能力、来防止写入操作的故障的一种方法(专利文件1和2、非专利文件1和2)。
专利文件1公开了一种方法，其中在每个位线对中设置由升压电容器和用于驱动该升压电容器的反相器组成的升压电路，并且选择和驱动在位线的设置为接地电压的一侧的升压电路。
专利文件2公开了一种方法，其中由升压电容器和用于驱动该升压电容器的反相器组成的升压电路经由开关耦合至位线对中的每一个位线，并且通过选择在位线的被驱动至接地电位的一侧的开关而传输负电压。
非专利文件1公开了以下方法：将反相器设置到每个位线，作为写入驱动器电路。使两个写入反相器的源极短路并且经由功率开关耦合至低电压侧电源VSS。将升压电容器耦合至写入反相器的短路源极。当功率开关关闭时，仅仅在输出接地电压的一侧的反相器的输出节点是浮置的。然后，经由写入反相器的输出接地电压的NMOS和Y开关将经升压的负电压传输至位线。
非专利文件2公开了一种针对双端口SRAM的方法，其中位线根据写入数据将被动至接地电压，然后被浮置，随后经由升压电容器升压至负电压。
[专利文件]
(专利文件1)日本专利公开第2002-298586号
(专利文件2)日本专利公开第2009-295246号
[非专利文件]
(非专利文件1)J.Chang等人的“A 20nm 112Mb SRAM Design inHigh K/Metal Gate Technology with Assist Circuitry for Low Leakageand Low Vmin Applications”，ISSCC'13。
(非专利文件2)D.P.Wang等人的“A 45nm Dual-Port SRAM withWrite and Read Capability Enhancement at Low Voltage”，SOCConference,2007 IEEE International。
发明内容
另一方面，当存在具有不同位线长度的IP时，比如编译的存储器(compiled memory)，位线电容随着位线的长度而变化。因此，有必要形成单独地对应于位线长度的升压电容器；因此，这就使得有可能增加芯片面积。
为了解决上述问题，提供了一种可以增加写入裕度并且抑制芯片面积的增加的半导体存储器件。
本发明的其他问题和新颖特征将通过对本说明书和对应附图的说明而变得清楚。
根据一个实施例，半导体存储器件由下列各项组成：多个存储器单元，其按矩阵布置；多个位线对，其对应于存储器单元的每一列而布置；写入驱动器电路，其根据写入数据将数据传输至所选列的位线对；以及写入辅助电路，其将在所选列的位线对的低电位侧上的位线驱动至负电压电平。写入辅助电路由下列各项组成：第一信号布线；第一驱动器电路，其根据控制信号驱动第一信号布线；以及第二信号布线，其耦合至在低电位侧上的位线，并且用于基于与第一信号布线的接线间耦合电容、通过第一驱动器电路的驱动，来生成负电压。
根据一个实施例，通过上述配置，可以增加写入裕度并且抑制芯片面积的增加。
附图说明
图1是根据实施例1的半导体存储器件的全部配置的概略的说明图；
图2是存储器单元MC的配置的说明图；
图3是根据实施例1的第一写入驱动器电路6A和第一位线对充电电路7A的配置的说明图；
图4是根据实施例1的第一写入辅助电路5A和第二写入辅助电路5B的配置的说明图；
图5是根据实施例1的在写入操作中的信号波形的说明图；
图6是根据实施例1的信号布线的布置的说明图；
图7是根据实施例1的信号布线的结构的说明图；
图8是根据实施例1的信号布线的另一布置的说明图；
图9是根据实施例1的信号布线的又一布置的说明图；
图10是根据实施例1的修改示例的第一写入辅助电路5A#和第二写入辅助电路5B#的配置的说明图；
图11是根据实施例2的第一写入辅助电路5A的配置的说明图；
图12是根据实施例3的第一写入辅助电路5AP和第二写入辅助电路5BP的配置的说明图；以及
图13是根据实施例3的在写入操作中的信号波形的说明图。
具体实施方式
将参考对应附图对本发明的实施例进行详细阐释。在下文中，相同符号或者附图标记附加至相同或者相对应的元件并且省略对其的重复阐释。
(实施例1)
<半导体存储器件的全部配置>
图1是根据实施例1的半导体存储器件的全部配置的概略的说明图。
如图1所图示，半导体存储器件由具有按矩阵布置的多个存储器单元MC的存储器单元阵列1组成。存储器单元阵列1由下列各项组成：多个字线，其对应于存储器单元的每一行而设置；以及多个位线对，其对应于存储器单元的每一列而设置。此处，存储器单元MC是所谓的双端口单元，该双端口单元由下列各项组成：第一字线WLA和对应的第一位线对BLA和/BLA、以及第二字线WLB和相应的第二位线对BLB和/BLB。
半导体存储器件由下列各项组成：第一行选择驱动器电路2A，其选择第一字线WLA；以及第一列选择电路3A，其生成用于选择存储器单元阵列1的第一列的列选择信号。半导体存储器件进一步由下列各项组成：第一输入电路4A，其输入第一写入数据DA；以及第一写入驱动器电路6A，其将从第一输入电路4A传输来的第一写入数据DA传输至由第一列选择电路3A选择的第一位线对BLA和/BLA。半导体存储器件进一步由下列各项组成：第一写入辅助电路5A；第一位线对充电电路7A，其对第一位线对BLA和/BLA充电；以及第一控制电路8A。
半导体存储器件由下列各项组成：第二行选择驱动器电路2B，其选择第二字线WLB；以及第二列选择电路3B，其生成用于选择存储器单元阵列1的第二列的列选择信号。半导体存储器件进一步由下列各项组成：第二输入电路4B，其输入第二写入数据DB；第二写入驱动器电路6B，其将从第二输入电路4B传输来的第二写入数据DB传输至由第二列选择电路3B选择的第二位线对BLB和/BLB；第二写入辅助电路5B；第二位线对充电电路7B，其对第二位线对BLB和/BLB进行充电；以及第二控制电路8B。
第一行选择驱动器电路2A将第一字线WLA驱动至选择状态，第一字线WLA对应于由从第一控制电路8A输出的内部行地址RAA指定的第一行。
第一列选择电路3A生成列选择信号，该列选择信号根据从第一控制电路8A输出的内部列地址信号CAA来指定存储器单元阵列1的第一列。
输入到第一输入电路4A中的第一写入数据DA传输至第一写入驱动器电路6A，作为一对互补数据。
第一写入驱动器电路6A根据一对数据，通过第一列选择电路3A，将数据传输至第一位线对BLA和/BLA；并且该数据被写入存储器单元MC中，该存储器单元MC耦合至由第一行选择驱动器电路2A选择的第一字线WLA。
在完成将数据写入到存储器单元MC之后，第一位线对充电电路7A在预定电压电平下对第一位线对BLA和/BLA进行充电。
第二行选择驱动器电路2B、第二列选择电路3B、第二输入电路4B、第二写入驱动器电路6B、第二写入辅助电路5B、第二位线对充电电路7B和第二控制电路8B的、针对第二字线WLB和第二位线对BLB和/BLB的操作，与上文已经阐释的操作相似；因此，省略对其的详细阐释。
<存储器单元MC的配置>
图2是存储器单元MC的配置的说明图。
如图2所图示，存储器单元MC由第一和第二CMOS反相器组成。第一CMOS反相器由下列各项组成：耦合在电压VDD与电压VSS之间的、负载P沟道MOS(场效应型)晶体管PQ1和驱动器N沟道MOS晶体管NQ1。第二CMOS反相器由下列各项组成：耦合在电压VDD与电压VSS之间的、负载P沟道MOS晶体管PQ2和驱动器N沟道MOS晶体管NQ2。电压VSS低于电压VDD。
第一CMOS反相器的输出节点耦合至第二COS反相器的输入节点，并且第二CMOS反相器的输出节点耦合至第一CMOS反相器的输入节点。因此，配置了所谓的反相器锁存器。因此，将互补数据保持在作为反相器锁存器的输出节点的存储器节点MN和/MN处。
存储器单元MC由下列各项组成：N沟道存取MOS晶体管NQ3和NQ4，其分别将存储器节点MN和/MN与第一位线对BLA和/BLA导通；以及N沟道存取MOS晶体管NQ5和NQ6，其分别将存储器节点MN和/MN与第二位线对BLB和/BLB导通。
存取MOS晶体管NQ3和NQ4的栅极耦合至第一字线WLA，并且存取MOS晶体管NQ5和NQ6的栅极耦合至第二字线WLB。两者交替地操作。
存储器单元MC是八晶体管双端口SRAM单元。现在对双端口SRAM存储器单元MC的常见写入操作进行阐释。
作为示例，假设“H”电平电位和“L”电平电位分别保持在存储器节点MN和/MN处。下文阐释了通过使用第一字线WLA和第一位线对BLA和/BLA来使存储器节点MN和/MN的电位反转的情况。
假设第二字线WLB未被选择(在“L”电平下)。此处，分别将“L”电平电位和“H”电平电位给定至第一位线对BLA和/BLA。
接下来，将第一字线WLA设置在“H”电平下。因此，第一位线对BLA的“L”电平电位通过存取MOS晶体管NQ3传输至存储器节点MN。然后，通过被第二CMOS反相器反转，将存储器节点/MN设置为“H”电平。
另一方面，所涉及的双端口SRAM存储器单元MC具有称为干扰写入(disturb writing)的特性状态。具体地，该状态是第二字线WLB在上述写入操作期间变为在“H”电平电位下。
假设第二位线对BLB和/BLB在“H”电平的预充电电平的状态下。该状态发生在对共用该第二字线WLB的其他存储器单元执行读出/写入时。
此时，存取MOS晶体管NQ3和NQ5均变为导电的；因此，存储器节点MN并非完全地被设置在接地电位下。
当存取MOS晶体管NQ5的阈值电压变低时，存储器节点MN的电位进一步上升。当负载MOS晶体管PQ2的阈值电压的绝对值变大时，上拉存储器节点/MN的电位的能力变弱，使写入操作减慢。
因此，为了确保即使在小型化之后以及在伴随该小型化发生的低电源电压下、仍然高速写入，将第一写入辅助电路5A和第二写入辅助电路5B设置为如图1所图示。
在上述的普通写入操作和干扰写入中，阐释了通过使用第一字线WLA和第一位线对BLA和/BLA作为示例来执行写入的情况。然而，这适用于使用第二字线WLB和第二位线对BLB和/BLB的情况。
这也适用于存储器节点/MN从“H”电平被拉至“L”电平的情况。
对使用第一字线WLA、第一位线对BLA和/BLA、第一输入电路4A、第一写入辅助电路5A、第一写入驱动器电路6A和第一位线对充电电路7A将存储器单元MC的存储器节点MN从“H”电平反转至“L”电平作为示例的操作做出以下阐释。然而，这适用于使用第二字线WLB、第二位线对BLB和/BLB、第二输入电路4B、第二写入辅助电路5B、第二写入驱动器电路6B和第二位线对充电电路7B的情况。这也适用于存储器MC的存储器节点/MN从“H”电平被反转至“L”电平的情况。
<其他外围电路的配置>
图3是根据实施例1的第一写入驱动器电路6A和第一位线对充电电路7A的配置的说明图。
图3部分地图示了存储器单元MC、第一位线对充电电路7A、第一写入驱动器电路6A和第一写入辅助电路5A。
第一位线对充电电路7A由下列各项组成：P沟道均衡MOS晶体管(equalizing MOS transistor)PQ3，其使第一位线对BLA和/BLA短路；以及P沟道MOS晶体管PQ4和PQ5，其将第一位线对BLA和/BLA上拉至电压VDD。第一位线对充电电路7A进一步由下列各项组成：N沟道传输MOS晶体管(transfer MOS transistor)NQ7和NQ8，其将第一位线对BLA和/BLA分别耦合至第一写入驱动器电路6A的输出节点CW和/CW。
注意，寄生地存在于第一位线对BLA和/BLA中的寄生电容(接地电容)在图3中图示为Cg3T和Cg3B。
均衡MOS晶体管PQ3的栅极、上拉MOS晶体管PQ4和PQ5的栅极、以及传输MOS晶体管NQ7和NQ8的栅极均耦合至第一列选择信号YSA。
第一写入驱动器电路6A由下列各项组成：第一写入反相器，其由P沟道MOS晶体管PQ6和N沟道MOS晶体管NQ9组成；以及第二写入反相器，其由P沟道MOS晶体管PQ7和N沟道MOS晶体管NQ10组成。
第一和第二写入反相器的源极节点WBSA被短路，并且耦合至第一写入辅助电路5A。
注意，寄生地存在于第一和第二写入反相器的输出节点CW和/CW中的寄生电容(接地电容)在图3中图示为Cg2T和Cg2B。
第一写入辅助电路5A由耦合在源极节点WBSA与电压VSS之间的N沟道MOS晶体管NQ11A组成。稍后将对第一写入辅助电路5A的细节进行描述。
第二位线对充电电路7B和第二写入驱动器电路6B的配置与第一位线对充电电路7A和第一写入驱动器电路6A的配置相同。因此，不再重复对其的详细阐释。
接下来，对第一写入辅助电路5A的配置进行阐释。图4是根据实施例1的第一写入辅助电路5A和第二写入辅助电路5B的配置的说明图。
如图4所图示，第一写入辅助电路5A由下列各项组成：N沟道MOS晶体管NQ11A，其将第一和第二写入反相器的源极节点WBSA耦合至电压VSS、反相器INV1A、缓冲器BUF1A、第一信号布线ML11A和第二信号布线ML12A。在本实施例中，上述第一写入辅助电路5A对应于存储器单元的每一列而设置。
在本实施例中，第一写入辅助电路5A的升压电容元件Cb13A基于在第一信号布线ML11A与第二信号布线ML12A之间的接线间耦合电容(inter-wire coupling capacitance)而形成。
接地电容元件Cg13A基于在第二信号布线ML12A与电压VSS的电源线之间的接线间耦合电容而形成。
第一升压信号BSTA输入至第一反相器INV1A。所涉及的第一升压信号BSTA从第一控制电路8A输出。
第一反相器INV1A的输出节点/BSTA耦合至N沟道MOS晶体管NQ11A的栅极。
输出节点/BSTA耦合至缓冲器BF1A的输入，并且缓冲器BF1A根据输出节点/BSTA，来驱动耦合至缓冲器BF1A的输出节点NBSTA的第一信号布线ML11A。
图5是根据实施例1的在写入操作中的信号波形的说明图。如图5所图示，以下阐释了通过使用第一字线WLA和第一位线对BLA和/BLA来将存储器节点MN从“H”电平反转至“L”电平并且将存储器节点/MN从“L”电平反转至“H”电平的情况。
假设第二位线对BLB和/BLB处于预充电状态下。当第二字线WLB运行至与第一字线WLA相同的定时之时的波形，作为示例示出。
作为初始状态，第一和第二字线WLA和WLB在“L”电平下，第一列选择信号YSA也在“L”电平下，并且第一位线对BLA和/BLA通过均衡MOS晶体管PQ3和预充电MOS晶体管PQ4和PQ5在“H”电平下被预充电。另一方面，传输MOS晶体管NQ7和NQ8处于非导电状态下。
接下来，将“L”电平输入到第一写入数据DA中。根据第一写入数据DA，互补的第一写入输入数据DN和/DN由第一输入电路4A输入至第一写入驱动器电路6A。然后，反转的输出出现在第一和第二写入反相器的输出节点CW和/CW处。此处，假设第一写入输入数据DN和/DN作为示例分别在“H”电平和“L”电平下；然后，输出节点CW和/CW分别变为在“L”电平和“H”电平下。
接下来，将第一列选择信号YSA设置为“H”电平，并且均衡MOS晶体管PQ3和上拉MOS晶体管PQ4和PQ5变为非导电的。然后，传输MOS晶体管NQ7和NQ8变为在导电状态下，将第一和第二写入反相器的输出节点CW和/CW的电位传输至第一位线对BLA和/BLA，并且将第一位线BLA拉出至“L”电平。
接下来，将第一和第二字线WLA和WLB设置为“H”电平，将第一位线BLA的电位传输至存储器节点MN，并且存储器节点MN的电位下降。
另一方面，第二字线WLB也在“H”电平下。因此，预充电电流从第二位线BLB流出，并且存储器节点MN并不完全地被设置在接地电位下。
因此，负载MOS晶体管PQ2不会变为在完全地导电的状态下，并且存储器节点/MN上升至“H”电平的速度减慢。
当第一升压信号BSTA被设置在“H”电平时，通过反相器INV1A将耦合至N沟道电源MOS晶体管NQ11A的栅极的输出节点/BSTA设置在“L”电平下。因此，N沟道电源MOS晶体管NQ11A变为非导电的，并且写入反相器的源极节点WBSA变为浮置的。
接下来，将缓冲器BF1A的输出节点NBSTA设置在“L”电平下。因此，基于升压电容元件Cb13A，写入反相器的源极节点WBSA被升压至负电位。
源极节点WBSA的电位经由第一写入反相器的N沟道MOS晶体管NQ9和传输MOS晶体管NQ7而下拉第一位线BLA的电位。
然后，存取MOS晶体管NQ3的栅极-源极电压Vgs变大，存取MOS晶体管NQ3的电流驱动能力增加，并且存储器节点MN的电位被进一步下拉。
当负载MOS晶体管PQ2变为完全地导电时，将存储器节点/MN上拉至“H”电平，并且加速了存储器节点的反转。
因此，即使差异由于小型化的影响而变大并且电源电压为低，也可以执行稳定的高速写入。
然而，第一位线BLA的电位由于电流从第二位线BLB流入的影响而上升。当第一位线BLA的电位变为正电位时，写入辅助的效果丧失，而且，曾经反转的电位可以再反转。
因此，在第一位线BLA的电位变为正电压之前，有必要使升压信号BSTA恢复到“L”电平以使电源MOS晶体管NQ11A导电，并且使写入反相器的源极节点WBSA恢复到接地电位。
随后，通过将第一字线WLA设置在“L”电平下，使存储器节点MN和/MN的状态反转并且稳定。
随后，通过将第一列选择信号YSA设置在“L”电平下，对第一位线对BLA和/BLA预充电，并且终止写入操作。
图6是根据实施例1的信号布线的布置的说明图。如图6所图示，在本实施例中，金属布线层形成在存储器单元阵列1的上层中。
具体地，信号布线沿着与用于供应电压VDD的电源布线和用于供应电压VSS的电源布线相同的行方向而布置，该电源布线两者都被设置在存储器单元阵列1的上层中。假设信号布线采用与用于供应电压VDD和VSS的电源布线相同的金属布线层形成，作为示例。
在本实施例中，两个信号布线ML11A和ML12A被设置在用于供应电压VDD的电源布线与用于供应电压VSS的电源布线之间。两个信号布线ML11B和ML12B也按照相同的方式设置。
作为配置，信号布线被设置在存储器单元阵列1的上层中，并且通过布置第一和第二信号布线，基于信号布线的接线间耦合电容设置了升压电容元件，而不是在衬底上设置升压电容元件。因此，可以减小芯片面积。
上述配置具有其中两个信号布线夹设在两个电源布线之间的结构；然而，信号布线的数量和信号布线的顺序是任意的。同样优选的，接地线被适当地布置为紧挨着信号布线。
可以通过调节信号布线的长度，容易地调节升压电容的电容值。
即使被设置在存储器单元阵列1中的位线具有不同长度，也可以根据位线的长度来容易地修改升压电容。根据其中信号布线如上述布置的该结构，也可以容易地针对其位线长度不同的存储器IP形成合适的升压电容。
图7是根据实施例1的信号布线的结构的说明图。如图7所图示，MOS晶体管被设置在半导体衬底之上。在其上层的金属布线层中，设置位线对BLA和/BLA。在另一上层中，设置字线WLA。在又一上层中，设置电压VDD和VSS的电源布线。两个信号布线ML11A和ML12A被设置在相同的金属布线层中。
电压VDD和VSS的电源布线也可以产生屏蔽的效果，这就防止了来自该层的信号布线的串扰。就屏蔽的效果而言，除了供应电压VDD和VSS的电源布线之外的其他布线也是有效的，只要该布线的电位在升压操作的时候是固定的。
图8是根据实施例1的信号布线的另一配置的说明图。替代如在存储器单元阵列1中的沿着行方向从上端至下端布置信号布线，可以如图8所图示的在存储器单元阵列1A中的行方向的一半长度上布置信号布线。
图9是根据实施例1的信号布线的又一布置的说明图。如图9所图示，存储器单元1B与其他存储器单元阵列的不同之处在于，信号布线进一步被增添至第一信号布线ML11A和第二信号布线ML12A。
针对第一信号布线ML11A设置多个子信号布线ML15A。针对第二信号布线ML12A设置多个子信号布线ML16A。
第一信号布线ML11A经由触点CT1耦合至多个子信号布线ML15A。
第二信号布线ML12A经由触点CT2耦合至多个子信号布线ML16A。
子信号布线ML15A和子信号布线ML16A被布置为沿着列方向向与电源线相交的方向。多个子信号布线可以通过使用第一信号布线ML11A和第二信号布线ML12A的上金属布线层或者下金属布线层而形成。采用上述配置使得升压电容元件的升压电容容易调节。(修改示例)
在上文中，对升压电容元件由信号布线形成的情况进行了阐释。
在修改示例中，对通过升压电容元件来调节电位变化ΔV进行阐释。在负电压升压之时的位线电压降的量(电位变化ΔV)由升压电容与接地电容之比决定。
ΔV＝-CB/(CB+CG)×VDD·····(等式1)
此处，CG＝Cg13A+Cg2T+Cg3T，以及
CB＝Cb13A
CG是寄生地存在于信号布线ML12A中的寄生电容Cg13A、寄生地存在于第一写入反相器的输出节点CW中的寄生电容Cg2T、和寄生地存在第一位线BLA中的寄生电容Cg3T之和。
然而，为了简化阐释起见，不考虑沟道电阻、扩散层电容、以及N沟道MOS晶体管NQ9、NQ7和NQ5的栅极电容的影响。
表示为Call的总电容由以下等式定义。
Call＝CB+CG·····(等式2)
在双端口SRAM中，电流从在半选择状态(选择了字线，未选择位线，并且位线在预充电状态下)下的端口的位线流入，并且负电压在升压的时候上升。因此，存取MOS晶体管的电流驱动能力的增强受到阻碍。当位线为短并且位线电容为小时，该效果变得明显。
当升压电容被扩大、并且位线的电压降的量(电位变化ΔV)被扩大时，存储器单元的共用了所涉及的位线并且耦合至不同的字线的存取MOS晶体管也变为导电的，并且可以使非选择存储器单元(non-selection memory cell)的数据反转。即，存在发生错误写入的可能性。因此，有必要将电位变化ΔV保持在一定的固定范围内。
另一方面，在半选择状态(选择了字线，未选择位线，并且位线在预充电状态下)下，当试图将在写入侧上的位线保持在负电位下时，可能难以将在写入侧上的位线保持在负电位下，这是因为在半选择状态下电流从端口的位线流入。因此，为了将在写入侧上的位线稳定地保持在负电位，也有必要将接地电容扩大。
因此，可以从等式1和等式2理解的是，为了在将电位变化ΔV维持在最佳点的同时增加总电容(Call)，仅仅有必要扩大CB和CG两者，同时保持CB与CG之比不变。
图10是根据实施例1的修改示例的第一写入辅助电路5A#和第二写入辅助电路5B#的配置的说明图。
如图10所图示，与在图4中图示的配置相比，第一写入辅助电路5A#的不同点在于，进一步增添电容元件Cg11A和Cg12A作为接地电容元件，并且进一步增添电容元件Cb11A和Cb12A作为升压电容元件。
电容元件Cb11A和Cb12A分别被设置在输出节点NBSTA与源极节点WBSA之间。
电容元件Cg11A被设置在源极节点WBSA与电压VSS之间。电容元件Cg12A耦合至源极节点WBSA。
电容元件Cg12A形成为MOS电容器。MOS晶体管的源极和漏极耦合至源极节点WBSA，并且栅极耦合至电压VDD。
电容元件Cb12A形成为耦合在输出节点NBSTA与源极节点WBSA之间的MOS电容器。
根据上述配置，可以通过使得在等式1中的CG与CB之比保持不变来将电位变化ΔV调节至最佳值，从而确保必要的电容。
在本实施例中，对电容元件Cb11A和Cb12A作为升压电容元件设置的配置进行了阐释。然而，也可以设置一个电容元件。例如，优选地，设置具有充分的面积效率的MOS电容器元件，作为电容元件Cb12A和Cg12A。这也适用于电容元件Cg11A和Cg12A。
在本实施例中，N沟道MOS电容器用作电容元件Cb12A和Cg12A。然而，也可以优选地使用P沟道MOS电容器。
相同的论断也适用于第二写入辅助电路5B#的配置；因此，不重复对其的详细阐释。
出于阐释方便起见，已经假设电容元件Cg11A、Cg12A、Cg2T、Cg2B、Cg3T和Cg3B是接地电容。然而，如果电位在写入操作期间可以是固定的，那么也可以优选地采用其中这些电容器耦合至电源VDD或者其他信号节点的配置。
(实施例2)
图11是根据实施例2的第一写入辅助电路5A的配置的说明图。
如图11所图示，第一写入驱动器电路6A的多个电路和第一写入辅助电路5A的多个电路分别对应于存储器单元的多个列而设置。第一写入辅助电路5A的多个电路共用源极节点WBSA。图11图示了其中第一写入电路5A的相邻电路共用了公共的源极节点WBSA的情况。这也适用于其他写入辅助电路。第二写入辅助电路5B也按照与在第一写入辅助电路5A中相同的方式设置。
在上述干扰写入中，当在干扰侧上的存取MOS晶体管NQ5的阈值电压变低时，在写入侧上的位线的电位上升变得明显。然而，同时执行写入的所有存储器单元的NQ5的阈值电压按照相似的方式变化至低电平是罕见的，并且存在其阈值电压变化至高电平的一些存储器单元。
因此，可以耦合公共的源极节点WBSA，并且可以共用总的电容Call。因此，由于在晶体管中的差异的影响，所以可以通过利用慢写入操作来增强对晶体管的写入。
(实施例3)
实施例3阐释了进一步改进升压能力的方法。
图12是根据实施例3的第一写入辅助电路5AP和第二写入辅助电路5BP的配置的说明图。
如图12所图示，第一写入辅助电路5AP与第一写入辅助电路5A的不同之处在于，增添了缓冲器BF2A和第三信号布线ML13A。
缓冲器BF2A耦合至第一信号布线ML11A，并且根据传输至第一信号布线ML11A的信号电平来驱动第三信号布线ML13A。
这也适用于第二写入辅助电路5BP；因此，不重复对其的详细阐释。输出节点NBSTA耦合至信号布线ML11A，并且节点WBSA耦合至信号布线ML12A。两个信号布线ML11A和ML12A布置为与位线平行(in parallel)，并且布置在存储器单元阵列1之上。
升压电容元件Cb13A基于在信号布线ML11A与信号布线ML12A之间的接线间耦合电容而形成。升压电容元件Cb14A基于在信号布线ML13A与信号布线ML12A之间的接线间耦合电容而形成。
接地电容Cg13A形成在信号布线ML12A与接地之间。在图12中，缓冲器BF2A布置在第二写入辅助电路5BP的内部；然而，布置缓冲器BF2A的位置并不是特定指出的，并且缓冲器BF2A可以布置在任意位置中。
图13是根据实施例3的在写入操作中的信号波形的说明图。参考图13，实施例3阐释了其中执行了多次升压操作的情况。
本示例图示了其中执行了两次升压操作的情况。在缓冲器BF2A中的延迟时间被设置为短于在在写入侧上的位线的电位由于从在干扰侧上的位线流入的电流的影响而上升至大约0V的情况下的时间。
下文阐释了如下情况：通过使用第一字线WLA和第一位线对BLA和/BLA，将存储器节点MN从“H”电平反转至“L”电平并且将存储器节点/MC从“L”电平反转至“H”电平。
假设第二位线对BLB和/BLB处于预充电状态下。当第二字线WLB运行至与第一字线WLA相同的定时之时的波形作为示例示出。
作为初始状态，第一和第二字线WLA和WLB在“L”电平下，第一列选择信号YSA也在“L”电平下，并且第一位线对BLA和/BLA通过均衡MOS晶体管PQ3和预充电MOS晶体管PQ4和PQ5在“H”电平下被预充电。另一方面，传输MOS晶体管NQ7和NQ8处于非导电状态下。
接下来，将“L”电平输入到第一写入数据DA中。根据第一写入数据DA，互补的第一写入输入数据DN和/DN分别在“H”电平和“L”电平下，并且输出节点CW和/CW分别变为在“L”电平和“H”电平下。
接下来，将第一列选择信号YSA设置为“H”电平，并且均衡MOS晶体管PQ3和上拉MOS晶体管PQ4和PQ5变为非导电的。然后，传输MOS晶体管NQ7和NQ8变为在导电状态下，将第一和第二写入反相器的输出节点CW和/CW的电位传输至第一位线对BLA和/BLA，并且将第一位线对BLA拉出至“L”电平。
接下来，将第一和第二字线WLA和WLB设置为“H”电平，将第一位线对BLA的电位传输至存储器节点MN，并且存储器节点MN的电位下降。
另一方面，第二字线WLB也在“H”电平下。因此，预充电电流从第二位线BLB流出，并且存储器节点MN并不完全地被设置在接地电位下。
因此，负载MOS晶体管PQ2不会变为在完全地导电的状态下，并且存储器节点/MN上升至“H”电平的速度减慢。
当第一升压信号BSTA被设置在“H”电平时，通过反相器INV1A将耦合至N沟道电源MOS晶体管NQ11A的栅极的输出节点/BSTA设置在“L”电平下。因此，N沟道电源MOS晶体管NQ11A变为非导电的，并且写入反相器的源极节点WBSA变为浮置的。
接下来，将缓冲器BF1A的输出节点NBSTA设置在“L”电平下。因此，写入反相器的源极节点WBSA基于升压电容元件Cb13A升压至负电位。
源极节点WBSA的电位经由第一写入反相器的N沟道MOS晶体管NQ9和传输MOS晶体管NQ7来下拉第一位线BLA的电位。
然后，存取MOS晶体管NQ3的栅极-源极电压Vgs变大，存取MOS晶体管NQ3的电流驱动能力增加，并且存储器节点MN的电位被进一步下拉。
当负载MOS晶体管PQ2变为完全地导电时，将存储器节点/MN上拉至“H”电平，并且加速了存储器节点的反转。
然而，第一位线BLA的电位由于从第二位线BLB流入的电流的影响而上升。当第一位线BLA的电位变为正电位时，写入辅助的效果丧失，而且，曾经反转的电位可以再反转。
实施例3通过使用缓冲器BF2A和信号布线ML13A来执行进一步的再升压。
缓冲器BF2A的输出节点NBST2A设置在“L”电平下。因此，写入反相器的源极节点WBSA基于升压电容元件Cb14A而进一步升压至负电位。
这再次加速了存储器节点的反转。随后，在第一位线BLA的线位变为正电压之前，有必要使升压信号BSTA恢复到“L”电平以使电源MOS晶体管NQ11A导电并且使写入反相器的源极节点WBSA恢复到接地电位。
随后，通过使第一字线WLA恢复到“L”电平，使存储器节点MN和/MN的状态反转并且稳定。
随后，通过使第一列选择信号YSA恢复到“L”电平，对第一位线对BLA和/BLA预充电，并且终止写入操作。
当升压电容CB被扩大时，由升压操作所引起的位线电位的电位变化ΔV变大。因此，耦合至非选择字线的存储器单元有可能会发生错误写入。
根据实施例3，通过将升压操作划分为多次，可以使得每单位时间的电位变化ΔV小。因此，可以防止诸如上述的错误写入。
在实施例3中，阐释了八晶体管双端口SRAM的配置。然而，该配置不限于在本发明中具体描述的配置，而是也适用于所谓的六晶体管单端口SRAM。
如上所描述的，已经基于实施例对由本发明人做出的发明进行了具体阐释。然而，不应当被过分强调；本发明不限于如上所描述的实施例，并且在不偏离主旨的范围内可以对其进行各种不同的改变。

Claims (8)

1.一种半导体存储器件，包括：
多个存储器单元，按矩阵布置；
多个位线对，对应于所述存储器单元的每一列而布置；
写入驱动器电路，可操作用于根据写入数据，来将数据传输至所选的列的位线对；以及
写入辅助电路，可操作用于将在所述所选的列的位线对中的在低电位侧上的位线驱动至负电压电平，
其中所述写入辅助电路包括：
第一信号布线；
第一驱动器电路，可操作用于根据控制信号，来驱动所述第一信号布线；以及
第二信号布线，耦合至所述在低电位侧上的位线，并且可操作用于基于与所述第一信号布线的接线间耦合电容、通过所述第一驱动器电路的驱动，来生成所述负电压。
2.根据权利要求1所述的半导体存储器件，
其中每个所述存储器单元由第一电压和低于所述第一电压的第二电压来驱动，以便保持所述写入数据，
其中所述半导体存储器件进一步包括：
第一电压信号布线，可操作用于供应所述第一电压；以及
第二电压信号布线，可操作用于供应所述第二电压；以及
其中通过使用与比所述存储器单元布置得更靠上并且由其形成所述第一电压信号布线和所述第二电压信号布线的一个金属布线层相同的一个金属布线层，来形成所述第一信号布线和所述第二信号布线。
3.根据权利要求2所述的半导体存储器件，
其中所述第一信号布线和所述第二信号布线沿着与所述第一电压信号布线和所述第二电压信号布线相同的方向设置。
4.根据权利要求1所述的半导体存储器件，进一步包括：
多个第一字线和多个第二字线，分别对应于所述存储器单元的每一行而设置；以及
多个第一位线对和多个第二位线对，分别对应于所述存储器单元的每一列而设置，作为所述位线对，
其中每个所述存储器单元包括：
触发器电路，根据写入数据，分别地，可操作用于将第一存储器节点设置为第一电位电平和第二电位电平中的一个，并且可操作用于将第二存储器节点设置为所述第一电位电平和所述第二电位电平中的另一个；
第一栅极晶体管对，具有电耦合至对应的所述第一字线的栅极，并且可操作用于将对应的所述第一位线对与所述触发器电路电耦合；以及
第二栅极晶体管对，具有电耦合至对应的所述第二字线的栅极，并且可操作用于将对应的所述第二位线对与所述触发器电路电耦合，以及
其中所述写入辅助电路进一步包括：
接地电容元件，关于所述第二信号布线而设置，并且可操作用于使所述第二信号布线稳定化。
5.根据权利要求4所述的半导体存储器件，
其中所述接地电容元件由场效应晶体管形成。
6.根据权利要求1所述的半导体存储器件，
其中所述写入辅助电路进一步包括：
电容元件，在所述第一信号布线与所述第二信号布线之间设置。
7.根据权利要求1所述的半导体存储器件，
其中所述写入辅助电路对应于所述位线对而共用地设置。
8.根据权利要求1所述的半导体存储器件，
其中所述写入辅助电路进一步包括：
第二驱动器电路，在与在所述第一信号布线的一侧设置的所述第一驱动器电路相对的另一侧设置；以及
第三信号布线，可操作用于基于与所述第二信号布线的接线间耦合电容、通过所述第二驱动器电路的驱动，来生成所述负电压。
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