TWI730745B - 用於靜態隨機存取記憶體寫入輔助的裝置與方法 - Google Patents

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Abstract

一種用於SRAM寫入輔助的裝置，包含：一電源電路，於一寫入準備階段先供電給一行SRAM儲存單元，再停止供電給該行SRAM儲存單元，使該行SRAM儲存單元之電源端的電壓浮接；一寫入驅動電路，於一寫入驅動階段依據一資料訊號而導通，以將該行SRAM儲存單元的一位元線耦接至一接地端；一電荷分享電路，於一電荷分享階段令該電源端耦接一電容的第一端，以令該電源端的電壓藉由充電該電容而下降；一耦合電容充電電路包含一充電開關耦接於一操作電壓端與該電容的第一端之間，該充電開關於一充電階段導通以充電該電容；以及一負電壓耦合電路包含該電容，於一負電位產生階段，該電容的第一端與第二端分別耦接一接地端與該位元線，以將該位元線的電壓拉至一負電壓。

Description

用於靜態隨機存取記憶體寫入輔助的裝置與方法
本發明是關於靜態隨機存取記憶體，尤其是關於用於靜態隨機存取記憶體寫入輔助的裝置與方法。
先進製程中，傳統靜態隨機存取記憶體（Static Random Access Memory, SRAM）對於寫入能力的要求越來越嚴苛，肇因於其儲存單元（cell）中的傳輸閘（pass gate）電晶體（例如：圖1的PG0/PG1）與上拉（pull up）電晶體（例如：圖1的PU0/PU1）的能力越來越趨近。圖1顯示一習知的SRAM儲存單元100，其中電路的標示/符號說明如底下表1所示，部分常見的元件與符號（例如：接地端）在此不予贅述。正常狀況下，當進入寫入週期時，字元線（WL）的電壓被拉高至一操作電壓（VDD）以打開傳輸閘電晶體（PG0/PG1），而位元線（BLT/BLB）的電壓被拉低至0V，以拉下儲存節點（N0/N1）的電壓來改變儲存值，最後傳輸閘電晶體被關閉以鎖住寫入的值，從而完成寫入動作。然而，因半導體製程往深次微米（deep sub-micron）發展，製程變異日趨嚴重，當上拉電晶體的電流趨近甚至大於傳輸閘電晶體的電流時，儲存節點的電壓無法被拉下至超過轉態的臨界點，使得資料寫入失敗，這種情況在低電壓操作時尤其明顯。 表1
圖1之電路的標示/符號 說明
100 SRAM儲存單元
VDDC SRAM儲存單元的電源電壓
PU0, PD0, PU1, PD1 一對交錯耦合二反相器（閂鎖器）
N0, N1 儲存節點
PG0, PG1 傳輸閘
WL 字元線
BLT/BLB（用來傳輸位元訊號/反相位元訊號） 位元線
為解決前述問題，有兩種主要的習知技術如下所述： （1） 負位元線（Negative Bit-Line, NBL）技術：此技術能夠增加傳輸閘電晶體的導通電流以增加寫入的能力。NBL技術的原理是在寫入週期的末段，在位元線的電壓已被下拉成0V時，藉由電容性耦合（capacitive coupling）產生負電位，再藉由電荷分享（charge sharing）的原理將該負電位傳入位元線，以加大傳輸閘電晶體之閘級與源級之間的跨壓（V GS），從而增加傳輸閘電晶體的導通能力，使傳輸閘電晶體的電流大於上拉電晶體的電流，並讓儲存節點的電位能被下拉成0V，以完成寫入的動作。圖2顯示習知的NBL技術之寫入輔助電路202及傳統SRAM寫入電路204，其中電路及訊號的標示/符號說明如底下表2所示，部分常見的元件與符號（例如：電晶體、反相器與接地端）在此不予贅述。圖3顯示圖2之訊號的時序圖，其中垂直虛線是時間對齊的參考線。目前NBL技術的缺點包括：電荷分享電容（CSC）須夠大，以匹配不同位元線長度所對應的寄生電容，方能將該位元線（BLT/BLB）的電位拉得夠低；然而，由於電荷分享電容在每個寫入週期都須完全地充電和放電，電荷分享電容愈大，功耗就愈大。更多已知的NBL技術可見於下列美國專利文件/專利申請公開文件： US8233342；US8363453；US9070432；US20070081379A1。 表2
圖2之電路及訊號的標示/符號 說明
202 寫入輔助電路
204 SRAM寫入電路
210 位元線預充電電路
220 多工器
230 寫入位元線預充電電路
240 寫入驅動器
VDD 操作電壓
BLPRCH/WBLPRCH 位元線預充電訊號/寫入位元線預充電訊號
WL 字元線
BLT 0~BLT n-1 0 th位元線訊號~(n-1) th位元線訊號
BLB 0~BLB n-1 0 th反相位元線訊號~(n-1) th反相位元線訊號
SRAM Cell 0~SRAM Cell n-1 0 thSRAM儲存單元~(n-1) thSRAM儲存單元
YLS 0~YLS n-1 0 th行選擇訊號~(n-1) th行選擇訊號
WBLT/WBLB 寫入位元線訊號/反相寫入位元線訊號
DIT/DIB 資料輸入訊號/反相資料輸入訊號
NBLG 負位元線閘
WAE 寫入輔助控制訊號
CSC 電荷分享電容
MND 開關
（2） 降低SRAM儲存單元之電源電壓（VDDC）技術：此技術能夠藉由削弱上拉電晶體的電流能力，使寫入操作更容易。降低電源電壓技術的原理是在寫入週期的初期，將所選擇的一行SRAM儲存單元的電壓（例如：圖4之VDDC 0~VDDC n-1的其中之一）降低或切斷，使傳輸閘電晶體的電流更容易大於上拉電晶體的電流，從而讓儲存節點的電位能被下拉成0V，以完成寫入的動作。圖4顯示降低電源電壓技術的寫入輔助電路410（電源模組）包含於傳統SRAM寫入電路400，也顯示寫入輔助電路410中的一電源單元的範例412，其中電路及訊號的標示/符號說明如底下表3所示，部分常見的元件與符號（例如：電晶體與接地端）在此不予贅述。圖5顯示圖4之訊號的時序圖，其中垂直虛線是時間對齊的參考線。目前降低電源電壓技術的缺點包括：降低或切斷一行SRAM儲存單元的電壓（例如：降低一個二極體的導通電壓，如美國專利US6549453所述），可能影響該行SRAM儲存單元鎖住資料的能力。降低電源電壓技術可見於下列美國專利文件：US6549453；US7324368；US7596012；US8630132；US7835217；US2007/0121370。 表3
圖4之電路及訊號的標示/符號 說明
400 SRAM寫入電路
410 寫入輔助電路（電源模組）
412 一行SRAM記憶單元的電源單元
420 位元線預充電電路
430 多工器
440 寫入位元線預充電電路
450 寫入驅動器
VDD 操作電壓
VDDC 0~VDDC n-1 0 th行電壓~(n-1) th電壓
YLP 0~YLP n-1 0 th行電源選擇訊號~(n-1) th行電源選擇訊號
BLPRCH/WBLPRCH 位元線預充電訊號/寫入位元線預充電訊號
WL 字元線
BLT 0~BLT n-1 0 th位元線訊號~(n-1) th位元線訊號
BLB 0~BLB n-1 0 th反相位元線訊號~(n-1) th反相位元線訊號
SRAM Cell 0~SRAM Cell n-1 0 thSRAM儲存單元~(n-1) thSRAM儲存單元
YLS 0~YLS n-1 0 th行選擇訊號~(n-1) th行選擇訊號
WBLT/WBLB 寫入位元線訊號/反相寫入位元線訊號
DIT/DIB 資料輸入訊號/反相資料輸入訊號
本揭露之一目的在於提供一種用於靜態隨機存取記憶體（SRAM）寫入輔助的裝置與方法。
本揭露的裝置的一實施例包含一電源電路、一寫入驅動電路、一電荷分享電路、一耦合電容充電電路、以及一負電壓耦合電路。該電源電路用來於一寫入準備階段，先依據一供電選擇訊號供應一電源電壓給一行SRAM儲存單元（column of SRAM cells），再依據該供電選擇訊號停止供應該電源電壓給該行SRAM儲存單元，使該行SRAM儲存單元的供電端的電壓處於一浮接狀態。該寫入驅動電路耦接於該行SRAM儲存單元與一負電壓耦合電路之間，用來於一寫入驅動階段依據一資料訊號而導通，以將該行SRAM儲存單元的位元線經由該負電壓耦合電路耦接至一第一低電壓端（例如：接地端），從而將該位元線的電壓拉至該第一低電壓端的電壓。該電荷分享電路耦接於該電源電路與該負電壓耦合電路之間，用來於一電荷分享階段依據一電荷分享控制訊號而導通，以令該行SRAM儲存單元的該供電端耦接該負電壓耦合電路的電容的第一端，從而令該供電端的電壓藉由充電該電容而下降。該耦合電容充電電路包含一充電開關，該充電開關耦接於一操作電壓端與該電容的第一端之間，用來於一充電階段依據該電荷分享控制訊號與一第一開關訊號而導通，從而讓該操作電壓端的電壓充電該電容，其中該電荷分享電路於該充電階段依據該電荷分享控制訊號而不導通。該負電壓耦合電路包含該電容；於一負電位產生階段，該電容的第一端耦接一第二低電壓端（例如：接地端），該電容的第二端經由該寫入驅動器耦接該行SRAM儲存單元的位元線，以將該位元線的電壓拉低；另外，於該負電位產生階段，該充電開關不導通，且該行SRAM儲存單元的位元線經由該負電壓耦合電路至該第一低電壓端之間的路徑不導通。
本揭露的方法的一實施例包含下列步驟：於一寫入準備階段，先依據一供電選擇訊號供應一電源電壓給一行SRAM儲存單元，再依據該供電選擇訊號停止供應該電源電壓給該行SRAM儲存單元，使該行SRAM儲存單元的電源端的電壓處於一浮接狀態；於一寫入驅動階段，依據一資料訊號導通該行SRAM儲存單元與一電壓耦合電路之間的路徑，以將該行SRAM儲存單元的位元線經由該電壓耦合電路耦接至一第一低電壓端（例如：接地端），從而將該位元線的電壓拉至該第一低電壓端的電壓；於一電荷分享階段，依據一電荷分享控制訊號導通該行SRAM儲存單元的電源端與該電壓耦合電路的電容的第一端之間的路徑，從而令該電源端的電壓藉由充電該電容而下降；於一充電階段，依據該電荷分享控制訊號與一第一開關訊號導通一操作電壓端與該電容的第一端之間的路徑，從而讓該操作電壓端的電壓充電該電容，其中於該充電階段該行SRAM儲存單元的電源端與該電容的第一端之間的路徑不導通；以及於一電位產生階段，令該電容的第一端耦接一第二低電壓端（例如：接地端），並令該電容的第二端耦接該行SRAM儲存單元的位元線，以將該位元線的電壓拉低，其中於該電位產生階段，該操作電壓端與該電容的第一端之間的路徑不導通，且該行SRAM儲存單元的位元線經由該電壓耦合電路至該第一低電壓端之間的路徑不導通。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本揭露包含用於靜態隨機存取記憶體（SRAM）寫入輔助的裝置與方法，相較於先前技術能夠採用電容值較小的電荷分享電容並降低耗電。
圖6顯示本揭露之裝置的一實施例。圖6之裝置600包含一電源電路610、一寫入驅動電路620、一電荷分享電路630、一耦合電容充電電路640、以及一負電壓耦合電路650。該些電路分述如下。
於一寫入準備階段，電源電路610先依據一供電選擇訊號（YLP i，是YLP 0~YLP n-1的其中之一）供應一電源電壓（VDDCi，是VDDC 0~VDDC n-1的其中之一）給一行SRAM儲存單元（column of SRAM cells）（例如：包含SRAM Cell i的一行SRAM儲存單元，其中SRAM Cell i例如是圖4之SRAM Cell 0~SRAM Cell n-1的其中之一）的電源端，再依據該供電選擇訊號停止供應該電源電壓給該行SRAM儲存單元的電源端，使該行SRAM儲存單元的電源端的電壓（例如：VDDCi）處於一浮接狀態。
寫入驅動電路620耦接於該行SRAM儲存單元與負電壓耦合電路650之間，包含二電晶體 MN0、 MN1分別用來接收二資料訊號DIT、DIB。寫入驅動電路620於一寫入驅動階段依據該資料訊號（DIT/DIB，其中DIB為DIT的反相訊號）而導通，以將該行SRAM儲存單元的一位元線（BLTi/BLBi，其中BLTi例如是圖4之BLT 0~BLT n-1的其中之一，BLBi例如是圖4之BLB 0~BLB n-1的其中之一）經由一寫入位元線（WBLT/WBLB）與負電壓耦合電路650之負位元線閘（NBLG）耦接至一第一低電壓端（例如：圖6之電晶體 MND所連接的接地端，於此階段該電晶體 MND導通），從而將該位元線的電壓拉至該第一低電壓端的電壓（例如：0V）。
電荷分享電路630耦接於電源電路610與負電壓耦合電路650之間，於一電荷分享階段依據一電荷分享控制訊號（WCCE）而導通，以令該行SRAM儲存單元的電源端經由一節點（NCC）耦接負電壓耦合電路650的一電容（CSC）的一第一端（例如：正極端），從而令該行SRAM儲存單元的電源端的浮接電壓（VDDCi）藉由充電該電容而下降。由於該行SRAM儲存單元的電源端的電壓下降，待寫入的SRAM儲存單元（SRAM Cell i）會更容易被寫入資料。圖6之實施例中，電荷分享電路630包含一行選擇開關（ MPV i，是 MPV 0~ MPV n-1的其中之一）與一電荷分享開關（ MPC）。該行選擇開關用來於該電荷分享階段依據一行選擇訊號（YLB i，是YLB 0~YLB n-1的其中之一）而導通，以令該行SRAM儲存單元的電源端耦接該電荷分享開關，其中該行選擇訊號對應該供電選擇訊號。該電荷分享開關用來依據該電荷分享控制訊號而導通，以令該行SRAM儲存單元的電源端耦接該電容（CSC）的第一端。
耦合電容充電電路640包含一充電開關（ MPL），該充電開關耦接於一操作電壓端（VDD端）與該電容（CSC）的第一端之間，用來於一充電階段依據該電荷分享控制訊號（WCCE）與一第一開關訊號（例如：一寫入輔助控制訊號WAE的反相訊號，如圖6所示）而導通，從而讓該操作電壓端的電壓（VDD）充電該電容，以拉高該電容的第一端與第二端之間的電壓差（例如：該電壓差=|VDD-0|=VDD如圖6所示，於此階段圖6之電晶體 MND導通），其中電荷分享電路630於該充電階段依據該電荷分享控制訊號而不導通，以避免該操作電壓端的電壓拉高該行SRAM儲存單元之電源端的電壓。圖6之實施例中，耦合電容充電電路640包含一充電控制電路與該充電開關；該充電控制電路（例如：圖6之反及閘（NAND））用來依據該電荷分享控制訊號（WCCE）與該第一開關訊號（WAE的反相訊號）產生一充電控制訊號；該充電開關用來依據該充電控制訊號以導通或不導通。
負電壓耦合電路650包含前述電容（CSC）。該電容的第一端於一負電位產生階段耦接一第二低電壓端（例如：圖6之電晶體 MNU所連接的接地端，於此階段圖6之電晶體 MNU導通），該電容的第二端於該負電位產生階段經由寫入驅動器620耦接該行SRAM儲存單元的位元線，因此，按照電荷分享的原理，該電容會將該位元線的電壓拉至一負電壓，從而使待寫入的SRAM儲存單元（SRAM Cell i）更容易地被寫入資料。值得注意的是，於該負電位產生階段，前述充電開關不導通，以避免該操作電壓端短路至該第二低電壓端；另外，該行SRAM儲存單元的位元線經由負電壓耦合電路650至該第一低電壓端之間的路徑不導通（亦即：圖6之電晶體MND不導通）。
圖6之實施例中，負電壓耦合電路650包含一開關訊號產生電路（例如：圖6之反相器IN0、IN1，其中反相器IN1可選擇性的省略，此情形下寫入輔助控制訊號（WAE）可直接作為電晶體MNU的閘極輸入）、一第一開關（電晶體 MND）、一第二開關（電晶體 MNU）以及該電容（CSC）。該開關訊號產生電路用來依據該寫入輔助控制訊號產生該第一開關訊號（亦即：WAE的反相訊號）；該第一開關耦接於該電容的第二端與該第一低電壓端之間，用來於該電荷分享階段與該充電階段依據該第一開關訊號而導通，並於該負電位產生階段依據該第一開關訊號而不導通；該第二開關耦接於該電容的第一端與該第二低電壓端之間，用來於該電荷分享階段與該充電階段依據該寫入輔助控制訊號（WAE）而不導通，以及於該負電位產生階段依據該寫入輔助控制訊號而導通。
圖6之訊號的時序圖的範例如圖7所示，其中垂直虛線是時間對齊的參考線，標示PH2、PH3、PH4與PH5分別代表寫入驅動階段、電荷分享階段、充電階段與負電位產生階段。圖6之裝置600的寫入操作階段（PH810~PH880）的示範性流程如圖8所示。
值得注意的是，圖6之寫入驅動電路620另耦接一寫入位元線預充電電路（例如：圖4之寫入位元線預充電電路440）、一多工器（例如：圖4之多工器430）與一位元線預充電電路（例如：圖4之位元線預充電電路420）。該寫入位元線預充電電路、該多工器與該位元線預充電電路的每一個可為已知或自行開發的電路，且其操作也為已知或自行開發的操作；由於該些電路不在本揭露之討論範疇內，故其細節在此省略。另值得注意的是，在完成該負電位產生階段後（亦即：於表4之週期收尾階段），裝置600會關閉負電壓耦合電路650與寫入驅動電路620（此時DIT=DIB=0V），致能該寫入位元線預充電電路與該位元線預充電電路，清空該電容的電荷，以及供應該電源電壓（VDDCi）給該行SRAM儲存單元的電源端。
圖9顯示本揭露之方法的一實施例，包含下列步驟： 步驟S910：於一寫入準備階段，先依據一供電選擇訊號供應一電源電壓給一行SRAM儲存單元，再依據該供電選擇訊號停止供應該電源電壓給該行SRAM儲存單元，使該行SRAM儲存單元的一電源端的電壓處於一浮接狀態。 步驟S920：於一寫入驅動階段，依據一資料訊號導通該行SRAM儲存單元與一電壓耦合電路之間的路徑，以將該行SRAM儲存單元的一位元線經由該電壓耦合電路耦接至一第一低電壓端，從而將該位元線的電壓拉至該第一低電壓端的電壓； 步驟S930：於一電荷分享階段，依據一電荷分享控制訊號導通該行SRAM儲存單元的電源端與該電壓耦合電路的一電容的一第一端之間的路徑，從而令該電源端的電壓藉由充電該電容而下降； 步驟S940：於一充電階段，依據該電荷分享控制訊號與一第一開關訊號導通一操作電壓端與該電容的第一端之間的路徑，從而讓該操作電壓端的電壓充電該電容，其中於該充電階段該行SRAM儲存單元的電源端與該電容的第一端之間的路徑不導通； 步驟S950：於一電位產生階段，令該電容的第一端耦接一第二低電壓端，並令該電容的一第二端耦接該行SRAM儲存單元的位元線，以將該位元線的電壓拉低，其中於該電位產生階段，該操作電壓端與該電容的第一端之間的路徑不導通，且該行SRAM儲存單元的位元線經由該電壓耦合電路至該第一低電壓端之間的路徑不導通。
值得注意的是，在實施為可能的前提下，圖9之至少一部分的步驟的實施不限於特定順序；舉例而言，在執行步驟S920時，步驟S930/S940可同時執行。
由於本領域具有通常知識者能夠參酌前揭裝置實施例的揭露來瞭解本方法實施例的細節與變化，亦即前述裝置實施例的技術特徵可合理地應用於本方法實施例中，因此，重複及冗餘之說明在此予以節略。
請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。
綜上所述，本發明之用於SRAM寫入輔助的裝置與方法，相較於先前技術能夠採用電容值較小的電荷分享電容並降低耗電。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:SRAM儲存單元
VDDC:SRAM儲存單元的電源電壓
PU0,PD0,PU1,PD1:一對交錯耦合二反相器（閂鎖器）
N0,N1:儲存節點
PG0,PG1:傳輸閘
WL:字元線
BLT/BLB:位元線
202:寫入輔助電路
204:SRAM寫入電路
210:位元線預充電電路
220:多工器
230:寫入位元線預充電電路
240:寫入驅動器
VDD:操作電壓
BLPRCH/WBLPRCH:位元線預充電訊號/寫入位元線預充電訊號
WL:字元線
BLT 0~BLT n-1:0 th位元線訊號~(n-1) th位元線訊號
BLB 0~BLB n-1:0 th反相位元線訊號~(n-1) th反相位元線訊號
SRAM Cell 0~SRAM Cell n-1:0 thSRAM儲存單元~(n-1) thSRAM儲存單元
YLS 0~YLS n-1:0 th行選擇訊號~(n-1) th行選擇訊號
WBLT/WBLB:寫入位元線訊號/反相寫入位元線訊號
DIT/DIB:資料輸入訊號/反相資料輸入訊號
NBLG:負位元線閘
WAE:寫入輔助控制訊號
CSC:電荷分享電容
MND:開關
400:SRAM寫入電路
410:寫入輔助電路
412:一行SRAM記憶單元的電源單元
420:位元線預充電電路
430:多工器
440:寫入位元線預充電電路
450:寫入驅動器
VDD:操作電壓
VDDC 0~VDDC n-1:0 th行電壓~(n-1)行 th電壓
YLP 0~YLP n-1:0 th行電源選擇訊號~(n-1) th行電源選擇訊號
600:能夠用於SRAM寫入輔助的裝置
610:電源電路
620:寫入驅動電路
630:電荷分享電路
640:耦合電容充電電路
650:負電壓耦合電路
YLP 0~YLP n-1:供電選擇訊號
VDDC 0~VDDC n-1:電源電壓
MN0:寫入驅動電路之電晶體
MN1:寫入驅動電路之電晶體
DIT/DIB:資料訊號
BLTi/BLBi:位元線
WBLT/WBLB:寫入位元線
WCCE:電荷分享控制訊號
MPV 0~ MPV n-1:行選擇開關
MPC:電荷分享開關
YLB 0~YLB n-1:行選擇訊號
MPL:充電開關
VDD:操作電壓端之電壓
NAND:反及閘
CSC:電容
WAE:寫入輔助控制訊號
MNU:負電壓耦合電路之電晶體
MND:負電壓耦合電路之電晶體
NBLG:負位元線閘
NCC:節點
IN0:反相器
IN1:反相器
PH2:寫入驅動階段
PH3:電荷分享階段
PH4:充電階段
PH5:負電位產生階段
PH810~PH880:寫入操作階段
S910~S950:步驟
［圖1］顯示一習知的SRAM儲存單元； ［圖2］顯示習知的負位元線技術之寫入輔助電路及傳統SRAM寫入電路； ［圖3］顯示圖2之訊號的時序圖； ［圖4］顯示習知的降低電源電壓技術的寫入輔助電路包含於傳統SRAM寫入電路； ［圖5］顯示圖4之訊號的時序圖； ［圖6］顯示本發明之用於SRAM寫入輔助的裝置的一實施例； ［圖7］顯示圖6之訊號的時序圖的一範例； ［圖8］顯示圖6之裝置的各操作階段的一示範性的流程；以及 ［圖9］顯示本發明之用於SRAM寫入輔助的方法的一實施例。
600:能夠用於SRAM寫入輔助的裝置
610:電源電路
620:寫入驅動電路
630:電荷分享電路
640:耦合電容充電電路
650:負電壓耦合電路
YLP0~YLPn-1:供電選擇訊號
VDDC0~VDDCn-1:電源電壓
MN0:寫入驅動電路之電晶體
MN1:寫入驅動電路之電晶體
DIT/DIB:資料訊號
BLTi/BLBi:位元線
WBLT/WBLB:寫入位元線
WCCE:電荷分享控制訊號
MPV 0~MPV n-1:行選擇開關
MPC:電荷分享開關
YLB0~YLBn-1:行選擇訊號
MPL:充電開關
VDD:操作電壓端之電壓
NAND:反及閘
CSC:電容
WAE:寫入輔助控制訊號
MNU:負電壓耦合電路之電晶體
MND:負電壓耦合電路之電晶體
NBLG:負位元線閘
NCC:節點
IN0:反相器
IN1:反相器

Claims (10)

  1. 一種用於靜態隨機存取記憶體(SRAM)寫入輔助的裝置，包含：一電源電路，用來於一寫入準備階段，先依據一供電選擇訊號供應一電源電壓給一行SRAM儲存單元(column of SRAM cells)，再依據該供電選擇訊號停止供應該電源電壓給該行SRAM儲存單元，使該行SRAM儲存單元的一電源端的電壓處於一浮接狀態；一寫入驅動電路，耦接於該行SRAM儲存單元與一負電壓耦合電路之間，用來於一寫入驅動階段依據一資料訊號而導通，以將該行SRAM儲存單元的一位元線經由該負電壓耦合電路耦接至一第一低電壓端，從而將該位元線的電壓拉至該第一低電壓端的電壓；一電荷分享電路，耦接於該電源電路與該負電壓耦合電路之間，用來於一電荷分享階段依據一電荷分享控制訊號而導通，以令該行SRAM儲存單元的該電源端耦接該負電壓耦合電路的一電容的一第一端，從而令該電源端的電壓藉由充電該電容而下降；一耦合電容充電電路，包含一充電開關，該充電開關耦接於一操作電壓端與該電容的該第一端之間，用來於一充電階段依據該電荷分享控制訊號與一第一開關訊號而導通，從而讓該操作電壓端的電壓充電該電容，其中該電荷分享電路於該充電階段依據該電荷分享控制訊號而不導通；以及該負電壓耦合電路，包含該電容，其中該電容的該第一端於一負電位產生階段耦接一第二低電壓端，該電容的一第二端於該負電位產生階段經由該寫入驅動器耦接該行SRAM儲存單元的該位元線，以將該位元線的電壓拉低， 其中，於該負電位產生階段，該充電開關不導通，且該行SRAM儲存單元的該位元線經由該負電壓耦合電路至該第一低電壓端之間的路徑不導通。
  2. 如請求項1之裝置，其中該電荷分享電路包含：一行選擇開關，用來於該電荷分享階段依據一行選擇訊號而導通，以令該行SRAM儲存單元的該電源端耦接一電荷分享開關，其中該行選擇訊號對應該供電選擇訊號；以及該電荷分享開關，用來依據該電荷分享控制訊號而導通，以令該行SRAM儲存單元的該電源端耦接該電容的該第一端。
  3. 如請求項1之裝置，其中該耦合電容充電電路包含：一充電控制電路，用來依據該電荷分享控制訊號與該第一開關訊號產生一充電控制訊號；以及該充電開關，用來依據該充電控制訊號以導通或不導通。
  4. 如請求項1之裝置，其中該負電壓耦合電路包含：一開關訊號產生電路，用來依據一寫入輔助控制訊號產生該第一開關訊號；一第一開關，耦接於該電容的該第二端與該第一低電壓端之間，用來於該電荷分享階段與該充電階段依據該第一開關訊號而導通，並於該負電位產生階段依據該第一開關訊號而不導通；以及一第二開關，耦接於該電容的該第一端與該第二低電壓端之間，用來於該電荷分享階段與該充電階段依據該寫入輔助控制訊號而不導通，以及於該負電位產生階段依據該寫入輔助控制訊號而導通。
  5. 如請求項4之裝置，其中該開關訊號產生電路包含：一第一反相器，用來接收該寫入輔助控制訊號以產生該第一開關訊號；以及 一第二反相器，用來接收該第一開關訊號以產生一第二開關訊號，並輸出該第二開關訊號給該第二開關。
  6. 一種用於靜態隨機存取記憶體(SRAM)寫入輔助的方法，包含：於一寫入準備階段，先依據一供電選擇訊號供應一電源電壓給一行SRAM儲存單元(column of SRAM cells)，再依據該供電選擇訊號停止供應該電源電壓給該行SRAM儲存單元，使該行SRAM儲存單元的一電源端的電壓處於一浮接狀態；於一寫入驅動階段，依據一資料訊號導通該行SRAM儲存單元與一電壓耦合電路之間的路徑，以將該行SRAM儲存單元的一位元線經由該電壓耦合電路耦接至一第一低電壓端，從而將該位元線的電壓拉至該第一低電壓端的電壓；於一電荷分享階段，依據一電荷分享控制訊號導通該行SRAM儲存單元的該電源端與該電壓耦合電路的一電容的一第一端之間的路徑，從而令該電源端的電壓藉由充電該電容而下降；於一充電階段，依據該電荷分享控制訊號與一第一開關訊號導通一操作電壓端與該電容的該第一端之間的路徑，從而讓該操作電壓端的電壓充電該電容，其中於該充電階段該行SRAM儲存單元的該電源端與該電容的該第一端之間的路徑不導通；以及於一電位產生階段，令該電容的該第一端耦接一第二低電壓端，並令該電容的一第二端耦接該行SRAM儲存單元的該位元線，以將該位元線的電壓拉低，其中於該電位產生階段，該操作電壓端與該電容的該第一端之間的路 徑不導通，且該行SRAM儲存單元的該位元線經由該電壓耦合電路至該第一低電壓端之間的路徑不導通。
  7. 如請求項6之方法，其中導通該行SRAM儲存單元的該電源端與該電容的該第一端之間的路徑的步驟包含：於該電荷分享階段，依據一行選擇訊號導通該行SRAM儲存單元的該電源端與一電荷分享開關之間的路徑，其中該行選擇訊號對應該供電選擇訊號；以及於該電荷分享階段，藉由該電荷分享控制訊號令該電荷分享開關導通，以令該行SRAM儲存單元的該電源端耦接該電容的該第一端。
  8. 如請求項6之方法，進一步包含：於該電荷分享階段，依據一行選擇訊號導通該行SRAM儲存單元的該電源端與一電荷分享開關之間的路徑，其中該行選擇訊號對應該供電選擇訊號；以及於該電荷分享階段，導通該電荷分享開關與該電容的該第一端之間的路徑。
  9. 如請求項6之方法，進一步包含：依據該電荷分享控制訊號與該第一開關訊號產生一充電控制訊號；以及依據該充電控制訊號以導通或斷開該操作電壓端與該電容的該第一端之間的路徑。
  10. 如請求項6之方法，進一步包含：於該電荷分享階段與該充電階段，藉由該第一開關訊號導通該電容的該第二端與該第一低電壓端之間的路徑； 於該電位產生階段，藉由該第一開關訊號斷開該電容的該第二端與該第一低電壓端之間的路徑；於該電荷分享階段與該充電階段，藉由一寫入輔助控制訊號令該電容的該第一端與該第二低電壓端之間的路徑不導通；以及於該電位產生階段，藉由該寫入輔助控制訊號令該電容的該第一端與該第二低電壓端之間的路徑導通。
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