TWI782693B - 記憶體裝置及其操作方法 - Google Patents

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Abstract

本發明係揭露一種記憶體裝置及其操作方法，記憶體裝置包含靜態隨機存取記憶體晶胞與其連接之電源供應輔助電路。電源供應輔助電路包含第一電晶體、第二電晶體、第三電晶體、第四電晶體與第五電晶體。第一電晶體接收一電源供應電壓，第一電晶體與第二電 晶體之控制端彼此連接。第三電晶體利用第一控制訊號切換連接第二電晶體之控制端與連接端。第四電晶體利用第二控制訊號驅動第二電晶體之控制端接收一系統接地電壓。第五電晶體利用第三控制訊號驅動第一電晶體之控制端接收電源供應電壓，以增加寫入裕度或減少待機模式中的漏電流。

Description

記憶體裝置及其操作方法
本發明係關於一種記憶裝置，且特別關於一種記憶體裝置及其操作方法。
靜態隨機存取記憶體(SRAM)裝置的設計應提供良好的讀取穩定性和寫入裕度，並在讀取、寫入、待機或關閉模式下均提供低功耗。
然而，隨著技術的進步，至少部分由於電晶體的最小特徵尺寸的縮小，設計這樣的裕度和實現低功率變得越來越具有挑戰性。通過特徵尺寸縮放，電晶體之速度增益雖然是可取的，但卻增加了漏電流。在包括多個靜態隨機存取記憶體的記憶體裝置中，每個組包括多個靜態隨機存取記憶晶胞，漏電流可能太高而導致不可接受的功耗水平甚至功能故障。不幸的是，為最小化漏電流而採取的措施，可能會對靜態隨機存取記憶體的寫入能力產生負面影響。試圖克服先前寫入裕度問題的各種方法，可能不足以優化靜態隨機存取記憶體之設計。例如，一些設計方法使用了升高的字線電壓，但這可能會增加功耗。一些設計應用了負位元線技術，但這可能會導致功耗增加和大面積成本。其他還有一些使用降低晶胞VDD (VDDL) 或暫態 VDD 崩潰 (TVC) 的方法。強偏壓 VDDL 可能會消耗更多靜態功耗，而 TVC 需要對脈衝下拉裝置進行仔細的脈寬控制。另一方面，由於功耗的高損耗或對暫態行為的有問題的設計要求，不能直接將上述技術應用於待機和關機操作。
因此，本發明係在針對上述的困擾，提出一種記憶體裝置及其操作方法，以解決習知所產生的問題。
本發明提供一種記憶體裝置及其操作方法，其所產生的電源供應電壓可以在寫入操作期間增加寫入裕度或在待機操作期間減少漏電流。將本地電源供應電壓節點驅動到浮接狀態可以消除關機模式期間的漏電流。當產生電源供應電壓以驅動本地電源供應電壓節點時，電源供應輔助電路可以在不消耗靜態功率的情況下獲得穩定的電壓。因此，在其他被存取的靜態隨機存取記憶體晶胞的讀取或寫入操作期間，且在所有靜態隨機存取記憶體晶胞的睡眠操作期間，未被存取的靜態隨機存取記憶體晶胞可以處於待機操作。
在本發明之一實施例中，本發明提供一種記憶體裝置，其係包含一靜態隨機存取記憶體晶胞與一電源供應輔助電路。靜態隨機存取記憶體晶胞包含一記憶電晶體與一電源供應電壓節點。記憶電晶體用以接收一第一電源供應電壓，其中第一電源供應電壓實質上等於系統電源供應電壓。電源供應電壓節點用以接收一第二電源供應電壓或不接收電源供應電壓，其中第二電源供應電壓實質上等於或小於第一電源供應電壓。電源供應輔助電路包含一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體與一第五電晶體。第一電晶體連接一內部電壓節點，其中第一電晶體用以接收第一電源供應電壓。第二電晶體連接靜態隨機存取記憶體晶胞之電源供應電壓節點與內部電壓節點，其中第二電晶體用以從內部電壓節點接收一內部電源供應電壓，且第一電晶體與第二電晶體之控制端彼此連接。第三電晶體用以利用一第一控制訊號切換連接第二電晶體之控制端與第二電晶體連接電源供應電壓節點之一連接端。第四電晶體用以利用一第二控制訊號驅動第二電晶體之控制端接收一系統接地電壓。第五電晶體用以利用一第三控制訊號驅動第一電晶體之控制端接收第一電源供應電壓。
在本發明之一實施例中，電源供應輔助電路在讀取模式中，在不消耗靜態功率的前提下，利用第一控制訊號、第二控制訊號與第三控制訊號提供第一電源供應電壓給靜態隨機存取記憶體晶胞之電源供應電壓節點。
在本發明之一實施例中，電源供應輔助電路在寫入模式或待機模式中，在不消耗靜態功率的前提下，利用第一控制訊號、第二控制訊號與第三控制訊號提供第二電源供應電壓給靜態隨機存取記憶體晶胞之電源供應電壓節點。
在本發明之一實施例中，電源供應輔助電路在關機模式中，在不消耗靜態功率的前提下，利用第一控制訊號、第二控制訊號與第三控制訊號停止提供電源供應電壓給靜態隨機存取記憶體晶胞之電源供應電壓節點。
在本發明之一實施例中，靜態隨機存取記憶體晶胞設於一積體電路晶片上，電源供應輔助電路設於積體電路晶片之外部。
在本發明之一實施例中，記憶電晶體為金氧半場效電晶體，其基極用以接收第一電源供應電壓，金氧半場效電晶體之源極用以接收第二電源供應電壓。
在本發明之一實施例中，一種記憶體裝置包含一記憶體陣列與一或多個電源供應輔助電路。記憶體陣列包含複數個靜態隨機存取記憶體晶胞，每一靜態隨機存取記憶體晶胞一記憶電晶體與一電源供應電壓節點。記憶電晶體用以接收一第一電源供應電壓，其中第一電源供應電壓實質上等於系統電源供應電壓。電源供應電壓節點用以接收一第二電源供應電壓或不接收電源供應電壓，其中第二電源供應電壓實質上等於或小於第一電源供應電壓。電源供應輔助電路包含一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體與一第五電晶體。第一電晶體連接一內部電壓節點，其中第一電晶體用以接收第一電源供應電壓。第二電晶體連接靜態隨機存取記憶體晶胞之電源供應電壓節點與內部電壓節點，其中第二電晶體用以從內部電壓節點接收一內部電源供應電壓，且第一電晶體與第二電晶體之控制端彼此連接。第三電晶體用以利用一第一控制訊號切換連接第二電晶體之控制端與第二電晶體連接電源供應電壓節點之一連接端。第四電晶體用以利用一第二控制訊號驅動第二電晶體之控制端接收一系統接地電壓。第五電晶體用以利用一第三控制訊號驅動第一電晶體之控制端接收第一電源供應電壓。
在本發明之一實施例中，電源供應輔助電路在讀取模式中，在不消耗靜態功率的前提下，利用第一控制訊號、第二控制訊號與第三控制訊號提供第一電源供應電壓給靜態隨機存取記憶體晶胞之電源供應電壓節點。
在本發明之一實施例中，電源供應輔助電路在寫入模式或待機模式中，在不消耗靜態功率的前提下，利用第一控制訊號、第二控制訊號與第三控制訊號提供第二電源供應電壓給靜態隨機存取記憶體晶胞之電源供應電壓節點。
在本發明之一實施例中，電源供應輔助電路在關機模式中，在不消耗靜態功率的前提下，利用第一控制訊號、第二控制訊號與第三控制訊號停止提供電源供應電壓給靜態隨機存取記憶體晶胞之電源供應電壓節點。
在本發明之一實施例中，靜態隨機存取記憶體晶胞設於一積體電路晶片上，電源供應輔助電路設於積體電路晶片之外部。
在本發明之一實施例中，記憶電晶體為金氧半場效電晶體，其基極用以接收第一電源供應電壓，金氧半場效電晶體之源極用以接收第二電源供應電壓。
在本發明之一實施例中，所有靜態隨機存取記憶體晶胞包含一第一靜態隨機存取記憶體晶胞與一第二靜態隨機存取記憶體晶胞。一種記憶體裝置之操作方法，包含下列步驟：第一靜態隨機存取記憶體晶胞接收第一電源供應電壓；以及電源供應輔助電路接收第一控制訊號、第二控制訊號與第三控制訊號；其中在第一靜態隨機存取記憶體晶胞進行讀取模式時，電源供應輔助電路利用第一控制訊號、第二控制訊號與第三控制訊號驅動第一靜態隨機存取記憶體晶胞之電源供應電壓節點至第一電源供應電壓；其中在第一靜態隨機存取記憶體晶胞進行寫入模式時，電源供應輔助電路利用第一控制訊號、第二控制訊號與第三控制訊號驅動第一靜態隨機存取記憶體晶胞之電源供應電壓節點至第二電源供應電壓；其中在第一靜態隨機存取記憶體晶胞進行待機模式時，電源供應輔助電路利用第一控制訊號、第二控制訊號與第三控制訊號驅動第一靜態隨機存取記憶體晶胞之電源供應電壓節點至第二電源供應電壓；其中在第一靜態隨機存取記憶體晶胞進行關機模式時，電源供應輔助電路利用第一控制訊號、第二控制訊號與第三控制訊號停止提供電源供應電壓給第一靜態隨機存取記憶體晶胞之電源供應電壓節點。
在本發明之一實施例中，記憶體裝置之操作方法更包含第二靜態隨機存取記憶體晶胞接收第一電源供應電壓之步驟。在第二靜態隨機存取記憶體晶胞進行讀取模式時，電源供應輔助電路利用第一控制訊號、第二控制訊號與第三控制訊號驅動第二靜態隨機存取記憶體晶胞之電源供應電壓節點至第一電源供應電壓；在第二靜態隨機存取記憶體晶胞進行寫入模式時，電源供應輔助電路利用第一控制訊號、第二控制訊號與第三控制訊號驅動第二靜態隨機存取記憶體晶胞之電源供應電壓節點至第二電源供應電壓；在第二靜態隨機存取記憶體晶胞進行待機模式時，電源供應輔助電路利用第一控制訊號、第二控制訊號與第三控制訊號驅動第二靜態隨機存取記憶體晶胞之電源供應電壓節點至第二電源供應電壓；在第二靜態隨機存取記憶體晶胞進行關機模式時，電源供應輔助電路利用第一控制訊號、第二控制訊號與第三控制訊號停止提供電源供應電壓給第二靜態隨機存取記憶體晶胞之電源供應電壓節點。
基於上述，記憶體裝置之電源供應輔助電路將本地電源供應電壓節點驅動到被產生的電源供應電壓或浮接狀態。所產生的電源供應電壓可以在寫入操作期間增加寫入裕度或在待機操作期間減少漏電流。將本地電源供應電壓節點驅動到浮接狀態可以消除關機模式期間的漏電流。當產生電源供應電壓以驅動本地電源供應電壓節點時，電源供應輔助電路可以在不消耗靜態功率的情況下獲得穩定的電壓。因此，在其他被存取的靜態隨機存取記憶體晶胞的讀取或寫入操作期間，且在所有靜態隨機存取記憶體晶胞的睡眠操作期間，未被存取的靜態隨機存取記憶體晶胞可以處於待機操作。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
在下面的詳細描述中，參考形成其一部分的附圖，其中相同的數字始終表示相同的部分，並且其中通過示例性的方式示出了可以在其中實施本發明的實施例。 應當理解，在不脫離本發明的範圍的情況下，可以利用其他實施例並且可以進行結構或邏輯改變。 因此，不應將以下詳細描述理解為限制性的，並且根據本發明的實施例的範圍由所附申請專利範圍及其等效物來限定。
該描述可以使用短語“在一實施例中”、“在實施例中。” 或“在各種實施例中，其各自可指一個或多個相同或不同的實施例。 此外，術語“包括”、“包含”或“具有等，如關於本發明的實施例所使用的，是同義詞。
短語“ A / B”表示A或B。出於本發明的目的，短語“ A和/或B”表示“（A），（B）或（A和B）”。為了本發明的目的，短語“ A，B和C中的至少一個”是指“（A），（B），（C），（A和B），（A和C），（B和C）或（A，B和C）”。為了本發明的目的，短語“（A）B”表示“（B）或（AB）”，即，A是可選元素。
術語如晶片、晶粒、積體電路、單晶裝置、半導體裝置與微電子元件在微電子領域中經常互換使用。如本領域中通常所理解的，本發明適用於所有上述內容。
本發明的實施例涉及用於靜態隨機存取記憶體(SRAM)裝置的低功率寫入和待機輔助電壓產生，以及用於關閉SRAM裝置的集成電源門控的方法和裝置。根據各種實施例，一個或多個SRAM晶胞可以包括本地電源供應電壓節點和電壓產生裝置，例如電源供應輔助電路，其用於將本地電源供應電壓節點驅動到被產生的電源供應電壓或浮接狀態。對於各種實施例，所產生的電源供應電壓可以在寫入操作期間增加寫入裕度或在待機操作期間減少漏電流。將本地電源供應電壓節點驅動到浮接狀態可以消除關機模式期間的漏電流。根據各種實施例，當產生電源供應電壓以驅動本地電源供應電壓節點時，電源供應輔助電路可以在不消耗靜態功率的情況下獲得穩定的電壓。因此，對於各種實施例，在其他被存取的靜態隨機存取記憶體晶胞的讀取或寫入操作期間，且在所有SRAM晶胞的睡眠操作期間，未被存取的SRAM晶胞可以處於待機操作。
第1圖為本發明之記憶體裝置之第一實施例之電路示意圖。第2圖為本發明之系統時脈、第一控制訊號、第二控制訊號、第三控制訊號與電源供應電壓節點之電壓波形圖。記憶體裝置可以是同步的或異步的，這取決於應用； 即，記憶體裝置可以與系統時脈同步或異步，參見例如第2圖的系統時脈。
如第1圖所示，記憶體裝置10包括一電源供應輔助電路11和一靜態隨機存取記憶體晶胞12。靜態隨機存取記憶體晶胞12可設於一積體電路晶片上，電源供應輔助電路11可設於此積體電路晶片之外部。靜態隨機存取記憶體晶胞12可以是傳統已知的差分6T靜態隨機存取記憶體晶胞(這裡縮寫為6T晶胞)或雙分離-控制（DSC）6T晶胞（本文縮寫為DSC-6T晶胞），此描述於美國專利申請案號17/073,672之專利前案中，因此，除非這種解釋有助於理解本發明，否則本文將不對其進行詳細解釋。靜態隨機存取記憶體晶胞12包含一記憶電晶體與一電源供應電壓節點103。記憶電晶體用以接收一第一電源供應電壓VDD，其中第一電源供應電壓實質上等於系統電源供應電壓。記憶電晶體可為金氧半場效電晶體，其基極用以接收第一電源供應電壓VDD，且此金氧半場效電晶體之源極用以接收第二電源供應電壓VCC。電源供應電壓節點用以接收一第二電源供應電壓VCC或不接收電源供應電壓，其中第二電源供應電壓VCC實質上等於或小於第一電源供應電壓VDD。根據各種實施例，可以將靜態隨機存取記憶體晶胞12配置為接收第一電源供應電壓VDD（本文有時稱為“全局電源供應電壓”）。根據各種實施例，可以配置電源供應輔助電路11將電源供應電壓節點103驅動到第二電源供應電壓VCC。第一電源供應電壓VDD可以是適合於應用的任何正電源供應電壓，但通常不包括負電壓或系統接地電壓VSS，這將通過本文的討論變得更加明顯。提供給本地電源供應電壓節點103的第二電源供應電壓VCC可以至少部分地取決於靜態隨機存取記憶體晶胞12的狀態。例如，靜態隨機存取記憶體晶胞12有時可以處於讀取模式、寫入模式、待機模式或關機模式。待機模式通常可以指低功率資料保留模式。對於各種實施例，在其他被存取的靜態隨機存取記憶體晶胞的讀取或寫入操作期間，且在所有靜態隨機存取記憶體晶胞的睡眠操作期間，未被存取的靜態隨機存取記憶體晶胞可以處於待機模式。在靜態隨機存取記憶體晶胞的關機過程中，提供給靜態隨機存取記憶體晶胞的電源被完全切斷，這表示著靜態隨機存取記憶體晶胞不保留資料。
電源供應輔助電路11包含一第一電晶體111、一第二電晶體112、一第三電晶體113、一第四電晶體114與一第五電晶體115。第一電晶體111、第二電晶體112、第三電晶體113與第五電晶體115皆以P通道金氧半場效電晶體為例。第四電晶體114以N通道金氧半場效電晶體為例。第一電晶體111連接一內部電壓節點107，其中第一電晶體111接收第一電源供應電壓VDD。第二電晶體112連接靜態隨機存取記憶體晶胞12之電源供應電壓節點103與內部電壓節點107，第二電晶體112從內部電壓節點107接收一內部電源供應電壓，且第一電晶體111與第二電晶體112之作為控制端之閘極彼此連接。第三電晶體113利用一第一控制訊號Ctrl 1切換連接第二電晶體112之控制端與第二電晶體112連接電源供應電壓節點103之一連接端。第四電晶體114利用一第二控制訊號Ctrl 2驅動第二電晶體112之控制端接收一系統接地電壓VSS。第五電晶體115利用一第三控制訊號Ctrl 3驅動第一電晶體111之控制端接收第一電源供應電壓VDD。
在讀取模式中，第一控制訊號Ctrl 1、第二控制訊號Ctrl 2和第三控制訊號Ctrl 3均處於邏輯1，以導通第四電晶體114並關閉第三電晶體113和第五電晶體115。在這種情況下，節點108被下拉至系統接地電壓VSS以導通第一電晶體111和第二電晶體112。由電源供應輔助電路11提供給本地電源供應電壓節點103的第二電源供應電壓VCC可以是大致等於第一電源電壓VDD的某個電壓。
在寫入模式中，可能有一些資料要寫入靜態隨機存取記憶體晶胞12。第一控制訊號Ctrl 1和第二控制訊號Ctrl 2被分配為邏輯0，而第三控制訊號Ctrl 3是邏輯1。因此，第四電晶體114和第五電晶體115截止，而第三電晶體113導通。現在，第二電晶體112在節點103和108之間具有等效的短路效應並且在此配置中充當二極體。這種配置導致節點103的第二電源供應電壓VCC比電壓端101的第一電源供應電壓VDD小一個二極體壓降□V。在寫入模式開始時，只有脈衝電流將流過第一電晶體111和第二電晶體112。本地電源供應電壓節點103最終被驅動到穩定的電壓‘VDD-□V □VCCL’而不消耗靜態功率。通過相對於第一電源供應電壓VDD降低第二電源供應電壓至VCCL，可以增加寫入裕度。請注意，電路反饋 第二電源供應電壓VCC 以控制第一電晶體 111，反饋控制的效果導致□V 的穩定值，此值對製程、VDD 和溫度 (PVT) 變化具有彈性。
對於各種實施例，電源供應輔助電路11可以被配置為在待機模式中最小化靜態隨機存取記憶體晶胞12的漏電流，降低靜態隨機存取記憶體晶胞12的總功耗。待機模式可以由第一控制訊號Ctrl 1、第二控制訊號Ctrl 2和第三控制訊號Ctrl 3來驅使與寫入模式一樣。根據各種實施例並且關於第1圖和第2圖，在待機模式中，由電源供應輔助電路11提供給本地電源供應電壓節點103的第二電源供應電壓VCC可能以差距某個電壓□V小於第一電源供應電壓VDD。 對於各種實施例，由於第二電源供應電壓VCC是以差距某個電壓□V小於第一電源供應電壓VDD，靜態隨機存取記憶體晶胞12中的至少兩個P通道金氧半場效負載電晶體的源極對基極接面，可能由於源極電壓低於基極電壓而被反向偏壓。
在靜態隨機存取記憶體晶胞12的關機模式中，提供給靜態隨機存取記憶體晶胞12的電源供應電壓被完全切斷，這意味著靜態隨機存取記憶體晶胞12不保留資料。在關機模式中，第二控制訊號Ctrl 2和第三控制訊號Ctrl 3處於邏輯0，而第一控制訊號Ctrl 1處於邏輯1。因此，第四電晶體114和第三電晶體113截止，而第五電晶體115導通。 在這種情況下，節點108被拉高至第一電源供應電壓VDD以關斷第一電晶體111和第二電晶體112，從而完全切斷從電壓端101到電源供應電壓節點103的電流路徑，並且本地電源供應電壓節點103變為浮接。從長遠來看，因為通過靜態隨機存取記憶體晶胞12的漏電流，且第二電源供應電壓VCC 變得等於系統接地電壓 VSS，所以這種電源門控效應將導致電源供應電壓節點 103的電荷損失。
表一表示了第一控制訊號Ctrl 1、第二控制訊號Ctrl 2、第三控制訊號Ctrl 3與第二電源供應電壓VCC的邏輯值、電壓或狀態。
模式 讀取 寫入 待機 關機
Ctrl 1 1 0 0 1
Ctrl 2 1 0 0 0
Ctrl 3 1 1 1 0
VCC VDD VDD-∆V VDD-∆V 浮接
表一
第1圖大體描繪了單個電源供應輔助電路11，其被配置為將一個靜態隨機存取記憶體晶胞12的本地電源供應電壓節點103驅動到選定電壓。 在各種實施例中，電源供應輔助電路11可以被配置為將兩個或更多個靜態隨機存取記憶體晶胞12的本地電源供應電壓節點103驅動到選定電壓。 在各種實施例中，記憶體裝置可以包括兩個或更多個電源供應輔助電路以分別將不同組的靜態隨機存取記憶體之本地電源供應電壓節點驅動到不同的選定電壓。如第2圖與第3圖所示，記憶體裝置可以包括兩個電源供應輔助電路11_0、11_1和兩組 靜態隨機存取記憶體晶胞12。如在傳統的靜態隨機存取記憶體陣列中，每組靜態隨機存取記憶體晶胞12可以包括列0至列(n-1)和行0到行(m-1)。
如本文更充分地討論的，在讀取模式中，例如由第一控制訊號Ctrl 1、第二控制訊號Ctrl 2和第三控制訊號Ctrl 3驅使之組0。組0中的一個或多個靜態隨機存取記憶體晶胞12中的一些資料可能需要通過靜態隨機存取記憶體晶胞12之位元線讀出。在這個例子中，組0的所有本地電源供應電壓VCC_00、VCC_01、... 、VCC_0(m-1)可能是一些基本等於第一電源供應電壓VDD的電壓。當組0處於讀取模式時，組1可能處於待機模式，組1的所有本地電源供應電壓可能比第一電源供應電壓VDD小一些電壓□V。在寫入模式中，例如對於由第一控制訊號Ctrl 1、第二控制訊號Ctrl 2和第三控制訊號Ctrl 3驅使之組0，可能需要將一些資料寫入一個或多個靜態隨機存取記憶體晶胞12。在此示例中，組0之所有本地電源供應電壓為VCC_00、VCC_01、... 、VCC_0(m-1) 可能比第一電源供應電壓 VDD小一些電壓□V。當組0處於寫入模式時，組1可能處於待機模式，組1的所有本地電源供應電壓也可能比第一電源供應電壓VDD小一些電壓□V。組0和組1都可以保持待機模式。在這樣的操作模式下，組0和組1的所有本地電源供應電壓可能比第一電源供應電壓VDD小一些電壓□V。在關機模式下，組0和組1中的所有靜態隨機存取記憶體晶胞12都不會保留資料，並且兩個組中的所有本地電源供應電壓節點103都變成浮接。從長遠來看，電源門控效應將通過靜態隨機存取記憶體晶胞12的漏電流導致電源供應電壓節點103的電荷損失，並且所有本地電源供應電壓變得等於系統接地電壓VSS。
根據各種實施例，電源供應輔助電路11可以有利地設置在靜態隨機存取記憶體晶胞12的外部，而不是在記憶晶胞級增加晶片面積。參考第3圖，取決於應用，電源供應輔助電路11可以整合到靜態隨機存取記憶體晶胞陣列中或者可以替代地在其外部。因此，這種設計可以避免將靜態隨機存取記憶體晶胞陣列的尺寸增加到應用所需的程度。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10:記憶體裝置 11、11_0、11_1:電源供應輔助電路 111:第一電晶體 112:第二電晶體 113:第三電晶體 114:第四電晶體 115:第五電晶體 12:靜態隨機存取記憶體晶胞 101:電壓端 103:電源供應電壓節點 107:內部電壓節點 108:節點 VDD:第一電源供應電壓 VCC:第二電源供應電壓 VSS:系統接地電壓 Ctrl 1:第一控制訊號 Ctrl 2:第二控制訊號 Ctrl 3:第三控制訊號 VCC_00、VCC_01、... 、VCC_0(m-1):電源供應電壓
第1圖為本發明之記憶體裝置之第一實施例之電路示意圖。 第2圖為本發明之系統時脈、第一控制訊號、第二控制訊號、 第三控制訊號與電源供應電壓節點之電壓波形圖。 第3圖為本發明之記憶體裝置之第二實施例之電路示意圖。
10:記憶體裝置
11:電源供應輔助電路
111:第一電晶體
112:第二電晶體
113:第三電晶體
114:第四電晶體
115:第五電晶體
12:靜態隨機存取記憶體晶胞
101:電壓端
103:電源供應電壓節點
107:內部電壓節點
108:節點
VDD:第一電源供應電壓
VCC:第二電源供應電壓
VSS:系統接地電壓
Ctrl 1:第一控制訊號
Ctrl 2:第二控制訊號
Ctrl 3:第三控制訊號

Claims (14)

  1. 一種記憶體裝置，其係包含：一靜態隨機存取記憶體晶胞，包含：一記憶電晶體，用以接收一第一電源供應電壓，其中該第一電源供應電壓實質上等於系統電源供應電壓；以及一電源供應電壓節點，用以接收一第二電源供應電壓或不接收該第二電源供應電壓，其中該第二電源供應電壓實質上等於或小於該第一電源供應電壓；一電源供應輔助電路，包含：一第一電晶體，連接一內部電壓節點，其中該第一電晶體用以接收該第一電源供應電壓；一第二電晶體，連接該靜態隨機存取記憶體晶胞之該電源供應電壓節點與該內部電壓節點，其中該第二電晶體用以從該內部電壓節點接收一內部電源供應電壓，且該第一電晶體與該第二電晶體之控制端彼此連接；一第三電晶體，用以利用一第一控制訊號切換連接該第二電晶體之該控制端與該第二電晶體連接該電源供應電壓節點之一連接端；一第四電晶體，用以利用一第二控制訊號驅動該第二電晶體之該控制端接收一系統接地電壓；以及一第五電晶體，用以利用一第三控制訊號驅動該第一電晶體之該控制端接收該第一電源供應電壓。
  2. 如請求項1所述之記憶體裝置，其中該電源供應輔助電路在讀取模式中，在不消耗靜態功率的前提下，利用該第一控制訊號、該第二控制訊號與該第三控制訊號提供該第一電源供應電壓給該靜態隨機存取記憶體晶胞之該電源供應電壓節點。
  3. 如請求項1所述之記憶體裝置，其中該電源供應輔助電路在寫入模式或待機模式中，在不消耗靜態功率的前提下，利用該第一控制訊號、該第二控制訊號與該第三控制訊號提供該第二電源供應電壓給該靜態隨機存取記憶體晶胞之該電源供應電壓節點。
  4. 如請求項1所述之記憶體裝置，其中該電源供應輔助電路在關機模式中，在不消耗靜態功率的前提下，利用該第一控制訊號、該第二控制訊號與該第三控制訊號停止提供電源供應電壓給該靜態隨機存取記憶體晶胞之該電源供應電壓節點。
  5. 如請求項1所述之記憶體裝置，其中該靜態隨機存取記憶體晶胞設於一積體電路晶片上，該電源供應輔助電路設於該積體電路晶片之外部。
  6. 如請求項1所述之記憶體裝置，其中該記憶電晶體為金氧半場效電晶體，其基極用以接收該第一電源供應電壓，該金氧半場效電晶體之源極用以接收該第二電源供應電壓。
  7. 一種記憶體裝置，其係包含：一記憶體陣列，其包含複數個靜態隨機存取記憶體晶胞，每一該靜態隨機存取記憶體晶胞包含：一記憶電晶體，用以接收一第一電源供應電壓，其中該第一電源供應電壓實質上等於系統電源供應電壓；以及一電源供應電壓節點，用以接收一第二電源供應電壓或不接收該第二電源供應電壓，其中該第二電源供應電壓實質上等於或小於該第一電源供應電壓；一或多個電源供應輔助電路，該電源供應輔助電路包含： 一第一電晶體，連接一內部電壓節點，其中該第一電晶體用以接收該第一電源供應電壓；一第二電晶體，連接該靜態隨機存取記憶體晶胞之該電源供應電壓節點，其中該第二電晶體用以從該內部電壓節點接收一內部電源供應電壓，且該第一電晶體與該第二電晶體之控制端彼此連接；一第三電晶體，用以利用一第一控制訊號切換連接該第二電晶體之該控制端與該第二電晶體連接該電源供應電壓節點之一端；一第四電晶體，用以利用一第二控制訊號驅動該第二電晶體之該控制端接收一系統接地電壓；以及一第五電晶體，用以利用一第三控制訊號驅動該第一電晶體之該控制端接收該第一電源供應電壓。
  8. 如請求項7所述之記憶體裝置，其中該電源供應輔助電路在讀取模式中，在不消耗靜態功率的前提下，利用該第一控制訊號、該第二控制訊號與該第三控制訊號提供該第一電源供應電壓給該靜態隨機存取記憶體晶胞之該電源供應電壓節點。
  9. 如請求項7所述之記憶體裝置，其中該電源供應輔助電路在寫入模式或待機模式中，在不消耗靜態功率的前提下，利用該第一控制訊號、該第二控制訊號與該第三控制訊號提供該第二電源供應電壓給該靜態隨機存取記憶體晶胞之該電源供應電壓節點。
  10. 如請求項7所述之記憶體裝置，其中該電源供應輔助電路在關機模式中，在不消耗靜態功率的前提下，利用該第一控制訊號、該第二控制訊號與該第三控制訊號停止提供電源供應電壓給該靜態隨機存取記憶體晶胞之該電源供應電壓節點。
  11. 如請求項7所述之記憶體裝置，其中該靜態隨機存取記憶體晶胞設於一積體電路晶片上，該電源供應輔助電路設於該積體電路晶片之外部。
  12. 如請求項7所述之記憶體裝置，其中該記憶電晶體為金氧半場效電晶體，其基極用以接收該第一電源供應電壓，該金氧半場效電晶體之源極用以接收該第二電源供應電壓。
  13. 一種應用如請求項7所述之記憶體裝置之操作方法，其中該些靜態隨機存取記憶體晶胞包含一第一靜態隨機存取記憶體晶胞與一第二靜態隨機存取記憶體晶胞，該操作方法包含下列步驟：該第一靜態隨機存取記憶體晶胞接收該第一電源供應電壓；以及該電源供應輔助電路接收該第一控制訊號、該第二控制訊號與該第三控制訊號；其中在該第一靜態隨機存取記憶體晶胞進行讀取模式時，該電源供應輔助電路利用該第一控制訊號、該第二控制訊號與該第三控制訊號驅動該第一靜態隨機存取記憶體晶胞之該電源供應電壓節點至該第一電源供應電壓；其中在該第一靜態隨機存取記憶體晶胞進行寫入模式時，該電源供應輔助電路利用該第一控制訊號、該第二控制訊號與該第三控制訊號驅動該第一靜態隨機存取記憶體晶胞之該電源供應電壓節點至該第二電源供應電壓；其中在該第一靜態隨機存取記憶體晶胞進行待機模式時，該電源供應輔助電路利用該第一控制訊號、該第二控制訊號與該第三控制訊號驅動該第一靜態隨機存取記憶體晶胞之該電源供應電壓節點至該第二電源供應電壓； 其中在該第一靜態隨機存取記憶體晶胞進行關機模式時，該電源供應輔助電路利用該第一控制訊號、該第二控制訊號與該第三控制訊號停止提供電源供應電壓給該第一靜態隨機存取記憶體晶胞之該電源供應電壓節點。
  14. 如請求項13所述之記憶體裝置之操作方法，更包含該第二靜態隨機存取記憶體晶胞接收該第一電源供應電壓之步驟，其中在該第二靜態隨機存取記憶體晶胞進行讀取模式時，該電源供應輔助電路利用該第一控制訊號、該第二控制訊號與該第三控制訊號驅動該第二靜態隨機存取記憶體晶胞之該電源供應電壓節點至該第一電源供應電壓；在該第二靜態隨機存取記憶體晶胞進行寫入模式時，該電源供應輔助電路利用該第一控制訊號、該第二控制訊號與該第三控制訊號驅動該第二靜態隨機存取記憶體晶胞之該電源供應電壓節點至該第二電源供應電壓；在該第二靜態隨機存取記憶體晶胞進行待機模式時，該電源供應輔助電路利用該第一控制訊號、該第二控制訊號與該第三控制訊號驅動該第二靜態隨機存取記憶體晶胞之該電源供應電壓節點至該第二電源供應電壓；在該第二靜態隨機存取記憶體晶胞進行關機模式時，該電源供應輔助電路利用該第一控制訊號、該第二控制訊號與該第三控制訊號停止提供電源供應電壓給該第二靜態隨機存取記憶體晶胞之該電源供應電壓節點。
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