JP2002343083A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ロジックと同一製造プロセスで制御回路のト
ランジスタを製造し、かつ消費電流を低減することので
きる混載メモリを提供する。 【解決手段】 ロジック電源電圧（ＶＤＤＬ）およびメ
モリ電源電圧（ＶＤＤＨ）に従って、ウェルバイアス電
圧（ＶＢＢ，ＶＰＰ）をそれぞれ生成する。ＤＲＡＭコ
ア（ＤＭ）内における制御回路（ＣＴＬ）に含まれるト
ランジスタを同一半導体基板上に形成されるロジックと
同一製造プロセスで形成されるロジックトランジスタで
構成する。このロジックトランジスタのバックゲート
へ、これらのウェルバイアス電圧（ＶＢＢ，ＶＰＰ）を
与える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、特に、複数電源で動作する多電源半導体装置に関す
る。より特定的には、この発明は、ロジック回路と同一
半導体基板に集積化される混載メモリに関する。より具
体的には、この発明は、混載メモリの内部電圧発生部の
構成に関する。

【０００２】

【従来の技術】近年、ロジック回路と大記憶容量のＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）を
同一半導体基板上に集積化するシステムＬＳＩ（大規模
集積回路）が普及している。

【０００３】図３６は、システムＬＳＩの従来の電源構
成を概略的に示す図である。図３６において、システム
ＬＳＩ ＳＬＳは、プロセッサなどのロジックＬＧと、
ロジックＬＧに対する主記憶として機能するＤＲＡＭマ
クロＤＭを含む。

【０００４】ＤＲＡＭマクロＤＭは、行列状に配列され
るメモリセルアレイを有するメモリセルアレイＭＡと、
メモリセルアレイＭＡの選択行に接続されるメモリセル
のデータの検知、増幅およびラッチを行なうセンスアン
プＳＡと、メモリセルアレイＭＡのアドレス指定された
行を選択するためのロウデコーダＲＤと、ＤＲＡＭマク
ロの内部動作を制御するための制御回路ＣＴＬと、外部
からの電源電圧ＶＤＤＨを受けて内部電圧ＶＤＤＳ、Ｖ
ＰＰおよびＶＢＢを発生する内部電圧発生回路ＩＶＧＡ
を含む。

【０００５】内部電圧ＶＤＤＳは、センスアンプＳＡの
動作電源電圧として使用される。このセンスアンプ用電
源電圧（アレイ電源電圧）ＶＤＤＳにより、メモリセル
アレイＭＡにおけるメモリセルの記憶データのＨレベル
の電圧レベルが決定される。

【０００６】内部電圧ＶＰＰは、ロウデコーダＲＤを介
してメモリセルアレイＭＡの選択行に対応して配置され
るワード線に伝達される。この電圧（昇圧電圧）ＶＰＰ
は、外部からの電源電圧ＶＤＤＨを、例えばチャージポ
ンプ動作などにより昇圧して生成される。

【０００７】内部電圧ＶＢＢは、負電圧であり、メモリ
セルアレイＭＡの基板領域に対してバイアス電圧として
与えられる。この基板バイアス電圧ＶＢＢにより、メモ
リセルアレイＭＡに形成されるメモリセルトランジスタ
のしきい値電圧の安定化および接合容量の低減を図る。

【０００８】ロジックＬＧと制御回路ＣＴＬへは、外部
からの電源電圧ＶＤＤＬが与えられる。通常、ロジック
ＬＧとＤＲＡＭマクロＤＭ内の制御回路ＣＴＬにおいて
用いられるＭＯＳトランジスタ（絶縁ゲート型電界効果
トランジスタ）は、高速動作のため、しきい値電圧の絶
対値が、ＤＲＡＭマクロＤＭのメモリセルアレイＭＡ部
において用いられるＭＯＳトランジスタのしきい値電圧
の絶対値よりも低く設定される。特に、ロジックＬＧで
用いられるＭＯＳトランジスタとしては、高速動作性お
よび低消費電力のために、しきい値電圧の絶対値の小さ
なＭＯＳトランジスタ（ローＶｔｈトランジスタ）が用
いられる。したがって、このロジックＬＧにおけるＭＯ
Ｓトランジスタは、オフ状態時におけるリーク電流（オ
フリーク電流）が大きい。

【０００９】一方、ＤＲＡＭマクロＤＭ内の制御回路Ｃ
ＴＬで用いられるＭＯＳトランジスタは、ロジックＬＧ
のＭＯＳトランジスタと比べて高速動作をする必要がな
い。したがって、このメモリセルアレイ周辺の制御回路
ＣＴＬに含まれるＭＯＳトランジスタのしきい値電圧の
絶対値は、ロジックＬＧにおけるＭＯＳトランジスタ
（以下、ロジックトランジスタと称す）のしきい値電圧
の絶対値よりも高くてもよい。しかしながら、ロジック
トランジスタと異なるしきい値電圧の絶対値を有するＭ
ＯＳトランジスタを制御回路ＣＴＬに用いる場合、この
ロジックＬＧと制御回路ＣＴＬのＭＯＳトランジスタを
別の製造工程で作製する必要が生じ、製造コストが増大
する。

【００１０】したがって、ロジックトランジスタが、こ
の制御回路ＣＴＬにおいても用いられる。すなわち、制
御回路ＣＴＬのＭＯＳトランジスタとしては、ロジック
ＬＧにおいて用いられるＭＯＳトランジスタと同じサイ
ズ（ゲート絶縁膜膜厚）のＭＯＳトランジスタが用いら
れる。したがって、この制御回路ＣＴＬにおけるＭＯＳ
トランジスタとして、ロジックトランジスタが使用され
るため、そのオフリーク電流が大きく、ＤＲＡＭマクロ
ＤＭの制御回路ＣＴＬにおけるスタンバイ電流が増大
し、低消費電流を実現することができなくなる。

【００１１】ロジックトランジスタのゲート絶縁膜厚
は、低しきい値電圧化のため薄くされており、また、Ｍ
ＯＳトランジスタのゲート絶縁膜厚が印加される電源電
圧に応じて決定されるため、ロジックＬＧおよび制御回
路ＣＴＬへ与えられる電源電圧（ロジック電源電圧と称
す）ＶＤＤＬは、ＤＲＡＭマクロＤＭへ与えられる電源
電圧（以下メモリ電源電圧と称す）ＶＤＤＨよりも低い
電圧である。

【００１２】図３７（Ａ）は、ロジックＬＧに含まれる
論理素子の構成の一例を示す図であり、図３７（Ａ）に
おいては、ＣＭＯＳ（相補ＭＯＳ）インバータを代表的
に示す。図３７（Ａ）において、ロジックＬＧのＣＭＯ
Ｓインバータは、ロジック電源ノードと出力ノードの間
に接続されかつそのゲートに入力信号ＩＮを受け、さら
に、そのバックゲート（基板領域）がロジック電源ノー
ドに接続されるＰチャネルＭＯＳトランジスタＰＱ１
と、出力ノードと接地ノードの間に接続され、かつその
ゲートに入力信号ＩＮを受け、かつさらに、そのバック
ゲート（基板領域）が接地ノードに接続されるＮチャネ
ルＭＯＳトランジスタＮＱ１を含む。ロジック電源ノー
ドに、ロジック電源電圧ＶＤＤＬが供給され、接地ノー
ドに接地電圧ＧＮＤが供給される。

【００１３】この図３７（Ａ）に示すロジックトランジ
スタＰＱ１およびＮＱ１は、そのしきい値電圧の絶対値
は小さく、また、微細化のために、例えば所定の比例縮
小則に従って、ゲート絶縁膜も薄くされている。

【００１４】図３７（Ｂ）は、図３７（Ａ）に示すＣＭ
ＯＳインバータの断面構造を概略的に示す図である。図
３７（Ｂ）において、ＰチャネルＭＯＳトランジスタＰ
Ｑ１は、Ｎ型不純物領域１００１を介してロジック電源
電圧ＶＤＤＬレベルにバイアスされるＮウェル１０００
の表面に形成される。このＰチャネルＭＯＳトランジス
タＰＱ１は、Ｎウェル１０００の表面に間をおいて形成
されるＰ型不純物領域１００２および１００３と、これ
らの不純物領域１００２および１００３の間のウェル領
域上に図示しないゲート絶縁膜を介して形成されるゲー
ト電極１００４を含む。

【００１５】不純物領域１００２にロジック電源電圧Ｖ
ＤＤＬが与えられ、不純物領域１００３が出力信号ＯＵ
Ｔを生成する出力ノードに結合される。ゲート電極１０
０４に入力信号ＩＮが与えられる。不純物領域１００２
が、ソース領域として機能する。

【００１６】ＮチャネルＭＯＳトランジスタＮＱ１は、
Ｐ型不純物領域１０１１を介して接地電圧ＧＮＤレベル
にバイアスされるＰウェル１０１０表面に形成される。
このＮチャネルＭＯＳトランジスタＮＱ１は、Ｐウェル
１０１０の表面に間をおいて形成されるＮ型不純物領域
１０１２および１０１３と、これらの不純物領域１０１
２および１０１３の間のウェル領域上に図示しないゲー
ト絶縁膜を介して形成されるゲート電極１０１４を含
む。

【００１７】不純物領域１０１２が接地ノードに接続さ
れてソースとして機能し、不純物領域１０１３が出力ノ
ードに接続され、ゲート電極１０１４が、入力信号ＩＮ
を受ける。

【００１８】この図３７（Ａ）および（Ｂ）に示すよう
に、ＭＯＳトランジスタＰＱ１およびＮＱ１それぞれに
おいて、ソースとバックゲートとを接続して、基板バイ
アス効果を抑制して、高速動作を実現する。

【００１９】図３８（Ａ）は、ＤＲＡＭマクロＤＭにお
けるメモリセルアレイＭＡおよびセンスアンプＳＡに含
まれるＰチャネルＭＯＳトランジスタの電気的等価回路
を示す図である。図３８（Ａ）において、ＰチャネルＭ
ＯＳトランジスタＰＱ２は、ソースにアレイ電源電圧Ｖ
ＤＤＳを受け、バックゲートに昇圧電圧ＶＰＰを受け
る。ゲートへは、その用いられる用途に応じて適当な振
幅の電圧が与えられる。たとえばこのＰチャネルＭＯＳ
トランジスタＰＱ２が、図３６に示すセンスアンプＳＡ
に含まれるＭＯＳトランジスタの場合、ゲートが、メモ
リセルアレイＭＡのビット線に接続され、その電圧レベ
ルが、接地電圧、プリチャージ電圧またはアレイ電源電
圧レベルに駆動される。このＰチャネルＭＯＳトランジ
スタＰＱ２は、導通時、ドレインに、アレイ電源電圧Ｖ
ＤＤＳを伝達する。この基板領域に昇圧電圧ＶＰＰを与
えることにより、しきい値電圧の絶対値を大きくして、
アレイ電源電圧ＶＤＤＳのノイズの影響を小さくしてオ
フ状態とすべきＰチャネルＭＯＳトランジスタがオン状
態となるのを防止する。

【００２０】また、このＰチャネルＭＯＳトランジスタ
ＰＱ２が、選択ワード線に昇圧電圧ＶＰＰを伝達するワ
ードドライバに含まれる場合、そのソースには、アレイ
電源電圧ＶＤＤＳに代えて昇圧電圧ＶＰＰが与えられる
か、または振幅ＶＰＰの信号が印加される。このような
ワードドライバにおいてＰチャネルＭＯＳトランジスタ
が用いられる場合においても、ソースの電圧が最大昇圧
電圧レベルとなるため、基板領域（バックゲート）に対
して昇圧電圧ＶＰＰが与えられる。

【００２１】図３８（Ｂ）は、このメモリセルアレイＭ
ＡおよびセンスアンプＳＡに含まれるＮチャネルＭＯＳ
トランジスタＮＱ２の電気的等価回路を示す図である。
図３８（Ｂ）において、ＮチャネルＭＯＳトランジスタ
ＮＱ２は、ソースが接地ノードに接続され、バックゲー
トに基板バイアス電圧ＶＢＢを受ける。ゲートには、用
いられる用途に応じて適当な電圧レベルの信号が与えら
れ、このＭＯＳトランジスタＮＱ２は、導通時、ドレイ
ンに接地電圧ＧＮＤを供給する。

【００２２】基板バイアス電圧ＶＢＢは、メモリセルア
レイＭＡに含まれるメモリセルのアクセストランジスタ
のバックゲートへ与えられる。したがって、このＮチャ
ネルＭＯＳトランジスタＮＱ２がメモリセルのアクセス
トランジスタとして利用される場合には、ドレイン／ソ
ースが情報を記憶するストレージノードに接続され、ソ
ース／ドレインがビット線に接続される。ここで、ＭＯ
Ｓトランジスタの場合、ソースおよびドレインはそれら
の電圧レベルに応じて変化する。

【００２３】このＮチャネルＭＯＳトランジスタＮＱ２
がワードドライバにおいて用いられる場合には、バック
ゲートに負電圧を受けることにより、しきい値電圧を高
くして、接地ノードのノイズの影響を受けることなく確
実にオフ状態に設定する。

【００２４】通常、昇圧電圧ＶＰＰは、このメモリセル
アレイＭＡのメモリセル行に対応して配置されるワード
線ＷＬ上に伝達される電圧レベルである。この図３８
（Ｂ）に示すＮチャネルＭＯＳトランジスタは、たとえ
ばワード線を選択状態へ駆動するためのワードドライバ
において用いられる。

【００２５】これらの図３８（Ａ）および（Ｂ）に示す
ように、ＭＯＳトランジスタのバックゲートバイアスを
深くすることにより、しきい値電圧の安定化および電源
ノイズ耐性の改善などを図る。

【００２６】制御回路ＣＴＬにおいては、図３７（Ａ）
に示す構成と同様の論理素子が利用される。この場合、
ＭＯＳトランジスタのオフリーク電流が大きくなるた
め、オフリーク電流を低減するために、ウェルバイアス
を深くすることにより、そのしきい値電圧の絶対値を大
きくする方法が一般に用いられる。

【００２７】図３９は、図３６に示す制御回路ＣＴＬに
含まれる論理素子の構成の一例を示す図である。この図
３９において、制御回路ＣＴＬの論理素子は、一例とし
て、ＰチャネルＭＯＳトランジスタＰＱ３とＮチャネル
ＭＯＳトランジスタＮＱ３で形成されるＣＭＯＳインバ
ータの構成を備える。ＰチャネルＭＯＳトランジスタＰ
Ｑ３のバックゲートへは、ＶＰＰ発生回路１０２０から
の昇圧電圧ＶＰＰが与えられ、ＮチャネルＭＯＳトラン
ジスタＮＱ３のバックゲートへは、ＶＢＢ発生回路１０
３０からの負電圧ＶＢＢが与えられる。この負電圧ＶＢ
Ｂは、メモリセルアレイＭＡの基板領域へ与えられる基
板バイアス電圧ＶＢＢと同じ電圧であってもよく、また
異なる電圧であってもよい。したがって、以下において
は、内部電圧ＶＢＢを、単に、負電圧と称す。

【００２８】ＰチャネルＭＯＳトランジスタＰＱ３のソ
ースは、ロジック電源ノードに接続され、ＮチャネルＭ
ＯＳトランジスタＮＱ３のソースは接地ノードに接続さ
れる。ＶＰＰ発生回路１０２０およびＶＢＢ発生回路１
０３０は、図３６に示す内部電圧発生回路ＩＮＶＧに含
まれ、メモリ電源電圧ＶＤＤＨを動作電源電圧として受
け、たとえばチャージポンプ動作により、それぞれ昇圧
電圧ＶＰＰおよび負電圧ＶＢＢを生成する。

【００２９】昇圧電圧ＶＰＰは、ロジック電源電圧ＶＤ
ＤＬよりも高い電圧レベルであり、また負電圧ＶＢＢ
は、接地電圧ＧＮＤよりも低い電圧レベルである。した
がってＭＯＳトランジスタＰＱ３およびＮＱ３のバック
ゲートバイアスが、バックゲートおよびソースを相互接
続する場合に比べて深くなり、これらのＭＯＳトランジ
スタＰＱ３およびＮＱ３のしきい値電圧の絶対値が大き
くなり、オフリーク電流を低減することができる。した
がって、ＤＲＡＭマクロＤＭにおいて、制御回路ＣＴＬ
の構成要素として、ロジックＬＧに含まれるトランジス
タと同一構造（ゲート絶縁膜の膜厚および材料が同一）
のロジックトランジスタを利用し、そのバックゲートバ
イアスを深くすることにより、オフリーク電流を低減で
き、応じて低スタンバイ電流を実現することができる。
また、制御回路ＣＴＬのトランジスタとロジックＬＧの
トランジスタを同一製造工程で製造することができ、製
造コストを低減することができる。

【００３０】

【発明が解決しようとする課題】図４０は、図３９に示
すＤＲＡＭマクロの制御回路ＣＴＬに含まれるＣＭＯＳ
インバータの断面構造を概略的に示す図である。図４０
において、ＭＯＳトランジスタＰＱ３は、Ｎウェル１０
４０に形成され、ＮチャネルＭＯＳトランジスタＮＱ３
は、Ｐウェル１０５０に形成される。このＮウェル１０
４０には、Ｎ型不純物領域１０４１を介して、ＶＰＰ発
生回路１０２０からの昇圧電圧ＶＰＰが与えられ、また
Ｐウェル１０５０に対しては、Ｐ型不純物領域１０５１
を介して、ＶＢＢ発生回路１０３０からの負電圧ＶＢＢ
が与えられる。

【００３１】ＰチャネルＭＯＳトランジスタ１０４０
は、このＮウェル１０４０表面に間をおいて形成される
Ｐ型不純物領域１０４２および１０４３と、これらの不
純物領域１０４２および１０４３の間のＮウェル領域表
面上に図示しないゲート絶縁膜を介して形成されるゲー
ト電極１０４４とを含む。

【００３２】ＮチャネルＭＯＳトランジスタＮＱ３は、
Ｐウェル１０５０の表面に間をおいて形成されるＮ型不
純物領域１０５２および１０５３と、これらの不純物領
域１０５２および１０５３の間のＰウェル領域表面上に
図示しないゲート絶縁膜を介して形成されるゲート電極
１０５４とを含む。

【００３３】不純物領域１０４２がロジック電源電圧Ｖ
ＤＤＬを受け、不純物領域１０５２が接地電圧ＧＮＤを
受ける。不純物領域１０４３および１０５３が出力ノー
ドに結合され、ゲート電極１０４４および１０５４に
は、入力信号ＩＮが与えられる。

【００３４】この図４０に示すＣＭＯＳインバータの構
成の場合、Ｎウェル１０４０内において、Ｐ型不純物領
域１０４２をエミッタ、Ｐ型不純物領域１０４３および
Ｐウェル１０５０をコレクタ、Ｎウェル１０４０をベー
ス領域とする寄生ＰＮＰバイポーラトランジスタＱ１が
形成される。Ｐ型不純物領域１０４２とＮ型不純物領域
１０４１の間には、寄生ダイオードＤ１が形成される。
寄生ＰＮＰバイポーラトランジスタＱ１のベース領域と
寄生ダイオードＤ１のカソード（ノードｎ１）の間に
は、Ｎウェル１０４０の基板抵抗による抵抗Ｒ１が存在
する。

【００３５】一方、Ｐウェル１０５０においては、Ｎ型
不純物領域１０５２をエミッタ、Ｐウェル１０５０をベ
ース領域、Ｎウェル１０４０をコレクタとする寄生ＮＰ
ＮバイポーラトランジスタＱ２が形成される。この寄生
ＮＰＮバイポーラトランジスタＱ２のベースへは、不純
物領域１０５１から抵抗Ｒ２を介して負電圧ＶＢＢが与
えられる。

【００３６】このような寄生バイポーラトランジスタが
存在する場合、ロジック電源電圧ＶＤＤＬが、メモリ電
源電圧ＶＤＤＨより先に投入された場合、ＶＰＰ発生回
路１０２０および１０３０は動作していないため、昇圧
電圧ＶＰＰおよび負電圧ＶＢＢは生成されない。この状
態においては、ＶＰＰ発生回路１０２０およびＶＢＢ発
生回路１０３０は、出力ハイインピーダンス状態となっ
ている（出力段の電荷転送用ＭＯＳトランジスタはオフ
状態にある）。したがって、Ｐ型ＭＯＳトランジスタＰ
Ｑ３のウェル電位固定ノードｎ１（不純物領域１０４
１）は、昇圧電圧ＶＰＰが発生されていないにもかかわ
らず、寄生ダイオードＤ１により、電圧ＶＤＤＬ−φｂ
の電位レベルとなる。ここで、φｂは、寄生ダイオード
Ｄ１の拡散電位を示す。

【００３７】このＮウェル電位固定ノードｎ１の電位
は、寄生抵抗Ｒ１を介してノードｎ２へ与えられる。寄
生ダイオードＤ１による電位降下により寄生バイポーラ
トランジスタＱ１のベース−エミッタ間順方向降下電圧
にほぼ等しいい電圧降下が生じており、さらに、この寄
生抵抗Ｒ１においても電圧降下が生じるため、この寄生
バイポーラトランジスタＱ１のエミッタ−ベース間が順
方向にバイアスされ、この寄生バイポーラトランジスタ
Ｑ１のエミッタ−コレクタ間に、電流Ｉｃ１が流れる。

【００３８】この寄生バイポーラトランジスタＱ１のコ
レクタ電流Ｉｃ１により、寄生ＮＰＮバイポーラトラン
ジスタＱ２のベース電極ノードｎ３が接地電圧レベルよ
り高い正電位レベルとなる。このベース電極ノードｎ３
が正電位となると、寄生バイポーラトランジスタＱ２の
ベース−エミッタ間が順方向にバイアスされ、この寄生
バイポーラトランジスタＱ２が導通し、コレクタ電流Ｉ
ｃ２が寄生バイポーラトランジスタＱ２のコレクタ−エ
ミッタ間に流れる。寄生バイポーラトランジスタＱ２
は、寄生バイポーラトランジスタＱ１から供給されるコ
レクタ電流Ｉｃ１をベース電流として受けており、この
コレクタ電流Ｉｃ１のｈｆｅ倍のコレクタ電流Ｉｃ２
が、ロジック電源ノードから不純物領域１０４２、ウェ
ル電位固定ノードｎ１、および内部ノードｎ２を介して
寄生バイポーラトランジスタＱ２を流れ、さらに不純物
領域１０５２を介して接地ノードへ流入する。

【００３９】したがって、この寄生バイポーラトランジ
スタＱ１およびＱ２により形成されるサイリスタがオン
状態となると、ロジック電源ノードに結合される不純物
領域１０４２から接地ノードに結合される不純物領域１
０５２に大きな電流が流れる。これらの寄生バイポーラ
トランジスタＱ１およびＱ２がサイリスタ動作を行な
う、いわゆる「ラッチアップ現象」が生じた場合、この
後、メモリ電源電圧ＶＤＤＨを投入して、昇圧電圧ＶＰ
Ｐおよび負電圧ＶＢＢを発生しても、サイリスタ動作を
停止させることはできない。このような「ラッチアップ
現象」が生じた場合、寄生バイポーラトランジスタのサ
イリスタ動作による大きな電流が流れ、ＭＯＳトランジ
スタの破壊、または信号配線の発熱による断線などの問
題が生じる。このようなラッチアップ現象が生じた場
合、電源電圧を遮断することにより、サイリスタ動作を
停止させることができるだけであり、内部で、ラッチア
ップ現象が生じているか否かを外部では、即座に識別す
ることができない。

【００４０】このようなシステムＬＳＩにおいて、複数
電源が用いられ、多電源でＤＲＡＭコアを駆動する場
合、その電源投入シーケンスは定められていない。実使
用時において、このようなメモリ電源電圧ＶＤＤＨとロ
ジック電源電圧ＶＤＤＬが投入される順序は、さまざま
なであり、上述のようなラッチアップ現象が生じる可能
性がある。したがって、ＤＲＡＭマクロの周辺回路にお
いて、ロジックトランジスタを使用して、そのバックゲ
ートバイアスを調整してしきい値電圧の絶対値を大きく
する構成を利用することができない。このためＤＲＡＭ
周辺制御回路にロジックトランジスタを利用することが
できず、製造コストを低減することができず、またロジ
ックトランジスタをＤＲＡＭ周辺制御回路に利用した場
合、ウェルバイアスを調整する事ができず、スタンバイ
電流を低減することができないという問題が生じる。

【００４１】それゆえ、この発明の目的は、製造コスト
およびスタンバイ電流をともに低減することのできる多
電源半導体装置を提供することである。

【００４２】この発明の他の目的は、電源投入シーケン
スにかかわらずラッチアップ現象を確実に抑制すること
のできる多電源半導体装置を提供することである。

【００４３】この発明の特定の目的は、製造コストおよ
びスタンバイ電流を低減できかつ電源投入シーケンスに
かかわらずラッチアップ現象を生じさせることのない信
頼性の高い混載メモリを提供することである。

【００４４】

【課題を解決するための手段】この発明の第１の観点に
係る半導体装置は、少なくとも第１および第２の電源電
圧を受け、これら第１および第２の電源電圧それぞれに
従って基板領域に印加される基板バイアス電圧を生成す
る第１および第２のバイアス電圧生成回路を含む。

【００４５】好ましくは、第１の電源電圧の投入を検出
して第１の電源投入検出信号を第１のバイアス電圧生成
回路へ与える第１の電源投入検出回路がさらに設けられ
る。第２のバイアス電圧生成回路は、この第１の電源投
入検出信号の活性化時基板電圧生成動作が能動化され
る。

【００４６】好ましくは、第１の電源電圧の投入を検出
する第１の電源投入検出回路と、この第１の電源投入検
出回路からの電源投入検出信号に応答して基板バイアス
電圧を接地電圧レベルに設定するクランプ回路が設けら
れる。このクランプ回路は、第２の電源電圧を一方動作
電源電圧として受ける。

【００４７】好ましくは、この構成において、第２のバ
イアス電圧生成回路は第１の電源電圧投入検出信号の活
性化に応答して基板バイアス電圧発生動作が能動化され
る。

【００４８】また、これに代えて好ましくは、第１およ
び第２の電源電圧の投入をそれぞれ検出する第１および
第２の電源投入検出回路と、第１の電源電圧を動作電源
電圧として受け、この第１の電源投入検出回路からの第
１の電源投入検出信号に応答して基板バイアス電圧を接
地電圧レベルに設定する第１のクランプ回路と、第２の
電源電圧を動作電源電圧として受け、第２の電源投入検
出回路からの第２の電源投入検出信号に応答して基板バ
イアス電圧を接地電圧レベルに設定する第２のクランプ
回路がさらに設けられる。

【００４９】好ましくは、第１の電源電圧の投入を検出
する第１の電源投入検出信号の活性化時、第２のバイア
ス電圧生成回路のバイアス電圧生成動作が許容される。

【００５０】また、これに代えて好ましくは、第１およ
び第２の電源電圧少なくとも一方が投入されて安定化さ
れるまで、基板バイアス電圧を接地電圧レベルに設定す
る回路がさらに設けられる。

【００５１】また、この基板バイアス電圧が所定電圧レ
ベル以上に上昇するのを防止するための上限電圧クラン
プ回路が設けられる。

【００５２】この発明の第２の観点に係る半導体装置
は、第１の電源電圧を動作電源電圧として受け、基板領
域へ印加される基板バイアス電圧を生成する基板バイア
ス電圧生成回路と、第１の電源電圧の投入を検出する電
源投入検出回路と、第２の電源電圧を動作電源電圧とし
て受け、電源投入検出信号の活性化時、基板バイアス電
圧を接地電圧レベルにクランプするクランプ回路を含
む。

【００５３】好ましくは、第１の電源電圧を動作電源電
圧として受け、電源投入検出信号の活性化時、この基板
バイアス電圧を接地電圧レベルに保持する電位保持回路
がさらに設けられる。

【００５４】この発明の第３の観点に係る半導体装置
は、第１および第２の電源電圧に従ってそれぞれ内部電
圧を生成する第１および第２の内部電圧生成回路を含
む。この内部電圧は、第１および第２の電源電圧と電圧
レベルが異なる。

【００５５】好ましくは、第１の電源電圧の投入を検出
する第１の電源投入検出回路がさらに設けられる。その
第１の電源投入検出信号の活性化時第２の内部電圧生成
回路の内部電圧生成動作が許容される。

【００５６】好ましくは、第１の電源電圧の投入を検出
する電源投入検出回路と、この電源投入検出信号の活性
化時内部電圧を第２の電源電圧レベルに保持する電圧保
持回路とがさらに設けられる。この電圧保持回路は、第
２の電源電圧を動作電源電圧として受ける。

【００５７】好ましくは、この構成において、電源投入
検出信号の活性化時、第２の内部電圧生成回路の内部電
圧生成動作が許容される。

【００５８】また、これに代えて、好ましくは、さら
に、第１および第２の電源電圧の投入をそれぞれ検出す
る第１および第２の電源投入検出回路と、第１の電源電
圧を動作電源電圧として受け、第１の電源投入検出回路
の出力する第１の電源投入検出信号に応答して内部電圧
を第１の電源電圧レベルに設定する第１の電圧設定回路
と、第２の電源電圧を動作電源電圧として受け、第２の
電源投入検出からの第２の電源投入検出信号に応答して
内部電圧を第２の電源電圧レベルに設定する第２の電圧
設定回路とが設けられる。

【００５９】好ましくは、この第１の電源投入検出信号
の活性化時、第２の内部電圧生成回路は、内部電圧発生
動作が許容される。

【００６０】また、好ましくは、第１および第２の電源
電圧の少なくとも一方が投入されて安定化されるまで、
内部電圧を第１および第２の電源電圧の一方に設定する
回路が設けられる。

【００６１】また、好ましくは、内部電圧が所定電圧以
下に低下するのを防止するための回路がさらに設けられ
る。

【００６２】好ましくは、また、内部電圧を第１の電圧
電圧レベルに応じた電圧レベルに設定する第１の電圧設
定回路と、この内部電圧を第２の電源電圧のレベルに応
じた電圧レベルに設定する第２の電圧設定回路とが設け
られる。

【００６３】この発明の第４の観点に係る半導体装置
は、第１の電源電圧を動作電源電圧として受けて内部電
圧を生成する内部電圧生成回路と、第１の電源電圧の投
入を検出する電源投入検出回路と、この電源投入検出信
号の活性化に応答して内部電圧を第２の電源電圧レベル
に設定する電圧設定回路を含む。

【００６４】この発明の第５の観点に係る半導体装置
は、第１の電源電圧を動作電源電圧として受けて内部電
圧を生成する内部電圧生成回路と、この第１の電源電圧
の投入を検出し該検出結果に従って電源投入検出信号を
生成する電源投入検出回路と、電源投入検出信号の活性
化に応答して内部電圧を第２の電源電圧レベルに設定す
る第１の電圧設定回路と、この電源投入検出信号の活性
化に応答して内部電圧を第１の電源電圧レベルに設定す
る第２の電圧設定回路を含む。

【００６５】好ましくは、内部電圧は、第１および第２
の電源電圧よりも電圧レベルの高い昇圧電圧である。

【００６６】好ましくは、この半導体装置は半導体記憶
装置であり、第２の電源電圧は、この半導体記憶装置と
同一半導体基板上に集積化されるロジックに印加され
る。

【００６７】多電源で動作する半導体装置において、同
一の内部電圧をこれらの多電源電圧を用いて発生するこ
とにより、電源投入シーケンスにかかわらず、内部電圧
を安定に生成することができ、内部電圧ノードがハイイ
ンピーダンス状態となるのを防止することができ、ラッ
チアップ現象の発生を防止することができる。

【００６８】また、ラッチアップ現象が発生する可能性
のある電源投入シーケンスに対しては、正規の電源電圧
が投入されるまで内部電圧を所定の電圧レベルに設定す
ることにより、寄生バイポーラトランジスタのベース−
エミッタ間が順方向にバイアスされるのを防止すること
ができ、電源投入シーケンスにかかわらず、寄生バイポ
ーラトランジスタがサイリスタ動作をするのを防止する
ことができる。

【００６９】また、１つの電源電圧を利用して内部電圧
を生成する場合において、ラッチアップ現象が発生する
可能性のある電源投入シーケンスの場合には、ラッチア
ップ現象が生じないように、正規の電源電圧が投入され
るまで、この寄生バイポーラトランジスタのベース−エ
ミッタ間を逆バイアス状態に設定するように、内部電圧
を所定電圧レベルに設定することにより、電源投入シー
ケンスにかかわらず、ラッチアップ現象が発生するのを
防止することができる。

【００７０】この電源投入シーケンスにかかわらず、ラ
ッチアップ現象の発生を防止することにより、メモリマ
クロの制御回路にロジックトランジスタを利用すること
ができ、かつこの制御回路のロジックトランジスタのし
きい値電圧の絶対値を大きくすることができ、製造コス
トおよびスタンバイ電流をともに低減することができ
る。

【００７１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体装置の要部の構成を概略
的に示す図である。図１においては、図３６に示す混載
ＤＲＡＭマクロＤＭに含まれる内部電圧発生回路ＩＶＧ
Ａの構成を概略的に示す。図１において、内部電圧発生
回路ＩＶＧＡは、ロジック電源電圧ＶＤＤＬに従って、
負電圧ＶＢＢを発生するＶＤＤＬ用ＶＢＢ発生回路１
と、メモリ電源電圧ＶＤＤＨに従って、この負電圧ＶＢ
Ｂを発生するＶＤＤＨ用ＶＢＢ発生回路１２を含む。

【００７２】これらのＶＢＢ発生回路１および２は、同
一領域に与えられる負電圧ＶＢＢを発生すればよく、こ
の負電圧ＶＢＢが、図３６に示すメモリセルアレイＭＡ
の基板領域に印加されてもよく、またこの負電圧ＶＢＢ
が、メモリセルアレイＭＡに印加される基板バイアス電
圧と異なる電圧レベルであってもよく、制御回路ＣＴＬ
に含まれるロジックトランジスタと同じローＶｔｈトラ
ンジスタのバックゲートへ与えられればよい。この負電
圧ＶＢＢを利用してＮチャネルＭＯＳトランジスタのバ
ックバイアスを調整して、しきい値電圧を高くする。

【００７３】この図１に示すように、負電圧ＶＢＢを発
生するための回路構成として、ロジック電源電圧ＶＤＤ
Ｌおよびメモリ電源電圧ＶＤＤＨそれぞれに従って負電
圧ＶＢＢを発生する回路１および２を設けることによ
り、これらの電源電圧ＶＤＤＬおよびＶＤＤＨの投入シ
ーケンスにかかわらず、負電圧ＶＢＢを生成することが
できる。たとえロジック電源電圧ＶＤＤＬが、メモリ電
源電圧ＶＤＤＨより先に電源投入された場合において
も、負電圧ＶＢＢが、ロジック電源電圧ＶＤＤＬに従っ
て所定の負電圧レベルに設定される。

【００７４】したがって、図４０において、Ｐウェル１
０５０が、ロジック電源電圧ＶＤＤＬが投入されると、
この負電圧ＶＢＢがロジック電源電圧ＶＤＤＬに従って
生成されて、所定の負電圧レベルに設定されるため、寄
生バイポーラトランジスタＱ２のベースが負電圧、エミ
ッタが接地電圧レベルとなり、この寄生バイポーラトラ
ンジスタＱ２のベース−エミッタ間は逆バイアス状態に
保持されるため、この寄生バイポーラトランジスタＱ２
をオフ状態に維持することができる。したがって、ロジ
ック電源電圧ＶＤＤＬが、メモリ電源電圧ＶＤＤＨより
も先に投入されても、ＶＢＢ発生ノードがフローティン
グ状態とはならず、図４０の内部ノードｎ４は負電圧レ
ベルに駆動されるため、ラッチアップ現象は生じない。

【００７５】これにより、制御回路ＣＴＬの構成要素の
ＮチャネルＭＯＳトランジスタにロジックトランジスタ
を使用して、そのバックゲートに負電圧ＶＢＢを印加す
ることによりしきい値電圧を高くすることができる。こ
れにより、ＤＲＡＭマクロの制御回路に、ロジックトラ
ンジスタを使用しても、そのバックゲートバイアスを深
くして、しきい値電圧の絶対値を大きくすることがで
き、製造コストおよび消費電流を低減することができ
る。

【００７６】［実施の形態２］図２は、この発明の実施
の形態２に従う内部電圧発生回路の構成を概略的に示す
図である。図２においては、この内部電圧発生回路ＩＶ
ＧＡは、実施の形態１におけるＶＤＤＬ用ＶＢＢ発生回
路１およびＶＤＤＨ用ＶＢＢ発生回路２に加えて、さら
に、以下の構成を備える。すなわち、この内部電圧発生
回路ＩＶＧＡは、ロジック電源電圧ＶＤＤＬの投入を検
出し、所定期間Ｌレベル（活性状態）となる電源投入検
出信号（パワーオンリセット信号）／ＰＯＲＬを生成す
るＶＤＤＬ用ＰＯＲ発生回路３と、メモリ電源電圧ＶＤ
ＤＨの投入を検出し、このメモリ電源電圧投入時所定期
間Ｌレベルとなる電源投入検出信号（パワーオンリセッ
ト信号）／ＰＯＲＨを生成するＶＤＤＨ用ＰＯＲ発生回
路４と、これらの電源投入検出信号／ＰＯＲＬおよび／
ＰＯＲＨを受けるＮＯＲ回路５と、ＮＯＲ回路５の出力
信号がＨレベルのとき導通し、負電圧出力ノード７の電
圧を接地電圧ＧＮＤレベルに設定するＶＤＤＬ用ＧＮＤ
クランプ回路６を含む。ＮＯＲ回路５は、ロジック電源
電圧ＶＤＤＬとノード７の電圧を両動作電源電圧として
受けて動作する。

【００７７】電源投入検出信号／ＰＯＲＬおよび／ＰＯ
ＲＨは、対応の電源電圧が投入されると、対応の電源電
圧が所定の電圧レベルに到達するかまたは、所定電圧レ
ベルで安定化するまで活性状態のＬレベルに保持され
る。これらの電源投入検出信号／ＰＯＲＬおよび／ＰＯ
ＲＨは、Ｌレベルの活性化時、これらの電源電圧ＶＤＤ
ＬおよびＶＤＤＨを使用する回路の動作を禁止し、それ
らの内部ノードを初期化する。電源投入検出信号／ＰＯ
ＲＬおよび／ＰＯＲＨがＨレベルとなると、これらの電
源電圧ＶＤＤＬおよびＶＤＤＨを使用する回路の動作が
許可される。

【００７８】ＶＢＢ発生回路１および２は、対応の電源
電圧が投入されると、負電圧生成動作を実行する。これ
らのＶＢＢ発生回路１および２は、対応の電源電圧がチ
ャージポンプ動作に関連するＭＯＳトランジスタのしき
い値電圧を越えるとチャージポンプ動作を行なう。この
時、対応の電源電圧が所定値に到達するまで、このチャ
ージポンプ動作は不安定であり、対応の電源電圧が所定
値以上となると有効にチャージポンプ動作を行なって、
バイアス電圧ＶＢＢを所定の負電圧レベルにまで低下さ
せる。この対応の電源電圧の投入とともに負電圧発生動
作を行なわせる事により、対応の電源電圧投入時におい
て、電源線と負電圧伝達線または、電源電圧供給ノード
と負電圧供給ノードとの間の容量結合による電源電圧投
入時の負電圧ＶＢＢの浮き上がりを防止する。

【００７９】ＮＯＲ回路５は、このパワーオンリセット
信号（電源投入検出信号）／ＰＯＲＬおよび／ＰＯＲＨ
がともにＬレベルのときに、ＶＤＤＬ用ＧＮＤクランプ
回路６を活性化して、負電圧出力ノード７からの負電圧
ＶＢＢを接地電圧ＧＮＤレベルに設定する。電源投入検
出信号／ＰＯＲＬおよび／ＰＯＲＨの一方がＨレベルと
なると、このＮＯＲ回路５は、Ｌレベルの信号を出力
し、ＶＤＤＬ用ＧＮＤクランプ回路６のクランプ動作を
停止させる。なお、負電圧ＶＢＢは電源投入時において
所定電圧レベルにクランプされるため、以下の説明にお
いては、電圧ＶＢＢをバイアス電圧と称す。次に、この
図２に示す内部電圧発生回路の動作を図３および図４に
示す信号波形図を参照して説明する。

【００８０】今、図３に示すように、時刻Ｔａにおいて
ロジック電源電圧ＶＤＤＬが投入されると、ＶＤＤＬ用
ＰＯＲ発生回路３は、この電源投入検出信号／ＰＯＲＬ
の初期時、電源電圧ＶＤＤＬの電圧レベルの上昇に応じ
てその電圧レベルを上昇させた後、次いで、所定期間Ｌ
レベルに固定する。このロジック電源電圧ＶＤＤＬが安
定化すると、ＶＤＤＬ用ＰＯＲ発生回路３は、ロジック
電源電圧投入検出信号／ＰＯＲＬをＨレベルに立上げ
て、このロジック電源電圧ＶＤＤＬを使用する回路のリ
セット状態を解除する。ここで、図３においては、ロジ
ック電源電圧ＶＤＤＬが所定の電圧レベルに到達しこの
状態で安定化した後、時刻Ｔｂにおいて、ロジック電源
電圧投入検出信号／ＰＯＲＬが、Ｈレベルに設定され
る。

【００８１】この時刻Ｔｂまでの間、ＮＯＲ回路５は、
その両入力に与えられる電源投入検出信号／ＰＯＲＬお
よび／ＰＯＲＨがともにＬレベルであるため、Ｈレベル
の信号を出力する。この時刻Ｔａから時刻Ｔｂの間、Ｎ
ＯＲ回路５の出力信号の電圧レベルは、ロジック電源電
圧ＶＤＤＬの電圧レベルの上昇に応じて上昇するもの
の、ＶＤＤＬ用ＧＮＤクランプ回路６は、この電圧上昇
に応じて導通し、ノード７からの電圧ＶＢＢを、接地電
圧ＧＮＤレベルに固定する。

【００８２】一方、時刻Ｔｂにおいて、ロジック電源電
圧投入検出信号／ＰＯＲＬがＨレベルに立上がると、Ｎ
ＯＲ回路５は、Ｌレベルの信号を出力し、ＶＤＤＬ用Ｇ
ＮＤクランプ回路６のクランプ動作を停止させる。この
時刻Ｔｂにおいては、電源投入検出信号／ＰＯＲＬが、
ＬレベルからＨレベルに復帰しており、ＶＤＤＬ用ＶＢ
Ｂ発生回路１が動作し、安定なロジック電源電圧ＶＤＤ
Ｌにしたがって有効にバイアス電圧ＶＢＢを発生する。
したがって、時刻Ｔｂからは、このノード７からのバイ
アス電圧ＶＢＢが、高速で所定の負電圧レベルに向かっ
て低下する。

【００８３】なお、ＶＢＢ発生回路１がロジック電源電
圧ＶＤＤＬの投入に従って負電圧生成動作を実行してい
るため、このロジック電源電圧ＶＤＤＬの投入初期時の
電圧の過渡時において負電圧を不充分に生成する動作が
行なわれ、次いで、安定化されたロジック電源電圧ＶＤ
ＤＬに従って有効に負電圧を生成する。この状態におい
ては、不安定な過渡時の負電圧生成期間において、クラ
ンプ回路６により負電圧出力ノード７を接地電圧レベル
にクランプし、寄生バイポーラトランジスタＱ２のベー
ス−エミッタ間が順バイアスされるのを確実に防止す
る。

【００８４】時刻Ｔｃにおいて、メモリ電源電圧ＶＤＤ
Ｈが投入され、応じて、メモリ電源投入検出信号／ＰＯ
ＲＨが、時刻Ｔｃから時刻Ｔｄの間Ｌレベルに固定され
る。しかしながら、この間において、ＶＤＤＨ用ＶＢＢ
発生回路２の有効な負電圧生成動作は行なわれないもの
の（不安定なチャージポンプ動作は行なわれている）、
既に、ＶＤＤＬ用ＶＢＢ発生回路１により、負電圧ＶＢ
Ｂが有効に発生されている。

【００８５】時刻ＴａからＴｂにおいて、図４０に示す
不純物領域１０５１（内部ノードｎ４）へは、接地電圧
ＧＮＤが与えられている。したがって仮に、図４０に示
すＶＰＰ発生回路１０２０が出力ハイインピーダンス状
態であり、Ｎウェル１０４０において寄生バイポーラト
ランジスタＱ１が導通しても、Ｐウェル１０５０は接地
電圧レベルに固定されているため、ノードｎ３は接地電
圧レベルであり、この寄生バイポーラトランジスタＱ２
の、ベース−エミッタ間が順バイアスされるのを防止す
ることができる。

【００８６】すなわち、電源電圧が安定化し、負のバイ
アス電圧ＶＢＢが安定に生成されるまで、負電圧出力ノ
ード７がハイインピーダンス状態となるのを防止するこ
とができ、応じて図４０に示すＰウェルにおいて不純物
領域１０５１の電圧レベルが上昇して、寄生バイポーラ
トランジスタＱ２が導通するのを防止する。これによ
り、確実に、ロジック電源電圧ＶＤＤＬがメモリ電源電
圧ＶＤＤＨよりも先に投入された場合においても、確実
にラッチアップ現象の発生を防止することができる。

【００８７】メモリ電源電圧ＶＤＤＨが、ロジック電源
電圧ＶＤＤＬよりも先に投入された場合、電源投入検出
信号／ＰＯＲＬおよび／ＰＯＲＨは、ともにＬレベルと
なる期間が存在する。この場合、ＮＯＲ回路５へは、動
作電源電圧としてロジック電源電圧ＶＤＤＬが与えられ
ており、ＮＯＲ回路５の出力信号はＬレベルであり、Ｖ
ＤＤＬ用ＧＮＤクランプ回路６はクランプ動作を行なわ
ない。しかしながら、この場合、メモリ電源電圧ＶＤＤ
Ｈが投入されると、メモリ電源電圧投入検出信号／ＰＯ
ＲＨがＨレベルとなると、ＶＤＤＨ用ＶＢＢ発生回路２
が、安定なチャージポンプ動作により、バイアス電圧Ｖ
ＢＢを所定の負電圧レベルにまで駆動する。この場合、
ＶＤＤＨ用ＶＢＢ発生回路２は、メモリ電源電圧ＶＤＤ
Ｈの投入とともに不安定ながらチャージポンプ動作を行
なっており、ロジック電源電圧ＶＤＤＬが供給されるま
でに、このＶＤＤＨ用ＶＢＢ発生回路２がチャ−ジポン
プ動作を開始するまでに、負電圧出力ノード７が、仮に
フローティング状態となる期間があっても、この電源投
入シーケンスは、ラッチアップ現象が生じない電圧投入
シーケンスであり、寄生バイポーラトランジスタＱ２は
オフ状態を維持しており、確実にラップアップ現象を抑
制することができる。

【００８８】図４は、図２に示すＮＯＲ回路５およびＶ
ＤＤＬ用ＧＮＤクランプ回路６の構成の一例を示す図で
ある。図４において、ＮＯＲ回路５は、電源投入検出信
号／ＰＯＲＬおよび／ＰＯＲＨを受けるＯＲ回路５と、
このＯＲ回路５の出力信号のレベル変換を行なうレベル
変換回路５ｂを含む。ＯＲ回路５ａは、ロジック電源電
圧ＶＤＤＬおよび接地電圧を両動作電源電圧として受け
て動作する。レベル変換回路５ｂは、ロジック電源電圧
ＶＤＤＬおよび出力ノード７上の内部電圧ＶＢＢを、両
動作電源電圧として受け、このＯＲ回路５ａの出力信号
の電圧レベルを変換する。

【００８９】ＯＲ回路５ａは、電源投入検出信号／ＰＯ
ＲＬおよび／ＰＯＲＨを受けるＮＯＲ回路５ａａと、Ｎ
ＯＲ回路５ａａの出力信号を反転するインバータ５ａｂ
を含む。ＮＯＲゲート５ａａおよびインバータ５ａｂ
へ、動作電源電圧としてロジック電源電圧ＶＤＤＬが与
えられる。

【００９０】レベル変換回路５ｂは、ロジック電源ノー
ドとノードＮＤ１の間に接続されかつそのゲートに、Ｏ
Ｒ回路５ａの出力信号を受けるＰチャネルＭＯＳトラン
ジスタＰＴ１と、ノードＮＤ１とノード７の間に接続さ
れかつそのゲートにＯＲ回路５ａの出力信号を受けるＮ
チャネルＭＯＳトランジスタＮＴ１を含む。Ｐチャネル
ＭＯＳトランジスタＰＴ１のバックゲートおよびソース
がロジック電源ノードに接続され、ＮチャネルＭＯＳト
ランジスタＮＴ１のバックゲートおよびソースが、出力
ノード７に接続される。

【００９１】ＶＤＤＬ用ＧＮＤクランプ回路６は、負電
圧出力ノード７と接地ノードの間に接続されかつそのバ
ックゲートが負電圧出力ノード７に接続され、かつその
ゲートがノードＮＤ１に接続されるＮチャネルＭＯＳト
ランジスタ６ａを含む。次に、この図４に示す回路の動
作を図５および図６に示す信号波形図を参照して説明す
る。

【００９２】まず、図５を参照して、ロジック電源電圧
ＶＤＤＬが、メモリ電源電圧ＶＤＤＨよりも先に与えら
れた場合の動作について説明する。

【００９３】図５において、時刻Ｔａにおいて、ロジッ
ク電源電圧ＶＤＤＬが印加され、ロジック電源電圧ＶＤ
ＤＬの電圧レベルが上昇する。このとき、ロジック電源
投入検出信号／ＰＯＲＬは、時刻Ｔａから時刻Ｔｂまで
の期間論理Ｌレベルを維持する。同様、メモリ電源電圧
ＶＤＤＨはまだ投入されていないため、メモリ電源投入
検出信号／ＰＯＲＨはＬレベルである。したがって、時
刻Ｔａから時刻Ｔｂの間、ＯＲ回路５ａの出力信号はＬ
レベルである。応じて、レベル変換回路５ｂにおいて
は、ＰチャネルＭＯＳトランジスタＰＴ１が導通し、ノ
ードＮＤ１の電圧レベルが、このロジック電源電圧ＶＤ
ＤＬの上昇に応じて上昇し、ロジック電源電圧ＶＤＤＬ
の安定化に従って、このノードＮＤ１の電圧も、Ｈレベ
ルで安定化する。

【００９４】このノードＮＤ１の電圧レベルがクランプ
用のＮチャネルＭＯＳトランジスタ６ａのしきい値電圧
よりも高くなると、このＭＯＳトランジスタ６ａが導通
し、負電圧出力ノード７が接地ノードに結合され、この
負電圧出力ノード７のバイアス電圧ＶＢＢは接地電圧Ｇ
ＮＤレベルに固定される。

【００９５】ロジック電源投入検出信号／ＰＯＲＬが投
入されると、ＶＤＤＬ用ＶＢＢ発生回路１が動作し、基
板バイアス電圧ＶＢＢを、所定の負電圧レベルに駆動す
る。このＶＤＤＬ用ＶＢＢ発生回路１は、ロジック電源
電圧ＶＤＤＬにしたがって負電圧生成を行なっており、
不安定ながら、ロジック電源電圧ＶＤＤＬの過渡時にお
いても負電圧が生成される。しかしながら、この期間に
おいては、内部の発振回路の発振動作などが不安定であ
り、有効な負電圧生成動作は行なわれず過渡状態にあ
る。ロジック電源電圧ＶＤＤＬが安定化すると、ＶＤＤ
Ｌ用ＶＢＢ発生回路１は、有効に負電圧を生成する。

【００９６】時刻Ｔｂにおいて、ロジック電源投入検出
信号／ＰＯＲＬがＨレベルに立上がると、ＯＲ回路５ａ
の出力信号がＨレベルとなり、応じてレベル変換回路５
ｂにおいてＰチャネルＭＯＳトランジスタＰＴ１がオフ
状態、ＮチャネルＭＯＳトランジスタＮＴ１がオン状態
となる。したがって、このレベル変換回路５ｂの出力ノ
ードＮＤ１の電圧レベルは、負電圧出力ノード７上のバ
イアス電圧ＶＢＢに等しい電圧レベルとなり、クランプ
用ＭＯＳトランジスタ６ａがオフ状態となり、バイアス
電圧ＶＢＢは、接地電圧ＧＮＤよりも低い負電圧レベル
にまで、駆動される。

【００９７】時刻Ｔｃにおいてメモリ電源電圧ＶＤＤＨ
が与えられ、応じて時刻Ｔｄにおいてメモリ電源電圧投
入検出信号／ＰＯＲＨがＨレベルに立上がっても、この
状態は変化しない。

【００９８】したがって、ロジック電源電圧ＶＤＤＬが
先に投入された場合、このバイアス電圧ＶＢＢが、ＶＤ
ＤＬ用ＶＢＢ発生回路１が有効に負電圧を生成するまで
の期間、負電圧出力ノード７の電圧レベルを接地電圧レ
ベルに固定し、この負電圧出力ノード７がハイインピー
ダンス状態となるのを防止する。

【００９９】次に、図６を参照して、メモリ電源電圧Ｖ
ＤＤＨが先に投入された場合の動作について説明する。

【０１００】時刻Ｔｅにおいてメモリ電源電圧ＶＤＤＨ
が投入され、時刻Ｔｆにおいて、メモリ電源投入検出信
号／ＰＯＲＨがＨレベルに立上がる。このメモリ電源投
入検出信号／ＰＯＲがＨレベルとなると、図２に示すＶ
ＤＤＨ用ＶＢＢ発生回路２が有効に動作し（安定に発振
動作およびチャ−ジポンプ動作を行なって負電圧を生成
して）、この負電圧出力ノード７からのバイアス電圧
を、接地電圧ＧＮＤから所定の負電位レベルへ駆動す
る。

【０１０１】時刻Ｔｅから時刻Ｔｆにおいて、電源投入
検出信号／ＰＯＲＨおよび／ＰＯＲＬはともにＬレベル
である。しかしながら、ロジック電源電圧ＶＤＤＬはま
だ投入されていないため、ＯＲ回路５ａの出力信号は、
Ｌレベルである。また、レベル変換回路５ｂにおいて
も、ロジック電源電圧ＶＤＤＬは投入されていないた
め、ノードＮＤ１の電圧はＬレベルである。

【０１０２】この状態において、負電圧出力ノード７へ
は、図２に示すＶＤＤＨ用ＶＢＢ発生回路２の出力電圧
が与えられ、この負電圧出力ノード７のバイアス電圧Ｖ
ＢＢの電圧レベルが低下する。したがって、この負電圧
出力ノード７からの基板バイアス電圧ＶＢＢレベルの電
圧レベルが、ＭＯＳトランジスタＮＴ１のしきい値電圧
よりも低くなると、ＮチャネルＭＯＳトランジスタＮＴ
１が、そのゲートが接地電圧レベルであっても、オン状
態となり、ノードＮＤ１へは、負電圧出力ノード７の電
圧が伝達され、ノードＮＤ１の電圧レベルが、このバイ
アス電圧ＶＢＢの電圧レベルの低下とともに低下する。

【０１０３】この状態においては、したがって、ＶＤＤ
Ｌ用ＧＮＤクランプ回路６のクランプ用ＭＯＳトランジ
スタ６ａは、そのゲートおよびソースが同一電圧レベル
であり、オフ状態を維持する。ＶＤＤＨ用ＶＢＢ発生回
路２の負電圧生成動作に対して、このクランプ用ＭＯＳ
トランジスタ６ａはなんら影響を及ぼさない。

【０１０４】時刻Ｔｇにおいて、ロジック電源電圧ＶＤ
ＤＬが投入され、時刻Ｔｈにおいて、ロジック電源投入
検出信号／ＰＯＲＬがＨレベルに立上がる。このロジッ
ク電源電圧ＶＤＤＬが投入されたときには、既に、ＶＤ
ＤＨ用ＶＢＢ発生回路２が安定に動作しており、負電圧
出力ノード７が、ＶＤＤＨ用ＶＢＢ発生回路２により駆
動されており、この負電圧出力ノード７はフローティン
グ状態となっていない。したがって、この状態におい
て、ロジック電源電圧ＶＤＤＬ投入時においても、ラッ
チアップ現象は生じない。

【０１０５】このメモリ電源電圧ＶＤＤＨが先に投入さ
れた時に、クランプ用トランジスタ６ａが、オフ状態と
なる。仮にＶＤＤＨ用ＶＢＢ発生回路２が、メモリ電源
電圧ＶＤＤＨにしたがって不安定ながらもチャージポン
プ動作を開始するまでの期間において、負電圧出力ノー
ド７がフローティング状態となっても、メモリ電源電圧
ＶＤＤＨが先に投入されれば、寄生バイポーラトランジ
スタのサイリスタ動作を防止することができる。

【０１０６】ロジック電源電圧ＶＤＤＬが、メモリ電源
電圧ＶＤＤＨよりも先に投入され、このロジック電源電
圧ＶＤＤＬの遷移期間中においてまたはロジック電源電
圧ＶＤＤＬの安定化後において、ＶＤＤＬ用ＶＢＢ発生
回路１が、有効に負電圧生成動作を開始するまで、基板
バイアス電圧ＶＢＢを接地電圧ＧＮＤレベルにクランプ
し、このバイアス電圧ＶＢＢがフローティング状態とな
り、その電圧レベルが浮上がるのを防止する。これによ
り、確実にラップアップ現象の発生を防止することがで
きる。

【０１０７】［変更例］図７は、この発明の実施の形態
２の変更例の構成を示す図である。この図７に示す構成
においては、メモリ電源電圧ＶＤＤＨが、メモリ電源投
入検出信号／ＰＯＲＨとして、ＮＯＲ回路５へ与えられ
る。他の構成は、図２に示す構成と同じであり、対応す
る部分には同一参照番号を付し、その詳細説明は省略す
る。

【０１０８】この図７に示す構成の場合、メモリ電源電
圧ＶＤＤＨは、ロジック電源電圧ＶＤＤＬよりも電圧レ
ベルは高いため、このＮＯＲ回路５に、正確に、論理動
作を行なわせることができる。

【０１０９】ロジック電源電圧ＶＤＤＬが、先に投入さ
れた場合、メモリ電源電圧ＶＤＤＨは、接地電圧レベル
であるため、ＶＤＤＬ用ＧＮＤクランプ回路６により、
このＶＤＤＬ用ＶＢＢ発生回路１が、バイアス電圧ＶＢ
Ｂを安定に発生するまでの過渡期間、負電圧出力ノード
７を接地電圧レベルに固定する。

【０１１０】一方、メモリ電源電圧ＶＤＤＨが、ロジッ
ク電源電圧ＶＤＤＬよりも先に投入された場合、ＶＤＤ
Ｌ用ＧＮＤクランプ回路６は、メモリ電源電圧ＶＤＤＨ
の電圧レベルの上昇とともにオフ状態を維持する。ＶＤ
ＤＨ用ＶＢＢ発生回路２が動作し、バイアス電圧ＶＢＢ
の電圧レベルを低下させる。したがって、このメモリ電
源電圧ＶＤＤＨが投入されてからＶＤＤＨ用ＶＢＢ発生
回路２が安定に動作するまでの過渡期間、この負電圧出
力ノード７が、不安定は状態となる。しかしながら、ロ
ジック電源電圧ＶＤＤＬは投入されていないため、この
ような、不安定な状態に負電圧出力ノード７が設定され
ても、ラッチアップ現象は生じない。

【０１１１】以上のように、この発明の実施の形態２に
従えば、メモリ電源電圧投入検出信号およびロジック電
源電圧投入検出信号がともに活性状態のときに、基板バ
イアス電圧接続ノードを接地電圧レベルにクランプする
ように構成しており、負電圧発生動作が行なわれるまで
の過渡期間、この基板バイアス電圧出力ノードが、フロ
ーティング状態となるのを確実に抑制することができ、
ロジック電源電圧ＶＤＤＬが、メモリ電源電圧ＶＤＤＨ
よりも先に投入されても、確実にラッチアップ現象の発
生を抑制することができる。

【０１１２】［実施の形態３］図８は、この発明の実施
の形態３に従う内部電圧発生回路の構成を概略的に示す
図である。図８に示す構成においては、ＶＤＤＬ用ＰＯ
Ｒ発生回路３からのロジック電源電圧投入検出信号／Ｐ
ＯＲＬに従って、負電圧出力ノード７を接地電圧レベル
にクランプするＶＤＤＬ用ＧＮＤクランプ回路１０と、
ＶＤＤＨ用ＰＯＲ発生回路４からのメモリ電源電圧投入
検出信号／ＰＯＲＨに従って、基板バイアス電圧出力ノ
ード７を接地電圧レベルにクランプするＶＤＤＨ用ＧＮ
Ｄクランプ回路１１が設けられる。すなわち、この図８
に示す構成においては、ロジック電源電圧ＶＤＤＬおよ
びメモリ電源電圧ＶＤＤＨそれぞれに対応して、負電圧
出力ノード７を接地電圧レベルにクランプするＧＮＤク
ランプ回路が設けられる。

【０１１３】ＶＤＤＬ用ＧＮＤクランプ回路１０は、ロ
ジック電源電圧ＶＤＤＬが投入され、ロジック電源投入
検出信号／ＰＯＲＬがＬレベルのときに、この負電圧出
力ノード７を、接地電圧ＧＮＤレベルにクランプする。
一方、ＶＤＤＨ用ＧＮＤクランプ回路１１は、メモリ電
源投入検出信号／ＰＯＲＨがＬレベルのときに負電圧出
力ノード７を、接地電圧レベルにクランプする。

【０１１４】したがって、この図８に示す構成の場合、
メモリ電源電圧ＶＤＤＨが、ロジック電源電圧ＶＤＤＬ
よりも先に投入された場合においても、このメモリ電源
電圧ＶＤＤＨの遷移期間中にＶＤＤＨ用ＶＢＢ発生回路
２が有効に動作し始めるまで、基板バイアス電圧ＶＢＢ
を接地電圧ＧＮＤにクランプし、ノイズなどにより、ラ
ッチアップ現象が生じるのを防止する。これにより、よ
り確実に、電源投入シーケンスにかかわらず、ラッチア
ップ現象を抑制することができる。

【０１１５】なお、ＶＢＢ発生回路１および２は対応の
電源電圧の投入に従って負電圧生成動作を実行してお
り、この構成は、特に断らない限り、以下の実施の形態
においても同様である。

【０１１６】図９は、図８に示すＶＤＤＬ用ＧＮＤクラ
ンプ回路１０およびＶＤＤＨ用ＧＮＤクランプ回路１１
の構成の一例である。これらのクランプ回路１０および
１１の構成は、その用いられる動作電源電圧を除いて同
じであり、図８においては、ＶＤＤＬ用ＧＮＤクランプ
回路１０の構成を代表的に示す。

【０１１７】図９において、ＶＤＤＬ用ＧＮＤクランプ
回路１０は、ロジック電源ノードと内部ノード１０ｄの
間に接続されかつそのゲートにロジック電源投入検出信
号ＰＯＲＬを受けるＰチャネルＭＯＳトランジスタ１０
ａと、内部ノード１０ｄと負電圧出力ノード７の間に接
続されかつそのゲートにロジック電源投入検出信号／Ｐ
ＯＲＬを受けるＮチャネルＭＯＳトランジスタ１０ｂ
と、負電圧出力ノード７と接地ノードの間に接続されか
つそのゲートが内部ノード１０ｄに接続されるＮチャネ
ルＭＯＳトランジスタ１０ｃを含む。ＭＯＳトランジス
タ１０ａは、そのバックゲートが、ロジック電源ノード
に接続され、ＭＯＳトランジスタ１０ｂおよび１０ｃ
は、それぞれのバックゲートが、負電圧出力ノード７に
接続される。

【０１１８】ロジック電源電圧ＶＤＤＬが、メモリ電源
電圧ＶＤＤＨよりも先に投入された場合、まず、ロジッ
ク電源投入検出信号／ＰＯＲＬが所定期間Ｌレベルとな
る。この状態において、ＭＯＳトランジスタ１０ａがオ
ン状態となり、ノード１０ｄが、ロジック電源電圧ＶＤ
ＤＬレベルに駆動される。応じて、ＭＯＳトランジスタ
１０ｃがオン状態となり、負電圧出力ノード７が、接地
電圧レベルに固定される。

【０１１９】ロジック電源投入検出信号／ＰＯＲＬがＨ
レベルとなると、ＭＯＳトランジスタ１０ａがオフ状
態、ＭＯＳトランジスタ１０ｂがオン状態となり、内部
ノード１０ｄの電圧レベルは、負電圧出力ノード７の電
圧レベルに保持される。応じて、クランプ用ＭＯＳトラ
ンジスタ１０ｃがオフ状態となる。このときには、ＶＤ
ＤＬ用ＶＤＤ発生回路１が有効に負電圧発生動作を行な
い、基板バイアス電圧ＶＢＢの電圧レベルが低下する。

【０１２０】一方、メモリ電源電圧ＶＤＤＨが、ロジッ
ク電源電圧ＶＤＤＬよりも先に投入された場合、ロジッ
ク電源電圧投入検出信号／ＰＯＲＬはＬレベルであり、
またロジック電源電圧ＶＤＤＬも、Ｌレベル（接地電圧
レベル）である。この状態において、ＶＤＤＨ用ＶＢＢ
発生回路２が、メモリ電源電圧ＶＤＤＨに従って、負電
圧発生動作を開始した場合、バイアス電圧ＶＢＢの電圧
レベルが低下する。このバイアス電圧ＶＢＢの電圧レベ
ルが低下し、ＭＯＳトランジスタ１０ｂのゲート−ソー
ス間電圧が、そのしきい値電圧以上となると、ＭＯＳト
ランジスタ１０ｂがオン状態となり、内部ノード１０ｄ
へは、このバイアス電圧ＶＢＢが伝達される。応じて、
クランプ用ＭＯＳトランジスタ１０ｃはオフ状態を維持
し、ＶＤＤＨ用ＶＢＢ発生回路２の負電圧発生動作に対
し影響を及ぼさない。

【０１２１】したがって、ロジック電源電圧ＶＤＤＬお
よびメモリ電源電圧ＶＤＤＨの投入シーケンスがいずれ
の場合であっても、これらのＧＮＤクランプ回路１０お
よび１１により、先に投入された電源電圧の過渡期間か
ら、負電圧発生動作が有効に開始されるまでの期間、確
実に、接地電圧レベルに負電圧出力ノード７が保持さ
れ、電源投入シーケンスにかかわらず、ラッチアップ現
象を確実に抑制することができる。

【０１２２】なお、このＶＤＤＨ用ＧＮＤクランプ回路
１１の構成は、図９において、括弧内に示すように、ロ
ジック電源電圧投入検出信号／ＰＯＲＬに代えて、メモ
リ電源電圧投入検出信号／ＰＯＲＨを用い、ロジック電
源電圧ＶＤＤＬに代えて、メモリ電源電圧ＶＤＤＨを利
用することにより、その構成が得られる。

【０１２３】以上のように、この発明の実施の形態３に
従えば、ロジック電源電圧ＶＤＤＬおよびメモリ電源電
圧ＶＤＤＨそれぞれに対し、ＧＮＤクランプ回路を設け
ており、先に投入された電源電圧の過渡期間から、負電
圧が有効に発生されるまでの期間、確実に、負電圧出力
ノードを接地電圧レベルに固定することができ、その負
電圧出力ノードがフローティング状態となるのを防止す
ることができ、また寄生バイポーラトランジスタのベー
ス−エミッタ間が順バイアスされるのを防止することが
でき、電源投入シーケンスにかかわらず、確実に、ラッ
チアップ現象を抑制することができる。

【０１２４】［実施の形態４］図１０は、この発明の実
施の形態４に従う負電圧発生回路の構成を概略的に示す
図である。この図１０に示す負電圧発生回路の構成にお
いては、ロジック電源電圧ＶＤＤＬに従って負電圧を発
生するＶＤＤＬ用ＶＢＢ発生回路１５が、ＶＤＤＨ用Ｐ
ＯＲ発生回路４からのメモリ電源投入検出信号／ＰＯＲ
ＨがＬレベルのときのみ動作可能とされる。メモリ電源
電圧投入検出信号／ＰＯＲＨがＨレベルとなると、ＶＤ
ＤＬ用ＶＢＢ発生回路１５は、その負電圧発生動作が停
止される。この場合には、メモリ電源電圧ＶＤＤＨに従
って負電圧を発生するＶＤＤＨ用ＶＢＢ発生回路２が、
負電圧発生動作を行なう。ＶＤＤＨ用ＶＢＢ発生回路２
は、メモリ電源電圧ＶＤＤＨに従って負電圧生成動作を
行なう。

【０１２５】ロジック電源電圧ＶＤＤＬが、メモリ電源
電圧ＶＤＤＨよりも先に投入された場合には、メモリ電
源投入検出信号／ＰＯＲＨはＬレベルを維持するため、
ＶＤＤＬ用ＶＢＢ発生回路１５が動作し、負電圧出力ノ
ード７に、負電圧を生成する。この場合に、ロジック電
源電圧ＶＤＤＬが先に投入されていても、バイアス電圧
ＶＢＢが負電圧レベルに駆動され、負電圧出力ノード７
はフロティング状態とはならないため、ラッチアップ現
象は抑制される。

【０１２６】続いて、メモリ電源電圧ＶＤＤＨが投入さ
れると、ＶＤＤＨ用ＰＯＲ発生回路４からのメモリ電源
投入検出信号／ＰＯＲＨが所定期間経過後に、Ｈレベル
となる。応じて、ＶＤＤＬ用ＶＢＢ発生回路１５が、負
電圧発生動作を停止する。一方、ＶＤＤＨ用ＶＢＢ発生
回路２が有効に負電圧生成動作を実行する。

【０１２７】これにより、ＶＤＤＬ用ＶＢＢ発生回路１
５およびＶＤＤＨ用ＶＢＢ発生回路２がともに動作し、
この基板バイアス電圧ＶＢＢが、必要以上に深い電圧レ
ベルとなるのを防止し、不必要に、消費電力が消費され
るのを防止する。また、スタンバイ時において、ＶＤＤ
Ｈ用ＶＢＢ発生回路２のみが動作するため、スタンバイ
電流を低減することができる。

【０１２８】図１１は、図１０に示すＶＤＤＬ用ＶＢＢ
発生回路１５の構成の一例を概略的に示す図である。図
１１において、ＶＤＤＬ用ＶＢＢ発生回路１５は、ロジ
ック電源電圧ＶＤＤＬを動作電源電圧として受け、メモ
リ電源投入検出信号／ＰＯＲＨがＬレベルのときに発振
動作を行なう発振回路１５ａと、発振回路１５ａの出力
する発振信号ＯＳＣに従ってチャージポンプ動作を行な
って、負電圧を負電圧出力ノード７に生成するチャージ
ポンプ１５ｂを含む。このチャージポンプ１５ｂも、動
作電源電圧として、ロジック電源電圧ＶＤＤＬを受け
る。

【０１２９】発振回路１５ａは、たとえば、奇数段のリ
ング状に接続されるリングオシレータで構成され、初段
のインバータに代えて、メモリ電源投入検出信号／ＰＯ
ＲＨと最終段のインバータの出力信号を受けるＮＯＲ回
路が用いられる。メモリ電源電圧投入検出信号／ＰＯＲ
ＨがＨレベルとなると、この初段のＮＯＲ回路の出力信
号がＬレベルに固定され、リングオシレータの発振動作
が停止される。

【０１３０】以上のように、この発明の実施の形態４に
従えば、ロジック電源電圧に従って負電圧を発生する回
路を、メモリ電源投入検出信号が活性状態のときのみ動
作可能としており、基板バイアスが深くなるのを防止す
るとともに、消費電流を低減することができる。

【０１３１】［実施の形態５］図１２は、この発明の実
施の形態５に従う内部電圧発生回路ＩＮＶＧに含まれる
負電圧発生回路の構成を概略的に示す図である。この図
１２に示す負電圧発生回路の構成においては、図２に示
す負電圧発生回路に含まれるＶＤＤＬ用ＶＢＢ発生回路
１に代えて、図１０に示すＶＤＤＬ用ＶＢＢ発生回路１
５が用いられる。この図１２に示す負電圧発生回路の他
の構成は、図２に示す負電圧発生回路の構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。

【０１３２】この図１２に示す負電圧発生回路の構成に
おいては、ＶＤＤＬ用ＶＢＢ発生回路１５は、ＶＤＤＨ
用ＰＯＲ発生回路４からのパワーオンリセット信号（電
源投入検出信号）／ＰＯＲＨがＬレベルのときにのみイ
ネーブルされて負電圧ＶＢＢを生成する。電源投入検出
信号／ＰＯＲＨがＨレベルとなると、このＶＤＤＬ用Ｖ
ＢＢ発生回路１５の動作が停止され、ＶＤＤＨ用ＶＢＢ
発生回路２が負電圧発生動作を行なう。ＶＤＤＨ用ＶＢ
Ｂ発生回路２は、メモリ電源電圧ＶＤＤＨに従って負電
圧生成動作を実行する。したがって、図１２に示す構成
の場合、図２に示す負電圧発生回路の効果に加えて、図
１０に示す負電圧発生回路の効果を得ることができる。

【０１３３】［実施の形態６］図１３は、この発明の実
施の形態６に従う負電圧発生回路の構成を概略的に示す
図である。この負電圧発生回路は、先の実施の形態１か
ら５と同様、内部電圧発生回路ＩＮＶＧに含まれる。

【０１３４】この図１３に示す負電圧発生回路の構成に
おいては、図１２に示す負電圧発生回路の構成に加え
て、さらに、ＶＤＤＨ用ＰＯＲ発生回路４からの電源投
入検出信号／ＰＯＲＨに応答して負電圧出力ノード７を
接地電圧レベルにクランプするＶＤＤＨ用ＧＮＤクラン
プ回路１１が設けられる。この図１３に示す負電圧発生
回路の他の構成は、図１２に示す負電圧発生回路の構成
と同じであり、対応する部分には同一参照番号を付し、
その詳細説明は省略する。

【０１３５】ＶＤＤＨ用ＧＮＤクランプ回路１１の構成
は、図８に示すＶＤＤＨ用ＧＮＤクランプ回路１１と同
じであり、その具体的構成は、図９に示す構成と同様の
構成を用いて実現される。

【０１３６】この図１３に示す負電圧発生回路の構成の
場合、ＶＤＤＬ用ＧＮＤクランプ回路６が、電源投入検
出信号／ＰＯＲＬおよび／ＰＯＲＨがともに活性状態の
ときに、負電圧出力ノード７を接地電圧レベルにクラン
プする。一方、ＶＤＤＨ用ＧＮＤクランプ回路１１は、
メモリ電源投入検出信号／ＰＯＲＨがＬレベルのとき
に、負電圧出力ノード７を接地電圧レベルにクランプす
る。したがって、電源電圧ＶＤＤＬおよびＶＤＤＨの投
入シーケンスにかかわらず、この電源電圧の投入直後の
過渡期間においては、負電圧出力ノード７は、ＶＤＤＬ
用ＧＮＤクランプ回路６またはＶＤＤＨ用ＧＮＤクラン
プ回路１１により、接地電圧レベルに固定され、フロー
ティング状態または不安定な電圧状態となるのが防止さ
れる。

【０１３７】したがって、電源投入シーケンスにかかわ
らず、確実に、電源投入の過渡期間において負電圧出力
ノード７がフローティング状態となるのを防止でき、寄
生バイポーラトランジスタのベース−エミッタ間が順バ
イアスされるのを防止することができ、ラッチアップ現
象を抑制できる。

【０１３８】また、メモリ電源電圧ＶＤＤＨが投入され
て安定化し、メモリ電源投入検出信号／ＰＯＲＨがＨレ
ベルとなると、ＶＤＤＬ用ＶＢＢ発生回路１５が非活性
状態に保持される。したがって、先の実施の形態４およ
び５と同様、消費電流を低減することができ、また基板
バイアス電圧ＶＢＢが、必要以上に深い負電位レベルに
駆動されるのを防止することができ、応じて消費電流を
低減することができる。

【０１３９】また、メモリ電源電圧ＶＤＤＨが投入され
ると、ＶＤＤＨ用ＶＢＢクランプ回路１１が負電圧出力
ノード７を接地電圧レベルにクランプする。ロジック電
源電圧ＶＤＤＬが先に投入された場合、所定期間経過後
にロジック電源投入検出信号／ＰＯＲＬがＨレベルに立
上がり、ＶＤＤＬ用クランプ回路６によるクランプ動作
が終了する。このメモリ電源電圧ＶＤＤＨの投入に応答
しメモリ電源投入検出信号／ＰＯＲＨが所定期間Ｌレベ
ルとなり、ＶＤＤＨ用ＧＮＤクランプ回路１１がクラン
プ動作を行なう。

【０１４０】ＶＤＤＬ用ＶＢＢ発生回路１５により負電
圧が生成されており、このＶＤＤＨ経路用ＧＮＤクラン
プ回路１１の経路において貫通電流が流れるが、このＶ
ＤＤＬ用ＶＢＢ発生回路１５の電荷供給能力を小さくす
ることにより、このクランプ回路１１における貫通電流
を充分に小さくすることはできる。メモリ電源投入検出
信号／ＰＯＲＨがＨレベルに立上がると、ＶＤＤＬ用Ｖ
ＢＢ発生回路１５は、負電圧生成動作を停止し、また、
ＶＤＤＨ用ＧＮＤクランプ回路１１もクランプ動作を停
止し、ＶＤＤＨ用ＶＢＢ発生回路２により安定に負電圧
が生成される。

【０１４１】この構成においても、負電圧出力ノード７
が電源投入の過渡時においてフロティング状態となるの
を防止することができ、ラッチアップ現象が生じるのを
防止することができる。

【０１４２】［変更例］図１４は、この発明の実施の形
態６に従う負電圧発生回路の変更例の構成を概略的に示
す図である。この図１４に示す負電圧発生回路は、図８
に示す負電圧発生回路と以下の点において異なってい
る。すなわち、ＶＤＤＬ用ＶＢＢ発生回路１５が、ＶＤ
ＤＬ用ＶＢＢ発生回路１に代えて用いられる。ＶＤＤＬ
用ＶＢＢ発生回路１５は、メモリ電源投入検出信号／Ｐ
ＯＲＨがＬレベルのときにイネーブルされて、ロジック
電源電圧ＶＤＤＬの投入後、負電圧を発生する。この図
１４に示す負電圧発生回路の他の構成は、図１２に示す
負電圧発生回路の構成と同じであり、対応する部分には
同一参照番号を付し、その詳細説明は省略する。

【０１４３】この図１４に示す負電圧発生回路の構成に
おいて、ロジック電源電圧ＶＤＤＬが先に投入された場
合、ＶＤＤＬ用ＧＮＤクランプ回路１０により、負電圧
出力ノード７が、所定期間（ロジック電源電圧投入検出
信号／ＰＯＲＬが活性状態の期間）、接地電圧レベルに
固定される。一方、メモリ電源電圧ＶＤＤＨが、先に投
入された場合には、ＶＤＤＨ用ＧＮＤクランプ回路１１
により、メモリ電源投入検出信号／ＰＯＲＨが活性状態
の間、負電圧出力ノード７が接地電圧レベルにクランプ
される。

【０１４４】したがって、電源投入シーケンスにかかわ
らず、負電圧出力ノード７がフローティング状態となる
のを防止することができ、寄生バイポーラトランジスタ
Ｑ２のベース−エミッタ間が順バイアスされるの防止す
ることができ、ラッチアップ現象を確実に抑制すること
ができる。また、メモリ電源投入検出信号／ＰＯＲＨが
Ｈレベルとなると、ＶＤＤＬ用ＶＢＢ発生回路１５は、
負電圧発生動作が禁止されるため、負電圧発生のための
消費電流を低減することができ、応じてスタンバイ電流
を低減することができる。

【０１４５】以上のように、この発明の実施の形態６に
従えば、電源投入シーケンスにかかわらず、負電圧出力
ノードを、この電源電圧変化の過渡期において接地電圧
レベルに固定（クランプ）し、かつメモリ電源電圧が安
定化すると、ＶＤＤＬ用ＶＢＢ発生回路の動作を停止さ
せており、電源投入シーケンスにかかわらずラッチアッ
プ現象を確実に抑制することができ、かつ消費電流を低
減することができる。また、加えて、基板バイアス電圧
ＶＢＢが、より深い負電位レベルに駆動されるのを防止
でき、応じて消費電流を低減することができる。

【０１４６】［実施の形態７］図１５は、この発明の実
施の形態７に従う負電圧発生回路の構成を概略的に示す
図である。この図１５に示す負電圧発生回路において
は、負電圧出力ノード７に対し、基板バイアス電圧ＶＢ
Ｂが、所定電圧レベル以上に浮き上がるのを防止するた
めのクランプ回路２０が設けられる。このクランプ回路
２０は、ゲート、ドレインおよびバックゲートが負電圧
出力ノード７に接続されかつそのソースが接地ノードに
接続されるＮチャネルＭＯＳトランジスタ２０ａで構成
される。

【０１４７】このＭＯＳトランジスタ２０ａは、しきい
値電圧Ｖｔｈを有し、負電圧出力ノード７からのバイア
ス電圧ＶＢＢが、しきい値電圧Ｖｔｈ以上に上昇するの
を防止する。この負電圧出力ノード７に対しては、図１
に示す実施の形態１と同様、ＶＤＤＬ用ＶＢＢ発生回路
１およびＶＤＤＨ用ＶＢＢ発生回路２が設けられる。

【０１４８】ＭＯＳトランジスタ２０ａは、ゲートおよ
びドレインおよびバックゲートが相互接続されており、
ダイオードとして動作する。したがって、負電圧出力ノ
ード７の電圧レベルが、このＭＯＳトランジスタ２０ａ
のしきい値電圧Ｖｔｈ以上となると、ＭＯＳトランジス
タ２０ａが導通し、バイアス電圧ＶＢＢの電圧レベルを
低下させる。。

【０１４９】一方、この負電圧出力ノード７の電圧レベ
ルが、ＭＯＳトランジスタ２０ａのしきい値電圧Ｖｔｈ
よりも低くなると、ＭＯＳトランジスタ２０ａは非導通
状態を維持する。したがって、このクランプ回路２０に
より、負電圧出力ノード７の電圧レベルが、しきい値電
圧Ｖｔｈレベル以上に上昇するのを防止することができ
る。

【０１５０】この負電圧出力ノード７は、図４０に示す
不純物領域１０５１に結合されており、したがって、こ
のＭＯＳトランジスタ２０ａのしきい値電圧Ｖｔｈが、
寄生バイポーラトランジスタＱ２の順方向降下電圧Ｖｂ
ｅ以下であれば、寄生バイポーラトランジスタＱ２が導
通するのを防止することができ、ラッチアップ現象を抑
制することができる。

【０１５１】この寄生バイポーラトランジスタＱ２のベ
ース−エミッタ間順方向降下電圧Ｖｂｅが、Ｐウェル１
０５０とＮ型不純物領域１０５２の間の拡散電位であ
り、このＭＯＳトランジスタ２０ａのしきい値電圧Ｖｔ
ｈと同程度とすることができ、また、このＭＯＳトラン
ジスタ２０ａの基板領域（バックゲート）とソース不純
物領域の不純物濃度を調整することにより、そのしきい
値電圧Ｖｔｈを寄生バイポーラトランジスタＱ２のベー
ス−エミッタ間順方向降下電圧Ｖｂｅ、すなわちＰＮ接
合拡散電位よりも低くすることができ、確実に、寄生バ
イポーラトランジスタＱ２が導通するのを防止すること
ができる。

【０１５２】なお、ＭＯＳトランジスタ２０ａのバック
ゲートと不純物領域の間のＰＮ接合によりダイオードが
形成されており、その拡散電位φ以上にバイアス電圧Ｖ
ＢＢが上昇すると、このＭＯＳトランジスタ２０ａが導
通する。通常拡散電位φはしきい値電圧Ｖｔｈよりも低
いため、バイアス電圧ＶＢＢを、しきい値電圧Ｖｔｈよ
りも低い電位レベルにクランプする事ができ、確実に寄
生バイポーラトランジスタのベースーエミッタ間が順バ
イアスされるのを防止する事ができる。特に拡散電位φ
は、基板領域と不純物領域の間のＰＮ接合により与えら
れ、寄生バイポーラトランジスタのベース−エミッタ間
領域の順方向降下電圧とほぼ同程度であり、このダイオ
ード接続されたＭＯＳトランジスタをクランプ素子とし
て利用する事により、確実に、寄生バイポーラトランジ
スタが導通するのを防止する事ができる。

【０１５３】なお、図１５に示す構成においては、Ｎチ
ャネルＭＯＳトランジスタがダイオード接続されてクラ
ンプ素子として用いられている。しかしながら、ダイオ
ード接続されたＰチャネルＭＯＳトランジスタがクラン
プ素子として用いられても良い。

【０１５４】以上のように、この発明の実施の形態７に
従えば、１個のＭＯＳトランジスタを負電圧出力ノード
の上限電圧をクランプする素子として利用しており、電
源投入シーケンスにかかわらず、寄生バイポーラトラン
ジスタがサイリスタ動作をするのを防止することがで
き、確実にラッチアップ現象を抑制することができる。
また、単に、１つのＭＯＳトランジスタを用いているだ
けであり、回路面積を低減することができる。

【０１５５】［実施の形態８］図１６は、この発明の実
施の形態８に従う負電圧発生回路の構成を概略的に示す
図である。図１６において負電圧発生回路は、メモリ電
源電圧ＶＤＤＨに従ってバイアス電圧ＶＢＢを発生する
ＶＤＤ用ＶＢＢ発生回路２と、メモリ電源電圧ＶＤＤＨ
の投入を検出するＶＤＤＨ用ＰＯＲ発生回路４と、ＶＤ
ＤＨ用ＰＯＲ発生回路４からのメモリ電源投入検出信号
／ＰＯＲＨが活性状態（Ｌレベル）のとき負電圧出力ノ
ード７を接地電圧レベルにクランプするＶＤＤＬ用ＧＮ
Ｄクランプ回路２１を含む。このＶＤＤＬ用ＧＮＤクラ
ンプ回路２１は、ロジック電源電圧ＶＤＤＬを、一方動
作電源電圧として受ける。

【０１５６】ＶＤＤＬ用ＧＮＤクランプ回路２１の具体
的構成は、図９に示すＶＤＤＬ用ＧＮＤクランプ回路１
０の構成と同じである。次に、この図１６に示す負電圧
発生回路の動作を図１７に示すタイミング図を参照して
説明する。なお、以下の説明において、ＶＤＤＨ用ＶＢ
Ｂ発生回路２が、メモリ電源投入検出信号／ＰＯＲＨの
非活性化に応答して、負電圧生成動作を行なう場合の動
作について説明する。しかしながら、このＶＤＤＨ用Ｖ
ＢＢ発生回路２は、メモリ電源電圧ＶＤＤＨに従って負
電圧を生成しても良い。この場合においては、メモリ電
源電圧ＶＤＤＨが安定化されると、ＶＤＤＨ用ＶＢＢ発
生回路２が有効に負電圧生成動作を行なう。

【０１５７】時刻Ｔ０においてロジック電源電圧ＶＤＤ
Ｌが投入される。このときまだ、メモリ電源電圧ＶＤＤ
Ｈは投入されていない。この状態においては、メモリ電
源電圧投入検出信号／ＰＯＲＨはＬレベルであり、ＶＤ
ＤＬ用ＧＮＤクランプ回路２１が動作し、この負電圧出
力ノード７の電圧ＶＢＢを、接地電圧レベルに固定す
る。

【０１５８】時刻Ｔ１においてメモリ電源電圧ＶＤＤＨ
が投入され、時刻Ｔ２において、メモリ電源投入検出信
号／ＰＯＲＨがＨレベルに立上がる。このメモリ電源投
入検出信号／ＰＯＲＨの立上がりに応答して、ＶＤＤＬ
用ＧＮＤクランプ回路２１がクランプ動作を停止する。
一方、ＶＤＤＨ用ＶＢＢ発生回路２は、この時刻Ｔ２か
ら、安定なメモリ電源電圧に従って有効に負電圧発生動
作を開始し、負電圧出力ノード７の電圧レベルを低下さ
せる。したがって、このロジック電源電圧ＶＤＤＬが、
メモリ電源電圧ＶＤＤＨよりも先に投入された場合にお
いても、ＶＤＤＨ用ＶＢＢ発生回路２が有効に負電圧を
生成するまでの過渡期間、負電圧出力ノード７を接地電
圧レベルに固定する。これにより、負電圧出力ノード７
が、ロジック電源電圧ＶＤＤＬが先に投入された場合に
おいてフローティング状態となるのは確実に抑制され、
ラッチアップ現象を防止することができる。

【０１５９】次に、図１８を参照して、メモリ電源電圧
ＶＤＤＨが、ロジック電源電圧ＶＤＤＬよりも先に投入
された場合の動作について説明する。図１８において、
時刻Ｔ０において、メモリ電源電圧ＶＤＤＨが投入さ
れ、時刻Ｔ２において、メモリ電源投入検出信号／ＰＯ
ＲＨがＨレベルに立上がる。ＶＤＤＬ用ＧＮＤクランプ
回路２１は、このＬレベルのメモリ電源投入検出信号／
ＰＯＲＨに従ってクランプ動作がイネーブルされる。

【０１６０】しかしながら、ロジック電源電圧ＶＤＤＬ
はまだ投入されていないため、このＶＤＤＬ用ＧＮＤク
ランプ回路２１において、図９に示すＰチャネルＭＯＳ
トランジスタ１０ａは、十分にオン状態とならず、図９
に示す内部ノード１０ｄが、ＰチャネルＭＯＳトランジ
スタ１０ａのしきい値電圧の絶対値｜Ｖｔｈｐ｜レベル
にクランプされる。この状態において、内部ノード１０
ｄの電圧レベルが最大、ロジック電源ノードの電圧レベ
ルよりも、ＰチャネルＭＯＳトランジスタ１０ａのしき
い値電圧の絶対値｜Ｖｔｈｐ｜だけ高い電圧レベルに設
定される。したがって、クランプ用のＮチャネルＭＯＳ
トランジスタ１０ｃが、ほぼオン状態とオフ状態の中間
状態となり、負電圧出力ノード７の電圧レベルが、接地
電圧レベルよりも浮き上がるのを防止することができ
る。

【０１６１】負電圧出力ノード７が負電圧レベルに駆動
されると、このＶＤＤＬ用ＧＮＤクランプ回路２１のク
ランプトランジスタがオフ状態となり、ＶＤＤＨ用ＶＢ
Ｂ発生回路２の負電圧生成動作に対しては影響は及ぼさ
ない。

【０１６２】時刻Ｔ２において、メモリ電源投入検出信
号／ＰＯＲＨがＨレベルに立上がると、ＶＤＤＨ用ＶＢ
Ｂ発生回路２が安定なメモリ電源電圧に従って動作して
有効に負電圧生成動作を実行し、負電圧出力ノード７の
電圧レベルを低下させる。この後、ロジック電源電圧Ｖ
ＤＤＬが投入されても、既に、ＶＤＤＬ用ＧＮＤクラン
プ回路２１のクランプ動作は禁止されており、このＶＤ
ＤＨ用ＶＢＢ発生回路２の負電圧発生動作に対し、何
ら、ロジック電源電圧ＶＤＤＬは、影響を及ぼさない。

【０１６３】したがって、このメモリ電源電圧投入検出
信号／ＰＯＲＨがＬレベルのときに、電源ノイズによ
り、ロジック電源ノードの電圧レベルが上昇した場合、
このＶＤＤＬ用ＧＮＤクランプ回路２１において、内部
ノード１０ｄが、このノイズレベルに応じて上昇し、応
じてクランプ用のＭＯＳトランジスタ１０ｃが導通し、
負電圧出力ノード７は、接地電圧レベルに保持される。
したがって、このようなロジック電源ノードに対し電源
ノイズが発生した場合においても、確実に、負電圧出力
ノード７を接地電圧レベルに固定でき、図４０に示す寄
生バイポーラトランジスタＱ２のベース−エミッタ間が
順方向にバイアスされるのを確実に防止することができ
る。

【０１６４】以上のように、この発明の実施の形態８に
従えば、メモリ電源電圧に従って負電圧を発生する回路
を設け、かつメモリ電源電圧投入検出信号が活性状態の
とき、この負電圧出力ノードを接地電圧レベルにクラン
プするクランプ回路へ、ロジック電源電圧を与えてお
り、ロジック電源電圧が先に投入されても確実に、負電
圧出力ノードを接地電圧レベルに固定することができ、
ラッチアップ現象を抑制することができる。また、負電
圧発生回路の構成要素数も低減することができ、応じて
回路レイアウト面積および消費電流を低減することがで
きる。

【０１６５】なお、ＶＤＤＬ用ＧＮＤクランプ回路２１
において、このレベル変換用のＰチャネルＭＯＳトラン
ジスタのしきい値電圧の絶対値を、負電圧出力ノードク
ランプ用のＮチャネルＭＯＳトランジスタのしきい値電
圧よりも十分大きくすることにより、ＶＤＤＨ用ＶＢＢ
発生回路２がメモリ電源投入検出信号に応答して負電圧
生成動作を行なう場合においても、確実に、負電圧出力
ノードを、メモリ電源電圧が先に投入された場合におい
ても、接地電圧レベルにクランプすることができる。

【０１６６】［実施の形態９］図１９は、この発明の実
施の形態９に従う負電圧発生回路の構成を概略的に示す
図である。図１９に示す負電圧発生回路は、以下の点に
おいて、図１６に示す負電圧発生回路の構成と異なって
いる。すなわち、メモリ電源投入検出信号／ＰＯＲＨの
活性化時、負電圧出力ノード７を接地電圧レベルに固定
するＶＤＤＨ用ＧＮＤクランプ回路１１が、ＶＤＤＬ用
ＧＮＤクランプ回路２１と並列に設けられる。他の構成
は、図１６に示す構成と同じであり、対応する部分には
同一参照番号を付し、その詳細説明は省略する。

【０１６７】ＶＤＤＨ用ＧＮＤクランプ回路１１は、そ
の構成は、図９に示すＧＮＤクランプ回路の構成と同様
である。

【０１６８】この図１９に示す負電圧発生回路におい
て、メモリ電源電圧ＶＤＤＨが、ロジック電源電圧ＶＤ
ＤＬよりも先に投入された場合、メモリ電源電圧投入検
出信号／ＰＯＲＨがＬレベルの間、ＶＤＤＨ用ＧＮＤク
ランプ回路１１により、負電圧出力ノード７を、接地電
圧レベルに保持することができる。一方、ロジック電源
電圧ＶＤＤＬが、メモリ電源電圧ＶＤＤＨよりも先に投
入された場合には、ＶＤＤＬ用ＧＮＤクランプ回路２１
により、負電圧出力ノード７が、接地電圧レベルに保持
される。したがって、電源電圧ＶＤＤＬおよびＶＤＤＨ
の投入シーケンスにかかわらず、この先に投入された電
源電圧の遷移期間中においては、確実に負電圧出力ノー
ド７を接地電圧レベルに保持することができ、ＶＤＤＨ
用ＶＢＢ発生回路２が有効に動作し、負電圧出力ノード
７に負電圧が生成されるまでの期間、確実に、負電圧出
力ノード７を接地電圧レベルに固定することができ、ラ
ッチアップ現象を、電源投入シーケンスにかかわらず確
実に抑制することができる。

【０１６９】以上のように、この発明の実施の形態９に
従えば、メモリ電源投入検出信号の活性状態の間、ＶＤ
ＤＬ用ＧＮＤクランプ回路およびＶＤＤＨ用ＧＮＤクラ
ンプ回路をともに動作させるように構成しており、メモ
リ電源電圧に従って負電圧を有効に発生させるまでの過
渡期間、確実に、電源投入シーケンスにかかわらず負電
圧出力ノードを接地電圧レベルに保持することができ、
ラッチアップ現象を電源投入シーケンスにかかわらず確
実に抑制することができる。

【０１７０】［実施の形態１０］図２０は、この発明の
実施の形態１０に従う内部電圧発生回路の構成を概略的
に示す図である。図２０においては、この内部電圧発生
回路ＩＮＶＧに含まれる、昇圧電圧ＶＰＰを発生する昇
圧電圧発生回路の構成を概略的に示す。

【０１７１】図２０において、この昇圧電圧発生回路
は、ロジック電源電圧ＶＤＤＬに従って昇圧電圧ＶＰＰ
を高電圧出力ノード３７に生成するＶＤＤＬ用ＶＰＰ発
生回路３１と、メモリ電源電圧ＶＤＤＨに従って、昇圧
ＶＰＰを、高電圧出力ノード３７に生成するＶＤＤＨ用
ＶＰＰ発生回路３２を含む。これらのＶＰＰ発生回路３
１および３２は、キャパシタを利用してチャージポンプ
動作を行なって、対応の電源電圧ＶＤＤＬおよびＶＤＤ
Ｈから昇圧電圧ＶＰＰを生成する。

【０１７２】この図２０に示す昇圧電圧発生回路の構成
において、ロジック電源電圧ＶＤＤＬが、メモリ電源電
圧ＶＤＤＨよりも先に投入された場合、ＶＤＤＬ用ＶＰ
Ｐ発生回路３１により、ロジック電源電圧ＶＤＤＬに従
って昇圧電圧ＶＰＰを生成することができる。したがっ
て、図４０に示す構成において、不純物領域１０４１
（ウェル電位固定ノードｎ１）の電圧レベルを、不純物
領域１０４２の電圧レベルよりも高くすることができ、
寄生ダイオードＤ１を非導通状態に保持でき、応じて寄
生バイポーラトランジスタＱ１のベース−エミッタ間が
順方向にバイアスされるのを防止することができる。こ
れにより、寄生バイポーラトランジスタＱ１およびＱ２
による寄生サイリスタが点弧されることはない。したが
って、ロジック電源電圧ＶＤＤＬを、メモリ電源電圧Ｖ
ＤＤＨよりも先に投入しても、ラッチアップ現象を抑制
することができる。

【０１７３】メモリ電源電圧ＶＤＤＨが先に投入された
場合には、ロジック電源電圧ＶＤＤＬは、接地電圧レベ
ルであり、同様、寄生バイポーラトランジスタＱ１のベ
ース−エミッタ間を逆バイアス状態に保持することがで
き、また、寄生サイリスタがオン状態となるのを防止で
き、ラッチアップ現象を抑制することができる。

【０１７４】なお、昇圧電圧ＶＰＰを発生する回路３１
および３２においても、特に断らない限り、対応の電源
電圧の投入に従ってチャージポンプ動作を行なって昇圧
電圧を発生する。

【０１７５】以上のように、この発明の実施の形態１０
に従えば、ロジック電源電圧およびメモリ電源電圧それ
ぞれに従って昇圧電圧ＶＰＰを発生する回路を設けてお
り、電源投入シーケンスにかかわらず、確実にラッチア
ップ現象を抑制することができる。

【０１７６】［実施の形態１１］図２１は、この発明の
実施の形態１１に従う内部電圧発生回路ＩＮＶＧに含ま
れる昇圧電圧発生回路（以下、単に昇圧電圧発生回路と
称す）の構成を概略的に示す図である。図２１におい
て、昇圧電圧発生回路は、図２０に示すＶＤＤＬ用ＶＰ
Ｐ発生回路３１およびＶＤＤＨ用ＶＰＰ発生回路３２に
加えて、さらに、ロジック電源電圧ＶＤＤＬの投入を検
出し、ロジック電源投入検出信号／ＰＯＲＬを生成する
ＶＤＤＬ用ＰＯＲ発生回路３３と、メモリ電源電圧ＶＤ
ＤＨの投入を検出し、該検出結果に従ってメモリ電源投
入検出信号／ＰＯＲＨを生成するＶＤＤＨ用ＰＯＲ発生
回路３４と、電源投入検出信号／ＰＯＲＬおよび／ＰＯ
ＲＨを受けるＮＯＲ回路３５と、ＮＯＲ回路３５の出力
信号に従って選択的に昇圧電圧出力ノード３７を、ロジ
ック電源電圧ＶＤＤＬレベルにプリチャージするＶＤＤ
Ｌプリチャージ回路３６を含む。

【０１７７】ＮＯＲ回路３５およびＶＤＤＬプリチャー
ジ回路３６は、動作電源電圧として、ロジック電源電圧
ＶＤＤＬを受ける。ＶＤＤＬプリチャージ回路３６は、
ＮＯＲ回路３５の出力信号がＨレベルのとき、すなわち
電源投入検出信号／ＰＯＲＬおよび／ＰＯＲＨがともに
Ｌレベルのときに、プリチャージ動作を行なう。次に、
この図２１に示す昇圧電圧発生回路の動作を、図２２お
よび図２３に示すタイミング図を参照して説明する。

【０１７８】まず、図２２を参照して、メモリ電源電圧
ＶＤＤＨが、ロジック電源電圧ＶＤＤＬよりも先に投入
された場合の動作について説明する。

【０１７９】時刻Ｔ１０において、メモリ電源電圧ＶＤ
ＤＨが投入され、その電圧レベルが上昇する。ロジック
電源電圧ＶＤＤＬは投入されていないため、ロジック電
源電圧投入検出信号／ＰＯＲＬはＬレベルである。この
状態において、ＮＯＲ回路３５の入力へは、Ｌレベルの
信号が与えられる。しかしながら、ロジック電源電圧Ｖ
ＤＤＬは、Ｌレベルであり、このＮＯＲ回路３５の出力
信号はＬレベルであり、ＶＤＤＬプリチャージ回路３６
は、プリチャージ動作は行なわない。

【０１８０】この状態において、時刻Ｔ１１において、
メモリ電源投入検出信号／ＰＯＲＨがＨレベルに立上が
り、ＶＤＤＨ用ＶＰＰ発生回路３２が、安定なメモリ電
源電圧ＶＤＤＨに従って、有効に昇圧電圧発生動作を行
ない、昇圧電圧ＶＰＰの電圧レベルが、メモリ電源電圧
ＶＤＤＨよりも高い電圧レベルに保持される。

【０１８１】時刻Ｔ１２において、ロジック電源電圧Ｖ
ＤＤＬが与えられ、時刻Ｔ１３において、ロジック電源
電圧投入検出信号／ＰＯＲＬがＨレベルに立上がる。こ
の状態において、ロジック電源電圧ＶＤＤＬが時刻Ｔ１
２において投入されても、そのときには、メモリ電源投
入検出信号／ＰＯＲＨはＨレベルであり、ＮＯＲ回路３
５の出力信号はＬレベルであり、ＶＤＤＬプリチャージ
回路３６のプリチャージ動作は禁止される。したがっ
て、確実に、高電圧出力ノード３７に発生する昇圧電圧
ＶＰＰの電圧レベルを、ＶＤＤＨ用ＶＰＰ発生回路３２
により、昇圧し、またＶＤＤＬ用ＶＰＰ発生回路３１
が、ロジック電源電圧ＶＤＤＬが投入されると、昇圧動
作を行なう。ロジック電源電圧ＶＤＤＬが安定化すると
ロジック電源電圧投入検出信号／ＰＯＲＬがＨレベルと
なる。

【０１８２】従って、この状態においては、ＶＰＰ発生
回路３１および３２が昇圧電圧ＶＰＰを生成する。

【０１８３】ここで、負電圧発生回路の場合と同様、こ
れらのＶＰＰ発生回路３１および３２は、対応の電源電
圧ＶＤＤＬおよびＶＤＤＨが投入されると、その投入さ
れた電源電圧に従って、昇圧動作を行なうように構成さ
れる。電源電圧ＶＤＤＬおよびＶＤＤＨが不安定な期
間、昇圧電圧生成動作は不安定となる。この電源電圧の
過渡期間において有効に昇圧電圧が生成されるまで高電
圧出力ノード３７を所定の電圧レベルに保持することに
より、図４０に示す寄生バイポーラトランジスタＱ１の
ベース−エミッタ間が順バイアスされるのを防止するこ
とができ、寄生サイリスタが導通するのを防止すること
ができる。

【０１８４】この電源電圧の投入に従って昇圧電圧生成
動作を行なうことにより、安定な電源電圧に従って昇圧
電圧を生成して急激に昇圧電圧ＶＰＰの電圧レベルが変
化するのを防止する。これにより結合ノイズなどによる
悪影響を防止し、安定に昇圧電圧ＶＰＰを所定の電圧レ
ベルにまで駆動する。

【０１８５】次に、図２３を参照して、ロジック電源電
圧ＶＤＤＬが、メモリ電源電圧ＶＤＤＨよりも先に投入
された場合の動作について説明する。

【０１８６】時刻Ｔ１５において、ロジック電源電圧Ｖ
ＤＤＬが投入され、その電圧レベルが上昇する。ロジッ
ク電源投入検出信号／ＰＯＲＬは、Ｌレベルであり、ま
た、メモリ電源電圧ＶＤＤＨは投入されていないため、
メモリ電源投入検出信号／ＰＯＲＨもＬレベルである。
したがって、ＮＯＲ回路３５の出力信号が、このロジッ
ク電源電圧ＶＤＤＬの電圧レベル上昇に応じてその電圧
レベルが上昇し、ＶＤＤＬプリチャージ回路３６がプリ
チャージ動作を行ない。高電圧出力ノード３７の昇圧電
圧ＶＰＰの電圧レベルを、ロジック電源電圧ＶＤＤＬレ
ベルにプリチャージする。

【０１８７】時刻Ｔ１６において、ロジック電源投入検
出信号／ＰＯＲＬがＨレベルに立上がり、ＶＤＤＬ用Ｖ
ＰＰ発生回路３１が、有効に昇圧電圧発生動作を行な
い、高電圧出力ノード３７の昇圧電圧ＶＰＰの電圧レベ
ルを、所定の電圧レベルまで上昇させる。このときに
は、ＮＯＲ回路３５の出力信号は、ロジック電源電圧投
入検出信号／ＰＯＲＬの立上がりに応答してＬレベルと
なり、ＶＤＤＬプリチャージ回路３６のプリチャージ動
作は停止される。したがって、確実に、高電圧出力ノー
ドの電圧ＶＰＰを所定の昇圧電圧レベルにまで駆動する
ことができる。

【０１８８】時刻Ｔ１７において、メモリ電源電圧ＶＤ
ＤＨが投入され、時刻Ｔ１８において、メモリ電源電圧
投入検出信号／ＰＯＲＨがＨレベルに立上がる。これに
より、昇圧電圧ＶＰＰが、２つのＶＰＰ発生回路３１お
よび３２により、安定に生成される。

【０１８９】時刻Ｔ１５から時刻Ｔ１６の期間、高電圧
出力ノード３７は、ロジック電源電圧ＶＤＤＬレベルに
保持される。したがって、図４０に示すウェル電位固定
ノードｎ１が、ロジック電源電圧ＶＤＤＬレベルであ
り、ダイオード素子Ｄ１のアノードおよびカソード間の
電圧差はなく、寄生ダイオードＤ１をオフ状態に保持す
ることができる。また、Ｎウェル１０４０内において、
寄生バイポーラトランジスタＱ１のベース電極ノードｎ
２は、ほぼ、ロジック電源電圧ＶＤＤＬレベルであり、
この寄生バイポーラトランジスタＱ１のベース−エミッ
タ間が順方向にバイアスされるのを防止することができ
る（Ｎウェル１０４０が、ＶＤＤＬプリチャージ回路３
６により、ロジック電源電圧ＶＤＤＬレベルにプリチャ
ージされるため）。したがって、このロジック電源電圧
ＶＤＤＬが、メモリ電源電圧ＶＤＤＨよりも先に投入さ
れた場合においても、確実に、寄生バイポーラトランジ
スタＱ１がオン状態となるのを防止でき、ラッチアップ
現象を確実に抑制することができる。

【０１９０】なお、以下の説明において、ＶＰＰ発生回
路３１および３２は、特に断らない限り、対応の電源投
入検出信号と独立に対応の電源電圧に従って昇圧電圧生
成動作を行なう。従って、対応の電源電圧が所定電圧
（しきい値電圧レベル）以上に上昇しない場合において
は、チャージポンプ動作が行なわれず、また続いてチャ
ージポンプ動作が行なわれる場合、対応の電源電圧の電
圧レベルが不充分であれば、不充分な電荷供給動作が行
なわれ、不安定な昇圧動作が行われる。以下の説明にお
いて、有効に昇圧電圧を生成するという動作は、チャー
ジポンプ動作が安定に行なわれて昇圧電圧が生成される
状態を示す。

【０１９１】図２４は、図２１に示すＶＤＤＬプリチャ
ージ回路３６の構成の一例を示す図である。図２４にお
いて、ＶＤＤＬプリチャージ回路３６は、ＮＯＲ回路３
５の出力信号がＨレベルのときにイネーブルされて所定
の周期で発振動作を行なう発振回路３６ａと、発振回路
３６ａの出力信号に従ってチャージポンプ動作を行な
い、ロジック電源電圧ＶＤＤＬよりも高い電圧を生成す
るチャージポンプ３６ｂと、チャージポンプ３６ｂの出
力電圧に従って選択的に導通し、ロジック電源ノードの
ロジック電源電圧ＶＤＤＬを、導通時高電圧出力ノード
３７に伝達するＮチャネルＭＯＳトランジスタ３６ｃを
含む。

【０１９２】発振回路３６ａおよびチャージポンプ３６
ｂは、ロジック電源電圧ＶＤＤＬを動作電源電圧として
受ける。このチャージポンプ３６ｂは、通常のキャパシ
タを利用するチャージポンプ回路で構成され、ＭＯＳト
ランジスタ３６ｃのゲート容量をロジック電源電圧ＶＤ
ＤＬよりも高い電圧レベルに駆動する。このチャージポ
ンプ３６ｂは、ＭＯＳトランジスタ３６ｃのゲート容量
を充電することを要求されるだけであり、その電荷供給
能力は十分小さくすることができ、消費電流は十分小さ
くすることができる。チャージポンプ３６ｂは、ＭＯＳ
トランジスタ３６ｃのゲート電圧を、ＶＤＤＬ＋Ｖｔｈ
ｎの電圧レベルに駆動する。ここで、Ｖｔｈｎは、ＭＯ
Ｓトランジスタ３６ｃのしきい値電圧である。これによ
り、高電圧出力ノード３７に、ロジック電源電圧ＶＤＤ
Ｌを伝達することができる。

【０１９３】チャージポンプ３６ｂは、非活性化時、そ
の出力電圧が接地電圧レベルまたはロジック電源電圧Ｖ
ＤＤＬレベルに維持される。したがって、このＭＯＳト
ランジスタ３６ｃは、高電圧出力ノード３７に、昇圧電
圧ＶＰＰが生成され、その電圧レベルが上昇する場合に
は、オフ状態を維持し、高電圧出力ノード３７から、ロ
ジック電源ノードへ、電流が流れるのを防止する。

【０１９４】なお、この図２４に示す構成において、Ｎ
ＯＲ回路３５の出力信号がＬレベルとなると、ＭＯＳト
ランジスタ３６ｃのゲートロジック電源ノードに結合す
るＰチャネルＭＯＳトランジスタがさらに設けられても
よい。昇圧電圧ＶＰＰがロジック電源電圧ＶＤＤＬより
も高い電圧レベルに駆動されるとき、このＭＯＳトラン
ジスタ３６ｃをオフ状態とでき、また、そのゲート−ド
レイン間の電圧を小さくすることができ、ＭＯＳトラン
ジスタ３６ｃの耐用特性を十分保証することができる。
これに代えて、ＮＯＲ回路３５の出力信号を受けるイン
バータと、このインバータの出力信号に従って、ＭＯＳ
トランジスタ３６ｃのゲートを接地電圧レベルに固定す
るＮチャネルＭＯＳトランジスタとがさらに設けられて
もよい。このインバータは、ロジック電源電圧ＶＤＤＬ
を動作電源電圧として受ける。

【０１９５】［変更例］図２５は、この発明の実施の形
態１１の変更例の構成を概略的に示す図である。図２５
に示す昇圧電圧発生回路の構成においては、メモリ電源
電圧ＶＤＤＨが、メモリ電源投入検出信号／ＰＯＲＨに
代えて、ＮＯＲ回路３５へ与えられる。他の構成は、図
２１に示す構成と同じであり、対応する部分には同一参
照番号を付し、その詳細説明は省略する。

【０１９６】この図２５に示す構成においても、ロジッ
ク電源電圧ＶＤＤＬが、メモリ電源電圧ＶＤＤＨよりも
先に投入された場合には、ＮＯＲ回路３５およびＶＤＤ
Ｌプリチャージ回路３６により、高電圧出力ノード３７
をロジック電源電圧ＶＤＤＬレベルにプリチャージする
ことができ、また、メモリ電源電圧ＶＤＤＨが先に投入
された場合には、ＶＤＤＬプリチャージ回路３６が非動
作状態であり、その出力段のＭＯＳトランジスタ３６ｃ
は、ゲートおよびソースがロジック電源電圧ＶＤＤＬを
受けているため接地電圧レベルとなり、高電圧出力ノー
ド３７のプリチャージ動作は行なわれず、ＶＤＤＨ用Ｖ
ＰＰ発生回路３２が、高電圧出力ノード３７に昇圧電圧
を生成する動作に対し悪影響を及ぼすのを防止すること
ができる。ＶＤＤＨ用ＶＰＰ発生回路３２がメモリ電源
電圧ＶＤＤＨに従って有効に昇圧電圧生成動作を行なっ
て、高電圧出力ノード３７の電圧レベルを上昇させる。

【０１９７】以上のように、この発明の実施の形態１１
に従えば、ロジック電源電圧が先に投入された場合に
は、昇圧電圧が安定に発生されるまで、この高電圧出力
ノードを、ロジック電源電圧レベルにプリチャージする
ように構成しており、ロジック電源電圧が先に投入され
た場合においても、確実に寄生バイポーラトランジスタ
をオフ状態に維持することができ、ラッチアップ現象を
抑制することができる。

【０１９８】［実施の形態１２］図２６は、この発明の
実施の形態１２に従う昇圧電圧発生回路の構成を概略的
に示す図である。この図２６に示す昇圧電圧発生回路
は、図２１に示す昇圧電圧発生回路と以下の点において
異なっている。すなわち、ＶＤＤＬ用ＰＯＲ発生回路３
３からのロジック電源投入検出信号／ＰＯＲＬがＬレベ
ルのとき高電圧出力ノード３７をロジック電源電圧ＶＤ
ＤＬレベルにプリチャージするＶＤＤＬプリチャージ回
路４０と、ＶＤＤＨ用ＰＯＲ発生回路３４からのメモリ
電源投入検出信号／ＰＯＲＨがＬレベルのときに高電圧
出力ノード３７を、メモリ電源電圧ＶＤＤＨレベルにプ
リチャージするＶＤＤＨプリチャージ回路４１とが設け
られる。これらのプリチャージ回路４０および４１を、
図２１に示すＮＯＲ回路３５およびＶＤＤＬプリチャー
ジ回路３６に代えて利用する。

【０１９９】この図２６に示す昇圧電圧発生回路の構成
の場合、ロジック電源電圧ＶＤＤＬが先に投入された場
合には、ＶＤＤＬプリチャージ回路４０により、高電圧
出力ノード３７が、ロジック電源電圧ＶＤＤＬレベルに
プリチャージされる。ロジック電源電圧ＶＤＤＬ投入
後、ＶＤＤＬ用ＶＰＰ発生回路３１により、有効に昇圧
動作が行なわれるまでの期間、高電圧出力ノード３７を
ロジック電源電圧ＶＤＤＬレベルに保持する。

【０２００】一方、メモリ電源電圧ＶＤＤＨが先に投入
された場合には、メモリ電源投入検出信号／ＰＯＲＨが
Ｌレベルの間、ＶＤＤＨプリチャージ回路４１により、
高電圧出力ノード３７が、メモリ電源電圧ＶＤＤＨレベ
ルにプリチャージされ、このＶＤＤＨ用ＶＰＰ発生回路
３２が、有効に昇圧電圧を発生するまでの期間、この高
電圧出力ノード３７がフローティング状態となるのを防
止する。

【０２０１】したがって、ロジック電源電圧ＶＤＤＬお
よびメモリ電源電圧ＶＤＤＨの投入シーケンスにかかわ
らず、その高電圧出力ノード３７がフローティング状態
となるのを防止でき、応じて図４０に示す寄生バイポー
ラトランジスタＱ１のベース−エミッタ間が順方向にバ
イアスされるのを防止することができ、電源投入シーケ
ンスにかかわらず確実に、ラッチアップ現象を抑制する
ことができる。

【０２０２】図２７は、図２６に示すＶＤＤＬプリチャ
ージ回路４０およびＶＤＤＨプリチャージ回路４１の構
成の一例を示す図である。図２７において、これらのプ
リチャージ回路４０および４１は同一構成を有し、それ
らに与えられる電源投入検出信号および電源電圧が異な
るだけであり、ＶＤＤＬプリチャージ回路４０の構成を
示し、ＶＤＤＨプリチャージ回路４１の構成について
は、括弧内において対応の電源電圧および電源投入検出
信号を示す。

【０２０３】図２７において、ＶＤＤＬプリチャージ回
路４０は、ロジック電源投入検出信号／ＰＯＲＬがＬレ
ベルのときに発振動作を行なう発振回路４０ａと、発振
回路４０ａの発振信号に従ってキャパシタを利用するチ
ャージポンプ動作を行ないロジック電源電圧ＶＤＤＬよ
りも高い電圧を生成するチャージポンプ４０ｂと、チャ
ージポンプ４０ｂの出力電圧に従って、選択的に導通
し、ロジック電源ノードのロジック電源電圧ＶＤＤＬを
高電圧出力ノード３７に伝達するＮチャネルＭＯＳトラ
ンジスタ４０ｃを含む。

【０２０４】発振回路４０ａは、偶数段の縦続接続され
るインバータＩＶと、このインバータＩＶの最終段のイ
ンバータの出力信号とロジック電源投入検出信号／ＰＯ
ＲＬとを受けるＮＯＲ回路ＮＧと、インバータ列の最終
段のインバータＩＶの出力信号を反転してチャージポン
プ４０ｂへ与えるインバータＩＶＧを含む。

【０２０５】発振回路４０ａおよびチャージポンプ回路
４０ｂは、動作電源電圧としてロジック電源電圧ＶＤＤ
Ｌを受ける。

【０２０６】ロジック電源投入検出信号／ＰＯＲＬがＬ
レベルのとき、ＮＯＲ回路ＮＧは、インバータとして動
作する。したがって、このロジック電源電圧ＶＤＤＬの
電圧レベルの上昇に従って、ＮＯＲ回路ＮＧおよびイン
バータＩＶの列によりリングオシレータが形成され、所
定の周期で発振動作を行ない、インバータＩＶＧを介し
て、波形整形された発振信号がチャージポンプ４０ｂへ
与えられる。

【０２０７】チャージポンプ４０ｂは、発振回路４０ａ
からの発振信号に従ってチャージポンプ動作を行なっ
て、ロジック電源電圧ＶＤＤＬよりも高い電圧を生成し
て、ＭＯＳトランジスタ４０ｃのゲートへ与える。この
ＭＯＳトランジスタ４０ｃはチャージポンプ４０ｂから
のチャージポンプ電圧に従って導通し、高電圧出力ノー
ド３７に、ロジック電源電圧ＶＤＤＬを伝達する。

【０２０８】ロジック電源投入検出信号／ＰＯＲＬがＨ
レベルとなると、ＮＯＲ回路ＮＧの出力信号がＬレベル
に固定され、発振回路４０ａの発振動作が停止され、チ
ャージポンプ４０ｂもチャージポンプ動作を停止する。
このときには、ＶＤＤＬ用ＶＰＰ発生回路３１により、
昇圧動作が有効に行なわれて、高電圧出力ノード３７か
らの昇圧電圧ＶＰＰが、ロジック電源電圧ＶＤＤＬより
も高い電圧レベルとなる。したがって、チャージポンプ
４０ｂの出力電圧が、ロジック電源電圧ＶＤＤＬレベル
であっても、ＭＯＳトランジスタ４０ｃはオフ状態とな
り、昇圧電圧ＶＰＰの電圧レベルに対し悪影響を及ぼさ
ない。

【０２０９】なお、この図２７に示すＶＤＤＬプリチャ
ージ回路４０の構成において、ロジック電源投入検出信
号／ＰＯＲＬの反転信号を利用して、ＭＯＳトランジス
タ４０ｃのゲートを接地ノードに接続するＮチャネルＭ
ＯＳトランジスタがさらに設けられてもよく、またロジ
ック電源投入検出信号／ＰＯＲＬの反転信号を利用し
て、ＭＯＳトランジスタ４０ｃのゲートをロジック電源
ノードに出力するＰチャネルＭＯＳトランジスタがさら
に設けられてもよい。

【０２１０】以上のように、この発明の実施の形態１２
に従えば、ロジック電源投入検出信号およびメモリ電源
投入検出信号それぞれに従って、高電圧出力ノードを、
ロジック電源電圧またはメモリ電源電圧レベルにプリチ
ャージするように構成している。したがって、先に投入
された電源電圧レベルに、この高電圧出力ノード３７の
電圧レベルをプリチャージすることができ、電源投入の
過渡時において昇圧電圧ＶＰＰの電圧レベルが不安定な
ときに、確実に高電圧出力ノードを所定電圧レベルに固
定することができる。これにより、電源投入シーケンス
にかかわらず、寄生バイポーラトランジスタＱ１を確実
にオフ状態に保持でき、ラッチアップ現象を電源投入シ
ーケンスにかかわらず、確実に抑制することができる。

【０２１１】［実施の形態１３］図２８は、この発明の
実施の形態１３に従う昇圧電圧発生回路の構成を概略的
に示す図である。図２８において、昇圧電圧発生回路
は、メモリ電源電圧ＶＤＤＨから昇圧電圧ＶＰＰを生成
するＶＤＤＨ用ＶＰＰ発生回路３２と、メモリ電源電圧
ＶＤＤＨの投入を検出するＶＤＤＨ用ＰＯＲ発生回路３
４と、メモリ電源投入検出信号／ＰＯＲＨがＬレベルの
ときにイネーブルされ、ロジック電源電圧ＶＤＤＬに従
って昇圧電圧ＶＰＰを発生するＶＤＤＬ用ＶＰＰ発生回
路４５を含む。ＶＰＰ発生回路３２は、メモリ電源投入
検出信号／ＰＯＲＨと独立に、メモリ電源電圧ＶＤＤＨ
に従って高電圧出力ノード３７に昇圧電圧ＶＰＰを生成
する。

【０２１２】この図２８に示す昇圧電圧発生回路の構成
においては、ロジック電源電圧ＶＤＤＬが、メモリ電源
電圧ＶＤＤＨよりも先に投入された場合、メモリ電源投
入検出信号／ＰＯＲＨはＬレベルであるため、ＶＤＤＬ
用ＶＰＰ発生回路４５が動作し、ロジック電源電圧ＶＤ
ＤＬに従って高電圧出力ノード３７に昇圧電圧ＶＰＰを
生成する。次いで、メモリ電源電圧ＶＤＤＨが投入され
ると、ＶＤＤＨ用ＶＰＰ発生回路３２が、このメモリ電
源電圧ＶＤＤＨに従って昇圧動作を行なう。メモリ電源
電圧ＶＤＤＨの投入から所定期間が経過しメモリ電源電
圧ＶＤＤＨが安定化すると、ＶＤＤＨ用ＰＯＲ発生回路
３４からのメモリ電源投入検出信号／ＰＯＲＨがＨレベ
ルとなり、ＶＤＤＬ用ＶＰＰ発生回路４５が、昇圧電圧
発生動作を停止する。したがって、この状態において
は、ＶＤＤＨ用ＶＰＰ発生回路３２により、昇圧電圧Ｖ
ＰＰが生成される。

【０２１３】一方、メモリ電源電圧ＶＤＤＨがロジック
電源電圧ＶＤＤＬよりも先に投入された場合には、ＶＤ
ＤＨ用ＶＰＰ発生回路３２が、このメモリ電源電圧ＶＤ
ＤＨに従って昇圧電圧ＶＰＰを生成する。メモリ電源電
圧ＶＤＤＨが、安定化すると、メモリ電源投入検出信号
／ＰＯＲＨがＨレベルとなり、ＶＤＤＬ用ＶＰＰ発生回
路４５をディスエーブル状態に設定する。したがって、
この後、ロジック電源電圧ＶＤＤＬが投入されても、こ
のＶＤＤＬ用ＶＰＰ発生回路４５は昇圧動作が停止され
ており、昇圧電圧ＶＰＰは、ＶＤＤＨ用ＶＰＰ発生回路
３２により生成される。

【０２１４】この図２８に示す昇圧電圧発生回路の構成
においても、ロジック電源電圧ＶＤＤＬが、メモリ電源
電圧ＶＤＤＨよりも先に投入された場合には、このメモ
リ電源電圧ＶＤＤＨが安定化するまで、ＶＤＤＬ用ＶＰ
Ｐ発生回路４５により昇圧電圧ＶＰＰを生成しており、
したがって、高電圧出力ノード３７がフローティング状
態または不安定な状態となるのを防止でき、確実にラッ
チアップ現象が生じるのを防止することができる。

【０２１５】また、メモリ電源電圧ＶＤＤＨが安定化す
ると、昇圧電圧ＶＰＰは、ＶＤＤＨ用ＶＰＰ発生回路３
２により生成されるだけであり、このＶＤＤＬ用ＶＰＰ
発生回路４５の消費電流を低減することができ、応じて
スタンバイ電流を低減することができる。また、ＶＤＤ
Ｈ用ＶＰＰ発生回路３２のみを用いて、昇圧電圧ＶＰＰ
を生成しており、この昇圧電圧ＶＰＰが不必要に高くな
るのを防止することができ、不必要に高い昇圧電圧を生
成することが抑制され、応じて消費電流がまた低減され
る。

【０２１６】なお、この図２８に示す昇圧電圧発生回路
の構成の場合、ＶＰＰ発生回路３２および４５は、それ
ぞれ電源電圧ＶＤＤＨおよびＶＤＤＬの投入に従って昇
圧動作を行なって昇圧電圧ＶＰＰを生成している。しか
しながら、このＶＤＤＨ用ＶＰＰ発生回路３２の昇圧電
圧発生動作を、メモリ電源投入検出信号／ＰＯＲＨがＨ
レベルとなるとイネーブルするように構成されてもよ
い。

【０２１７】以上のように、この発明の実施の形態１３
に従えば、ロジック電源電圧に従って昇圧電圧を発生す
る回路を、メモリ電源投入検出信号がＬレベルの期間の
み能動化しており、回路レイアウト面積および消費電流
を低減して確実にラッチアップ現象を抑制することがで
きる。

【０２１８】［実施の形態１４］図２９は、この発明の
実施の形態１４に従う昇圧電圧発生回路の構成を概略的
に示す図である。この図２９に示す昇圧電圧発生回路
は、図２１に示す昇圧電圧発生回路と以下の点において
異なっている。すなわち、ロジック電源電圧ＶＤＤＬに
従って昇圧電圧ＶＰＰを発生するＶＤＤＬ用ＶＰＰ発生
回路３１に代えて、メモリ電源投入検出信号／ＰＯＲＨ
がＬレベルのときのみ能動化されて、ロジック電源電圧
ＶＤＤＬに従って昇圧電圧ＶＰＰを発生するＶＤＤＬ用
ＶＰＰ発生回路４５が用いられる。この図２９に示す昇
圧電圧発生回路の他の構成は、図２１に示す昇圧電圧発
生回路の構成と同じであり、対応する部分には同一参照
番号を付し、その詳細説明は省略する。

【０２１９】この図２９に示す昇圧電圧発生回路の構成
においては、ＶＤＤＬ用ＶＰＰ発生回路４５は、ロジッ
ク電源電圧ＶＤＤＬが先に投入されたときにのみ、昇圧
電圧ＶＰＰを生成する。メモリ電源電圧ＶＤＤＨが投入
されて、メモリ電源投入検出信号／ＰＯＲＨがＨレベル
となると、このＶＤＤＬ用ＶＰＰ発生回路４５は、昇圧
電圧生成動作を停止する。したがって、この図２９に示
す昇圧電圧発生回路の場合、図２１に示す昇圧電圧発生
回路よりも、さらに消費電流を低減することができる。

【０２２０】また、図２１に示す昇圧電圧発生回路と同
様の効果を得ることができる。 ［実施の形態１５］図３０は、この発明の実施の形態１
５に従う昇圧電圧発生回路の構成を概略的に示す図であ
る。この図３０に示す昇圧電圧発生回路は、図２９に示
す昇圧電圧発生回路の構成と以下の点において異なって
いる。すなわち、ＶＤＤＨ用ＰＯＲ発生回路３４からの
メモリ電源投入検出信号／ＰＯＲＨがＬレベルのとき
に、高電圧出力ノード３７を、メモリ電源電圧ＶＤＤＨ
レベルにプリチャージするＶＤＤＨプリチャージ回路４
１がさらに設けられる。この図３０に示す昇圧電圧発生
回路の他の構成は、図２９に示す昇圧電圧発生回路の構
成と同じであり、対応する部分には同一参照番号を付
し、その詳細説明は省略する。

【０２２１】ロジック電源電圧ＶＤＤＬが、メモリ電源
電圧ＶＤＤＨよりも先に投入された場合には、ＶＤＤＬ
用ＶＰＰ発生回路４５が、ロジック電源電圧ＶＤＤＬに
従って、昇圧動作を行なって昇圧電圧ＶＰＰを高電圧出
力ノード３７に生成する。このとき、ロジック電源投入
検出信号／ＰＯＲＬおよびメモリ電源投入検出信号／Ｐ
ＯＲＨがともにＬレベルの期間、ＶＤＤＬプリチャージ
回路３６は、高電圧出力ノード３７を、ロジック電源電
圧ＶＤＤＬレベルにプリチャージする。ロジック電源投
入検出信号／ＰＯＲＬがＨレベルとなると、ＶＤＤＬプ
リチャージ回路３６は、プリチャージ動作を停止する。
一方、メモリ電源投入検出信号／ＰＯＲＨが依然Ｌレベ
ルの時には、ＶＤＤＬ用ＶＰＰ発生回路４５が昇圧動作
を行ない、この高電圧出力ノード３７の電圧レベルを上
昇させる。

【０２２２】メモリ電源電圧ＶＤＤＨが投入されると、
ＶＤＤＨ用ＶＰＰ発生回路３２が、このメモリ電源電圧
ＶＤＤＨに従って昇圧動作を行なう。メモリ電源投入検
出信号／ＰＯＲＨがＬレベルであるため、ＶＤＤＨプリ
チャージ回路４１が、プリチャージ動作を行ない、この
高電圧出力ノード３７を、メモリ電源電圧ＶＤＤＨレベ
ルにプリチャージする。

【０２２３】このときには、ＶＤＤＬ用ＶＰＰ発生回路
４５が、昇圧動作を行なっており、ＶＤＤＬ用ＶＰＰ発
生回路４５の発生する昇圧電圧ＶＰＰが、メモリ電源電
圧ＶＤＤＨよりも高い電圧レベルのときには、ＶＤＤＬ
用ＶＰＰ発生回路４５から、ＶＤＤＨプリチャージ回路
４１を介してメモリ電源ノードへ電流が流れる。しかし
ながら、このＶＤＤＬ用ＶＰＰ発生回路４５の電荷供給
能力が小さく、メモリ電源電圧ＶＤＤＨ投入時、この高
電圧出力ノード３７の電圧レベルが、ロジック電源電圧
ＶＤＤＬよりも少し高い電圧レベルであり、かつメモリ
電源電圧ＶＤＤＨよりも低い電圧レベルの場合には、こ
のＶＤＤＨプリチャージ回路４１は、ＶＤＤＬ用ＶＰＰ
発生回路４５の出力電圧の影響を受けることなく、確実
に、高電圧出力ノード３７を、メモリ電源電圧ＶＤＤＨ
レベルにプリチャージする。これにより不必要な貫通電
流が生じるのを防止することができる。

【０２２４】この時、ＶＤＤＨ用ＶＰＰ発生回路３２
が、メモリ電源電圧に従って昇圧動作を実行しているも
のの、メモリ電源電圧ＶＤＤＨの過渡期においては、そ
の昇圧動作は不安定であり、このＶＤＤＨプリチャージ
回路４１を用いて高電圧ノード３７の電圧レベルが不安
定な電圧レベルとなるのを防止する。

【０２２５】次いで、メモリ電源投入検出信号／ＰＯＲ
ＨがＨレベルとなると、ＶＤＤＬ用ＶＰＰ発生回路４５
が、昇圧動作を停止し、また、ＶＤＤＨプリチャージ回
路４１もプリチャージ動作を停止する。一方、ＶＤＤＨ
用ＶＰＰ発生回路３２が、安定なメモリ電源電圧ＶＤＤ
Ｈを利用して昇圧動作を行なって、高速で、昇圧電圧Ｖ
ＰＰを所定電圧レベルにまで上昇させる。

【０２２６】したがって、この図３０に示す構成の場
合、ロジック電源電圧ＶＤＤＬを先に投入した場合、こ
のＶＤＤＬ用ＶＰＰ発生回路４５の電荷駆動能力によっ
ては、ＶＤＤＨプリチャージ回路４１のプリチャージ動
作時に、電流がメモリ電源ノードへＶＤＤＨプリチャー
ジ回路回路４１を介して流れ込むことが考えられるもの
の、高電圧出力ノード３７を、確実に、ロジック電源電
圧ＶＤＤＬレベル以上に設定することができ、ラッチア
ップ現象を確実に抑制することができる。また、このよ
うな貫通電流は、ＶＤＤＬ用ＶＰＰ発生回路４５の電荷
供給能力を調整する事により充分に抑制する事ができ
る。また、ロジック電源電圧ＶＤＤＬとメモリ電源電圧
ＶＤＤＨの投入シーケンスにおいて、その時間差は、き
わめて短く、消費電流も、充分に小さくすることができ
る。

【０２２７】一方、メモリ電源電圧ＶＤＤＨが先にロジ
ック電源電圧よりも投入された場合には、ＶＤＤＨプリ
チャージ回路４１が、メモリ電源投入検出信号／ＰＯＲ
ＨがＬレベルの間、高電圧出力ノード３７を、メモリ電
源電圧ＶＤＤＨレベルにプリチャージする。その間、ロ
ジック電源電圧ＶＤＤＬは投入されていないため、ＶＤ
ＤＬプリチャージ回路３６は動作せず、また、ＶＤＤＬ
用ＶＰＰ発生回路４５も昇圧動作は行なわない。

【０２２８】このとき、ＶＤＤＨ用ＶＰＰ発生回路３２
が、メモリ電源電圧ＶＤＤＨに従って昇圧動作を行な
う。しかしながら、この電源投入時の過渡時において高
電圧出力ノード３７が不安定な電圧レベルになるを、Ｖ
ＤＤＬプリチャージ回路４１により高電圧出力ノード３
７をメモリ電源電圧ＶＤＤＨにプリチャージする事によ
り防止し、また、高電圧出力ノード３７をメモリ電源電
圧レベルにプリチャージする事により、ＶＤＤＨ用ＶＰ
Ｐ発生回路３２が有効に昇圧動作を行なう場合において
高速で高電圧出力ノード３７の電圧レベルを所望の高電
圧レベルにまで駆動する事ができる。

【０２２９】メモリ電源投入検出信号／ＰＯＲＨがＨレ
ベルとなると、ＶＤＤＬ用ＶＰＰ発生回路４５の昇圧動
作はディスエーブルされ、また、ＮＯＲ回路３５の出力
信号がＬレベルとなり、ＶＤＤＬプリチャージ回路３６
のプリチャージ動作もディスエーブルされる。したがっ
て、このメモリ電源投入検出信号／ＰＯＲＨがＨレベル
となると、安定なメモリ電源電源ＶＤＤを使用して、Ｖ
ＤＤＨ用ＶＰＰ発生回路３２が、高速で、この高電圧出
力ノード３７の昇圧電圧ＶＰＰを所定電圧レベルまで駆
動する。

【０２３０】したがって、この図３０に示す昇圧電圧発
生回路の構成においても、スタンバイ電流を低減でき、
また昇圧電圧ＶＰＰを不必要に昇圧する必要がなく、消
費電流を低減できる。

【０２３１】また、このＶＤＤＬプリチャージ回路３６
およびＶＤＤＨプリチャージ回路４１の構成において、
その内部のチャージポンプが発生するプリチャージ用Ｍ
ＯＳトランジスタ（４０ｃ）のゲート電圧のレベルを、
出力ＭＯＳトランジスタ（４０ｃ）のしきい値電圧分高
い電圧レベル（ＶＤＤＬ＋ＶｔｈまたはＶＤＤＨ＋Ｖｔ
ｈ）の電圧レベルに設定することにより、このＶＤＤＬ
プリチャージ回路３６およびＶＤＤＨプリチャージ回路
４１において、高電圧出力ノード３７の電圧レベルが、
ロジック電源電圧ＶＤＤＬまたはメモリ電源電圧ＶＤＤ
Ｈよりも高くなった場合には、この出力段のＭＯＳトラ
ンジスタをオフ状態にでき、電流の対応の電源ノードへ
の流入を防止することができる。

【０２３２】［変更例］図３１は、この発明の実施の形
態１５の変更例の構成を概略的に示す図である。この図
３１に示す昇圧電圧発生回路は、図３０に示す昇圧電圧
発生回路と以下の点においてその構成が異なっている。
すなわち、ＮＯＲ回路３５およびＶＤＤＬプリチャージ
回路３６に代えて、ロジック電源投入検出信号／ＰＯＲ
ＬがＬレベルのときに活性化され、高電圧出力ノード３
７をロジック電源電圧ＶＤＤＬレベルにプリチャージす
るＶＤＤＬプリチャージ回路４３が設けられる。この図
３１に示す昇圧電圧発生回路の他の構成は、図３０に示
す昇圧電圧発生回路の構成と同じであり、対応する部分
には同一参照番号を付し、その詳細説明は省略する。

【０２３３】この図３１に示す昇圧電圧発生回路の構成
において、ロジック電源電圧ＶＤＤＬが、先に投入され
た場合には、ロジック電源投入検出信号／ＰＯＲＬがＬ
レベルの期間、ＶＤＤＬプリチャージ回路４０が高電圧
出力ノード３７を、ロジック電源電圧ＶＤＤＬレベルに
プリチャージする。このとき、メモリ電源投入検出信号
／ＰＯＲＨはＬレベルであるため、ＶＤＤＬ用ＶＰＰ発
生回路４５が、ロジック電源電圧ＶＤＤＬに従って昇圧
動作を行なって、高電圧出力ノード３７に昇圧電圧ＶＰ
Ｐを生成する。次いで、メモリ電源電圧ＶＤＤＨが投入
されると、ＶＤＤＨ用ＶＰＰ発生回路３２が、このメモ
リ電源電圧ＶＤＤＨに従って昇圧動作を行なう。

【０２３４】メモリ電源電圧ＶＤＤＨの投入されその電
圧レベルが安定化するとまたはメモリ電源電圧ＶＤＤＨ
投入後所定時間が経過すると、メモリ電源投入検出信号
／ＰＯＲＨがＨレベルとなり、ＶＤＤＬ用ＶＰＰ発生回
路４５の昇圧動作が停止される。一方、このメモリ電源
投入検出信号／ＰＯＲＨがＬレベルの期間、ＶＤＤＨプ
リチャージ回路４１がプリチャージ動作を行なう。この
ときには、既に、ロジック電源投入検出信号／ＰＯＲＬ
はＨレベルに立上がっており、ＶＤＤＬプリチャージ回
路４０は、プリチャージ動作を停止している。このＶＤ
ＤＨプリチャージ回路４１は、ＶＤＤＨ用ＶＰＰ発生回
路３２が、過渡状態のメモリ電源電圧ＶＤＤＨに従って
昇圧動作を行なう場合、このメモリ電源電圧ＶＤＤＨが
安定化し、有効な昇圧動作を行なう時点まで、高電圧出
力ノード３７を、メモリ電源電圧ＶＤＤＨレベルにプリ
チャージする。このＶＤＤＨ用ＶＰＰ発生回路３２の有
効な昇圧動作が行なわれるまでの期間、高電圧出力ノー
ド３７をメモリ電源電圧ＶＤＤＨレベルにプリチャージ
して、高電圧出力ノード３７の電圧が不安定となるのを
防止する。

【０２３５】したがって、ＶＤＤＬ用ＶＰＰ発生回路４
５の昇圧動作により、この高電圧出力ノード３７の電圧
レベルが、メモリ電源電圧投入時においてメモリ電源電
圧ＶＤＤＨレベル以下の電圧レベルにまでプリチャージ
されていれば、ＶＤＤＨプリチャージ回路４１は確実
に、この高電圧出力ノード３７を、メモリ電源電圧ＶＤ
ＤＨレベルにプリチャージする。

【０２３６】また、たとえ、このＶＤＤＬ用ＶＰＰ発生
回路４５の昇圧動作により、高電圧出力ノード３７の昇
圧電圧ＶＰＰの電圧レベルが、メモリ電源電圧ＶＤＤＨ
レベルよりも高くなっている場合においても、先の図３
０に示す構成と同様、図２７に示す出力段のＭＯＳトラ
ンジスタのゲート電圧が、ＶＤＤＨ＋Ｖｔｈレベルに設
定されていれば、この出力段のＭＯＳトランジスタ（４
０ｃ）が導通するのを防止でき、ＶＤＤＬ用ＶＰＰ発生
回路４５の昇圧動作に悪影響を及ぼさない。また、この
場合には、ＶＤＤＨプリチャージ回路４１は、出力段の
ＭＯＳトランジスタ（４０ｃ）が、プリチャージは行な
わない。

【０２３７】一方、メモリ電源電圧ＶＤＤＨが先に投入
された場合には、このメモリ電源電圧ＶＤＤＨの過渡状
態時に、ＶＤＤＨプリチャージ回路４１がプリチャージ
動作を行なって、高電圧出力ノード３７を、メモリ電源
電圧ＶＤＤＨレベルにプリチャージする。メモリ電源電
圧ＶＤＤＨが安定化し、ＶＤＤＨ用ＶＰＰ発生回路３２
が、安定に昇圧動作を行なって昇圧電圧ＶＰＰを発生す
るときには、メモリ電源投入検出信号／ＰＯＲＨはＨレ
ベルとなり、ＶＤＤＨプリチャージ回路４１のプリチャ
ージ動作は停止される。

【０２３８】次いで、ロジック電源電圧ＶＤＤＬが投入
されると、ＶＤＤＬプリチャージ回路４０がこのロジッ
ク電源投入検出信号／ＰＯＲＬがＬレベルの期間、活性
化され、プリチャージ動作を行なおうとする。しかしな
がら、先に投入されたメモリ電源電圧に従って、高電圧
出力ノード３７は、ＶＤＤＨ用ＶＰＰ発生回路３２によ
り昇圧されており、ＶＤＤＬプリチャージ回路４０のプ
リチャージ動作は禁止され、高電圧出力ノード３７から
の昇圧電圧ＶＰＰに対するＶＤＤＬプリチャージ回路４
０のプリチャージ動作は影響を及ぼさない。

【０２３９】ロジック電源投入検出信号／ＰＯＲＬがＨ
レベルとなると、ＶＤＤＬプリチャージ回路４０はディ
スエーブル状態とされ、内部のチャージポンプが非活性
化され、出力駆動段のＭＯＳトランジスタは確実にオフ
状態とされる。

【０２４０】以上のように、この発明の実施の形態１５
に従えば、不安定な電源電圧に従って昇圧動作が行なわ
れる期間、電源投入検出信号に従って高電圧出力ノード
を所定の電圧レベルにプリチャージするように構成して
おり、高電圧出力ノードがフローティング状態または不
安定な電圧状態となるのを防止でき、確実に、寄生バイ
ポーラトランジスタをオフ状態として、ラッチアップ現
象を抑制することができる。

【０２４１】また、ロジック電源電圧を用いて昇圧電圧
を生成する回路を、メモリ電源投入検出信号のＬレベル
の期間のみ動作させるように構成しており、消費電流を
低減することができる。

【０２４２】［実施の形態１６］図３２は、この発明の
実施の形態１６に従う昇圧電圧発生回路の構成を示す図
である。この図３２に示す昇圧電圧発生回路は、図２０
に示す昇圧電圧発生回路の構成と以下の点において異な
っている。すなわち、高電圧出力ノード３７に対し、プ
リチャージ回路５０および５１が設けられる。プリチャ
ージ回路５０は、ゲート、ドレインおよびバックゲート
がロジック電源ノードに接続され、そのソースが、高電
圧出力ノード３７に接続されるＮチャネルＭＯＳトラン
ジスタ５０ａで構成される。一方、プリチャージ回路５
１は、ゲート、ドレインおよびバックゲートが、メモリ
電源ノードに接続されかつそのソースが、高電圧出力ノ
ード３７に接続されるＮチャネルＭＯＳトランジスタ５
１ａを含む。

【０２４３】これらのＭＯＳトランジスタ５０ａおよび
５１ａは、ダイオード接続されており、ダイオードモー
ドで動作する。プリチャージ回路５０は、ロジック電源
電圧ＶＤＤＬの投入時、この高電圧出力ノード３７の下
限電圧を、ＶＤＤＬ−Ｖｔｈｎの電圧レベルに設定し、
またプリチャージ回路５１は、メモリ電源電圧ＶＤＤＨ
の投入時、高電圧出力ノード３７の下限電圧値を、ＶＤ
ＤＨ−Ｖｔｈｎの電圧レベルに設定する。ここで、Ｖｔ
ｈｎは、ＭＯＳトランジスタ５０ａおよび５１ａのしき
い値電圧を示す。

【０２４４】高電圧出力ノード３７の昇圧電圧ＶＰＰ
が、昇圧動作により、電圧ＶＤＤＬ−Ｖｔｈｎ以上とな
ると、このＭＯＳトランジスタ５０ａは、オフ状態とな
り、またＭＯＳトランジスタ５１ａは、この高電圧出力
ノードの昇圧電圧ＶＰＰがＶＤＤＨ−Ｖｔｈｎ以上の電
圧レベルとなるとオフ状態となる。したがって、これら
のプリチャージ回路５０および５１は、それぞれ、先に
投入された電源電圧に従って、対応のＶＰＰ発生回路の
昇圧動作が不十分なときに、高電圧出力ノードを、対応
の電源電圧に応じた電圧レベルにプリチャージする。昇
圧動作が安定化し、この昇圧電圧ＶＰＰの電圧レベルが
対応の電源電圧レベルに応じた電圧レベルとなると、こ
れらのプリチャージ回路５０および５１は、非導通状態
となり、昇圧動作に悪影響は及ぼさない。

【０２４５】昇圧動作開始時において、高電圧出力ノー
ド３７を先に投入された電源電圧レベルにプリチャージ
することにより、高電圧出力ノード３７の電圧の昇圧動
作を補助することができ、高速で昇圧電圧ＶＰＰを所定
の電圧レベルに駆動することができる。また電源投入シ
ーケンスにかかわらず、高電圧出力ノード３７の電圧レ
ベルを先に投入された電源電圧に応じた電圧レベルにそ
の下限値を設定する事により、寄生バイポーラトランジ
スタＱ１のベ−ス−エミッタ間が順バイアスされるのを
防止する事ができる。

【０２４６】また、ＮチャネルＭＯＳトランジスタを下
限電圧クランプ素子として利用する事により、バックゲ
ート（基板領域）を対応の電源ノードに接続する事がで
き、バックゲートに昇圧電圧を印加する必要がなく、電
源投入時においてこれらの下限電圧クランプトランジス
タのバックゲートが、フロティング状態となるのを防止
する事ができ、確実に高電圧出力ノードを所定電圧レベ
ルにクランプする事ができる。

【０２４７】また、バックゲートを電源ノードに接続す
る事により、これらのＭＯＳトランジスタのＰＮ接合の
拡散電位によりクランプ電圧レベルを設定する事がで
き、そのしきい値電圧を利用する構成よりもさらにクラ
ンプ電圧レベルを高くする事ができ、より確実に寄生バ
イポーラトランジスタのベース−エミッタ間が順バイア
スされるのを防止する事ができる。

【０２４８】なお、図３２において、プリチャージ回路
５０および５１として、ＮチャネルＭＯＳトランジスタ
５０ａおよび５１ａが用いられている。しかしながら、
これらのプリチャージ回路５０および５１に対し、ダイ
オード接続されたＰチャネルＭＯＳトランジスタが用い
られてもよい。このプリチャージ回路５０および５１と
して、ダイオード接続されたＰチャネルＭＯＳトランジ
スタを利用する場合、高電圧出力ノード３７は、ＶＤＤ
Ｌ−Ｖｔｈｐの電圧レベルまたはＶＤＤＨ−Ｖｔｈｐの
電圧レベルにプリチャージされる（クランプされる）。

【０２４９】この図３２に示す昇圧電圧発生回路の構成
の場合、電源投入シーケンスにかかわらず、高電圧出力
ノード３７を、先に投入された電源電圧に応じた電圧レ
ベルにプリチャージすることができ、確実に、ラッチア
ップ現象を抑制することができる。また、各プリチャー
ジ回路を、１つのＭＯＳトランジスタで構成しており、
回路レイアウト面積を低減することができる。

【０２５０】［実施の形態１７］図３３は、この発明の
実施の形態１７に従う昇圧電圧発生回路の構成を概略的
に示す図である。この図３３に示す昇圧電圧発生回路
は、高電圧出力ノード３７へはＶＤＤＨ用ＶＰＰ発生回
路３４により電荷が供給されて、昇圧電圧ＶＰＰが生成
される。ロジック電源電圧ＶＤＤＬを受けるＶＤＤＬ用
ＶＰＰ発生回路は設けられない。

【０２５１】この昇圧電圧発生回路は、さらに、ＶＤＤ
Ｈ用ＶＰＰ発生回路３２からのメモリ電源投入検出信号
／ＰＯＲＨがＬレベルのときに、高電圧出力ノード３７
をロジック電源電圧ＶＤＤＬレベルにプリチャージする
ＶＤＤＬプリチャージ回路５５を含む。そのＶＤＤＬプ
リチャージ回路５５は、その構成は、図２７に示すプリ
チャージ回路の構成と同様である。

【０２５２】この図３３に示す昇圧電圧発生回路におい
ては、ロジック電源電圧ＶＤＤＬが、メモリ電源電圧Ｖ
ＤＤＨよりも先に投入された場合には、メモリ電源投入
検出信号／ＰＯＲＨがＬレベルであるため、ＶＤＤＬプ
リチャージ回路５５が、高電圧出力ノード３７を、ロジ
ック電源電圧ＶＤＤＬレベルにプリチャージする。次い
で、メモリ電源電圧ＶＤＤＨが投入されると、ＶＤＤＨ
用ＶＰＰ発生回路３４が、このメモリ電源電圧ＶＤＤＨ
に従って動作する。メモリ電源電圧ＶＤＤＨが安定化す
ると、メモリ電源投入検出信号／ＰＯＲＨがＨレベルと
なり、ＶＤＤＬプリチャージ回路５５のプリチャージ動
作が完了する。

【０２５３】メモリ電源電圧ＶＤＤＬ投入後、メモリ電
源電圧ＶＤＤＨに従って有効に昇圧動作が行なわれるま
での期間、先に投入されたロジック電源電圧ＶＤＤＬに
従って高電圧出力ノード３７の電圧レベルを保持する。
これにより、ロジック電源電圧ＶＤＤＬが先に投入され
た場合においても、高電圧出力ノード３７の電圧レベル
が不安定となるまたは所定電圧レベル以下に低下するの
を防止することができ、寄生バイポーラトランジスタＱ
１のベース−エミッタ間が順方向にバイアスされるのを
防止することができる。

【０２５４】ＶＤＤＨ用ＶＰＰ発生回路３４が、メモリ
電源電圧ＶＤＤＨに従って昇圧動作を行なう場合、メモ
リ電源電圧ＶＤＤＨの過渡状態時においては、ＶＤＤＨ
用ＶＰＰ発生回路３４に含まれる発振回路の発振信号
は、所定の電圧レベルの間で変化しておらず、過渡状態
であり、このＶＤＤＨ用ＶＰＰ発生回路３４の動作は不
安定である。この不安定な期間、ＶＤＤＬプリチャージ
回路５５により、高電圧出力ノード３７を、ロジック電
源電圧ＶＤＤＬレベルにプリチャージする。これによ
り、ロジック電源電圧ＶＤＤＬが先に投入された場合に
おいても、高電圧出力ノード３７は、過渡期間において
ロジック電源電圧ＶＤＤＬレベルにプリチャージされる
ため、図４０に示す寄生バイポーラトランジスタＱ１の
ベース−エミッタ間が、順方向にバイアスされるのを防
止でき、ラッチアップ現象を確実に抑制することができ
る。

【０２５５】メモリ電源投入検出信号／ＰＯＲＨがＨレ
ベルとなると、ＶＤＤＨ用ＶＰＰ発生回路３４が、安定
化されたメモリ電源電圧ＶＤＤＨを用いて昇圧動作を行
なう。これにより、高電圧出力ノード３７の昇圧電圧Ｖ
ＰＰの電圧レベルがプリチャージ電圧レベルからさらに
上昇する。

【０２５６】メモリ電源電圧ＶＤＤＨが先に投入された
場合には、ＶＤＤＨ用ＶＰＰ発生回路３４が動作し、高
電圧出力ノード３７に対し電荷を供給する。メモリ電源
電圧ＶＤＤＨが所定電圧レベル以上となり、ＶＤＤＨ用
ＶＰＰ発生回路３４が有効に、昇圧動作を開始し、メモ
リ電源電圧ＶＤＤＨが安定化され、ＶＤＤＨ用ＶＰＰ発
生回路３４が安定に昇圧動作を行なうときには、メモリ
電源投入検出信号／ＰＯＲＨがＨレベルにある。したが
って、この後に、ロジック電源電圧ＶＤＤＬが投入され
ても、ＶＤＤＬプリチャージ回路５５は、プリチャージ
動作が禁止されており、確実に、ＶＤＤＨ用ＶＰＰ発生
回路３４は、高電圧出力ノード３７を所定の電圧レベル
にまで駆動する。この場合においても、メモリ電源電圧
ＶＤＤＨが先に投入された場合、ロジック電源電圧ＶＤ
ＤＬは接地電圧レベルであり、図４０に示す寄生バイポ
ーラトランジスタＱ１のベース−エミッタ間が順方向に
バイアスされるのを防止することができる。

【０２５７】この図３３に示す構成の場合、単に、メモ
リ電源電圧ＶＤＤＨを利用して昇圧電圧ＶＰＰを生成し
ており、ロジック電源電圧ＶＤＤＬを使用して昇圧電圧
ＶＰＰを生成するための回路は使用されていないため、
昇圧動作を行なう回路の数が低減され、回路レイアウト
面積が低減され、また消費電流も低減される。

【０２５８】［実施の形態１８］図３４は、この発明の
実施の形態１８に従う昇圧電圧発生回路の構成を概略的
に示す図である。この図３４に示す昇圧電圧発生回路の
構成は、以下の点で、図３３に示す昇圧電圧発生回路の
構成と異なる。すなわち、図３４に示す昇圧電圧発生回
路においては、ＶＤＤＬプリチャージ回路５５と並列
に、メモリ電源投入検出信号／ＰＯＲＨがＬレベルのと
きに高電圧出力ノード３７を、メモリ電源電圧ＶＤＤＨ
レベルへプリチャージするＶＤＤＨプリチャージ回路５
７がさらに設けられる。図３４に示す昇圧電圧発生回路
の他の構成は、図３３に示す昇圧電圧発生回路の構成と
同じであり、対応する部分には同一参照番号を付し、そ
の詳細説明は省略する。

【０２５９】この図３４に示す昇圧電圧発生回路におい
ては、メモリ電源電圧ＶＤＤＨが先に投入された場合、
ＶＤＤＨプリチャージ回路５７が、メモリ電源投入検出
信号／ＰＯＲＨがＬレベルの期間、高電圧出力ノード３
７を、メモリ電源電圧ＶＤＤＨレベルにプリチャージす
る。したがって、このメモリ電源電圧ＶＤＤＨが投入さ
れ、ＶＤＤＨ用ＶＰＰ発生回路の動作が過渡状態にあ
り、その出力電圧が不安定な期間、高電圧出力ノード３
７を、ＶＤＤＨプリチャージ回路５７により、メモリ電
源電圧ＶＤＤＨレベルにプリチャージして保持する。こ
れにより、高電圧出力ノード３７の電圧レベルを安定化
させ、電源投入後の過渡時における、ノイズなどによる
寄生バイポーラトランジスタＱ１の導通を防止する。

【０２６０】一方、ロジック電源電圧ＶＤＤＬが先に投
入された場合には、ＶＤＤＬプリチャージ回路５５によ
り、高電圧出力ノード３７を、ロジック電源電圧ＶＤＤ
Ｌレベルにプリチャージする。ＶＤＤＬプリチャージ回
路５５は、メモリ電源電圧ＶＤＤＨが投入され、ＶＤＤ
Ｈ用ＶＰＰ発生回路３４が、有効に昇圧動作を開始する
まで、プリチャージ動作を維持する。また、ＶＤＤＨプ
チャージ回路５７が、メモリ電源投入検出信号／ＰＯＲ
ＨがＬレベルであるため、プリチャ−ジ動作を行なう。
従って、この期間においては２つのプリチャージ回路５
５および５７２に従って高電圧出力ノード３７がプリチ
ャージされる。

【０２６１】これらのプリチャージ回路５５および５７
は、図２７に示すプリチャージ回路と同様の構成を有し
ており、ＶＤＤＬプリチャージ回路５５の出力段のトラ
ンジスタ（４０ｃ）のゲート電圧がＶＤＤＬ＋Ｖｔｈ程
度の電圧レベルであれば、メモリ電源電圧ＶＤＤＨの電
圧レベルが上昇し、ＶＤＤＨプリチャージ回路５７の出
力電圧レベルがＶＤＤＬプリチャージ回路５５の出力電
圧レベルよりも高くなっても、メモリ電源ノードからロ
ジック電源ノードへの電流が流入するのを防止すること
ができる。

【０２６２】メモリ電源投入検出信号／ＰＯＲＨがＨレ
ベルとなり、ＶＤＤＨ用ＶＰＰ発生回路３４が安定なメ
モリ電源電圧ＶＤＤＨに従って昇圧動作を開始したとき
には、その高電圧出力ノード３７は、ＶＤＤＨ用ＶＰＰ
発生回路３４により、所定の電圧レベルにまで駆動され
る。

【０２６３】したがって、この図３４に示す昇圧電圧発
生回路を用いた場合、電源投入シーケンスにかかわらず
確実に、高電圧出力ノード３７の電圧が安定に駆動され
るまで、高電圧出力ノード３７をロジック電源電圧また
はメモリ電源電圧レベルにプリチャージでき、確実に、
電源投入シーケンスにかかわらず、寄生バイポーラトラ
ンジスタＱ１のベース−エミッタ間が順バイアスされる
の防止することができ、ラッチアップ現象を抑制するこ
とができる。また、１つのＶＰＰ発生回路を利用してい
るだけであり、消費電流を低減することができる。

【０２６４】［実施の形態１９］図３５は、この発明の
実施の形態１９に従うＤＲＡＭマクロの要部の構成を概
略的に示す図である。図３５において、内部電圧発生回
路ＩＮＶＧにおいては、ロジック電源電圧ＶＤＤＬおよ
びメモリ電源電圧ＶＤＤＨに従って、負電圧（基板バイ
アス電圧）ＶＢＢを発生するＶＢＢ発生回路６０と、ロ
ジック電源電圧ＶＤＤＬとメモリ電源電圧ＶＤＤＨに従
って昇圧電圧ＶＰＰを発生するＶＰＰ発生回路６５を含
む。これらのＶＢＢ発生回路６０からの負電圧ＶＢＢお
よびＶＰＰ発生回路６５からの昇圧電圧ＶＰＰは、制御
回路ＣＴＬに含まれるロジックトランジスタの基板領域
へウェルバイアス（バックゲートバイアス）として与え
られる。

【０２６５】ＶＢＢ発生回路６０からの負電圧ＶＢＢ
は、メモリセルアレイＭＡの基板領域へ与えられる基板
バイアス電圧と同一電圧レベルであってもよく、また異
なる電圧レベルであってもよい。また、ＶＰＰ発生回路
６５の発生する昇圧電圧ＶＰＰは、図示しないロウデコ
ーダへ与えられるワード線駆動用の高電圧と同一電圧レ
ベルであってもよく、また異なる電圧レベルであっても
よい。

【０２６６】制御回路ＣＴＬにおいては、図示しないロ
ジックと同一製造工程で作成されたロジックトランジス
タが構成要素として用いられる。このロジックトランジ
スタは従って、しきい値電圧の絶対値の小さいローＶｔ
ｈトランジスタである。

【０２６７】ＶＢＢ発生回路６０およびＶＰＰ発生回路
６５は、それぞれ、先の実施の形態１から１８において
説明した回路構成のいずれかを備え、それぞれ、電源投
入時のラッチアップ現象を抑制する機構を備えており、
安定にバイアス電圧ＶＢＢおよびＶＰＰを生成して、制
御回路ＣＴＬ内のロジックトランジスタのバックゲート
へ与える。これにより、制御回路ＣＴＬのロジックトラ
ンジスタを、ラッチアップ現象を生じさせることなく安
定に動作させることができ、そのしきい値電圧の調整に
より、スタンバイ電流を低減することができ、製造コス
トおよび消費電流の小さな、安定に動作するＤＲＡＭマ
クロを実現することができる。

【０２６８】なお、上述の説明において、ロジックと混
載されるＤＲＡＭを一例として示している。しかしなが
ら、複数電源を用いるＣＭＯＳプロセスで形成される半
導体装置であれば、本発明は適用可能である。

【０２６９】

【発明の効果】以上のように、この発明に従えば、複数
電源で動作する半導体装置において、電源投入時、内部
電圧出力ノードがフローティング状態または不安定な状
態となるのを防止するように構成しており、電源投入
時、寄生バイポーラトランジスタが導通するのを防止で
き、ラッチアップ現象を確実に抑制することができる。

【０２７０】すなわち、第１および第２の電源電圧に従
ってそれぞれ、基板バイアス電圧を生成することによ
り、これらの電源電圧の投入シーケンスにかかわらず確
実に、この基板バイアス電圧ノードがフローティング状
態または不安定な状態となるのを防止でき、応じて、寄
生バイポーラトランジスタが導通するのを防止できる。

【０２７１】また、第１の電源電圧の投入検出信号の活
性化時、第２の基板バイアス電圧生成回路のバイアス電
圧生成動作を許容することにより、この第１の電源投入
検出信号の活性化時、第２のバイアス電圧生成回路で基
板バイアス電圧を生成することにより、ラッチアップ現
象の生じる可能性のある電源投入シーケンスで電源電圧
が印加された場合においても、寄生バイポーラトランジ
スタが導通状態となるのを防止でき、安定に、ラッチア
ップ現象を防止して基板バイアス電圧を生成することが
できる。

【０２７２】また、この第１の電源投入検出信号の活性
化時、第２の電源電圧を動作電源電圧として受けるクラ
ンプ回路により、基板バイアス電圧を接地電圧レベルに
設定することにより、ラッチアップ現象が生じる可能性
のある電源投入シーケンスで電源電圧が印加された場合
においても、バイアス電圧出力ノードがフロティング状
態または不安定な状態となるのを防止することができ、
寄生バイポーラトランジスタのベース−エミッタ間が順
方向にバイアスされるのを防止することができる。

【０２７３】また、第１の電源投入検出信号の活性化
時、第２のバイアス電圧生成回路のバイアス電圧生成動
作を許容することにより、ラッチアップ現象が生じる可
能性のあるシーケンスで電源電圧が印加された場合にお
いても、安定にラッチアップ現象を生じさせることな
く、基板バイアス電圧を生成することができる。

【０２７４】また、第１および第２の電源投入検出信号
に応答してそれぞれ、基板バイアス電圧を接地電圧レベ
ルにクランプする第１および第２のクランプ回路を設け
ることにより、電源投入シーケンスにかかわらず、負電
圧出力ノードが不安定な状態時において確実に基板バイ
アス電圧を、接地電圧レベルに保持することができ、寄
生バイポーラトランジスタが電源投入時オン状態へ駆動
されるのを防止できる。

【０２７５】また、このとき、第１の電源投入検出信号
の活性化時、この第２のバイアス電圧生成回路のバイア
ス電圧発生動作を許容することにより、寄生バイポーラ
トランジスタが導通する可能性のある時にのみ第２のバ
イアス電圧生成回路を動作させることができ、不必要
に、バイアス電圧生成回路が動作して電流を消費するの
を防止できる。

【０２７６】また、第１および第２の電源電圧の少なく
とも一方が投入されて安定化されるまで基板バイアス電
圧を接地電圧に設定することにより、不安定な状態にバ
イアス電圧出力ノードが置かれるのを防止しする事がで
き、バイアス電圧出力ノードに接続される基板内部ノー
ドの電位が変動し、寄生バイポーラトランジスタがオン
状態となるのを防止することができる。

【０２７７】また、基板バイアス電圧が所定電圧以上に
上昇するのを防止する回路を設けることにより、電源電
圧投入時において寄生バイポーラトランジスタのベース
−エミッタ間が順方向にバイアスされるのを確実に防止
することができる。

【０２７８】また、第１の電源電圧に従って基板バイア
ス電圧を生成し、この第１の電源電圧の投入時に、第２
の電源電圧で動作するクランプ回路を動作させて、基板
バイアス電圧を接地電圧レベルにクランプすることによ
り、第１の電源電圧が投入されて基板バイアス電圧が安
定に生成されるまで、この基板バイアス電圧を接地電圧
レベルにクランプすることができ、電源投入シーケンス
にかかわらず、基板バイアス電圧出力ノードが不安定と
なってその電圧レベルが変動するのを防止でき、応じて
寄生バイポーラトランジスタがオン状態となるのを防止
できる。また回路構成要素数を低減でき、消費電流およ
びレイアウト面積を低減することができる。

【０２７９】また、さらに、第１の電源電圧を受けて、
この電源投入検出信号の活性化時、基板バイアス電圧を
接地電圧レベルにクランプすることにより、確実に、電
源投入シーケンスにかかわらず、電源投入後の過渡時に
おいて、基板バイアス電圧を接地電圧レベルに固定で
き、寄生バイポーラトランジスタが電源投入時において
オン状態となるのを防止できる。

【０２８０】また、第１および第２の電源電圧に従って
それぞれ内部電圧を発生する回路を設けることにより、
電源投入シーケンスにかかわらず、確実に、内部電圧を
生成することができ、内部電圧ノードがフローティング
状態または電圧が不安定な状態となるのを防止できる。

【０２８１】また、第１の電源電圧の投入時、この電源
投入検出信号の活性化時のみ、第２の内部電圧生成回路
の動作を許容することにより、不必要に回路が動作し
て、消費電流が増大するのを抑制することができる。

【０２８２】また、第１の電源電圧の投入検出信号の活
性化時、内部信号の電源電圧を動作電源電圧として受け
る電圧設定回路により、この内部電圧を第２の電源電圧
レベルに設定することにより、電源投入シーケンスが変
更される場合においても、内部電圧を所定電圧レベルに
保持でき、内部電圧ノードのフローティング状態などを
防止でき、寄生バイポーラトランジスタが導通するのを
防止できる。

【０２８３】また、このとき、第１の電源電圧の投入を
検出する電源投入検出信号の活性化時に、第２の内部電
圧生成回路の動作を許容することにより、内部電圧生成
回路が不必要に動作して電流を消費するのを防止するこ
とができる。

【０２８４】また、第１および第２の電源投入検出回路
を設け、これらの電源投入検出信号の活性化時、それぞ
れ第１および第２の電源電圧レベルに内部電圧をクラン
プする回路を設けることにより、電源投入のシーケンス
にかかわらず、この電源投入の過渡時において、内部電
圧を安定な電圧レベルに保持することができ、寄生バイ
ポーラトランジスタがオン状態となるのを防止すること
ができる。

【０２８５】また、この第１の電源投入検出信号の活性
化時、第２の内部電圧生成回路の内部動作発生を許容す
ることにより、不必要に、内部電圧生成回路が動作する
のを防止でき、消費電流を低減することができる。

【０２８６】また、第１および第２の電源電圧の少なく
とも一方が投入されて安定化されるまで、その内部電圧
を、第１および第２の電源電圧の安定な電圧に設定する
ことにより、電源投入シーケンスにかかわらず、内部電
圧出力ノードが不安定な状態となるのを防止する事がで
き、寄生バイポーラトランジスタが導通するのを防止す
る事ができ、また、内部電圧を安定に生成することがで
きる。

【０２８７】また、内部電圧が所定電圧以下に低下する
のを防止する回路をさらに設けることにより、電源投入
時において内部電圧が低下し、寄生バイポーラトランジ
スタがオン状態となるのを防止でき、ラッチアップ現象
を抑制することができる。

【０２８８】また、内部電圧をそれぞれ第１および第２
の電源電圧レベルに応じた電圧レベルにクランプするク
ランプ回路を設けることにより、外部電源電圧の投入シ
ーケンスにかかわらず、内部電圧の電圧レベルを所定電
圧レベル以上に設定することができ、寄生バイポーラト
ランジスタがオン状態となるのを防止することができ
る。

【０２８９】また、第１の電源電圧から内部電圧を生成
する回路に対し、第２の電源電圧に従ってこの第１の電
源電圧の投入を検出する電源投入検出信号の活性化時第
２の電源電圧レベルにプリチャージする回路を設けるこ
とにより、第２の電源電圧が先に投入された場合におい
ても、安定に、内部電圧ノードを第２の電源電圧レベル
に固定して、この電圧レベルがフローティング状態とさ
れるのを防止でき、応じて寄生バイポーラトランジスタ
のベース−エミッタ間が順方向にバイアスされるのを防
止することができる。

【０２９０】また、第１の電源電圧に従って内部電圧を
生成する回路に対し、第１の電源電圧の投入を検出する
第１の電源投入検出信号の活性化時、この内部電圧を第
２の電源電圧レベルにプリチャージしかつ第１の電源電
圧の投入を検出する電源投入検出信号の活性化時第１の
電源電圧レベルに設定する第２の電圧設定回路を設ける
ことにより、第１および第２の電源電圧の投入シーケン
スにかかわらず、確実に内部電圧ノードを過渡時に所定
の電圧レベルに安定化させることができ、電源投入時、
寄生バイポーラトランジスタがオン状態となるのを防止
することができる。

【０２９１】また、内部電圧が電源電圧よりも高い昇圧
電圧レベルの時に、安定に電源投入シーケンスにかかわ
らず、寄生バイポーラトランジスタをオン状態とするこ
となく、昇圧電圧を基板バイアス電圧として印加する事
ができる。

【０２９２】また、第２および第１の電源電圧を、同一
半導体基板上に集積化されるロジックおよび半導体装置
へそれぞれ与えられる電源電圧として利用することによ
り、半導体記憶装置内で、制御回路にロジックと同一の
トランジスタを利用して、しきい値電圧調整により、ラ
ッチアップ現象を生じさせることなくしきい値電圧を大
きくして消費電流を低減することができ、同一製造工程
で、半導体記憶装置とロジックとを製造することがで
き、製造コストを低減することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う負電圧発生回
路の構成を概略的に示す図である。

【図２】 この発明の実施の形態２に従う負電圧発生回
路の構成を概略的に示す図である。

【図３】 図２に示す負電圧発生回路の動作を示す信号
波形図である。

【図４】 図２に示すＮＯＲ回路およびＶＤＤＬ用ＧＮ
Ｄクランプ回路の具体的構成の一例を示す図である。

【図５】 図４に示す回路の動作を示す信号波形図であ
る。

【図６】 図４に示す回路の動作を示す信号波形図であ
る。

【図７】 この発明の実施の形態２の変更例に従う負電
圧発生回路の構成を概略的に示す図である。

【図８】 この発明の実施の形態３に従う負電圧発生回
路の構成を概略的に示す図である。

【図９】 図８に示すＧＮＤクランプ回路の構成の一例
を示す図である。

【図１０】 この発明の実施の形態４に従う負電圧発生
回路の構成を概略的に示す図である。

【図１１】 図１０に示すＶＤＤＬ用ＶＢＢ発生回路の
構成の一例を示す概略的に示す図である。

【図１２】 この発明の実施の形態５に従う負電圧発生
回路の構成を概略的に示す図である。

【図１３】 この発明の実施の形態６に従う負電圧発生
回路の構成を概略的に示す図である。

【図１４】 この発明の実施の形態６の変更例の構成を
概略的に示す図である。

【図１５】 この発明の実施の形態７に従う負電圧発生
回路の構成を概略的に示す図である。

【図１６】 この発明の実施の形態８に従う負電圧発生
回路の構成を概略的に示す図である。

【図１７】 図１６に示す負電圧発生回路の動作を示す
信号波形図である。

【図１８】 図１６に示す負電圧発生回路の動作を示す
信号波形図である。

【図１９】 この発明の実施の形態９に従う負電圧発生
回路の構成を概略的に示す図である。

【図２０】 この発明の実施の形態１０に従う昇圧電圧
発生回路の構成を概略的に示す図である。

【図２１】 この発明の実施の形態１１に従う昇圧電圧
発生回路の構成を概略的に示す図である。

【図２２】 図２１に示す昇圧電圧発生回路の動作を示
す信号波形図である。

【図２３】 図２１に示す昇圧電圧発生回路の動作を示
す信号波形図である。

【図２４】 図２１に示すＶＤＤＬプリチャージ回路の
構成の一例を示す図である。

【図２５】 この発明の実施の形態１１の変更例の構成
を概略的に示す図である。

【図２６】 この発明の実施の形態１２に従う昇圧電圧
発生回路の構成を概略的に示す図である。

【図２７】 図２６に示すプリチャージ回路の構成の一
例を示す図である。

【図２８】 この発明の実施の形態１３に従う昇圧電圧
発生回路の構成を概略的に示す図である。

【図２９】 この発明の実施の形態１４に従う昇圧電圧
発生回路の構成を概略的に示す図である。

【図３０】 この発明の実施の形態１５に従う昇圧電圧
発生回路の構成を概略的に示す図である。

【図３１】 この発明の実施の形態１５の変更例に従う
昇圧電圧発生回路の変更例の構成を概略的に示す図であ
る。

【図３２】 この発明の実施の形態１６に従う昇圧電圧
発生回路の構成を概略的に示す図である。

【図３３】 この発明の実施の形態１７に従う昇圧電圧
発生回路の構成を概略的に示す図である。

【図３４】 この発明の実施の形態１８に従う昇圧電圧
発生回路の構成を概略的に示す図である。

【図３５】 この発明の実施の形態１９に従う内部電圧
発生回路の構成を概略的に示す図である。

【図３６】 従来のシステムＬＳＩの全体の構成を概略
的に示す図である。

【図３７】 （Ａ）は、図３６に示すロジック回路の論
理素子の構成の一例を示し、（Ｂ）は、図３７（Ａ）に
示す論理素子の断面構造を概略的に示す図である。

【図３８】 図３６に示すＤＲＡＭコアのメモリアレイ
およびセンスアンプにおけるトランジスタの接続を概略
的に示す図である。

【図３９】 従来のＤＲＡＭコアの制御回路の論理素子
の印加電圧を示す図である。

【図４０】 図３９に示すＣＭＯＳインバータの断面構
造を概略的に示す図である。

【符号の説明】

１ ＶＤＤＬ用ＶＢＢ発生回路、２ ＶＤＤＨ用ＶＢＢ
発生回路、３ ＶＤＤＬ用ＰＯＲ発生回路、４ ＶＤＤ
Ｈ用ＰＯＲ発生回路、５ ＮＯＲ回路、６ ＶＤＤＬ用
ＧＮＤクランプ回路、７ 負電圧出力ノード、１０ Ｖ
ＤＤＬ用ＧＮＤクランプ回路、１１ ＶＤＤＨ用ＧＮＤ
クランプ回路、１５ ＶＤＤＬ用ＶＢＢ発生回路、２０
クランプ回路、２１ ＶＤＤＬ用ＧＮＤクランプ回
路、３１ＶＤＤＬ用ＶＰＰ発生回路、３１ ＶＤＤＬ用
ＶＰＰ発生回路、３２ ＶＤＤＨ用ＶＰＰ発生回路、３
３ ＶＤＤＬ用ＰＯＲ発生回路、３４ ＶＤＤＨ用ＰＯ
Ｒ発生回路、３５ ＮＯＲ回路、３６ ＶＤＤＬプリチ
ャージ回路、３７ 昇圧電圧出力ノード、４０ ＶＤＤ
Ｌプリチャージ回路、４１ ＶＤＤＨプリチャージ回
路、４５ ＶＤＤＬ用ＶＰＰ発生回路、５０，５１ プ
リチャージ回路、５０ａ，５１ａ ＭＯＳトランジス
タ、５５ ＶＤＤＬプリチャージ回路、５７ ＶＤＤＨ
プリチャージ回路、６０ ＶＢＢ発生回路、６５ ＶＰ
Ｐ発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 帶刀 恭彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 藤井 信行 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 岡本 真子 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 Ｆターム(参考） 5F038 BG06 BG09 EZ20 5M024 AA20 AA32 AA49 AA96 BB15 BB29 BB32 BB37 FF02 FF03 FF05 FF12 FF13 FF22 GG13 KK35 PP01 PP02 PP03 PP05 PP07

Claims (23)

【特許請求の範囲】
1. 【請求項１】 少なくとも第１および第２の電源電圧を
   受けて動作する半導体装置であって、 前記第１の電源電圧に従って、基板領域に印加される基
   板バイアス電圧を生成する第１のバイアス電圧生成回
   路、および前記第２の電源電圧に従って、前記基板バイ
   アス電圧を生成する第２のバイアス電圧生成回路を備え
   る、半導体装置。
2. 【請求項２】 前記第１の電源電圧の投入を検出し、該
   検出結果に従って第１の電源投入検出信号を前記第１の
   バイアス電圧生成回路へ与える第１の電源投入検出回路
   をさらに備え、前記第２のバイアス電圧生成回路は、前
   記第１の電源投入検出信号の活性化時基板バイアス電圧
   生成動作が能動化される、請求項１記載の半導体装置。
3. 【請求項３】 前記第１の電源電圧の投入を検出する第
   １の電源投入検出回路、および前記第１の電源投入検出
   回路からの電源投入検出信号に応答して、前記基板バイ
   アス電圧を接地電圧レベルに設定するクランプ回路をさ
   らに備え、前記クランプ回路は、前記第２の電源電圧を
   一方動作電源電圧として受ける、請求項１記載の半導体
   装置。
4. 【請求項４】 前記第２のバイアス電圧生成回路は、前
   記第１の電源投入検出信号の活性化に応答して前記基板
   バイアス電圧を生成する動作が能動化される、請求項３
   記載の半導体装置。
5. 【請求項５】 前記第１の電源電圧の投入を検出する第
   １の電源投入検出回路、 前記第２の電源電圧の投入を検出する第２の電源投入検
   出回路および前記第１の電源投入検出回路の出力する第
   １の電源投入検出信号に応答して、前記基板バイアス電
   圧を接地電圧レベルに設定する第１のクランプ回路を備
   え、前記第１のクランプ回路は、前記第１の電源電圧を
   一方動作電源電圧として受け、さらに前記第２の電源投
   入検出回路からの第２の電源投入検出信号に応答して、
   前記基板バイアス電圧を前記接地電圧レベルに設定する
   第２のクランプ回路を備え、前記第２のクランプ回路
   は、前記第２の電源電圧を一方動作電源電圧として受け
   る、請求項１記載の半導体装置。
6. 【請求項６】 前記第２のバイアス電圧生成回路は、前
   記第１の電源投入検出信号の活性化時、前記基板バイア
   ス電圧を生成する動作が許容される、請求項５記載の半
   導体装置。
7. 【請求項７】 前記第１および第２の電源電圧の少なく
   とも一方が投入されて安定化されるまで、前記基板バイ
   アス電圧を、前記接地電圧レベルに設定する回路をさら
   に備える、請求項１記載の半導体装置。
8. 【請求項８】 前記基板バイアス電圧の上限電圧レベル
   を、所定電圧レベルにクランプする回路をさらに備え
   る、請求項１記載の半導体装置。
9. 【請求項９】 少なくとも第１の電源電圧と第２の電源
   電圧を受けて動作する半導体装置であって、 前記第１の電源電圧を一方動作電源電圧として受けて、
   基板領域へ印加される基板バイアス電圧を生成する基板
   バイアス電圧生成回路、 前記第１の電源電圧の投入を検出し、該検出結果に従っ
   て電源投入検出信号を生成する電源投入検出回路、およ
   び前記第２の電源電圧を動作電源電圧として受けて前記
   電源投入検出信号の活性化時前記基板バイアス電圧を接
   地電圧レベルにクランプするクランプ回路を備える、半
   導体装置。
10. 【請求項１０】 前記第１の電源電圧を動作電源電圧と
    して受けて、前記電源投入検出信号の活性化時、前記基
    板バイアス電圧を前記接地電圧レベルに保持する電位保
    持回路をさらに備える、請求項９記載の半導体装置。
11. 【請求項１１】 少なくとも第１および第２の電源電圧
    を受けて動作する半導体装置であって、 前記第１の電源電圧に従って、前記第１および第２の電
    源電圧と電圧レベルの異なる内部電圧を生成する第１の
    内部電圧生成回路、および前記第２の電源電圧に従って
    前記内部電圧を生成する第２の内部電圧生成回路を備え
    る、半導体装置。
12. 【請求項１２】 前記第１の電源電圧の投入を検出し、
    該検出結果に従って第１の電源投入検出信号を生成して
    前記第１の内部電圧生成回路へ与える第１の電源投入検
    出回路をさらに備え、前記第２の内部電圧生成回路は、
    前記第１の電源投入検出信号の活性化時前記内部電圧の
    発生動作が許容される、請求項１１記載の半導体装置。
13. 【請求項１３】 前記第１の電源電圧の投入を検出し、
    該検出結果に従って電源投入検出信号を生成する電源投
    入検出回路、および前記第２の電源電圧を一方動作電源
    電圧として受け、前記電源投入検出回路からの電源投入
    検出信号に応答して前記内部電圧を前記第２の電源電圧
    レベルに設定する電圧保持回路をさらに備える、請求項
    １１記載の半導体装置。
14. 【請求項１４】 前記電源投入検出信号の活性化時、前
    記第２の内部電圧生成回路は前記内部電圧生成動作が許
    容される、請求項１３記載の半導体装置。
15. 【請求項１５】 前記第１の電源投入を検出し、該検出
    結果に従って第１の電源投入検出信号を生成する第１の
    電源投入検出回路、 前記第２の電源電圧の投入を検出し、該検出結果に従っ
    て第２の電源投入検出信号を生成する第２の電源投入検
    出回路、 前記第１の電源電圧を動作電源電圧として受け、前記第
    １の電源投入検出回路からの第１の電源投入検出信号に
    応答して、前記内部電圧を前記第１の電源電圧レベルに
    設定する第１の電圧設定回路、および前記第２の電源電
    圧を動作電源電圧として受け、前記第２の電源投入検出
    回路からの第２の電源投入検出信号に応答して前記内部
    電圧を前記第２の電源電圧レベルに設定する第２の電圧
    設定回路をさらに備える、請求項１１記載の半導体装
    置。
16. 【請求項１６】 前記第１の電源投入検出信号の活性化
    時、前記第２の内部電圧生成回路は、前記内部電圧の発
    生動作が許容される、請求項１５記載の半導体装置。
17. 【請求項１７】 前記第１および第２の電源電圧の少な
    くとも一方が投入されて安定化されるまで、前記内部電
    圧を前記第１および第２の電源電圧の一方の電圧レベル
    に設定する回路をさらに備える、請求項１１記載の半導
    体装置。
18. 【請求項１８】 前記内部電圧が所定電圧レベル以下に
    低下するのを防止するためのクランプ回路をさらに備え
    る、請求項１１記載の半導体装置。
19. 【請求項１９】 前記第１の電源電圧の投入に応答し
    て、前記内部電圧を前記第１の電源電圧レベルに応じた
    電圧レベルに設定する第１の電圧設定回路、 前記第２の電源電圧の投入に応答して、前記内部電圧を
    前記第２の電源電圧レベルに対応した電圧レベルに設定
    する第２の電圧設定回路をさらに備える、請求項１１記
    載の半導体装置。
20. 【請求項２０】 少なくとも第１の電源電圧と第２の電
    源電圧とを受けて動作する半導体装置であって、 前記第１の電源電圧を一方動作電源電圧として受け、前
    記第１および第２の電源電圧と電圧レベルの異なる内部
    電圧を生成する内部電圧生成回路、 前記第１の電源電圧の投入を検出し、該検出結果に従っ
    て電源投入検出信号を生成する電源投入検出回路、およ
    び前記電源投入検出信号の活性化に応答して、前記内部
    電圧を前記第２の電源電圧レベルに設定する電圧設定回
    路を備える、半導体装置。
21. 【請求項２１】 少なくとも第１の電源電圧と第２の電
    源電圧とを受けて動作する半導体装置であって、 前記第１の電源電圧を動作電源電圧として受けて内部電
    圧を生成する内部電圧生成回路、 前記第１の電源電圧の投入を検出し、該検出結果に従っ
    て電源投入検出信号を生成する電源投入検出回路、 前記電源投入検出信号の活性化に応答して、前記内部電
    圧を前記第２の電源電圧レベルに設定する第１の電圧設
    定回路、および前記電源投入検出信号の活性化時、前記
    内部電圧を前記第１の電源電圧レベルに設定する第２の
    電圧設定回路を備える、半導体装置。
22. 【請求項２２】 前記内部電圧は、前記第１および第２
    の電源電圧よりも電圧レベルの高い昇圧電圧である、請
    求項１１から２１のいずれかに記載の半導体装置。
23. 【請求項２３】 前記半導体装置は、半導体記憶装置で
    あり、前記第２の電源電圧は、前記半導体記憶装置と同
    一半導体基板上に集積化されるロジックへ印加される、
    請求項１、９、１１、２０、および２１のいずれかに記
    載の半導体装置。