JP2008181643A - 半導体メモリ装置の電圧発生回路及び使用電圧供給方法 - Google Patents
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Abstract
【課題】相異なるレベルの外部電源電圧を用いて必要な電圧を生成することができる半導体メモリ装置の電圧発生回路及び使用電圧供給方法を提供することにある。
【解決手段】半導体メモリ装置での電圧発生回路において、相異なる電圧レベルを有する第1,2外部電源電圧に応じて第1,2初期化信号をそれぞれ生成する第1,2初期化信号生成部と、前記第1,2初期化信号に応じて前記第1,2外部電源電圧を独立的に駆動して第1,2出力高電圧を生成し、これを共通出力端を通じて合成的に出力する出力高電圧生成部と、を備える。
【選択図】図1
【解決手段】半導体メモリ装置での電圧発生回路において、相異なる電圧レベルを有する第1,2外部電源電圧に応じて第1,2初期化信号をそれぞれ生成する第1,2初期化信号生成部と、前記第1,2初期化信号に応じて前記第1,2外部電源電圧を独立的に駆動して第1,2出力高電圧を生成し、これを共通出力端を通じて合成的に出力する出力高電圧生成部と、を備える。
【選択図】図1
Description
本発明は、半導体メモリ装置に係るもので、特に相異なるレベルの外部電源電圧を用いて必要な電圧を生成することができる半導体メモリ装置の電圧発生回路及び使用電圧供給方法に関する。
半導体メモリ装置が高集積化、高速化されるに従い、外部から印加される外部電源電圧のレベル及び種類、そして半導体メモリ装置の内部使用先に必要な使用電圧を正確に生成し効率的に分配することは非常に大事な問題である。さらに、ノートブックコンピューター、PMPなどのようなモバイル電子システムに採用されるダイナミックランダムアクセスメモリのような半導体メモリ装置の場合にマルチ外部電源電圧が使用される見通しである。
即ち、ワードラインなどの駆動のために必要となる高電圧を第1外部電源電圧を用いて生成し、周辺回路またはコア回路のDCパワー用電圧を前記第1外部電源電圧よりも相対的に低いように外部から印加される第2外部電源電圧を用いて生成する場合、パワー分配上の効率性および多様な利点が提供されるようになる。
相対的に高いレベルの電圧を一定レベルに降下して半導体メモリ装置の動作に必要な内部電源電圧(IVC)を発生する内部電源電圧発生器と、前記内部電源電圧発生器などの動作に必要な基準電圧を生成する基準電圧発生器(reference voltage generator)と、メモリセルのワードラインにブスティングされた電圧を印加するために必要となる高電圧(VPP)発生器と、第1レベルの電圧を第2レベルの電圧にレベルシフティングするためのレベルシフタを選択的に備えた半導体メモリ装置において、前記マルチ電源電圧を供給して装置の内部使用先に必要な使用電圧を生成する場合、マルチ電源電圧のパワーアップスピードの差に起因して好ましくない電流パスが生成されるおそれがあり、これに対する対策が必要であるのが実情である。このような電流パスの生成を防止する場合に装置内の電圧発生回路の信頼性が確保されて、より効率的に電源分配がなされるようになる。
本発明の目的は、改善された電源分配構造を有する半導体メモリ装置を提供することにある。
本発明の他の目的は、少なくとも2種類以上の外部電源電圧を用いて出力高電圧を生成することができる半導体メモリ装置の電圧発生回路及び使用電圧供給方法を提供することにある。
本発明のまた他の目的は、マルチ電源電圧を供給して半導体メモリ装置の内部使用先に必要な使用電圧を生成する場合に電流パスの発生を防止することができる半導体メモリ装置の電圧発生回路及び使用電圧供給方法を提供することにある。
本発明のまた他の目的は、マルチ電源電圧を供給してモバイル指向の半導体メモリ装置の内部使用先に必要な使用電圧を生成する場合により効率的に電源分配を行うことができる電圧発生回路及び使用電圧供給方法を提供することにある。
本発明のまた他の目的は、少なくとも2種類以上の外部電源電圧でレースが発生した場合にもDRAM内部に電流パスが生成されないようにすることができるマルチ外部電源電圧使用電圧発生回路を提供することにある。
本発明のまた他の目的は、半導体メモリ装置の電源供給関連の動作信頼性を保障することができるマルチ外部電源電圧使用電圧発生回路を提供することにある。
このような目的を達成するために本発明の一実施形態による半導体メモリ装置における電圧発生回路は、相異なる電圧レベルを有する第1,2外部電源電圧に応じて第1,2初期化信号をそれぞれ生成する第1,2初期化信号生成部と、前記第1,2初期化信号に応じて前記第1,2外部電源電圧を独立的に駆動して第1,2出力高電圧を生成し、これを共通出力端を通じて合成的に出力する出力高電圧生成部と、を備える。
好ましくは、前記出力高電圧生成部は、前記第1外部電源電圧を動作電圧として受信し、前記第1初期化信号を反転するための第1インバータ、前記第1インバータの出力に応じてソース端子に印加される前記第1外部電源電圧を駆動する第1P型MOSトランジスタ、そして、前記第1P型MOSトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第1出力高電圧を前記共通出力端に生成する第1N型MOSトランジスタを含む第1電圧生成部と、前記第2外部電源電圧を動作電源として受信し、前記第2初期化信号を反転するための第2インバータ、前記第2インバータの出力に応じてソース端子に印加される前記第2外部電源電圧を駆動する第2P型MOSトランジスタ、そして前記第2P型MOSトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第2出力高電圧を前記共通出力端に生成する第2N型MOSトランジスタを含む第2電圧生成部と、を含んで構成される。
前記第1外部電源電圧は正常状態で前記第2外部電源電圧に比べ高い電位を有し、前記出力高電圧はメモリセルの行をアクセスするワードラインに提供されても良い。
好ましくは、前記電圧発生回路は、前記第1初期化信号に応じて動作され、前記第1外部電源電圧を動作電源電圧として受信し、前記半導体メモリ装置のパワーダウンモード進入のためのパワーダウン制御信号を生成するパワーダウン制御信号発生部をさらに備えることができる。
また、好ましくは、前記電圧発生回路は、前記パワーダウン制御信号発生部に連結され、前記第1外部電源電圧を動作電源電圧として受信して前記半導体メモリ装置の高電圧発生器及び内部電源電圧発生器に必要な基準電圧を生成する基準電圧発生器をさらに備えることができる。
また、前記電圧発生回路は、前記第1初期化信号に応じて動作され、前記第1外部電源電圧を動作電源電圧として受信してレベルシフティングされた出力電圧を生成するレベルシフタをさらに備えることができる。
前記内部電源電圧発生器は、前記第2外部電源電圧を動作電源電圧として受信して内部電源電圧を生成することができる。
前記レベルシフタはレベルシフティングノードと接地間にドレイン−ソースチャンネルが連結され、ゲート端子に前記第1初期化信号を受信する初期化トランジスタをさらに備えることができる。
本発明のまた他の実施形態による半導体メモリ装置における使用電圧供給方法は、相異なる電圧レベルを有する第1,2外部電源電圧を受信する段階と、前記第1,2外部電源電圧に応じた第1,2初期化信号を生成する段階と、前記第1初期化信号を活性化信号として受け前記第1外部電源電圧を駆動して第1出力高電圧を得る段階と、前記第2初期化信号を活性化信号として受け前記第2外部電源電圧を駆動して第2出力高電圧を得る段階と、一つの共通出力端を通じて前記第1,2出力高電圧を合成的に出力し、これを高電圧使用回路に印加する段階と、を有する。
好ましくは、前記高電圧使用回路はワードラインドライバであり、前記第1外部電源電圧が正常状態で約1.8Vほどのレベルを有する場合に前記第2外部電源電圧は約1.35Vほどのレベルを有することができる。
また、好ましくは、前記第1初期化信号に応じて活性化され、前記第1外部電源電圧を動作電源電圧として用いて半導体メモリ装置のパワーダウンモード進入のためのパワーダウン制御信号を生成する段階がさらに具備されても良い。
また、前記パワーダウン制御信号により非活性化され、前記第1外部電源電圧を動作電源電圧として用いて前記半導体メモリ装置の高電圧発生器及び内部電源電圧発生器に必要な基準電圧を生成する段階がさらに具備されても良い。
このような方法的構成及び回路的構成によると、本発明は、外部から印加されるマルチ外部電源電圧でレースが発生した場合にも半導体メモリ装置の各種内部回路では電流パスが発生しないので、供給動作のエラーなしにも電源分配をより効率的に行うことができるとの効果がある。また、出力高電圧を少なくとも2種類以上の外部電源電圧を用いて生成することにより、動作信頼性の改善された半導体メモリ装置を提供することができるとの効果がある。
以下、本発明の実施例による半導体メモリ装置の電圧発生回路及び使用電圧供給方法が添付図を参照して説明される。同一ないし類似な機能を有する構成要素は他の図面に表示されていても、同一ないし類似な参照符号にて表れる。
まず、後述される本発明の半導体メモリ装置の電圧発生回路及び使用電圧供給方法に対する徹底した理解を提供する意図のほかには、他の意図なしに図7ないし図17を参照して従来の技術が説明される。
図7は従来技術による半導体メモリ装置の電圧供給システムを示すブロック図で、図8は図7による電圧供給ケースをテーブルにて示す図で、図9ないし図11は図7に従い発生する問題を説明するために提示された回路図である。図12ないし図14は図7による第1問題点を説明するために提示された回路図で、図15は図7による第2問題点を説明するために提示された回路図で、図16は第1問題点を説明するために提示された電圧波形の生成タイミング図で、図17は図7による第3問題点を説明するために提示された電圧波形の生成タイミング図である。
図7を参照すると、符号101,103で示されたように、相異なる電圧レベルを有する第1,2外部電源電圧VDD1,VDD2が使用される。前記第1外部電源電圧VDD1は供給ラインL10を通じて高電圧VPPを使用する回路201に直接に供給される。前記第2外部電源電圧VDD2は供給ラインL11を通じて内部電源電圧を使用する周辺回路またはコア回路203に直接に供給される。ブロック領域A1,A2に属する部分は内部DCジェネレーターを用いて電源を供給する分配システムを示す。ブロック領域A1内で高電圧レベル検出部102から出力されるオン/オフ信号は高電圧ポンピング回路202にポンピング活性化信号として印加され、前記高電圧ポンピング回路202は前記回路201にポンピング電圧を供給する。
前記第2外部電源電圧VDD2に応じて初期化信号を生成する初期化信号発生部104は初期化信号をパワーダウン(DPD)制御信号を生成するPDPDE発生部105に印加する。前記PDPDE発生部105は生成されたパワーダウン(DPD)制御信号を基準電圧発生器205に印加する。前記基準電圧発生器205は前記パワーダウン(DPD)制御信号が第1状態(例:ハイ)である場合にディスエーブルされ、前記パワーダウン(DPD)制御信号が第2状態(例:ロー)である場合にイネーブルされて基準電圧を電圧ドライバ206及び前記高電圧レベル検出部102に供給する。前記電圧ドライバ206により駆動された出力電圧は前記周辺回路/コア回路203及び内部初期化回路207に提供される。前記内部初期化回路207は内部初期化信号を生成して前記周辺回路/コア回路203に印加する。
図7の電圧供給システムにおいて、電圧供給ケースの例は図8でテーブル化されて図示される。図8に図示される6種類のケースはすべて前記第1外部電源電圧VDD1の電圧レベルが前記第2外部電源電圧VDD2の電圧レベルよりも大きい場合と仮定した場合であり、テーブル内で示される電圧VPPは前記VDD1を用いて装置内部で作ったポンピングレベルを意味し、Peri/Core IVCは前記第2外部電源電圧VDD2を用いて装置内部で作った電圧レベルを定義している。図8のテーブルで示されたように、第1ケースは内部DCジェネレータに第1外部電源電圧VDD1を印加してVPPを得ており、内部DCジェネレータに第2外部電源電圧VDD2を印加して周辺/コアIVCを得ている場合である。前記第1,2外部電源電圧VDD1,VDD2がパワーアップのときにセッティングされるスピードが互いに異なった場合、図7の電源供給スキームでは半導体メモリ装置の内部回路素子で電流パスが発生されるおそれがある。
まず、図9に示したような印加電圧VDD2,PERI/CORE IVC,VDD1,VPPが半導体メモリ装置内部に形成されたP型MOSトランジスタP1に供給される場合、前記図8の第1ケースないし第6ケースのすべてで電流パスが生成されるおそれがある。図9で発生する問題点を第1問題点と便宜上称する。
また、図10に示したような印加電圧VDD1,VPP,VDD2,Peri IVCがレベルシフタの動作電圧として供給される場合、前記第1,2,5ケースで電流パスが生成されるおそれがある。前記第1,2外部電源電圧VDD1,VDD2がパワーアップのときにセッティングされるスピードが互いに異なった場合、図10では内部VPPが問題となるのにこれを第2問題点と便宜上称する。
また、図11に示したような印加電圧VDD1,VPP,VDD2,PDPDEがトランジスタの動作電圧として供給される場合に前記第2,4,5ケースで電流パスが生成されるおそれがある。ここではDPD進入モードで内部VPP及びダイレクトIVCが問題となるのに、これを第3問題点と便宜上称する。
図12ないし図14は前記第1問題点を説明するために提示された回路図である。
まず、図12では半導体メモリ装置のコア領域に位置した複数のPMOSトランジスタのうち一つのP型MOSトランジスタに対する製造断面が図示される。PMOSトランジスタはN−ウェル内に形成され、P型のバルクにはVDD1またはVPPが印加されているのが示される。この場合に図16のように電流パス区間が生成されるおそれがある。
図13においてはマルチしきい電圧CMOS(MTCMOS)関連の回路が図示される。図13ではハイしきい電圧がバルクバイアスにより制御されるスキームである。ここでもPMOSトランジスタはN−ウェル内に形成され、P型のバルクにはVDD1またはVPPが印加される。この場合にも図16のように電流パス区間が生成されるおそれがある。
図14においてはGIDL(Gate Induced Drain Leakage)防止用ローデコーダー回路が図示される。図14のPMOSトランジスタP10のソース及びバルクにはVDD1またはVPPが印加され、PMOSトランジスタP11のソースにはVDD2またはIVCが印加され、バルクにはVDD1またはVPPが印加される。この場合にも図16のように電流パス区間が生成されるおそれがある。
前記第1問題点を説明するために提示された電圧波形の生成タイミングを示した図16を参照すると、タイム区間T1,T3で電流パスが生成されるおそれがある。図16では前記第1外部電源電圧VDD1が第2外部電源電圧VDD2の電圧レベルよりも高く、前記第2外部電源電圧VDD2が先にパワーアップされる場合と仮定したものである。前記第1外部電源電圧VDD1が正常状態で約1.8Vほどのレベルを有する場合に前記第2外部電源電圧VDD2は約1.35Vほどのレベルを有する。図16において区間T2はPDPDE信号の有効領域をさす。図16の区間T1で示されたように、前記第1,2外部電源電圧VDD1,VDD2がパワーアップのときにセッティングされるスピードが互いに異なった場合、内部のDCジェネレータにより生成されるVPPとIVCは区間T3で示されたように電流パスの生成に起因するセットアップの差を有する。
一方、図7に従う第2問題点を説明するために提示された図15と関連して説明すると、クロスカップルタイプの差動増幅器からなったレベルシフティング回路が図示される。ここで、レベルシフティング回路を構成するP型MOSトランジスタP1,P2,P10のソース端子には前記第1外部電源電圧VDD1が動作電圧として印加され、第2外部電源電圧VDD2または周辺/コアIVCが入力用インバータINV10の動作電圧として印加される。このような場合にも電流パスの生成に起因してレベルシフティングノードNO1には初期電圧レベルが正しく設定されないこともある。
図17は図7に従う第3問題点を説明するために提示された電圧波形の生成タイミング図である。図17を参照すると、時点t1でDPD進入が起こり、電流パスの生成可能性が存在する。即ち、ここではDPDの進入のときにVPPレベルを0Vに作らなかった場合に問題が発生する。図17におけるN型MOSトランジスタM1で示されたように、VPPのレベルは最大VDD2−1Vtnであるので、前記トランジスタM1のソース端子からドレイン端子への電流パスが形成される可能性がある。
本発明では上述のような第1ないし第3問題点を解決するために図1のような電圧供給システムを有する。
これからは図1ないし図6を参照して本発明の実施例が説明される。まず、図1は本発明による半導体メモリ装置の電圧供給システムを示すブロック図である。図2は図1の第1,2初期化信号生成部の具現例を示す細部回路図で、図3は図1の出力高電圧生成部の具現例を示す細部回路図で、図4は図1のレベルシフタの具現例を示す細部回路図で、図5は図16と対照的に第1問題点が解決されることを示す電圧波形の生成タイミング図である。図6は図17と対照的に第3問題点が解決されることを示す電圧波形の生成タイミング図である。
図1を参照すると、参照符号101,103で示されたように、互いに異なった電圧レベルを有する第1,2外部電源電圧VDD1,VDD2が図7の場合と同様に使用される。前記第1外部電源電圧VDD1は供給ラインL1を通じて高電圧VPPを使用する回路201に直接的に供給されても良い。前記第2外部電源電圧VDD2は供給ラインL3を通じて内部電源電圧IVCを使用する周辺回路またはコア回路203に直接的に供給される。ブロック領域A10,A20に属する部分は半導体メモリ装置の内部DCジェネレータを使用して電源を供給する分配システムを示す。ブロック領域A10内で第1初期化信号生成部2は前記第1外部電源電圧VDD1に応じて第1初期化信号を生成する。前記第1初期化信号はパワーダウン(DPD)制御信号を生成するPDPDE発生部105、レベルシフタ6、及び出力高電圧生成部5に印加される。
前記PDPDE発生部105は前記第1初期化信号及び前記第1外部電源電圧VDD1に連結され、パワーダウンのときにパワーダウン(DPD)制御信号を基準電圧発生器205に印加する。前記基準電圧発生器205は前記パワーダウン制御信号によりパワーダウン動作が制御され、基準電圧を生成して電圧ドライバ206及び前記高電圧レベル検出部102に供給する。前記電圧ドライバ206により駆動された出力電圧は前記周辺回路/コア回路203及び内部初期化回路207に提供される。前記内部初期化回路207は内部初期化信号を生成して前記周辺回路/コア回路203に印加する。
高電圧レベル検出部102から出力されるオン/オフ信号は高電圧ポンピング回路202にポンピング活性化信号として印加され、前記高電圧ポンピング回路202は前記VPP使用回路201にポンピング電圧を供給する。
ブロック領域A20内で第2初期化信号生成部4は前記第2外部電源電圧VDD2に応じて第2初期化信号を生成する。前記第2初期化信号は前記出力高電圧生成部5に印加される。
図1においてマルチ−VDDパワーダイオードとして名付けられた前記出力高電圧生成部5は本発明では非常に重要な回路ブロックである。前記出力高電圧生成部5は前記第1,2初期化信号に応じて前記第1,2外部電源電圧VDD1,VDD2を独立的に駆動することにより第1,2出力高電圧を生成し、これを共通出力端を通じて合成された出力高電圧VPPを出力する機能をする。
図1に示したような電圧供給システムを具現すると、外部から印加されるマルチ外部電源電圧でセットアップレースが発生する場合でも半導体メモリ装置の各種内部回路では電流パスが生成されないので、供給動作のエラーなしに電源分配をより効率的に行うことができる。
図1における第1,2初期化信号生成部2,4の具現例は図2で詳しく示される。
図2を参照すると、第1初期化信号生成部2は複数の抵抗R1−R6、N型MOSトランジスタNT1、及びインバータINV1,INV2から構成され、図面に示したようなワイヤリング構造を有する。第2初期化信号生成部4は複数の抵抗R11−R16、N型MOSトランジスタNT2、及びインバータINV10,INV11から構成され、図面に示したようなワイヤリング構造を有する。前記第1初期化信号生成部2は前記第1外部電源電圧VDD1を動作電圧として受信し、図5の波形VCCHB_EVC1のような第1初期化信号を生成する。前記第2初期化信号生成部4は前記第2外部電源電圧VDD2を動作電圧として受信し、図5の波形VCCHB_EVC2のような第2初期化信号を生成する。
図1に示した前記出力高電圧生成部5の具現例は図3に図示される。図3を参照すると、前記第1外部電源電圧VDD1を動作電圧として受信し、前記第1初期化信号VCCHB_EVC1を反転するための第1インバータINV20、前記第1インバータINV20の出力に応じてソース端子に印加される前記第1外部電源電圧VDD1を駆動する第1P型MOSトランジスタPT1、そして前記第1P型MOSトランジスタPT1のドレイン端子にゲート端子とドレイン端子が連結され、ソース端子が前記共通出力端VPPに連結されて前記第1出力高電圧を前記共通出力端に生成する第1N型MOSトランジスタNT1を含む第1電圧生成部と、前記第2外部電源電圧VDD2を動作電圧として受信し、前記第2初期化信号VCCHB_EVC2を反転するための第2インバータINV30、前記第2インバータINV30の出力に応じてソース端子に印加される前記第2外部電源電圧VDD2を駆動する第2P型MOSトランジスタPT2、そして前記第2P型MOSトランジスタPT2のドレイン端子にゲート端子とドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第2出力高電圧を前記共通出力端VPPに生成する第2N型MOSトランジスタNT2を含む第2電圧生成部とは、前記マルチ−VDDパワーダイオードとして名付けられた前記出力高電圧生成部5を構成する。図3の共通出力端で生成される出力高電圧は図5の波形VPPに対応される。
図1のレベルシフタ6の具現例は図4に図示される。図4を参照すると、図15のレベルシフタ構成においてN型MOSトランジスタNT1から構成された初期化部10が追加的に連結された構成が図示される。前記N型MOSトランジスタNT1のゲートには初期化電圧INTLとして前記第1初期化信号VCCHB_EVC1が印加されるので、パワーアップ動作のときにレベルシフティングノードNO1の電位は接地電圧のレベルにセッティングされる。従って、図15の場合のように出力駆動用インバータ110を通じて形成される電流パスは図4の場合には存在しないようになる。このようなレベルシフタ6の具現により上述の第2問題点が解決される。
図5のタイミング図を参照すると、図16と対照的に第1問題点が解決されていることがわかる。図16と同様に、前記第1外部電源電圧VDD1が第2外部電源電圧VDD2の電圧レベルよりも高く、前記第2外部電源電圧VDD2が先にパワーアップされる場合と仮定すると、VPPとIVCは図16の区間T3で示されるレベルとは異なっている。即ち、電流パスの生成に起因するセットアップの差を有するようになる。図16の区間T1で示されたように前記第1,2外部電源電圧VDD1,VDD2がパワーアップのときにセッティングされるスピードが互いに異なっている場合にも、図5の場合には回路内の電流パスが発生されないので、VPPとIVCはそれぞれ正常的にセットアップされることがわかる。
ここで、前記第1外部電源電圧VDD1が正常状態で約1.8Vほどのレベルを有する場合に前記第2外部電源電圧VDD2は約1.35Vほどのレベルを有する。図5で示されるPDPDE信号の有効領域は図16の区間T2に比べ相当に減っていることがわかる。時点t11とt10は上述の第1,2初期化信号VCCHB_EVC1,VCCHB_EVC2がそれぞれハイレベルからローレベルに遷移される時点をさす。
つまり、図5において前記第1外部電源電圧VDD1が第2外部電源電圧VDD2の電圧レベルよりも高く、前記第2外部電源電圧VDD2が前記第1外部電源電圧VDD1よりも先にパワーアップされる場合でも、これを動作電圧として受信する内部回路では電流パスが形成されないので、図1の電圧供給システムは電源供給動作のエラーなしに電源分配をより効率的に行うことができる。
また、図6は図17と対照的に第3問題点が解決されていることを示す電圧波形の生成タイミング図である。図6において時点t1でDPD進入が起こるが、電流パスの生成可能性は希薄である。即ち、ここではN型MOSトランジスタで示されたように、時点t1以後にVPPのレベルは最大VDD1−1Vtnであるので、前記トランジスタのソース端子VDD2からドレイン端子VPPへの電流パスが形成される可能性はほとんど存在しない。従って、図17とは異なってDPD進入以後にトランジスタの逆方向に電流が流れないので、第3問題点が解決される。
上述の説明では本発明の実施例を主にして図面に基づき列挙して説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できるのは本発明の属する分野の当業者には明らかなことである。例えば、思案の異なった場合に電圧発生回路の内部的連結構造を多様な形態に変更できるのは勿論のことである。
2 高電圧レベル検出部
4 第2初期化信号生成部
5 出力高電圧生成部
6 レベルシフタ
101 第1外部電源電圧
102 高電圧レベル検出部
103 第2外部電源電圧
105 PDPDE発生部
201 VPP使用回路
202 高電圧ポンピング回路
203 周辺回路/コア回路
205 基準電圧発生器
206 電圧ドライバ
207 内部初期化回路
4 第2初期化信号生成部
5 出力高電圧生成部
6 レベルシフタ
101 第1外部電源電圧
102 高電圧レベル検出部
103 第2外部電源電圧
105 PDPDE発生部
201 VPP使用回路
202 高電圧ポンピング回路
203 周辺回路/コア回路
205 基準電圧発生器
206 電圧ドライバ
207 内部初期化回路
Claims (25)
- 半導体メモリ装置での電圧発生回路において、相異なる電圧レベルを有する第1,2外部電源電圧に応じて第1,2初期化信号をそれぞれ生成する第1,2初期化信号生成部と、
前記第1,2初期化信号に応じて前記第1,2外部電源電圧を独立的に駆動して第1,2出力高電圧を生成し、これを共通出力端を通じて合成的に出力する出力高電圧生成部と、を備えることを特徴とする半導体メモリ装置における電圧発生回路。 - 前記出力高電圧生成部は、前記第1外部電源電圧を動作電圧として受信し、前記第1初期化信号を反転するための第1インバータ、前記第1インバータの出力に応じてソース端子に印加される前記第1外部電源電圧を駆動する第1P型MOSトランジスタ、そして、前記第1P型MOSトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第1出力高電圧を前記共通出力端に生成する第1N型MOSトランジスタを含む第1電圧生成部と、
前記第2外部電源電圧を動作電源として受信し、前記第2初期化信号を反転するための第2インバータ、前記第2インバータの出力に応じてソース端子に印加される前記第2外部電源電圧を駆動する第2P型MOSトランジスタ、そして前記第2P型MOSトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第2出力高電圧を前記共通出力端に生成する第2N型MOSトランジスタを含む第2電圧生成部と、を含むことを特徴とする請求項1に記載の半導体メモリ装置における電圧発生回路。 - 前記第1外部電源電圧は正常状態で前記第2外部電源電圧に比べ高い電位を有することを特徴とする請求項1に記載の半導体メモリ装置における電圧発生回路。
- 前記出力高電圧はメモリセルの行をアクセスするワードラインに提供されることを特徴とする請求項1に記載の半導体メモリ装置における電圧発生回路。
- 前記電圧発生回路は、前記第1初期化信号に応じて動作され、前記第1外部電源電圧を動作電源電圧として受信し、前記半導体メモリ装置のパワーダウンモード進入のためのパワーダウン制御信号を生成するパワーダウン制御信号発生部をさらに備えることを特徴とする請求項1に記載の半導体メモリ装置における電圧発生回路。
- 前記電圧発生回路は、前記パワーダウン制御信号発生部に連結され、前記第1外部電源電圧を動作電源電圧として受信して前記半導体メモリ装置の高電圧発生器及び内部電源電圧発生器に必要な基準電圧を生成する基準電圧発生器をさらに備えることを特徴とする請求項1に記載の半導体メモリ装置における電圧発生回路。
- 前記電圧発生回路は、前記第1初期化信号に応じて動作され、前記第1外部電源電圧を動作電源電圧として受信してレベルシフティングされた出力電圧を生成するレベルシフタをさらに備えることを特徴とする請求項1に記載の半導体メモリ装置における電圧発生回路。
- 前記内部電源電圧発生器は前記第2外部電源電圧を動作電源電圧として受信して内部電源電圧を生成することを特徴とする請求項6に記載の半導体メモリ装置における電圧発生回路。
- 前記レベルシフタは、レベルシフティングノードと接地間にドレイン−ソースチャンネルが連結され、ゲート端子に前記第1初期化信号を受信する初期化トランジスタを備えることを特徴とする請求項7に記載の半導体メモリ装置における電圧発生回路。
- モバイル指向の半導体メモリ装置での電圧発生回路において、
互いに異なった電圧レベルを有する第1,2外部電源電圧に応じて第1,2初期化信号をそれぞれ生成する第1,2初期化信号生成部と、
前記第1,2初期化信号に応じて前記第1,2外部電源電圧を独立的に駆動することにより第1,2出力高電圧を得ており、共通出力端を通じてこれらを出力する出力高電圧生成部と、を備えることを特徴とするモバイル指向の半導体メモリ装置における電圧発生回路。 - 前記出力高電圧生成部の出力はワードラインドライバなどのような高電圧使用回路に印加されることを特徴とする請求項10に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
- 前記出力高電圧生成部は、前記第1外部電源電圧を動作電圧として受信し、前記第1初期化信号を反転するための第1インバータ、前記第1インバータの出力に応じてソース端子に印加される前記第1外部電源電圧を駆動する第1P型MOSトランジスタ、そして前記第1P型MOSトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第1出力高電圧を前記共通出力端に生成するダイオー結合第1N型MOSトランジスタを含む第1電圧生成部と、
前記第2外部電源電圧を動作電圧として受信し、前記第2初期化信号を反転するための第2インバータ、前記第2インバータの出力に応じてソース端子に印加される前記第2外部電源電圧を駆動する第2P型MOSトランジスタ、そして前記第2P型MOSトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第2出力高電圧を前記共通出力端に生成するダイオード結合第2N型MOSトランジスタを含む第2電圧生成部と、から構成されることを特徴とする請求項11に記載のモバイル指向の半導体メモリ装置における電圧発生回路。 - 前記第1外部電源電圧は正常状態で前記第2外部電源電圧に比べ高い電位を有することを特徴とする請求項12に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
- 前記出力高電圧はDRAMメモリセルの行をアクセスするワードラインに提供されることを特徴とする請求項13に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
- 前記電圧発生回路は、前記第1初期化信号に応じて動作され、前記第1外部電源電圧を動作電源電圧として受信し、前記半導体メモリ装置のパワーダウンモード進入のためのパワーダウン制御信号を生成するパワーダウン制御信号発生部をさらに備えることを特徴とする請求項14に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
- 前記電圧発生回路は、前記パワーダウン制御信号発生部に連結され、前記第1外部電源電圧を動作電源電圧として受信して前記半導体メモリ装置の高電圧発生器及び内部電圧発生器に必要な基準電圧を生成する基準電圧発生器をさらに備えることを特徴とする請求項15に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
- 前記電圧発生回路は、前記第1初期化信号に応じて動作され、前記第1外部電源電圧を動作電源電圧として受信してレベルシフティングされた出力電圧を生成するレベルシフタをさらに備えることを特徴とする請求項16に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
- 前記内部電源電圧発生器は前記第2外部電源電圧を動作電源電圧として受信して内部電源電圧を生成することを特徴とする請求項17に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
- 前記レベルシフタはレベルシフティングノードと接地間にドレイン−ソースチャンネルが連結され、ゲート端子に前記第1初期化信号を受信する初期化用N型MOSトランジスタを備えることを特徴とする請求項18に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
- 半導体メモリ装置における使用電圧供給方法において、
相異なる電圧レベルを有する第1,2外部電源電圧を受信する段階と、
前記第1,2外部電源電圧に応答した第1,2初期化信号を生成する段階と、
前記第1初期化信号を活性化信号として受け、前記第1外部電源電圧を駆動して第1出力高電圧を得る段階と、
前記第2初期化信号を活性化信号として受け、前記第2外部電源電圧を駆動して第2出力高電圧を得る段階と、
一つの共通出力端を通じて前記第1,2出力高電圧を合成的に出力し、これを高電圧使用回路に印加する段階と、を有することを特徴とする半導体メモリ装置における使用電圧供給方法。 - 前記高電圧使用回路はワードラインドライバであることを特徴とする請求項20に記載の半導体メモリ装置における使用電圧供給方法。
- 前記第1外部電源電圧が正常状態で約1.8Vほどのレベルを有する場合に前記第2外部電源電圧は約1.35Vほどのレベルを有することを特徴とする請求項21に記載の半導体メモリ装置における使用電圧供給方法。
- 前記第1初期化信号に応じて活性化され、前記第1外部電源電圧を動作電源電圧として用いて半導体メモリ装置のパワーダウンモード進入のためのパワーダウン制御信号を生成する段階をさらに備えることを特徴とする請求項22に記載の半導体メモリ装置における使用電圧供給方法。
- 前記パワーダウン制御信号により非活性化され、前記第1外部電源電圧を動作電源電圧として用いて前記半導体メモリ装置の高電圧発生器及び内部電源電圧発生器に必要な基準電圧を生成する段階をさらに備えることを特徴とする請求項23に記載の半導体メモリ装置における使用電圧供給方法。
- 前記第1初期化信号に活性化され、前記第1外部電源電圧を動作電源電圧として受信してレベルシフティングされた出力電圧を生成する段階をさらに備えることを特徴とする請求項24に記載の半導体メモリ装置における使用電圧供給方法。
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